KR890010700A - 시스템의 제어 및 에러검출회로 - Google Patents
시스템의 제어 및 에러검출회로 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구체회로도.
Claims (1)
- 프로세서를 구비한 시스템의 제어 및 에러검출회로에 있어서, 프로세서에서 어드레스 스트로브 신호 발생후 소정시간 데이타 전송 액크널리지 신호가 입력하지 않을시 데이타 전송 에러신호를 발생하는 제1수단과, 정해진 시간내에 정상적인 프로그램을 처리하지 못할시 외부 타이머에 의해 시스템 테이크오버를 수행하는 제2수단과, 상기 프로세서의 어드레스 및 리드/라이트 신호 및 상기 제1수단의 출력을 논리 조합하여 시스템 규정 에러(패리터, I/O, 메모리 및 데이타 전송에러)신호를 발생하며 프로세서(1)로 버스에러 신호를 인가하는 동시 SCR제어신로 및 SSR제어신호를 발생하는 제3수단과, 상기 제3수단에서 버스에러 발생시 시스템 규정에러(패리터, I/O, 메모리 및 데이타 전송에러)신호를 제2수단의 SSR제어신호에의해 프로세서로 출력하는 제4수단과, 상기 제3수단의 SCR제어신호에 의해 시스템 제어정보(메모리 라이트 프로텍션, 워치독 인에이블, 이중화 테이크 오버 정보 및 기타 옵션 정보)를 프로세서로 출력 및 입력하는 제5수단과, 상기 프로세서 홀트(HALT)신호, 제2수단의 타이머 테이크오버 및 제5수단의 이중화 테이크오버 신호를 논리 조합하여 시스템 테이크 오버 신호를 출력하는 제6수간으로 구성함을 특징으론 하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870015534A KR890010700A (ko) | 1987-12-31 | 1987-12-31 | 시스템의 제어 및 에러검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870015534A KR890010700A (ko) | 1987-12-31 | 1987-12-31 | 시스템의 제어 및 에러검출회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR890010700A true KR890010700A (ko) | 1989-08-10 |
Family
ID=68806480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019870015534A KR890010700A (ko) | 1987-12-31 | 1987-12-31 | 시스템의 제어 및 에러검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890010700A (ko) |
-
1987
- 1987-12-31 KR KR1019870015534A patent/KR890010700A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |