KR890003049A - Mos형 반도체장치 및 그 제조방법 - Google Patents

Mos형 반도체장치 및 그 제조방법 Download PDF

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Abstract

내용없음

Description

MOS형 반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 MOS형 반도체장치의 구조를 나타낸 단면도. 제 2 도는 제 1 도에 나타낸 구조를 실현하기 위한 제조방법을 도시한 공정별 단면도. 제 3 도는 본 발명의 다른 실시예에 따른 제조방법을 도시한 공정별 단면도이다

Claims (12)

  1. 어떤 한 도전형의 반도체 기판과, 이 반도체기판의 표면에 소정의 피치로 순차형성된 제1, 제2, 제3부, 상기 제1, 제2부간에 형성되고 역도전형 불순물이 확산되어 있는 제 1 잔존영역, 상기 제2, 제3부간에 형성되고 역도전형 불순물이 확산되어 있는 제 2 잔존영역 및, 상기 제 2부내에 절연막을 매개로 매설된 게이트영역을 구비하여 구성된 MOS형 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1, 제 2 잔존여역은 상기 각부의 밑바닥 일부에까지 불순물이 확산되어 있는 것이고, 상기 게이트 영역은 상기 반도체기판의 표면이상의 높이까지 도달하는 상단면을 갖춘 것임을 특징으로 하는 MOS형 반도체 장치
  3. 제 2 항에 있어서, 상기 게이트영역은 그 밑면 및 측면에 게이트전극(4)이 형성되어 있는 텅스텐층(5)을 갖춘 것이고, 상기 제1, 제2 잔존영역은 그 윗면에텅스텐층(6)을 갖춘 것임을 특징으로 하는 MOS형 반도체 장치
  4. 제 3 항에 있어서, 상기 제1, 제2 잔존영역은 그 아랫쪽의 폭이 윗쪽의 폭보다도 넓게 형성된 단차형상으로 되어 있는 것을 특징으로 하는 MOS형 반도체 장치
  5. 제 2 항에 있어서, 상기 게이트영역이 폴리실리콘층(20)만으로 형성되어 있는 것을 특징으로 하는 MOS형 반도체 장치
  6. 어떤 한 도전형의 반도체기판(1) 표면에 소정의 피치로 제1, 제2, 제3부 (11,12,13)를 형성시키는 제 1 공정과, 상기 제1. 제2부(11,12)간에 제2, 제3부 (12,13)간에 나란히 형성된 제1, 제2 잔존영역(14,15)에 역도전형 불순물을 확산시켜서 불순물확산영역(18)을 형성시키는 제2 공정, 전표면에 게이트산화막이 되는 산화막(3)을 형성시키는 제 3 공정, 상기 산화막(3)상에 게이트전극(4)이 되는 전극층(20)을 퇴적시키는 제 4 공정, 상기 제1, 제3부(11,13)상의 상기 전극층(20)을 제거하는 제 5 공정, 전표면에 층간절연막(22)을 퇴적시키는 제 6 공정, 상기 제 1 제 2 잔존영역(14,15)위와 상기제 2부(12)내에서 상기 층간절연막(22)을 제거하는 제 7 공정, 상기 제 1, 제 2 잔존영역(14,15)상의 상기 전극층(20)을 제거하는 제 8 공정, 상기 제 2부(12)내에서 상기 전극층(20)으로 둘러싸여진 영역을 도전층(5)으로 매립하는 제 9 공정 및, 상기 불순물확산영역(18)으로부터 형성된 2개의 불순물확산영역(2) 및 상기 게이트전극(4)의 각각과 전기적으로 접속되는 배선층을 형성시키는 제 10 공정을 구비하여 이루어진 반도체장치의 제조방법.
  7. 제 6 항에 있어서, 상기 제 1 공정에서 포지티브레지스트의 노광부르 ㄹ과도노광시키거나 과도현상시켜서 미노광부의 칫수를 분해능이하로 줄여줌으로써, 미세가공이 가능한 최소피치로 상기 제1, 제2, 제3부(11,12,13)를 형성시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6 항에 있어서, 상기 제 2 공정후와 제 3 공정전에 열산화법에 의거 산화막(19)을 형성시킨 뒤에 이 산화막(19)을 엣칭시켜서 상기 제 1, 제 2 잔존영역 (14,15)의 측벽부(7 ; 스페이서)를 형성시킨 후, 이 측벽부(7)를 마스크로 이용하여 이방성 엣칭법을 실시함으로써 상기부(11,12,13)의 폭을 좁히는 공정이 갖추어져 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 6 항에 있어서, 상기 전극층(20)을 폴리실리콘층으로 형성시킴과 더불어 이 폴리실리콘만으로 상기 게이트산화막(3)상의부를 매립하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 6 항에 있어서, 상기 제 4 공정에서 형성시키는 상기 게이트전극(4)을 비교적 얇은 폴리실리콘층으로 이루어진 전극층(20)으로 형성시킨 다음에 상기 제1, 제2 잔존영역(14,15)의 불순물확산영역(2)위에 있는 산화막(3)을 제거하고, 상기 제 1, 제 2 잔존영역(14,15)의 불순물확산영역(2)위에 각각 도전층(6)을 퇴적시키면서 상기 게이트전극(4)상의부를 도전층(5)으로 매립하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 어떤 한 도전형의 반도체기판(31) 표면에 소정의 피치로 제 1, 제 2, 제 3부(32,33,34)를 형성시키는 제 1 공정과, 상기 제1, 제2부(32,33)간과 상기 제 2, 제 3부(33,34)간에 나란히 형성된 제 1, 제 2 잔존영역(35,36)에 역도전형 불순물을 확산시켜서 불순물확산영역(38)을 형성시키는 제 2 공정, 전표면에 게이트산화막이 되는 산화막(40)을 형성시키는 제 3 공정, 이 산화막(40)상에 게이트전극(42)이 되는 전극층(41)을 퇴적시키는 제 4 공정, 상기 제 1, 제3부(32,34)상의 상기 전극층(41)을 제거하는 제 5 공정, 전표면에 절연층(43)을 퇴적시키는 제 6 공정, 상기 제 1, 제 2 잔존영역(35,36)상의 절연층(43)에 접속구(45)를 마련하고 이접속구(45)를 상기 불순물확산영역(38)으로부터 형성된 2개의 불순물확산영역(39) 및 상기 게이트전극(42)의 각각과 전기적으로 접속되는 배선층을 형성시키는 제 7 공정을 구비하여 이루어진 반도체 장치의 제조방법.
  12. 제 11 항에 있어서, 상기제 1 공정에서 포지티브레지스트의 노광부르 ㄹ과도노광시키거나 과도현상시켜서 미노광부의 칫수를 분해능이하로 줄여줌으로써, 미세가공이 가능한 최소피치로 상기 제1, 제2 제3부(32,33,34)를 형성시키는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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