KR890003025Y1

KR890003025Y1 - 우선 순위를 가지는 마스킹 인터럽트 회로

Info

Publication number: KR890003025Y1
Application number: KR2019850014462U
Authority: KR
Inventors: 이구원
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-11-01
Filing date: 1985-11-01
Publication date: 1989-05-13
Also published as: KR870008834U

Abstract

내용 없음.

Description

우선 순위를 가지는 마스킹 인터럽트 회로

제1도는 종래의 회로도.

제2도는 본 고안의 회로도.

제3도는 본 고안에서 프라이어리티 엔코오터 (U₄)의 내부 회로 구성도.

제4도는 본 고안에서 프로그램시의 플로우 챠아트.

* 도면의 주요부분에 대한 부호의 설명

U₁, U₂, U₃: 포지티브에지 트리거 플립플롭

U₄: 프라이어리티 엔코오더 U₅, U₆: 4비트 바이스테이블 래치

U₇: 비스 버퍼 INT, INT₀-INT₄: 인터럽트 단자

본 고안은 마이크로 프로세서에 있어, 인터럽트(Interrupt)를 요구하는 외부 소자에 대하여 우선순위(Priority)를 가지고 인터럽트에 응할수 있고, 필요에 따라서는 마스킹(Masking)할수 있도록한 인터럽트 회로에 관한 것이다.

종래에는 제1도에 도시한 바와같이 기능 LSI 칩(Chip)을 사용하여 우선순위 기능을 가지도록 하였으나, 이는 중앙처리 장치(CPU)의 종류에 따라 인터페이스시에 시간초기(Timing Initialize) 조건의 설정 및 필요시에 마스킹(인터럽트 불가)이 가능하지 못한 문제점이 있있다.

본 고안은 이러한 점을 감안하여 값이 저렴한 TTL IC로서 구성하여 우선순위가 높은 것에서 부터 우선적으로 인터럽트 서어비스를 행함은 물론 필요시에는 인터럽트 마스킹도 가능하여 중앙처리 장치(CPU)의 종류에 관계 없이 인터페이스가 간단하게 할수 있도록 안출한 것으로서, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.

제2도에 도시한 바와같이 인터럽트 단자(INT₀), (INT₁)가 클럭 입력단자(3), (11)에 접속된 포지티브에지 트리거 플립플롭(U₁)의 리세트 입력단자(1), (13)와 출력단자(6), (8)는 각각 4비트 바이스테이블 래치(U₅)이 출력단자(16), (15)와 프라이어리티 엔코오더(U₄)의 데이타 입력단자(), ()에 연결하고, 또한 인터럽트단자(INT₂), (INT₃)가 클럭 입력단자(3a), (11a)에 접속된 포지티브에지 트리거 플립플롭(U₂)의 리세트 입력단자(1a), (13a)와 출력단자(6a), (8a)는 각각 상기 4비트 바이스테이블 래치(U₅)의 출력단자(10), (9)와 프라이어리티 엔코오더(U₄)의 데이타 입력단자(), ()에 연결하고, 인터럽트 단자(INT₄)가 클럭 입력단자(3b)에 접속된 또다른 포지티브에지 트리거 플립플롭(U₃)의 출력단자(6b)는 프라이어리티 엔코오더(U₄)의 데이타 입력단자()에 연결하고, 그이 리세드 입력단자는 푸쉬버튼 스위치(PB)및 저항(R)을 통하여 전원단자(Vcc)에 접속하며, 상기 프라이어리티 엔코오더(U₄)의 출력단자(9), (7), (6)와 인에이블을 출력단자() 및 그룹 신호 출력단자()는 각각 4비트 바이스테이블 래치(U₆)의 데이타 입력단자(2), (3), (6)와 인에이블 입력단자(4), (13) 및 중앙처리 장치(CPU)의 인터럽트 단자()에 연결하고, 인에이블 입력단자(4), (13)가 인버터(I₁)를 통하여 출력 제어 신호단자()에 접속된 상기 4비트 바이스테이블 래치(U₅)의 데이타 입력단자(2), (3), (6), (7)는 중앙처리 장치(CPU)의 신호 입력단자(D₀-D₃)에 각각 연결하며, 입력단자(2), (5), (9)에 상기 4비트 바이스테이블 래치(U₆)의 출력단자(16), (15), (10)가 각각 접속된 버스버퍼(U₇)의 출력단자(3), (6), (8)와 포지티브에지 트리거 플립플롭(U₃)의 테이타 입력단자(12)는 각각 중앙처리장치의 신호 입력단자(D₀-D₂)와 신호 입력단자(D₄)에 연결하고, 상기 버스 버퍼(U₇)의 출력제어 입력단자(1), (4), (10)는 중앙처리 장치의 입력 제어 신호단자()에 연결하여 구성시킨다.

미설명 부호 Vcc는 직류 전원이다.

이와같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.

포지티브에지 트리거 플립플롭(U₁)의 리세트 입력단자(1), (13)와 포지티브에지 트리거 플립플롭(U₂)의 리세트 입력단자(1a), (13a)및 포지티브에지 트리거 플립플롭(U₃)의 리세트 입력단자(1b)의 신호가 로우 상태로 되면, 포지티브에지 트리거 플립플롭(U₁)의 출력단자(6), (8)와 트리거 플립플롭(U₂)의 출력단자(6a), (8a)및 트리거 플립플롭(U₃)의 출력단자(6b)에는 하이 상태의 신호가 나타나게 되어 프라이어리티 엔코오더(U₄)의 입력단자(-)에 가해지는 신호는 모두 하이상태가 된다.

따라서, 그의 그룹 신호 츨력단자()에 나타나는 신호가 하이 상태로 되므로, 중앙처리 장치(CPU)(도시생략됨)의, 인터럽트 단자()가 리세트 상태로 되면서 프라이어리티 엔코오더(U₄)의 입력단자(-)에 가해지는 신호가 하이 상태로 래치(Latch)된다.

이와 동시에 포지티브에지 트리거 풀립플롭(U₁)의 리세트 입력단자(1), (13)와 포지티브에지 트리거 플립플롭(U₂)의 리세트 입력단자(1a), (13a) 및 포지티브에지 트리거 플립플롭(U₃)의 리세트 입력단자(1b)의 신호는 로우 상태로 래치돠어 있으므로, 중앙처리장치의 인터럽트 단자(INT₀-INT₄), ()로부터 인가되는 신호의 변화에는 영향을 받지 않는다.

따라서, 이와같은 상태에서는 중앙처리 장치(CPU)로 부터의 어떠한 인터럽트도 받아 들일수가 없게 된다.

따라서 상기 각 포지티브에지 트리거 플립플롭(U₁), (U₂), (U₃)의 각 리세트단자(1,13), (1a,13a), (1b)에 가해지는 신호를 하이 상태로 래치시키게 되면 인터럽트를 받아 들일 준비 상태가 된다.

이때, 제4도에 나타낸 바와 같이 인터럽트 금지(Masking)를 필요로 하는 인터럽트 포트에 대하여는 이에 해당하는 상기 포지티브에지 트리거 플립플롭의 해당 리세트 단자에 가해지는 신호를 로우 상태로 래치시켜두면 인터럽트 마스킹이 된다.

예를들어, 중앙처리 장치의 인터럽트단자(INT₂)로 인가되는 인터럽트 신호만을 마스킹 하고자 하여 중앙처리장치로부터 그의 신호 입력단자(D₂)로 로우 상태의 신호를 출력하여 4비트 바이스테이블 래치(U₅)의 입력단자(6)에 인가하면, 그의 출력단자(10)에는 로우 상태의 신호가 출력되어 래치됨에 따라 인터럽트 단자(INT₂)로부터 인터럽트 신호가 인가되는 클럭펄스 입력단자(3a)에 대응하는 리세트입력단자(1a)에도 로우상태의 신호가 래치되므로, 인터럽트 단자(INT₂)로 인가되는 인터럽트 신호는 마스킹되는 것이다.

상기에서 설명한 바와같이 인터럽트를 받아들일 준비가 된 상태에서 예를들어 인터럽트 단자(INT₀) 신호가 하이 상태로 되어 인터럽트를 요구하여 왔다고하면, 포지티브에지 트리거 플립플롭(U₁)은 이를 받아들여 상기 인터럽트 단자(INT₀)에 대응한 출력단자(6)로 인터럽트 요구에 따른 로우 상태의 신호를 출력하여 제3도에 도시한 프라이어리티 엔코오더(U₄)의 데이타 입력단자()에 인가되게 된다. 이와같이 프라이어리티 엔코오터(V₄)의 데이타 입력단자()에 로우 상태의 신호가 인가되면, 그의 내부에 구성된 우선순위 엔코오더는 그의 데이타 입력단자(-)중에 어느 하나의 데이타 입력단자 또는 그 이상의 데이타 입력단자로 인터럽트 요구에 따른 로우 상태의 신호가 인가 되었는가를 판단하여 어느 하나의 데이타 입력단자라도 입력이 있을 경우에는 그룹 신호 출력단자()을 통하여 로우 상태의 신호를 출력하게 된다.

즉, 상기에서 설명한 바와 같이, 프라이어리티 엔코오더(U₄)의 데이타 입력단자()에 로우 상태의 신호가 인가 되었으므로, 상기 프라이어리티 엔코오더(U₄)는 또다른 데이타 입력단자(-)에 인가되는 신호에 관계없이 그룹 신호 출력단자()로 로우 상태의 신호를 우선적으로 출력하여 중앙처리 장치의 인터럽트 단자()에 신호를 보내게 되고, 인에이블 출력단자()로는 인터럽트 요구에 따라 4비트 바이스테이블 래치(U₆)를 구동시키기 위한 하이 상태의 인에이블 신호를 출력하여 상기 4비트 바이스테이블 래치(U₆)에 인가하게 되며, 데이타 출력단자(6), (7), (9)로는 4비트 바이스테이블 래치(U₆)의 데이타 입력단자 래치(U₆)의 데이타 입력단자(6), (3), (2)신호를 래치시키기 위한 로우 상태의 신호를 출력하게 된다.

이와같이 하여 중앙처리 장치에서 인터럽트를 받아 들이게 되면 인터럽트 처리 루틴(routine)으로 점프하여 4비드 바이스테이블 래치(U₆)에 래치되어 있는 인터럽트 정보를 출력단자(10), (15), (16)을 통하여 버스버퍼(U₇)의 입력단자(2), (5), (9)에서 읽어 들여 필요한 조치를 행하게 되는 것이다.

이상에서와 같이 동작되는 본 고안은 TTL IC에 의한 회로 구성으로서 마이크로 프로세서의 인터럽트 요구에 있어서 우선순위 별로 인터럽트를 간소화하여 처리함은 물론 필요에 따라서는 마스킹도 할수가 있으므로 고스트를 절감할수 있는 실용적인 고안인 것이다.

Claims

포지티브에지 트리거 플립플롭(U₁), (U₂), (U₃)의 각 출력단자(6,8), (6a,8a), (6b)에 프라이어리티 엔코오더(U₄)의 입력단자(,), (,), ()를 각각 접속하고, 상기 포지티브에지 트리거 플립플롭(U₁), (U₂)의 리세트 입력단자(1,13), (1a, 13a)에는 4비트 바이스테이블 래치(U₅)의 출력단자(16,15), (10,9)를 각각 접속하고, 상기 포지티브에지 트리거 플립플롭(U₃)의 리세트 입력단자(1b)에는 푸쉬버튼 스위치(PB) 및 저항(R)을 통하여 전원단자(Vcc)를 접속하며, 상기 프라이어리티 엔코오더(U₄)의 출력단자(9), (7), (6)와 인에이블 출력단자()및 그룹 신호 출력단자()는 각각 4비트 바이스테이블 래치(U₆)의 데이타 입력단자(2), (3), (6)와 인에이블 입력단자(4), (13)및 중앙처리장치(CPU)의 인터럽트 단자()에 연결하고, 인에이블 입력단자(4), (13)가 인버터(I₁)를 통하여 출력제어 신호 단자()에 접속된 상기 4비트 바이블테이브 래치(U₅)의 데이타 입력단자(2), (3), (6), (7)에는 중앙처리 장치의 신호 입력단자(D₀-D₃)를 각각 연결하며, 입력단자(2), (5), (9)에 상기 4비트 바이스테이블 래치(U₆)의 출력단자(16), (15), (10)가 각각 접속된 버스 버퍼(U₇)의 출력단자(3), (6), (8)와 포지티브에지 트리거 플립플롭(U₃)의 데이타 입력단자(12)는 각각 중앙처리 장치의 신호 입력단자(D₀-D₂)와 신호 입력단자(D₄)에 연결하고, 상기 버스 버퍼(U₇)의 출력제어 입력단자(1), (4), (10)는 공접하여 중앙처리 장치의 입력제어 신호 단자()에 연결 접속하여서 구성된 우선순위를 가지는 마스킹 인터럽트 회로.