KR890001305A - 동기화 데이타 링크 제어(sdlc)의 제어장치 - Google Patents

Abstract

내용 없음

Description

동기화 데이터 링크 제어(SDLC)의 제어장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 회로도.

제3도는 본 발명에 따른 초기화 흐름도.

Claims (1)

1. SDLC 기능을 전용으로수행기능을 SDLC 콘트롤러(10)와, 퍼스널 컴퓨터에 내자장되어 있으면서, 상기 SDLC 콘트롤러(10)를 제어하는 중앙처리장치(20)와, 모뎀(도시하지 않았음)으로부터 수신 데이터를 받아 상기 SDLC 콘트롤러(10)로 드라이빙하는 수신드라이버(30)와, 상기 SDLC 콘트롤러(10)로부터 모뎀으로 송신데이타를 완충하는 송신드라이버(40)와, 송수신용 데이터를 렌덤으로 저장할 수 있는 디램(50)과, 상기 디램(50)의 데이터를 상기 중앙처리장치(20)의 제어권 없이 직접 억세스 할 수 있는 다이렉터 메모리 억세스 제어기(DMAC) (60)와, 상기 SDLC 콘트롤러(10)에서 SDLC 프레임으로부터 파일(File)을 전송하거나 수신할시 데이터 입출력요구 신호를 출력하여 AND 화하는 앤드 게이트(70)와, 상기 앤드 게이트(70)의 출력에 따라 상기 다이렉터 메모리 억세스 제어기(60)에서 직접 메모리 억세스(DMA) 요구신호를 출력하는 직접 메모리 억세스 논리기(80)와, 상기 직접 메모리 억세스 논리기(80)의 출력에 따라 상기 직접 메모리 억세스(이하 DMA 라 칭함) 제어기(60)에서디램(50)을 직접 억세스할 시 상기 DMA제어기(60)에서 발생된 어드레스 신호를 래치하는 제1,2래치회로(90,100)와, 상기 중앙처리장치(20)의 출력 어드레스 신호(AD₀-AD₇)를 인버터(N₁)의 출력에 따라 트랜시빙 (Transceiving)하는 트랜시버(110)와, 상기 중앙처리장치(20)의 출력 어드레스 신호(A₀→A₁₅)를 래치하는 제, 4 래치회로(120,130)와, 상기 트랜시버(110)의 출력을 드라이빙하는 버스드라이버 (140)와, 상기 제 1-4래치회로(90-130)의 래치된 어드레스가 상기 디램(50)의 번지를 지정하도록 래치하는 제5,6래치회로(150,160)와, 상기 프로그램어블하게 주변장치와 인터페이싱 할 수 있도록 핸드세이킨 신호 및 인터럽터 신호를 제어하는 프로그램 어블 주변장치 인터페이스 회로(170)와, 상기 트랜시버(110)어드레스 신호와 SDLC 콘트롤로(10)의 데이터를 양방향으로 제어하는 양방향 트랜시버(180)와, 상기 제3래치회로(120)의 출력을 반전하는 인버터(190)와, 상기 디램(50)의 로우(ROW)와 칼럼(Column)를 선택하기 위해 선택지연신호를 발생하는 지연회로(200)와, 상기 양방향 트랜시버(180)와 인버터(190)의 입출력을 제어하는 오아게이트(210)와, 상기 제 리채회로(130)의 출력을 디코딩하여 상기 오아게이트(210), 지연회로(200), 프로그램어블 주변장치 인터페이스회로(170)를 제어하는 디코더(220)으로 구성함을 특징으로 하는회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.