KR890001190A - 반도체 기억소자 및 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실리콘 웨이퍼에서 배치된 절연 우물의 확대된 횡단면도,
제2도 내지 3도는 여려 공정 단계 동안에 반도체 기억 소지의 확대된 횡단면도.
Claims (10)
- 반도체 기억 소자를 제조하는 방법에 있어서, 실리콘 웨이퍼를 제공하는 단계와, 상기 실리콘 웨이퍼 위 영역을 절연 및 우물을 규정하는 단계와, 상기 우물상에 제1산화물층을 성장하는 단계와, 상기 우물 및 상기 제1산화물층을 포함하는 상기 실리콘 웨이퍼상에 제1폴리실리콘층을 침착하는 단계와, 상기 도핑된 제1폴리실리콘상에 비 결정실리콘층을 침착하는 단계와, 상기 제 1산화물층, 상기 도핑된 제1폴리실리콘층, 상기 우물에서 부동 게이트를 형성하도록 상기 비 결정 실리콘층을 규정 및 에칭하는 단계와, 소오스 및 드레인을 주입하는 단계와, 상기 부동 게이트를 포함하는 상기 우물상에 제2산화물층을 성장하는 단계와, 상기 제2산화물층상에 제2폴리실리콘층을 침착하는 단계와, 상기 제2폴리실리콘층을 도핑하는 단계와, 상기 도핑된 제2폴리실리콘층을 규정 및 에칭하는 단계를 구비하는 것을 특징으로 하는 제조방법.
- 제1항에 있어서, 상기 주입하는 단계가 자체 배열된 주입을 이용하는 것을 포함하는 것을 특징으로 하는 제조방법.
- 반도체 기억 소자를 제조하는 방법에 있어서, 실리콘 웨이퍼를 제공하는 단계와, 우물을 제공하도록 상기 실리콘 웨이퍼 위 영역을 절연하는 단계와, 상기 우물상에 5 내지 15 나노미터 영역내의 두께를 가지는 상기 산화물층을 성장하는 단계와, 상기 우물 및 상기 제1산화물층을 포함하는 상기 실리콘 웨이퍼상에 제1폴리실리콘층을 침착하는 단계와, 인 도펀트를 이용하는 상기 제1폴리실리콘층상을 도핑하는 단계와 상기 도핑된 제1폴리실리콘층에 비 결절 실리콘층을 침착하는 단계와, 상기 우물에서 부동 게이트를 형성하도록 상기 도핑된 제1폴리실리콘층 및 상기 비 결정 실리콘층을 규정 및 에칭하는 단계와, 자체 배열된 주입을 이용하여 소오스 및 드레인을 주입하는 단계와, 상기 부동 게이트를 포함하는 상기 우물상에 30 내지50나노미터 영역내의 두께를 가지는 상기 제2산화물층을 성장하는 단계와, 상기 제2산화물층상에서 제2폴리실리콘층을 도핑하는 단계와, 인 도펀트를 이용하여 상기 제2폴리실리콘층을 도핑하는 단계와, 상기 도핑된 제2폴리실리콘층을 규정 및 에칭하는 단계를 구비하는 것을 특징으로 하는 제보방법.
- 제3항에 있어서, 상기 방법은 단 웨이퍼상에 여러번 중복하여 실행되는 것을 특징으로 하는 제조방법.
- 반도체 기억소자에 있어서, 반도체 기판과, 상기 반도체 기판에서 주입된 소오스 및 드레인과, 상기 반도체 기판상에 제1산화물층, 상기 제1산화물층상에 위치되는 상기 부동 게이트를 형성하도록 상기 제1산화물층을 따라 에칭된 제1폴리실리콘층 및 비 결정 실리콘층과, 상기 제1산화물층 및 상기 부동 게이트상에 제2산화물층과, 상기 제2산화물층상에 제2폴리실리콘층을 구비하는 것을 특징으로 하는 반도체 기억 소자.
- 제5항에 있어서, 제1산화물층이 10 나노미터의 두께를 가지는 것을 특징으로 하는 반도체 기억 소자.
- 제5항에 있어서, 제1산화물층이 5 내지 15나노미터 영역내의 두께를 가지는 것을 특징으로 하는 반도체 기억 소자.
- 제5항에 있어서, 제2산화물층이 40 나노미터의 두께를 가지는 것을 특징으로 하는 반도체 기억 소자.
- 제5항에 있어서, 제2산화물층이 30 내지 50나노미터 영역내의 두께를 가지는 것을 특징으로 하는 반도체 기억 소자.
- 중간 레벨 유전체를 가지는 반도체 기억 소자를 제조하는 방법에 있어서, 제1산화물층이 실리콘 웨이퍼상에 성장되고, 제1폴리실리콘층이 상기 제1 산화물에 형성되고, 비결정 실리콘층이 상기 제1폴리실리콘층에 형성되고, 상기 중간 레벨 유전층을 제공하는 상기 제2산화물층이 상기 비 결정 실리콘층 상에 성장되는 것을 특징으로 하는 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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