KR880001054A - 저항성 회로망 - Google Patents

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KR880001054A
KR880001054A KR1019870006493A KR870006493A KR880001054A KR 880001054 A KR880001054 A KR 880001054A KR 1019870006493 A KR1019870006493 A KR 1019870006493A KR 870006493 A KR870006493 A KR 870006493A KR 880001054 A KR880001054 A KR 880001054A
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KR1019870006493A
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폴섬 데이비스 윌리엄
레너드 바인 로버트
Original Assignee
빈센트 죠셉로너
모토로라 인코포레이티드
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract

내용 없음

Description

저항성 회로망
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 적당한 방향으로 전류 펄스를 통과시켜 트리밍된 반도체 웨이퍼상의 RTMM저항의 평면도. 제2도는 제1도 RTMM저항의 단면도. 제3도는 부적절한 방향으로 전류를 통과시켜 트리밍된 반도체 웨이퍼상의 RTMM저항의 평면도.

Claims (10)

  1. 반도체 기판에 형성된 저항성 회로에 있어서, 제1및 2종단을 가진 상기 기판의 제1저항성 영역과, 제1및 2종단을 가진 상기 기판의 제2저항성 영역을 포함하고, 상기 제1영역의 제2종단이 상기 제2영역의 제1종단에 전기적으로 결합하고, 상기 제1종단에 인접한 상기 제1영역을 접촉하기 위한 제1금속성 접촉과, 상기 제2종단에 인접한 상기 제2영역을 접촉하기 위한 제2금속성 접촉을 포함하며, 상기 제1및 제2영역이 기판상에서, 제1접촉에서 제2접촉으로 흐르는 전류가 상기 제1접촉에서 제1영역의 제2종단으로 금속을 이동하게 하고 제2접촉에서 제1접촉으로 흐르는 전류가 제2접촉에서 상기 제2영역의 제1종단을 향하여 금속을 이동하게 방향됨을 특징으로 하는 저항성 회로.
  2. 제1항에 있어서, 상기 제1및 2영역이 기판상에서 상기 제1및 2접촉 사이를 흐르는 전류가 제1및 2영역에서 제1및 2의 다른 방향으로 각각 흐르게 방향됨을 특징으로 하는 저항성 회로.
  3. 반도체 기판상에 형성된 저항성 회로에 있어서, 제1종단에 인접한 제1금속성 접촉과 제1및 2종단을 갖는 제1저항성 영역을 포함하는 기판에 형성된 제1저항과, 제2종단에 인접한 제2금속성 접촉과 제1및 2종단을 갖는 제2저항성 영역을 포함하는 기판에 형성된 제2저항을 포함하고 상기 제1영역의 제2종단은 상기 제2 영역의 제1종단에 전기적으로 결합되며 상기 제1및 2영역이, 제1접촉에서 제2접촉으로 흐르는 전류가 상기 제1저항의 저항값을 감소시키고 제2접촉에서 제1접촉으로 흐르는 전류가 상기 제2저항의 저항값을 감소시키게 방향설정됨을 특징으로 하는 저항성 회로.
  4. 제3항에 있어서, 제1접촉에서 제2접촉으로 흐르는 전류가 상기 제1킹 2영역에서 제1및 2의 다른 방향으로 각각 흐르고, 제2접촉에서 제1접촉으로 흐르는 전류가 상기 제2및 제1저항성 영역에서 제3및 4의 다른 방향으로 각각 흐르는 것을 특징으로 하는 저항성 회로.
  5. {111}투명한 반도체 기판에 형성된 저항성 회로에 있어서, 제1및 2종단을 가진 기판에서 제1저항성 영역과, 제1및 2종단을 가진 상기 기판에서 제2저항성을 영역을 포함하며, 제1영역의 제2종단이 제2영역의 제1종단에 전기적으로 결합되며, 상기 제1종단에 인접한 제1영역을 접촉하기 위한 제1금속성 접촉과 상기 제2종단에 인접한 제2영역을 접촉하기 위한 제2금속성 접촉을 포함하고, 상기 제1및 2영역이로 구성된 그룹으로부터 선택된 방향으로 각각 위치하여 제1접촉에서 제2접촉으로 흐르는 전류가 제1및 2영역에서 다른 방향으로 흐르고 제2접촉에서 제1접촉으로 흐르는 전류가 제1및 2영역에서 제3및 4의 다른 방향으로 흐르는 것을 특징으로 하는 저항성 회로.
  6. 제5항에 있어서, 제1및 2영역의 각각이로 구성된 그룹으로부터 선택된 단일방향으로 모두 위치하여 제1접촉에서 제2접촉으로 흐르는 전류가 상기 제1및 2영역에서 반대방향으로 흐르고 제2접촉에서 제1접촉으로 흐르는 전류가 상기 제1및 2영역에서 반대방향으로 흐르는 것을 특징으로 하는 저항성 회로.
  7. 제6항에 있어서, 제1및 제2영역이방향에 평행으로 위치됨을 특징으로 하는 저항성 회로.
  8. 제7항에 있어서, 반도체 기판이 실리콘이며 상기 제1및 2금속성 접촉이 알류미늄인 것을 특징으로 하는 저항성 회로.
  9. 반도체 기판에 형성된 제1및 2수동소자를 각각 트리밍하기 위한 방법에 있어서, 제1및 2종단을 가지는 기판에 제1저항성 영역을 형성하고, 제3종단이 전기적으로 제2종단에 결합된, 제3종단과 제4종단을 가지는 기판에 제2저항성 영역을 형성하며, 상기 제1종단에 인접한 제1금속성 접속을 형성하고, 상기 제4종단에 인접한 제2금속성 접촉을 형성하며, 상기 제1저항성 영역의 저항을 감소시키기 위해 제1방향으로 상기 제1및 2영역을 통하여 전류를 통과시키고, 상기 제2저항성 영역의 저항을 감소시키기 위해 제2방향으로 상기 제1및 2영역을 통하여 전류를 통과시키는 것을 특징으로 하는 저항성 회로.
  10. 제9항에 있어서, 저항을 감소시키기 위해 금속이 제1금속적 접촉에서 제1저항성 영역의 제2종단으로 이동하는 것을 특징으로 하는 저항성 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870006493A 1986-06-30 1987-06-26 저항성 회로망 KR880001054A (ko)

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Application Number Priority Date Filing Date Title
US880538 1986-06-30
US06/880,538 US4713680A (en) 1986-06-30 1986-06-30 Series resistive network

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ID=25376509

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JP (1) JPS6327047A (ko)
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EP0251212A3 (en) 1988-06-22
US4713680A (en) 1987-12-15
JPS6327047A (ja) 1988-02-04
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