KR20240080638A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents
표시 장치 및 표시 장치의 제조 방법 Download PDFInfo
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Abstract
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 일부분이 기판 외측으로 돌출된 유기 절연층, 비표시 영역에서 기판과 유기 절연층 사이에 배치된 복수의 얼라인 패턴, 및 기판 외측으로 돌출된 유기 절연층의 일부분 하면에 배치된 복수의 얼라인 홈을 포함한다. 따라서, 본 발명은 기판의 엣지에 인접하게 배치된 복수의 얼라인 패턴으로부터 기판의 엣지 위치를 용이하게 검출할 수 있다.
Description
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 식각된 기판의 상태를 용이하게 모니터링할 수 있는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
한편, 표시 장치는 처음부터 표시 장치와 대응되는 기판 상에 제조 공정을 진행하지 않고, 원장 기판 상에 제조 공정을 진행한 후 원장 기판을 레이저 또는 휠을 이용하여 물리적인 방식으로 복수 개로 절단함으로써 복수의 표시 장치를 형성할 수 있다. 다만, 원장 기판이 유리로 이루어진 경우, 절단면에 미세 크랙이나 유리 파편 등이 발생하여 절단면을 매끄럽게 가공하는 별도의 그라인딩 공정이 필요하다.
본 발명이 해결하고자 하는 과제는 식각된 기판의 엣지 위치를 용이하게 모니터링할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 원장 기판의 식각 범위를 육안으로 간단히 모니터링할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 기판을 다양한 형상으로 식각 가능한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 강성이 향상된 기판을 포함하는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 일부분이 기판 외측으로 돌출된 유기 절연층, 비표시 영역에서 기판과 유기 절연층 사이에 배치된 복수의 얼라인 패턴, 및 기판 외측으로 돌출된 유기 절연층의 일부분 하면에 배치된 복수의 얼라인 홈을 포함한다. 따라서, 본 발명은 기판의 엣지에 인접하게 배치된 복수의 얼라인 패턴으로부터 기판의 엣지 위치를 용이하게 검출할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 원장 기판 상에서 스크라이빙 라인에 인접하게 복수의 얼라인 패턴을 형성하는 단계, 복수의 얼라인 패턴을 덮는 유기 절연층을 형성하는 단계, 및 스크라이빙 라인을 따라 원장 기판을 식각액으로 식각하는 단계를 포함하고, 원장 기판을 식각하는 단계는, 원장 기판과 복수의 얼라인 패턴 중 일부를 함께 식각하는 단계이다. 따라서, 본 발명은 원장 기판의 식각 공정 후 식각되지 않고 남아있는 얼라인 패턴으로부터 원장 기판의 식각 범위를 모니터링 할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 기판의 엣지의 위치를 육안으로 용이하게 모니터링할 수 있다.
본 발명은 원장 기판의 식각 범위를 모니터링하여 원장 기판으로부터 복수의 표시 장치를 용이하게 형성할 수 있다.
본 발명은 기판을 화학적인 방식으로 식각함에 따라 기판의 절단면에서 미세 크랙이나 파편을 최소화하고, 기판의 강성을 향상시킬 수 있다.
본 발명은 기판을 다양한 형상으로 용이하게 형성할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3은 도 1의 III-III'에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 원장 기판의 평면도이다.
도 5 및 도 6은 도 4의 V-V'에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3은 도 1의 III-III'에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 원장 기판의 평면도이다.
도 5 및 도 6은 도 4의 V-V'에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 II-II'에 따른 단면도이다. 도 3은 도 1의 III-III'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 뱅크(119), 스페이서층(SPCL), 스페이서(SPC), 제1 트랜지스터(120), 제2 트랜지스터(130), 스토리지 커패시터(140), 연결 전극(150), 보조 전극(160), 발광 소자(170), 패드 전극(PE), 봉지층(180), 사이드 코팅층(190), 편광판(POL), 얼라인 패턴(AP) 및 얼라인 홈(AG)을 포함한다.
먼저, 도 1을 참조하면, 기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리로 이루어질 수 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소를 구성하는 복수의 서브 화소 및 복수의 서브 화소를 구동하기 위한 회로가 배치될 수 있다. 복수의 서브 화소는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소 각각에 표시 소자가 배치될 수 있다. 예를 들어, 복수의 서브 화소 각각에는 표시 소자로 애노드(171), 발광층(172) 및 캐소드(173)를 포함하는 발광 소자(170)가 배치될 수 있으나, 이에 제한되지 않는다. 또한, 복수의 서브 화소를 구동하기 위한 회로에는 구동 소자 및 배선 등이 포함될 수 있다. 예를 들어, 회로는 트랜지스터, 스토리지 커패시터(140), 스캔 배선, 데이터 배선 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다. 비표시 영역(NA)에는 표시 영역(AA)의 발광 소자(170)를 구동하기 위한 다양한 배선 및 회로 등이 배치된다. 예를 들어, 비표시 영역(NA)에는 표시 영역(AA)의 복수의 서브 화소 및 회로로 신호를 전달하기 위한 링크 배선 또는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있으나, 이에 제한되지 않는다.
비표시 영역(NA)에 복수의 패드 전극(PE)이 배치된다. 복수의 패드 전극(PE)은 플렉서블 필름 및 인쇄 회로 기판(110)과 같은 구동 부품과 전기적으로 연결되어, 표시 영역(AA)의 복수의 서브 화소로 각종 신호를 전달할 수 있다. 이 경우, 복수의 패드 전극(PE)은 복수의 서브 화소와 연결된 각종 신호 배선, 예를 들어, 스캔 배선이나 데이터 배선 등과 전기적으로 연결될 수 있다. 도 1에서는 하측의 비표시 영역(NA)에 4개의 패드 전극(PE)이 배치된 것으로 도시하였으나, 패드 전극(PE)의 개수와 위치는 이에 제한되지 않는다.
기판(110)을 둘러싸는 사이드 코팅층(190)이 배치된다. 사이드 코팅층(190)은 기판(110)의 엣지(110E)를 덮도록 배치될 수 있다. 사이드 코팅층(190)은 기판(110)으로부터 노출된 표시 장치(100) 외곽부를 덮을 수 있다. 기판(110)의 식각 과정에서 기판(110) 상부의 유기 절연층이 기판(110)으로부터 노출될 수 있고, 사이드 코팅층(190)은 기판(110)으로부터 노출된 유기 절연층을 덮어 표시 장치(100)의 외곽부를 보호하고, 표시 장치(100) 내부로 수분이나 산소가 침투하는 것을 최소화할 수 있다.
도 2를 참조하면, 기판(110) 상에 제1 버퍼층(111)이 배치된다. 제1 버퍼층(111)은 기판(110)으로부터 수분 또는 불순물의 확산을 최소화할 수 있다. 제1 버퍼층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 버퍼층(111) 상에서 복수의 서브 화소 각각에 복수의 트랜지스터가 배치된다. 복수의 트랜지스터는 제1 트랜지스터(120) 및 제2 트랜지스터(130)를 포함한다.
복수의 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 산화물 반도체 물질은 오프 전류(off-current)가 낮으므로 턴 온(turn on) 시간이 짧고 턴 오프(turn off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다.
예를 들어, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)을 액티브층으로 하는 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아, 소비 전력이 낮고 신뢰성이 우수하므로 구동 트랜지스터에 적합할 수 있다.
한편, 복수의 트랜지스터는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다. N타입 트랜지스터는 캐리어가 전자이므로 소스 전극에서 드레인 전극으로 전자가 흐를 수 있고, 전류는 드레인 전극에서 소스 전극으로 흐를 수 있다. P타입 트랜지스터는 캐리어가 정공이므로 소스 전극에서 드레인 전극으로 정공이 흐를 수 있고, 전류는 소스 전극에서 드레인 전극으로 흐를 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 N타입 트랜지스터일 수 있고, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 P타입 트랜지스터일 수 있다.
먼저, 제1 버퍼층(111) 상에 제1 트랜지스터(120)가 배치된다. 제1 트랜지스터(120)는 제1 액티브층(121), 제1 게이트 전극(122), 제1 소스 전극(123) 및 제1 드레인 전극(124)을 포함한다.
구체적으로, 제1 버퍼층(111) 상에 제1 액티브층(121)이 배치된다. 제1 액티브층(121)은 예를 들어, 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(121) 상에 제1 게이트 절연층(112)이 배치된다. 제1 게이트 절연층(112)은 제1 액티브층(121)과 제1 게이트 전극(122)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 절연층(112) 상에 제1 게이트 전극(122)이 배치된다. 제1 게이트 전극(122)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(122) 상에 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115) 및 제2 층간 절연층(116)이 배치된다.
제1 층간 절연층(113)은 제1 층간 절연층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 층간 절연층(113) 상에 배치된 제2 버퍼층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 버퍼층(114) 상에 제2 게이트 절연층(115)이 배치된다. 제2 게이트 절연층(115)은 후술할 제2 트랜지스터(130)의 제2 액티브층(131)과 제2 게이트 전극(132)을 절연시키기 위한 절연층이다. 제2 게이트 절연층(115)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 게이트 절연층(115) 상에 제2 층간 절연층(116)이 배치된다. 제2 층간 절연층(116)은 제2 층간 절연층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 층간 절연층(116) 상에 서로 이격된 제1 소스 전극(123) 및 제1 드레인 전극(124)이 배치된다. 제1 소스 전극(123) 및 제1 드레인 전극(124)은 제2 층간 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114) 및 제1 층간 절연층(113)에 형성된 컨택홀을 통해 제1 액티브층(121)과 전기적으로 연결될 수 있다. 제1 소스 전극(123) 및 제1 드레인 전극(124)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제2 버퍼층(114) 상에 제2 트랜지스터(130)가 배치된다. 제2 트랜지스터(130)는 제2 액티브층(131), 제2 게이트 전극(132), 제2 소스 전극(133) 및 제2 드레인 전극(134)을 포함한다.
제2 버퍼층(114) 상에 제2 액티브층(131)이 배치된다. 제2 액티브층(131)은 예를 들어, 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 액티브층(131) 상에 제2 게이트 절연층(115)이 배치되고, 제2 게이트 절연층(115) 상에 제2 게이트 전극(132)이 배치된다. 제2 게이트 전극(132)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(132) 상에 제2 층간 절연층(116)이 배치되고, 제2 층간 절연층(116) 상에 서로 이격된 제2 소스 전극(133) 및 제2 드레인 전극(134)이 배치된다. 제2 소스 전극(133) 및 제2 드레인 전극(134)은 제2 층간 절연층(116) 및 제2 게이트 절연층(115)에 형성된 컨택홀을 통해 제2 액티브층(131)과 전기적으로 연결될 수 있다. 제2 소스 전극(133) 및 제2 드레인 전극(134)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 절연층(112) 상에 스토리지 커패시터(140)가 배치된다. 스토리지 커패시터(140)는 일정 전압을 저장하여 발광 소자(170)가 발광하는 동안 구동 트랜지스터의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있고, 발광 소자(170)에 일정한 구동 전류가 공급되도록 할 수 있다. 스토리지 커패시터(140)는 복수의 커패시터 전극을 포함한다. 스토리지 커패시터(140)는 제1 커패시터 전극(141) 및 제2 커패시터 전극(142)을 포함한다.
먼저, 제1 게이트 절연층(112) 상에 제1 커패시터 전극(141)이 배치된다. 제1 커패시터 전극(141)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 커패시터 전극(141) 상에 제1 층간 절연층(113)이 배치되고, 제1 층간 절연층(113) 상에 제1 커패시터 전극(141)에 중첩하는 제2 커패시터 전극(142)이 배치된다. 제2 커패시터 전극(142)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다음으로, 제1 트랜지스터(120), 제2 트랜지스터(130) 및 스토리지 커패시터(140) 상에 제1 평탄화층(117)이 배치된다. 제1 평탄화층(117)은 복수의 트랜지스터 및 스토리지 커패시터(140)가 배치된 기판(110) 상부를 평탄화할 수 있다. 또한, 제1 평탄화층(117)은 표시 장치(100) 전면에 형성되어 비표시 영역(NA)에까지 배치될 수 있다. 제1 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 유기 절연 물질로 이루어질 수 있다. 예를 들어, 제1 평탄화층(117)은 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 층간 절연층(116) 상에 연결 전극(150)이 배치된다. 연결 전극(150)은 스토리지 커패시터(140)와 제2 트랜지스터(130)를 전기적으로 연결하기 위한 전극이다. 연결 전극(150)은 제1 연결 전극(151) 및 제2 연결 전극(152)을 포함한다.
제2 층간 절연층(116) 상에 제1 연결 전극(151)이 배치된다. 제1 연결 전극(151)은 제2 층간 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114) 및 제1 층간 절연층(113)에 형성된 컨택홀을 통해 제1 커패시터 전극(141)에 연결될 수 있다. 제1 연결 전극(151)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(117) 상에 제2 연결 전극(152)이 배치된다. 제2 연결 전극(152)은 제1 평탄화층(117) 및 제2 층간 절연층(116) 상에 형성된 컨택홀을 통해 제2 트랜지스터(130)의 제2 소스 전극(133) 및 제1 연결 전극(151)에 연결될 수 있다. 이에, 제2 연결 전극(152) 및 제1 연결 전극(151)을 통해 스토리지 커패시터(140)의 제1 커패시터 전극(141)과 제2 트랜지스터(130)의 제2 소스 전극(133)을 서로 전기적으로 연결할 수 있다. 제2 연결 전극(152)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(117) 상에 보조 전극(160)이 배치된다. 보조 전극(160)은 제1 트랜지스터(120)와 발광 소자(170)를 전기적으로 연결하기 위한 전극이다. 보조 전극(160)은 제1 평탄화층(117)에 형성된 컨택홀을 통해 제1 트랜지스터(120)의 제1 드레인 전극(124)에 연결될 수 있다. 보조 전극(160)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
보조 전극(160) 및 연결 전극(150) 상에 제2 평탄화층(118)이 배치된다. 제2 평탄화층(118)은 보조 전극(160) 및 연결 전극(150)이 형성된 표시 영역(AA)의 상부를 평탄화할 수 있다. 그리고 제2 평탄화층(118)은 표시 장치(100) 전면에 형성되어 비표시 영역(NA)에까지 배치될 수 있다. 제2 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 유기 절연 물질로 이루어질 수 있다. 예를 들어, 제2 평탄화층(118)은 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 평탄화층(118) 상에 발광 소자(170)가 배치된다. 발광 소자(170)는 광을 발광하는 자발광 소자로, 애노드(171), 발광층(172) 및 캐소드(173)를 포함한다.
애노드(171)는 발광층(172)으로 정공을 공급할 수 있고, 일함수가 높은 도전성 물질로 이루어질 수 있다. 예를 들어, 애노드(171)는 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
만약, 표시 장치(100)가 발광 소자(170)에서 발광된 광을 발광 소자(170)의 상부로 진행시키는 탑 에미션(Top emission) 방식인 경우, 광을 상부로 진행시키기 위해 애노드(171) 하부에 반사층이 더 형성될 수도 있다.
애노드(171) 상에 뱅크(119)가 배치된다. 표시 영역(AA)에서 뱅크(119)는 애노드(171)의 엣지를 덮도록 배치될 수 있다. 뱅크(119)는 서로 인접한 서브 화소 간의 경계에 배치되어, 복수의 서브 화소 각각의 발광 소자(170)로부터 발광된 광의 혼색을 저감할 수 있다. 그리고 뱅크(119)는 표시 영역(AA)만이 아니라 비표시 영역(NA)에도 배치되어 비표시 영역(NA) 전체를 덮을 수 있다. 뱅크(119)는 유기 절연 물질로 이루어질 수 있고, 예를 들어, 뱅크(119)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
뱅크(119)로부터 노출된 애노드(171) 상에 발광층(172)이 배치된다. 발광층(172)은 애노드(171)로부터 정공을 공급받고, 캐소드(173)로부터 전자를 공급받아 빛을 발광할 수 있다. 발광층(172)은 발광층(172)에서 발광된 빛의 색상에 따라 적색 발광층(172), 녹색 발광층(172), 청색 발광층(172) 및 백색 발광층(172) 등으로 이루어질 수 있다.
발광층(172) 및 뱅크(119) 상에 캐소드(173)가 배치된다. 캐소드(173)는 복수의 서브 화소 전체에 걸쳐 배치될 수 있다. 즉, 복수의 서브 화소 각각의 발광 소자(170)는 캐소드(173)를 공유할 수 있다. 캐소드(173)는 저전위 전원 배선과 연결되어 발광층(172)에 전자를 공급할 수 있고, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예를 들어, 캐소드(173)는 마그네슘(Mg), 은(Ag), 알루미늄(Al) 등과 같은 금속 및 이들의 합금으로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
만약, 표시 장치(100)가 발광 소자(170)에서 발광된 광을 발광 소자(170) 하부의 기판(110) 측으로 진행시키는 바텀 에미션(Bottom emission) 방식인 경우, 광을 기판(110) 측으로 진행시키기 위해 캐소드(173)는 반사율이 높은 금속 물질로 이루어질 수 있다.
뱅크(119)와 발광층(172) 사이에 스페이서(SPC)가 배치된다. 스페이서(SPC)는 발광층(172)을 형성할 때 사용되는 증착 마스크인 FMM(Fine Metal Mask)를 지지할 수 있다. 증착 마스크를 지지하는 스페이서(SPC)에 의해 증착 마스크와 뱅크(119) 사이 및 증착 마스크와 애노드(171) 사이의 일정 거리를 유지할 수 있고, 증착 마스크의 접촉으로 인한 손상을 방지할 수 있다. 이때, 스페이서(SPC)는 증착 마스크와 접촉하는 면적을 최소화하도록 상부로 갈수록 폭이 좁아지는 형태로 이루어질 수 있다. 스페이서(SPC)는 유기 절연 물질, 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
그리고 비표시 영역(NA)에도 스페이서층(SPCL)이 배치된다. 스페이서층(SPCL)은 표시 영역(AA)의 스페이서(SPC)와 동일 층에서 동일 물질로 형성될 수 있다. 스페이서층(SPCL)은 비표시 영역(NA) 전체에 배치되어 뱅크(119)를 덮을 수 있다.
표시 영역(AA) 전체 및 비표시 영역(NA)의 일부분에서 발광 소자(170) 상에 봉지층(180)이 배치된다. 예를 들어, 표시 영역(AA)에서 봉지층(180)은 발광 소자(170)를 덮고, 비표시 영역(NA)에서 봉지층(180)은 스페이서층(SPCL)의 일부분을 덮을 수 있다. 봉지층(180)은 발광 소자(170)를 밀봉하여, 외부의 습기, 산소, 충격 등으로부터 발광 소자(170)를 보호할 수 있다. 봉지층(180)은 설계에 따라 다양한 구조로 형성될 수 있다.
예를 들어, 봉지층(180)은 복수의 무기층과 복수의 유기층이 교대로 적층되어 형성될 수 있다. 예를 들어, 무기층은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx) 등과 같은 무기물로 이루어질 수 있고, 유기층은 에폭시(Epoxy) 계열 또는 아크릴(Acryl) 계열의 폴리머가 사용될 수 있으나, 이에 제한되는 것은 아니다. 다른 예를 들어, 봉지층(180)은 내부식성이 강하고, 호일(foil) 혹은 박막 형태로 가공이 용이한 알루미늄(Al), 니켈(Ni), 크롬(Cr), 철(Fe)과 니켈의 합금 재질 등의 금속 재질로 이루어질 수도 있다.
봉지층(180) 상에서 표시 영역(AA) 및 비표시 영역(NA)에 편광판(POL)이 배치된다. 편광판(POL)은 선택적으로 광을 투과시켜, 표시 장치(100)로 입사한 외부 광의 반사를 저감시킬 수 있다. 구체적으로, 표시 장치(100)는 반도체 소자, 배선, 발광 소자(170) 등에 적용되는 다양한 금속 물질이 기판(110) 상에 형성된다. 이에, 기판(110) 측으로 입사된 외광은 금속 물질로부터 반사될 수 있고, 외광의 반사로 인해 표시 장치(100)의 시인성이 저감될 수 있다. 이에, 외광의 반사를 방지하는 편광판(POL)을 배치하여, 표시 장치(100)의 야외 시인성을 높일 수 있다. 다만, 편광판(POL)은 표시 장치(100)의 구현 예에 따라 생략될 수도 있다.
도 1 및 도 3을 함께 참조하면, 비표시 영역(NA)에 복수의 패드 전극(PE)이 배치된다. 복수의 패드 전극(PE) 각각은 제1 패드 전극(PE1), 제2 패드 전극(PE2) 및 제3 패드 전극(PE3)을 포함한다.
먼저, 제1 게이트 절연층(112) 상에 제1 패드 전극(PE1)이 배치된다. 제1 패드 전극(PE1)은 표시 영역(AA)에 배치된 각종 배선과 연결되어 플렉서블 필름이나 인쇄 회로 기판(110)으로부터의 신호를 복수의 서브 화소 각각으로 전달할 수 있다. 제1 패드 전극(PE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패드 전극(PE1) 상에 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115) 및 제2 층간 절연층(116)이 배치되고, 제2 층간 절연층(116) 상에 제2 패드 전극(PE2)이 배치된다. 제2 패드 전극(PE2)은 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제1 패드 전극(PE1)과 전기적으로 연결될 수 있다. 제2 패드 전극(PE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패드 전극(PE2) 상에 제1 평화층이 배치되고, 제1 평탄화층(117) 상에 제3 패드 전극(PE3)이 배치된다. 제3 패드 전극(PE3)은 제1 평탄화층(117)의 컨택홀을 통해 제2 패드 전극(PE2)에 전기적으로 연결될 수 있다. 그리고 제3 패드 전극(PE3)은 제3 패드 전극(PE3) 상의 제2 평탄화층(118), 뱅크(119) 및 스페이서층(SPCL)에 형성된 컨택홀을 통해 복수의 플렉서블 필름과 같은 구동 부품과 전기적으로 연결될 수 있다. 제3 패드 전극(PE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
이때, 패드 전극(PE)을 외부의 구동 부품과 연결하기 위해, 비표시 영역(NA) 중 패드 전극(PE)이 배치된 영역에서는 편광판(POL)이 배치되지 않을 수 있다. 이에, 패드 전극(PE)은 외부에 노출되어 구동 부품과 전기적으로 연결될 수 있다.
한편, 비표시 영역(NA)에서 무기 절연 물질로 이루어진 무기 절연층은 대부분 기판(110) 내측에 배치될 수 있다. 일부 무기 절연층은 대부분 기판(110)의 단부에 인접한 영역에 배치되지 않아, 일부 무기 절연층의 엣지는 기판(110)의 엣지(110E)보다 내측에 배치될 수 있다. 예를 들어, 무기 절연층은 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115) 및 제2 층간 절연층(116)을 포함하고, 이 중 제1 버퍼층(111)을 제외한 대부분의 무기 절연층은 비표시 영역(NA)의 일부에만 배치되고, 기판(110)의 엣지(110E)와는 이격되어 배치될 수 있다. 실리콘을 포함하는 무기 절연층은 유리로 이루어진 기판(110)의 식각 과정에서 기판(110) 식각액에 의해 함께 식각될 수 있으므로, 무기 절연층 대부분이 식각액에 노출되지 않도록 기판(110) 단부와 무기 절연층을 이격시켜 배치할 수 있다.
다만, 도 2에서는 복수의 무기 절연층 중 제1 버퍼층(111)만이 기판(110) 전체에 배치되어 제1 버퍼층(111)과 기판(110)의 엣지(110E)가 대응되는 것으로 도시하였으나, 제1 버퍼층(111) 또한 나머지 무기 절연층과 동일하게 기판(110)의 엣지(110E)와는 이격되어 기판(110) 내측에만 배치될 수도 있으며, 이에 제한되지 않는다.
그리고 유기 절연 물질로 이루어진 유기 절연층인 제1 평탄화층(117), 제2 평탄화층(118), 뱅크(119) 및 스페이서층(SPCL)은 기판(110)의 외측으로 돌출되어 배치될 수 있다. 이에, 표시 장치(100)의 엣지(100E)는 제1 평탄화층(117), 제2 평탄화층(118), 뱅크(119) 및 스페이서층(SPCL)의 엣지와 대응되고, 기판(110)의 엣지(110E)는 표시 장치(100)의 엣지(100E)보다 내측에 배치될 수 있다. 유기 절연층인 제1 평탄화층(117), 제2 평탄화층(118), 뱅크(119) 및 스페이서층(SPCL)은 유기 절연 물질로 이루어져 기판(110)의 식각액에 의해 식각되지 않고 그대로 남을 수 있고, 기판(110) 식각 과정에서 기판(110)의 엣지(110E)보다 돌출된 형태로 형성될 수 있다. 이에 대한 보다 상세한 설명은 도 4 내지 도 6을 참조하여 후술하기로 한다.
다음으로, 기판(110)의 엣지(110E)와 기판(110)으로부터 노출된 제1 평탄화층(117)을 덮는 사이드 코팅층(190)이 배치된다. 사이드 코팅층(190)은 기판(110)의 측면과 제1 평탄화층(117)의 하면을 덮도록 배치되어, 표시 장치(100)를 보호할 수 있다. 사이드 코팅층(190)은 절연 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(PI), 폴리우레탄(Poly Urethane), 에폭시(Epoxy), 아크릴(Acryl) 계열의 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역(NA)에서 제1 평탄화층(117) 아래에 일정 간격을 두고 서로 이격된 복수의 얼라인 패턴(AP)이 배치된다. 기판(110)의 엣지(110E)에 인접한 영역에서 제1 평탄화층(117)과 제1 버퍼층(111) 사이에 복수의 얼라인 패턴(AP)이 배치된다. 복수의 얼라인 패턴(AP)은 기판(110)의 식각 시, 기판(110)의 식각량 및 식각 공정으로 결정된 기판(110)의 엣지(110E) 위치를 모니터링하기 위한 패턴으로, 일종의 눈금으로 기능할 수 있다. 복수의 얼라인 패턴(AP) 중 최외곽의 얼라인 패턴(AP)을 측정하여 기판(110)의 엣지(110E) 위치를 확인할 수 있다.
이때, 복수의 얼라인 패턴(AP)은 기판(110)의 엣지(110E) 위치를 측정할 수 있도록 기판(110)의 엣지(110E)와 평행하게 배치될 수 있다. 예를 들어, 복수의 얼라인 패턴(AP)은 기판(110)의 엣지(110E)와 평행하게 배치되며, 복수의 얼라인 패턴(AP) 각각의 평면 형상은 기판(110)의 엣지(110E)를 따라 길게 연장된 복수의 직사각형 형상으로 이루어질 수 있다.
복수의 얼라인 패턴(AP)은 복수의 제1 얼라인 패턴(AP1) 및 복수의 제2 얼라인 패턴(AP2)을 포함한다. 복수의 제1 얼라인 패턴(AP1) 각각의 사이에 복수 개의 제2 얼라인 패턴(AP2)이 배치될 수 있다. 복수의 제1 얼라인 패턴(AP1) 간의 간격은 복수의 제2 얼라인 패턴(AP2) 간의 간격보다 클 수 있다. 그리고 복수의 제1 얼라인 패턴(AP1)은 복수의 제2 얼라인 패턴(AP2)보다 긴 길이를 가질 수 있다. 복수의 제1 얼라인 패턴(AP1)을 통해 기판(110) 엣지의 개략적인 위치를 측정하고, 복수의 제1 얼라인 패턴(AP1) 사이에 배치된 복수 개의 제2 얼라인 패턴(AP2)을 통해 기판(110) 엣지의 세부적인 위치를 측정할 수 있다. 예를 들어, 복수의 제1 얼라인 패턴(AP1)은 10 단위의 눈금을 표시하고, 복수의 제2 얼라인 패턴(AP2)은 1 단위의 눈금을 표시할 수 있다. 이에, 상대적으로 큰 간격을 갖는 복수의 제1 얼라인 패턴(AP1)을 이용해 기판(110) 엣지의 대략적인 위치를 측정하고, 상대적으로 좁은 간격을 갖는 복수의 제2 얼라인 패턴(AP2)을 이용해 기판(110) 엣지의 구체적인 위치를 측정할 수 있다. 다만, 도면에 도시된 복수의 제1 얼라인 패턴(AP1) 및 복수의 제2 얼라인 패턴(AP2)의 개수 및 간격은 예시적인 것이며, 복수의 제1 얼라인 패턴(AP1) 및 복수의 제2 얼라인 패턴(AP2)의 개수 및 간격은 다양하게 설계될 수 있다.
그리고 복수의 얼라인 패턴(AP)은 타겟 얼라인 패턴(TAP)을 포함한다. 타겟 얼라인 패턴(TAP)은 실제로 설계한 기판(110)의 엣지(110E) 위치에 중첩하는 패턴으로, 타겟 얼라인 패턴(TAP)과 기판(110)의 엣지(110E)가 대응되도록 식각 공정을 수행할 수 있다. 복수의 제1 얼라인 패턴(AP1) 및 복수의 제2 얼라인 패턴(AP2) 중 어느 하나가 타겟 얼라인 패턴(TAP)으로 설정될 수 있다. 다만, 이에 제한되지 않고 타겟 얼라인 패턴(TAP)을 구분하도록 제1 얼라인 패턴(AP1) 및 제2 얼라인 패턴(AP2)과 다른 형상을 갖는 얼라인 패턴(AP)을 별도로 형성할 수도 있다.
한편, 식각 공정 시, 공정 오차 등에 의해 타겟 얼라인 패턴(TAP)으로부터 일정 거리 이내의 영역을 마진 영역으로 설정할 수 있다. 이 경우, 복수의 얼라인 패턴(AP) 중 어느 하나는 마진 영역의 범위를 나타내는 마진 얼라인 패턴(AP)으로 기능할 수 있다. 예를 들어, 타겟 얼라인 패턴(TAP)을 기준으로 n번째 얼라인 패턴(AP) 및 -n번째 얼라인 패턴(AP)이 배치된 영역까지를 마진 영역으로 설정한 경우, 마진 영역의 최외측에 배치된 일부 얼라인 패턴(AP)을 마진 얼라인 패턴(AP)으로 설정할 수 있다. 이에, 한 쌍의 마진 얼라인 패턴(AP)과 한 쌍의 마진 얼라인 패턴(AP) 사이의 타겟 얼라인 패턴(TAP)을 이용하여 식각 공정 시 기판(110) 엣지 위치를 보다 구체적으로 모니터링할 수 있다.
복수의 얼라인 패턴(AP)은 유리로 이루어진 기판(110)의 식각 시, 기판(110) 식각액에 의해 함께 식각될 수 있는 물질, 예를 들어, 무기 물질 및/또는 금속 물질로 이루어질 수 있다. 복수의 얼라인 패턴(AP)은 무기 물질 또는 금속 물질로만 이루어지거나, 무기 물질과 금속 물질을 둘 다 포함할 수 있다. 예를 들어, 유리로 이루어진 기판(110)은 불산과 질산을 혼합한 식각액을 이용하여 식각될 수 있다. 불산과 질산으로 이루어진 식각액을 사용하는 경우, 유리 외에도 무기 물질이나 금속 물질도 식각될 수 있다. 그러므로, 유리를 식각하는 식각액에 의해 복수의 얼라인 패턴(AP)이 함께 식각될 수 있도록 복수의 얼라인 패턴(AP)을 무기 물질 및/또는 금속 물질로 형성할 수 있다.
예를 들어, 복수의 얼라인 패턴(AP)이 무기 물질로만 이루어진 경우, 제1 버퍼층(111) 상에 형성되는 무기 절연층 중 어느 하나와 동일 공정 및 동일 물질로 형성되거나, 별도의 공정으로 형성될 수 있다. 다른 예를 들어, 복수의 얼라인 패턴(AP)이 금속 물질로 이루어진 경우, 기판(110) 상에 형성되는 각종 전극 및 배선들과 동일 공정 및 동일 물질로 형성될 수도 있고, 별도의 공정으로 형성될 수도 있다. 또한, 복수의 얼라인 패턴(AP)이 금속 물질로 이루어진 경우, 금속 패턴의 반사 특성을 이용해 복수의 얼라인 패턴(AP)의 위치를 육안으로 보다 쉽게 확인할 수 있다. 다만, 복수의 얼라인 패턴(AP)은 무기 물질이나 금속 물질 외에 유리로 이루어진 기판(110) 식각 시, 식각액에 함께 반응하여 식각되는 물질이라면 이에 제한되지 않는다.
제1 평탄화층(117)의 하면에 복수의 얼라인 홈(AG)이 배치된다. 제1 평탄화층(117)과 사이드 코팅층(190) 사이에 복수의 얼라인 홈(AG)이 배치된다. 복수의 얼라인 홈(AG)에는 사이드 코팅층(190)이 충진될 수 있다. 복수의 얼라인 홈(AG)은 기판(110) 식각 시, 기판(110)과 복수의 얼라인 패턴(AP)이 함께 식각되며 형성된 제1 평탄화층(117)의 홈일 수 있다. 표시 장치(100)의 제조 중에는 복수의 얼라인 홈(AG) 각각에 복수의 얼라인 패턴(AP)이 배치되나, 기판(110)의 식각 과정에서 일부 얼라인 패턴(AP)이 제거되어 제1 평탄화층(117) 하면에 복수의 얼라인 홈(AG)이 형성될 수 있다. 그리고 기판(110)의 식각이 완료되면, 기판(110)으로부터 노출된 제1 평탄화층(117)을 덮는 사이드 코팅층(190)이 복수의 얼라인 홈(AG)을 채울 수 있다.
복수의 얼라인 홈(AG)은 기판(110)의 엣지(110E)와 평행하게 배치될 수 있다. 예를 들어, 복수의 얼라인 패턴(AP) 각각은 기판(110)의 엣지(110E)와 평행하게 배치되며, 복수의 얼라인 홈(AG) 각각의 평면 형상은 기판(110)의 엣지(110E)를 따라 길게 연장된 직사각형 형상으로 이루어질 수 있다.
복수의 얼라인 홈(AG)은 복수의 제1 얼라인 홈(AG1) 및 복수의 제2 얼라인 홈(AG2)을 포함한다. 복수의 제1 얼라인 홈(AG1)은 복수의 제1 얼라인 패턴(AP1)이 형성되어 있던 공간이고, 복수의 제2 얼라인 홈(AG2)은 복수의 제2 얼라인 홈(AG2)이 형성되어 있던 공간이다. 복수의 제1 얼라인 홈(AG1) 내부에 충진된 사이드 코팅층(190)의 형상은 복수의 제1 얼라인 패턴(AP1)과 대응되고, 복수의 제2 얼라인 홈(AG2) 내부에 충진된 사이드 코팅층(190)의 형상은 복수의 제2 얼라인 패턴(AP2)과 대응될 수 있다.
복수의 제1 얼라인 홈(AG1) 각각의 사이에 복수 개의 제2 얼라인 홈(AG2)이 형성될 수 있다. 그리고 복수의 제1 얼라인 홈(AG1) 간의 간격은 복수의 제2 얼라인 홈(AG2) 간의 간격보다 클 수 있다. 이에, 복수의 제1 얼라인 홈(AG1)의 평면 형상은 복수의 제1 얼라인 패턴(AP1)의 평면 형상과 동일하고, 복수의 제2 얼라인 홈(AG2)의 평면 형상은 복수의 제2 얼라인 패턴(AP2)의 평면 형상과 동일할 수 있다.
이하에서는 도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법을 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 원장 기판의 평면도이다. 도 5 및 도 6은 도 4의 V-V'에 따른 단면도이다. 구체적으로, 도 5는 식각 공정 전의 원장 기판(10)의 단면도이고, 도 6은 식각 공정 후의 원장 기판(10)의 단면도이다.
도 4를 참조하면, 원장 기판(10)은 복수의 표시 장치(100)를 한 번에 제조하기 위한 기판으로, 복수 개의 기판(110)이 하나의 원장 기판(10)을 이룰 수 있다. 원장 기판(10)은 표시 장치(100)의 기판(110)과 같이 유리로 이루어질 수 있다. 하나의 원장 기판(10)에서 복수 개의 표시 장치(100)의 제조 공정을 동시에 진행하고, 이후 원장 기판(10)을 복수 개로 절단하여 복수의 표시 장치(100)를 한 번에 형성할 수 있다. 예를 들어, 원장 기판(10) 상에 제1 버퍼층(111)에서부터 봉지층(180)까지 형성한 후, 원장 기판(10)을 복수 개로 분리할 수 있다.
원장 기판(10)에 복수의 검사 패드부(APE)가 배치된다. 복수의 검사 패드부(APE) 각각은 복수의 표시 장치(100) 각각에 대응하여 형성될 수 있다. 복수의 검사 패드부(APE)는 원장 기판(10) 상에 형성된 표시 장치(100)의 불량 여부를 검사하기 위한 패드 전극이다. 복수의 검사 패드부(APE)를 통해 서브 화소의 점등 검사를 수행할 수 있다.
복수의 검사 패드부(APE)는 복수의 표시 장치(100) 각각의 패드 전극(PE)과 전기적으로 연결될 수 있다. 복수의 검사 패드부(APE)에 검사 신호를 인가하는 경우, 검사 신호는 검사 패드부(APE) 및 패드 전극(PE)을 통해 표시 영역(AA)의 복수의 서브 화소들에 인가될 수 있고, 서브 화소의 점등 여부를 검사할 수 있다. 도면에 도시되지는 않았으나, 복수의 검사 패드부(APE) 각각과 표시 장치(100)의 패드 전극(PE)을 전기적으로 연결하는 검사용 배선이 형성될 수 있다.
그리고 상술한 바와 같이 원장 기판(10) 상의 표시 장치(100) 제조 공정이 완료된 이후에 스크라이빙 라인(SCL)을 따라 원장 기판(10)을 복수 개로 절단할 수 있다. 원장 기판(10)을 복수 개로 절단하는 스크라이빙 공정에서 복수의 검사 패드부(APE)는 표시 장치(100)의 기판(110)과는 분리되므로, 실제 표시 장치(100)에서는 검사 패드부(APE)가 남지 않는다.
한편, 기존에는 원장 기판(10)을 복수 개로 절단할 때, 레이저나 휠을 이용한 물리적인 방식을 사용하였다. 다만, 원장 기판(10)을 물리적인 방식으로 원장 기판(10)을 절단하는 경우, 절단면에 미세 크랙이나 유리 파편 등이 발생하여 기판(110)의 강성이 저하되고, 절단면을 다시 매끄럽게 가공하는 그라인딩 공정이 더 필요하다. 또한, 물리적인 접촉을 통해 원장 기판(10)을 절단할 때, 정전기가 발생하여 표시 장치(100)의 손상으로 이어질 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법에서는 식각액을 이용한 화학적인 방식으로 원장 기판(10)을 복수 개의 기판(110)으로 분리할 수 있다. 식각액을 이용한 습식 식각 방식으로 원장 기판(10)을 절단하는 경우, 절단면에서 크랙이나 유리 파편을 최소화하고, 기판(110)의 강성을 향상시킬 수 있다. 그리고 식각액을 이용한 절단 방식의 경우, 곡선이나 홀 형상 등 보다 다양한 디자인으로 원장 기판(10)을 용이하게 가공할 수 있다. 또한, 화학적인 식각 방식에서는 물리적인 접촉을 최소화하며 원장 기판(10)을 가공하므로 정전기 발생을 최소화할 수 있다.
한편, 식각액을 이용하여 원장 기판(10)을 절단하는 경우, 물리적인 식각 방식과 비교하여 식각 선폭, 즉, 기판(110)의 식각량을 정확하게 제어하기 다소 어려울 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법에서는 기판(110)의 식각량에 따른 기판(110)의 엣지(110E) 위치를 육안으로 간단히 측정할 수 있는 복수의 얼라인 패턴(AP)을 형성하여 식각 공정을 제어할 수 있다.
도 4 및 도 5를 함께 참조하면, 복수의 얼라인 패턴(AP)은 원장 기판(10) 상에서 기판(110)의 엣지(110E)에 대응되는 스크라이빙 라인(SCL)을 따라 배치될 수 있다. 기판(110)의 네 변 각각에 네 변과 평행하게 배치된 복수의 얼라인 패턴(AP)이 배치될 수 있다. 예를 들어, 복수의 얼라인 패턴(AP)은 기판(110) 엣지에 대응되는 스크라이빙 라인(SCL)을 기준으로 스크라이빙 라인(SCL)의 양측에 배치될 수 있다. 복수의 얼라인 패턴(AP)은 일정 간격으로 스크라이빙 라인(SCL) 내측의 비표시 영역(NA)에서부터 스크라이빙 라인(SCL) 외측의 영역에까지 배치될 수 있다. 이때, 스크라이빙 라인(SCL)에 중첩하는 얼라인 패턴(AP)은 실제 설계한 기판(110)의 엣지(110E)와 대응되므로, 타겟 얼라인 패턴(TAP)이 될 수 있다.
도 6을 참조하면, 식각액을 이용하여 원장 기판(10)을 식각할 수 있다. 스크라이빙 라인(SCL)을 따라 식각액을 도포하여 원장 기판(10)을 식각할 수 있다. 이때, 원장 기판(10) 및 제1 버퍼층(111)이 식각액에 의해 제거되며 복수의 얼라인 패턴(AP)이 노출될 수 있다. 복수의 얼라인 패턴(AP)은 상술한 바와 같이, 식각액에 의해 함께 식각될 수 있는 무기 물질 및/또는 금속 물질로 이루어지므로, 기판(110)이 식각된 영역에 배치된 복수의 얼라인 패턴(AP)도 함께 식각될 수 있다. 이에, 도 6에 도시된 바와 같이, 원장 기판(10)이 제거된 영역에 중첩하는 얼라인 패턴(AP)은 제거되어 제1 평탄화층(117)에 복수의 얼라인 홈(AG)이 형성될 수 있다.
이때, 기판(110) 상에 남아있는 복수의 얼라인 패턴(AP)을 통해 기판(110)의 식각량과 기판(110)의 엣지(110E) 위치를 검사할 수 있다. 예를 들어, 기판(110)의 엣지(110E)는 기판(110)과 제1 평탄화층(117) 사이에 배치되어 제거되지 않고 남아있는 복수의 얼라인 패턴(AP) 중 최외곽에 배치된 얼라인 패턴(AP)과 대응될 수 있다. 그리고 식각 공정 시 제거되지 않은 최외곽의 얼라인 패턴(AP)과 스크라이빙 라인(SCL)에 중첩하는 타겟 얼라인 패턴(TAP)을 비교하여 기판(110)의 식각량과 식각 공정을 제어할 수 있다.
그리고 원장 기판(10)의 식각이 완료되면, 식각 영역에서 노출된 유기 절연층을 레이저로 절단하여 원장 기판(10)을 복수 개의 표시 장치(100)로 분리할 수 있다. 제1 평탄화층(117)과 같은 유기 절연층은 유리로 이루어진 기판(110)의 식각액에 의해 식각되지 않는 물질이므로, 기판(110)이 제거된 영역에서 그대로 남을 수 있다. 이에, 유기 절연층은 별도의 레이저를 이용하여 절단할 수 있다. 이때, 유기 절연층을 기판(110)의 엣지(110E)보다 더 외측의 영역, 즉, 표시 장치(100)의 엣지(100E)에 대응되도록 절단하여 잔여 식각액이 표시 장치(100) 내부로 침투하지 못하도록 할 수 있다.
이후 기판(110)의 엣지(110E)와 제1 평탄화층(117)에 형성된 복수의 얼라인 홈(AG)을 덮는 사이드 코팅층(190)을 형성하여 표시 장치(100)의 외곽부를 보호할 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법에서는 식각액을 이용한 화학적인 방식으로 유리인 원장 기판(10)을 절단하여 복수의 표시 장치(100)를 형성할 수 있다. 이때, 스크라이빙 라인(SCL) 및 스크라이빙 라인(SCL)의 인접 영역에 복수의 얼라인 패턴(AP)을 형성하여 식각 공정을 모니터링할 수 있다. 복수의 얼라인 패턴(AP)은 원장 기판(10)과 제1 평탄화층(117) 사이에 배치되고, 원장 기판(10)이 식각액에 의해 제거될 때 함께 제거될 수 있다. 이에, 원장 기판(10)이 식각된 영역에 중첩하는 복수의 얼라인 패턴(AP)은 제거되어 제1 평탄화층(117)에 복수의 얼라인 홈(AG)이 형성되고, 원장 기판(10)이 식각되지 않은 영역에 중첩하는 복수의 얼라인 패턴(AP)은 그대로 남을 수 있다. 따라서, 식각 공정에서 제거되지 않은 복수의 얼라인 패턴(AP)을 눈금자처럼 사용하여 기판(110)의 식각량과 기판(110)의 엣지(110E) 위치를 육안으로 간단하게 모니터링할 수 있고, 식각 공정을 보다 정밀하게 제어할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다. 도 7의 표시 장치(700)는 도 1 내지 도 3의 표시 장치(100)와 비교하여 기판(710)과 복수의 얼라인 패턴(AP) 및 복수의 얼라인 홈(AG)의 형상이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 7을 참조하면, 기판(710)의 복수의 모서리 중 일부 모서리는 라운드 형상으로 이루어질 수 있다. 그리고 기판(710)의 라운드 형상의 모서리 역시 식각액을 이용한 화학적인 방식으로 형성할 수 있다.
기판(710)의 모서리를 라운드 형상으로 식각할 때, 기판(710)의 식각량 및 기판(710) 형상을 제어하기 위해 라운드 형상의 얼라인 패턴(AP)이 형성될 수 있다. 기판(710)의 모서리에 인접하게 배치된 복수의 얼라인 패턴(AP)은 라운드 형상을 갖도록 구성된다. 이에, 기판(710)의 식각 시, 라운드 형상을 갖는 복수의 얼라인 패턴(AP)에 기초하여 라운드 형상을 갖는 기판(710)의 모서리를 구현할 수 있다.
이 외에도 복수의 얼라인 패턴(AP)을 이용하여 기판(710)을 다양한 형상으로 식각할 수 있다. 예를 들어, 기판(710) 내부에 원형의 홀을 형성하는 경우, 홀이 형성될 영역에 미리 원형의 복수의 얼라인 패턴(AP)을 형성하고, 기판(710) 식각 시 복수의 얼라인 패턴(AP)에 기초하여 원형의 홀의 크기 및 위치를 모니터링하여 기판(710)을 식각할 수 있다.
그리고 기판(710)이 식각되어 사이드 코팅층(190)이 배치된 영역에는 복수의 얼라인 패턴(AP)이 제거된 복수의 얼라인 홈(AG)이 배치된다. 복수의 얼라인 홈(AG) 역시 라운드 형상으로 이루어질 수 있다.
이에, 본 발명의 다른 실시예에 따른 표시 장치(700)에서는 기판(710)의 형상과 대응되는 형상의 얼라인 패턴(AP)을 형성하여, 기판(710)을 다양한 모양으로 제작할 수 있다. 예를 들어, 기판(710)의 모서리를 라운드 형상으로 형성하는 경우, 라운드 형상을 갖는 얼라인 패턴(AP)을 배치하여 식각 공정 시 기판(710)의 모서리의 곡률 및 기판(710)의 크기를 용이하게 모니터링할 수 있다. 따라서, 복수의 얼라인 패턴(AP)의 형상을 구현하고자 하는 기판(710)의 엣지와 대응되는 형상으로 형성하여, 기판(710)을 다양한 형상으로 용이하게 형성할 수 있으며, 표시 장치(700)의 설계 자유도가 향상될 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 일부분이 기판 외측으로 돌출된 유기 절연층, 비표시 영역에서 기판과 유기 절연층 사이에 배치된 복수의 얼라인 패턴, 및 기판 외측으로 돌출된 유기 절연층의 일부분 하면에 배치된 복수의 얼라인 홈을 포함한다.
본 발명의 다른 특징에 따르면, 복수의 얼라인 패턴 및 복수의 얼라인 홈은 기판의 엣지에 대해 평행하게 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 라운드 형상으로 이루어진 모서리를 포함하고, 모서리에 인접하게 배치된 복수의 얼라인 패턴 및 복수의 얼라인 홈 각각은 라운드 형상으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 얼라인 패턴은, 일정 간격을 두고 서로 이격되어 배치된 복수의 제1 얼라인 패턴, 및 복수의 제1 얼라인 패턴 각각의 사이에서 일정 간격을 두고 서로 이격되어 배치된 복수의 제2 얼라인 패턴을 포함하고, 복수의 제1 얼라인 패턴은 복수의 제2 얼라인 패턴과 다른 형상으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 얼라인 홈은, 일정 간격을 두고 서로 이격되어 배치된 복수의 제1 얼라인 홈, 및 복수의 제1 얼라인 홈 각각의 사이에서 일정 간격을 두고 서로 이격되어 배치된 복수의 제2 얼라인 홈을 포함하고, 복수의 제1 얼라인 홈은 복수의 제2 얼라인 홈과 다른 형상으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 얼라인 패턴의 평면 형상은 복수의 제1 얼라인 홈의 평면 형상과 동일하고, 복수의 제2 얼라인 패턴의 평면 형상은 복수의 제2 얼라인 홈의 평면 형상과 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 유리로 이루어지고, 복수의 얼라인 패턴은 무기 물질과 금속 물질 중 적어도 어느 하나로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 외측으로 돌출된 유기 절연층의 일부분 및 복수의 얼라인 홈을 덮는 사이드 코팅층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 얼라인 홈 내부에 충진된 사이드 코팅층의 형상은 복수의 얼라인 패턴의 형상과 대응될 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 원장 기판 상에서 스크라이빙 라인에 인접하게 복수의 얼라인 패턴을 형성하는 단계, 복수의 얼라인 패턴을 덮는 유기 절연층을 형성하는 단계, 및 스크라이빙 라인을 따라 원장 기판을 식각액으로 식각하는 단계를 포함하고, 원장 기판을 식각하는 단계는, 원장 기판과 복수의 얼라인 패턴 중 일부를 함께 식각하는 단계이다.
본 발명의 다른 특징에 따르면, 복수의 얼라인 패턴 중 일부가 식각액에 의해 식각되며, 유기 절연층에 복수의 얼라인 홈이 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 원장 기판이 식각되어 노출된 유기 절연층 및 복수의 얼라인 홈을 덮는 사이드 코팅층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 원장 기판이 식각되어 노출된 유기 절연층을 절단하여 원장 기판으로부터 복수의 표시 장치를 형성하는 단계를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 원장 기판
100, 700: 표시 장치
110, 710: 기판
111: 제1 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 버퍼층
115: 제2 게이트 절연층
116: 제2 층간 절연층
117: 제1 평탄화층
118: 제2 평탄화층
119: 뱅크
120: 제1 트랜지스터
121: 제1 액티브층
122: 제1 게이트 전극
123: 제1 소스 전극
124: 제1 드레인 전극
130: 제2 트랜지스터
131: 제2 액티브층
132: 제2 게이트 전극
133: 제2 소스 전극
134: 제2 드레인 전극
140: 스토리지 커패시터
141: 제1 커패시터 전극
142: 제2 커패시터 전극
150: 연결 전극
151: 제1 연결 전극
152: 제2 연결 전극
160: 보조 전극
170: 발광 소자
171: 애노드
172: 발광층
173: 캐소드
180: 봉지층
190: 사이드 코팅층
AP: 얼라인 패턴
AP1: 제1 얼라인 패턴
AP2: 제2 얼라인 패턴
TAP: 타겟 얼라인 패턴
AG: 얼라인 홈
AG: 제1 얼라인 홈
AG: 제2 얼라인 홈
AA: 표시 영역
NA: 비표시 영역
PE: 패드 전극
PE1: 제1 패드 전극
PE2: 제2 패드 전극
PE3: 제3 패드 전극
SPC: 스페이서
SPCL: 스페이서층
POL: 편광판
110E: 기판의 엣지
100E: 표시 장치의 엣지
SCL: 스크라이빙 라인
APE: 검사 패드부
100, 700: 표시 장치
110, 710: 기판
111: 제1 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 버퍼층
115: 제2 게이트 절연층
116: 제2 층간 절연층
117: 제1 평탄화층
118: 제2 평탄화층
119: 뱅크
120: 제1 트랜지스터
121: 제1 액티브층
122: 제1 게이트 전극
123: 제1 소스 전극
124: 제1 드레인 전극
130: 제2 트랜지스터
131: 제2 액티브층
132: 제2 게이트 전극
133: 제2 소스 전극
134: 제2 드레인 전극
140: 스토리지 커패시터
141: 제1 커패시터 전극
142: 제2 커패시터 전극
150: 연결 전극
151: 제1 연결 전극
152: 제2 연결 전극
160: 보조 전극
170: 발광 소자
171: 애노드
172: 발광층
173: 캐소드
180: 봉지층
190: 사이드 코팅층
AP: 얼라인 패턴
AP1: 제1 얼라인 패턴
AP2: 제2 얼라인 패턴
TAP: 타겟 얼라인 패턴
AG: 얼라인 홈
AG: 제1 얼라인 홈
AG: 제2 얼라인 홈
AA: 표시 영역
NA: 비표시 영역
PE: 패드 전극
PE1: 제1 패드 전극
PE2: 제2 패드 전극
PE3: 제3 패드 전극
SPC: 스페이서
SPCL: 스페이서층
POL: 편광판
110E: 기판의 엣지
100E: 표시 장치의 엣지
SCL: 스크라이빙 라인
APE: 검사 패드부
Claims (13)
- 표시 영역 및 비표시 영역을 포함하는 기판;
상기 기판 상에 배치되고, 일부분이 상기 기판 외측으로 돌출된 유기 절연층;
상기 비표시 영역에서 상기 기판과 상기 유기 절연층 사이에 배치된 복수의 얼라인 패턴; 및
상기 기판 외측으로 돌출된 상기 유기 절연층의 일부분 하면에 배치된 복수의 얼라인 홈을 포함하는, 표시 장치. - 제1항에 있어서,
상기 복수의 얼라인 패턴 및 상기 복수의 얼라인 홈은 상기 기판의 엣지에 대해 평행하게 배치되는, 표시 장치. - 제1항에 있어서,
상기 기판은 라운드 형상으로 이루어진 모서리를 포함하고,
상기 모서리에 인접하게 배치된 상기 복수의 얼라인 패턴 및 상기 복수의 얼라인 홈 각각은 라운드 형상으로 이루어지는, 표시 장치. - 제1항에 있어서,
상기 복수의 얼라인 패턴은,
일정 간격을 두고 서로 이격되어 배치된 복수의 제1 얼라인 패턴; 및
상기 복수의 제1 얼라인 패턴 각각의 사이에서 일정 간격을 두고 서로 이격되어 배치된 복수의 제2 얼라인 패턴을 포함하고,
상기 복수의 제1 얼라인 패턴은 상기 복수의 제2 얼라인 패턴과 다른 형상으로 이루어지는, 표시 장치. - 제4항에 있어서,
상기 복수의 얼라인 홈은,
일정 간격을 두고 서로 이격되어 배치된 복수의 제1 얼라인 홈; 및
상기 복수의 제1 얼라인 홈 각각의 사이에서 일정 간격을 두고 서로 이격되어 배치된 복수의 제2 얼라인 홈을 포함하고,
상기 복수의 제1 얼라인 홈은 상기 복수의 제2 얼라인 홈과 다른 형상으로 이루어지는, 표시 장치. - 제5항에 있어서,
상기 복수의 제1 얼라인 패턴의 평면 형상은 상기 복수의 제1 얼라인 홈의 평면 형상과 동일하고,
상기 복수의 제2 얼라인 패턴의 평면 형상은 상기 복수의 제2 얼라인 홈의 평면 형상과 동일한, 표시 장치. - 제1항에 있어서,
상기 기판은 유리로 이루어지고,
상기 복수의 얼라인 패턴은 무기 물질과 금속 물질 중 적어도 어느 하나로 이루어지는, 표시 장치. - 제1항에 있어서,
상기 기판 외측으로 돌출된 상기 유기 절연층의 일부분 및 상기 복수의 얼라인 홈을 덮는 사이드 코팅층을 더 포함하는, 표시 장치. - 제8항에 있어서,
상기 복수의 얼라인 홈 내부에 충진된 상기 사이드 코팅층의 형상은 상기 복수의 얼라인 패턴의 형상과 대응되는, 표시 장치. - 원장 기판 상에서 스크라이빙 라인에 인접하게 복수의 얼라인 패턴을 형성하는 단계;
상기 복수의 얼라인 패턴을 덮는 유기 절연층을 형성하는 단계; 및
상기 스크라이빙 라인을 따라 상기 원장 기판을 식각액으로 식각하는 단계를 포함하고,
상기 원장 기판을 식각하는 단계는, 상기 원장 기판과 상기 복수의 얼라인 패턴 중 일부를 함께 식각하는 단계인, 표시 장치의 제조 방법. - 제10항에 있어서,
상기 복수의 얼라인 패턴 중 일부가 상기 식각액에 의해 식각되며, 상기 유기 절연층에 복수의 얼라인 홈이 형성되는, 표시 장치의 제조 방법. - 제11항에 있어서,
상기 원장 기판이 식각되어 노출된 상기 유기 절연층 및 상기 복수의 얼라인 홈을 덮는 사이드 코팅층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법. - 제11항에 있어서,
상기 원장 기판이 식각되어 노출된 상기 유기 절연층을 절단하여 상기 원장 기판으로부터 복수의 표시 장치를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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