KR20210115113A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20210115113A
KR20210115113A KR1020200030281A KR20200030281A KR20210115113A KR 20210115113 A KR20210115113 A KR 20210115113A KR 1020200030281 A KR1020200030281 A KR 1020200030281A KR 20200030281 A KR20200030281 A KR 20200030281A KR 20210115113 A KR20210115113 A KR 20210115113A
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dummy
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electrode
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이강영
공태진
박성국
손옥수
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함한 기판; 상기 기판의 제1 면 상에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 화소 회로층 상에 제공되며, 발광 소자를 포함한 표시 소자층; 상기 표시 소자층 상에 제공된 박막 봉지층; 및 상기 비표시 영역에 제공되며, 상기 기판의 가장자리 상에 배치된 더미부를 포함할 수 있다. 여기서, 상기 더미부는 투명 전도성 물질을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다. 표시 장치는 폴리 이미드(Polyimide) 등과 같은 수지(resin)를 사용한 기판을 사용할 수 있으며 이로 인해 휘어지거나 접히는 표시 장치를 구현할 수 있다.
최근에는, 같은 사이즈에서 보다 넓은 화면을 제공하기 위하여 베젤(bezel)의 최소화, 다시 말해 베젤(bezel)이 거의 없다는 의미로 제로 베젤(zero bezel)이 적용되는 표시 장치에 대한 개발이 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 기판의 외곽 영역에 더미 패턴을 배치하여, 화소부(또는 표시부)를 포함한 모기판(또는 원장 기판)을 하나의 셀(또는 표시 패널) 단위로 제공하는 드라이 에칭(Dry etching) 공정 중에 발생하는 불량을 최소화하여 신뢰성이 향상된 표시 장치를 제공할 수 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 데드 스페이스(dead space)를 최소화하는 표시 장치를 제공할 수 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 상술한 표시 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함한 기판; 상기 기판의 제1 면 상에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 화소 회로층 상에 제공되며, 발광 소자를 포함한 표시 소자층; 상기 표시 소자층 상에 제공된 박막 봉지층; 및 상기 비표시 영역에 제공되며, 상기 기판의 가장자리 상에 배치된 더미부를 포함할 수 있다. 여기서, 상기 더미부는 투명 전도성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은, 상기 기판의 상기 제1 면 상에 제공된 제1 더미 패턴; 및 상기 제1 더미 패턴 상에 제공된 제2 더미 패턴을 포함할 수 있다. 여기서, 상기 제1 더미 패턴은 에치 스토퍼(etch stopper)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로층은 상기 기판 상에 제공된 버퍼층, 상기 버퍼층 상에 제공된 적어도 하나 이상의 절연층, 및 상기 버퍼층 상에 제공된 상기 트랜지스터를 포함할 수 있다. 여기서, 상기 제2 더미 패턴은 상기 버퍼층 및 상기 절연층의 적어도 일부를 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 패턴과 상기 제2 더미 패턴은 평면 및 단면 상에서 적어도 일부가 서로 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 패턴과 상기 제2 더미 패턴은 동일하거나 상이한 평면 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미 패턴은 상기 제1 더미 패턴보다 상기 기판의 가장자리로부터 상기 표시 영역에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 상기 제1 더미 패턴과 상기 제2 더미 패턴의 폭은 서로 동일하거나 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 상기 비표시 영역에 제공되는 적어도 하나의 댐부를 더 포함할 수 있다. 상기 제1 및 제2 더미 패턴들은 상기 기판의 가장자리로부터 상기 댐부 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에서 상기 제1 더미 패턴과 상기 제2 더미 패턴 사이에 제공된 차광층을 더 포함할 수 있다. 여기서, 상기 차광층은 상기 댐부를 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 차광층과 상기 제2 더미 패턴 사이에 배치된 보조층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 더미 패턴은 상기 보조층의 적어도 일부를 커버할 수 있다. 여기서, 상기 보조층은 산란 입자를 포함하는 광 확산층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 봉지층은, 상기 표시 소자층 상에 제공된 제1 인캡층; 상기 제1 인캡층 상에 제공된 제2 인캡층; 상기 제2 인캡층 상에 제공된 제3 인캡층을 포함할 수 있다. 여기서, 상기 제2 인캡층은 유기 절연막이고, 상기 제1 및 제3 인캡층들은 무기 절연막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 입캡층은 상기 제2 더미 패턴의 적어도 일부를 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 상기 트랜지스터에 전기적으로 연결된 제1 전극; 상기 제1 전극 상에 제공된 발광층; 및 상기 발광층 상에 제공된 제2 전극을 포함할 수 있다. 여기서, 상기 제2 더미 패턴은 상기 제2 전극과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 반도체층; 제2 도전성 도펀트가 도핑된 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 박막 봉지층 상에 제공된 터치 센서를 더 포함할 수 있다. 상기 터치 센서는, 상기 표시 소자층 상에 제공된 베이스 층; 상기 베이스 층 상에 제공된 제1 도전 패턴; 상기 제1 도전 패턴 상에 제공된 제1 터치 절연층; 상기 제1 터치 절연층 상에 제공된 제2 도전 패턴; 상기 제2 도전 패턴 상에 제공된 제2 터치 절연층을 포함할 수 있다. 여기서, 상기 베이스 층은 상기 제2 더미 패턴 상에 제공되어 상기 제2 더미 패턴의 적어도 일부를 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 더미 패턴들은 상기 기판의 가장자리로부터 상기 표시 소자층과 멀어지는 방향으로 돌출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 더미 패턴들의 적어도 일부가 서로 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 더미부가 배치되는 상기 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함할 수 있다. 여기서, 상기 기판은 일 방향을 따라 상기 제1 면으로부터 상기 제2 면을 향할수록 폭이 작아질 수 있다.
상술한 표시 장치는, 적어도 둘 이상의 단위 영역들을 갖는 모기판을 준비하는 단계; 상기 단위 영역들의 가장자리에 제1 더미 패턴을 형성하는 단계; 상기 단위 영역들 내에 각각 화소부를 형성하고, 상기 제1 더미 패턴과 중첩하는 제2 더미 패턴을 형성하는 단계; 상기 화소부 및 상기 제2 더미 패턴 상에 박막 봉지층을 형성하는 단계; 및 건식 식각 공정을 수행하여 상기 모기판의 일부를 제거하여 상기 모기판을 표시 패널 단위로 제공하는 단계를 포함하여 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 더미 패턴들은 서로 중첩하며, 투명 전도성 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판의 외곽 영역에 더미 패턴을 배치하여 모기판(또는 원장 기판)을 하나의 셀(또는 표시 패널) 단위로 제공하는 과정에서 사용되는 식각 가스로부터 상기 모기판(또는 원장 기판) 상에 배치된 구성들을 보호하여 신뢰성이 향상된 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 모기판(또는 원장 기판)을 하나의 셀(또는 표시 패널) 단위로 제공할 때 드라이 에칭 방법을 사용하여 표시 패널의 외곽 영역(또는 비표시 영역)의 데드 스페이스(dead space)를 최소화한 표시 장치가 제공될 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 상술한 표시 장치를 제조하는 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 3은 도 2의 표시 패널의 개략적인 단면도이다.
도 4는 도 2의 표시 패널의 개략적인 평면도이다.
도 5a 및 도 5b는 도 4에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도들이다.
도 6은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7 내지 도 9는 도 6에 도시된 표시 패널의 일 영역을 더욱 상세하게 나타낸 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도들이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 개략적인 평면도들이다.
도 11a는 도 10a의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 11b는 도 10b의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 11c는 도 10c의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 11d는 도 10d의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 12는 도 6에 도시된 제3 인캡층을 다른 실시예에 따라 구현한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 13은 도 12에 도시된 표시 패널의 일 영역을 더욱 상세하게 나타낸 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 14는 도 4에 도시된 표시 패널을 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 15는 도 14의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 16은 도 1의 표시 장치를 다른 실시예에 따라 나타낸 개략적인 단면도이다.
도 17은 도 16의 터치 센서의 개략적인 단면도이다.
도 18은 도 16의 터치 센서의 개략적인 평면도이다.
도 19a는 도 18의 EA 부분의 일 예를 개략적으로 나타낸 확대 평면도이다.
도 19b는 도 19a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 20은 도 18의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 21은 도 20에 도시된 표시 장치의 일 영역을 더욱 상세하게 나타낸 것으로, 도 18의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 22는 도 21의 제2 더미 패턴 및 절연층을 다른 실시예에 따라 나타낸 것으로, 도 18의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이고, 도 2는 도 1의 표시 장치의 개략적인 단면도이며, 도 3은 도 2의 표시 패널의 개략적인 단면도이다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(Nano-scale LED Display panel), 양자점(Quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(Quantum dot Organic Light Emitting Display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(DP)은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다. 여기서, 기판(SUB)이 경성(rigid) 기판인 경우, 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 기판(SUB)이 가요성(flexible) 기판인 경우, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 기판(SUB)은 유리 섬유 강화 플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다.
기판(SUB) 상에는 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 복수의 박막 트랜지스터 및 상기 박막 트랜지스터들에 접속된 배선들이 배치될 수 있다. 예를 들어, 각 박막 트랜지스터는 반도체층, 게이트 전극, 소스/드레인 전극이 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 상기 게이트 전극 및 상기 소스/드레인 전극은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 디스플레이 소자)일 수도 있다. 유기 발광 다이오드는, 예를 들어, 애노드(anode) 전극, 정공 수송층, 유기 발광층, 전자 수송층, 및 캐소드(cathode) 전극이 차례로 적층된 형태일 수 있으나, 이에 한정되는 것은 아니다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 박막 봉지층(TFE)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 박막 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 광학 투명 점착(또는 접착) 부재(OCA)를 이용하여 표시 패널(DP)과 결합할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 패널(DP)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(DP)에서 영상이 출사되는 면 상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다. 본 발명의 일 실시예에 있어서, "직접 배치된다"는 것은 별도의 점착층(또는 접착층)을 이용하여 부착하는 것을 제외하며, 연속 공정에 의해 형성되는 것을 의미할 수 있다.
도 4는 도 2의 표시 패널의 개략적인 평면도이다.
도 1 내지 도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다들 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 가요성을 갖는 폴리이미드로 이루어질 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다. 설명의 편의를 위해, 도 4에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
표시 패널(DP)의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시 패널(DP)의 비표시 영역(NDA)은 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
비표시 영역(NDA)에는 화소들(PXL)을 구동하기 위한 구동부 및 상기 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 비표시 영역(NDA)은 표시 장치(DD)의 베젤(bezel) 영역에 대응할 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다. 화소들(PXL) 각각은 기판(SUB) 상에 제공된 화소 회로층(PCL) 및 상기 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
구동부는 배선부를 통해 화소들(PXL) 각각에 신호를 제공하며, 화소들(PXL)의 구동을 제어한다. 도 4에서는 설명의 편의를 위해 배선부가 생략되었으며, 배선부에 대해서는 도 5a 및 도 5b를 참조하여 후술하기로 한다.
구동부는 스캔 라인을 따라 화소들(PXL) 각각에 스캔 신호를 전달하는 스캔 구동부(미도시), 발광 제어 라인을 따라 화소들(PXL) 각각에 발광 제어 신호를 제공하는 발광 구동부(미도시), 및 데이터 라인을 따라 화소들(PXL) 각각에 데이터 신호를 제공하는 데이터 구동부(미도시), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
한편, 표시 패널(DP)은 화소부(PX, 또는 표시부)와 화소부(PX, 또는 표시부)로부터 이격된 더미부(DMP)를 포함할 수 있다.
화소부(PX, 또는 표시부)는 영상을 표시하는 화소들(PXL) 및 상기 화소들(PXL) 상에 제공된 박막 봉지층(TFE)을 포함할 수 있다. 예를 들어, 화소부(PX, 또는 표시부)는 표시 영역(DA)에 제공되어 영상을 표시하는 화소들(PXL)과 상기 화소들(PXL) 상에 제공되어 상기 화소들(PXL)을 커버하는 박막 봉지층(TFE)을 포함할 수 있다.
더미부(DMP)는, 기판(SUB)의 비표시 영역(NDA)에 제공될 수 있다. 더미부(DMP)는, 평면 상에서 볼 때, 화소부(PX, 또는 표시부)와 일정 간격을 두고 이격되며 기판(SUB)의 가장자리를 따라 제공될 수 있다. 본 발명의 일 실시예에 있어서, 더미부(DMP)는 기판(SUB)의 제1 내지 제4 변들(S1 ~ S4) 모두를 따라 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 더미부(DMP)의 일측은 평면 상에서 볼 때 기판(SUB)의 가장자리와 일치하거나 제1 방향(DR1, 또는 수평 방향)을 따라 상기 기판(SUB)의 가장자리로부터 화소부(PX, 또는 표시부)와 멀어지는 방향으로 돌출될 수 있다. 일 예로, 더미부(DMP)의 일측은 제1 방향(DR1)을 따라 기판(SUB)의 가장자리로부터 바깥쪽을 향하여 돌출될 수 있다. 도 4에서는, 편의를 위하여 더미부(DMP)의 일측이 기판(SUB)의 가장자리와 일치하는 형태로 도시하였다.
본 발명의 일 실시예에 있어서, 더미부(DMP)는 기판(SUB)의 제1 내지 제4 변들(S1 ~ S4)을 따라 제공되어 폐회로를 이루는 형상을 갖는 것을 일 예로 개시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 기판(SUB)의 형상이 달라지는 경우에는 더미부(DMP)의 제공 위치 및 형상이 달리 설정될 수 있다. 예를 들어, 기판(SUB)이 원형, 타원형, 또는 다각형으로 형성되는 경우, 더미부(DMP)는 상기 원형에 대응되며 폐회로를 이루는 형상, 상기 타원형에 대응되며 폐회로를 이루는 형상, 또는 상기 다각형에 대응되며 폐회로를 이루는 형상으로 제공될 수 있다.
더미부(DMP)는 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)을 포함할 수 있다. 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)은 평면 상에서 서로 중첩될 수 있으며, 동일하거나 유사한 평면 형상을 가질 수 있다. 일 예로, 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각은 기판(SUB)의 가장자리를 따라 폐회로를 이루는 형상을 가질 수 있다. 더미부(DMP)에 대한 상세한 설명은 도 6 내지 도 9를 참고하여 후술하기로 한다.
도 5a 및 도 5b는 도 4에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도들이다.
도 5a 및 도 5b에서는, 도 4에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 도 5a 및 도 5b 각각에 도시된 화소(PXL)는 도 4의 표시 패널(DP)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 5a에 있어서, 하나의 화소(PXL)는 발광 소자(LD)로 유기 발광 다이오드(Organic Light Emitting Diode)를 포함할 수 있다. 도 5b에 있어서, 하나의 화소(PXL)는 발광 소자(LD)로 질화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일이나 나노 스케일 정도로 작은 복수의 초소형 무기 발광 다이오드들을 포함할 수 있다.
도 5a 및 도 5b에 있어서, 표시 패널(DP)의 표시 영역(DA)의 i번째 행(또는 화소 행)에 배치된 i번째 스캔 라인(Si) 및 i번째 발광 제어 라인(Ei)과, j번째 열(또는 화소 열)에 배치된 j번째 데이터 라인(Dj)에 접속되며 7개의 트랜지스터들과 하나의 스토리지 커패시터(storage capacitor, Cst)를 포함하는 능동형 하나의 화소(PXL)를 도시하였다.
도 1 내지 도 5a를 참조하면, 각각의 화소(PXL)는 발광 소자(LD) 및 발광 소자(LD)를 구동하기 위한 화소 회로(144)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 패널(DP)의 표시 영역(DA)의 i(i는 자연수) 번째 행 및 j(j는 자연수) 번째 열에 배치된다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 실시예에 따라 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수 있다. 예를 들어, 표시 패널(DP)의 표시 영역(DA)의 i번째 행에 배치된 하나의 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 화소 전원들(ELVDD, ELVSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 화소 전원(ELVDD)이 인가되는 전원 라인(PL)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)를 경유하여 제1 화소 전원(ELVDD)과 제2 화소 전원(ELVSS) 사이에 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로, i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 화소 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로, i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LD)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로, i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)로 공급할 수 있다. 이때, 제7 트랜지스터(T7)의 게이트 전극으로 인가되는 신호는 i번째 스캔 라인(Si)으로 공급되는 게이트 온-전압의 스캔 신호와 동일한 타이밍의 신호일 수 있다.
스토리지 커패시터(Cst)는 제1 화소 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 노드(N1) 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 제1 전극(또는 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 제2 전극(또는 캐소드 전극)은 제2 화소 전원(ELVSS)에 접속될 수 있다. 이러한 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 광(또는 빛)을 생성한다. 발광 소자(LD)로 전류가 흐를 수 있도록 제1 화소 전원(ELVDD)의 전압 값은 제2 화소 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
발광 소자(LD)는 예를 들어, 유기 발광 다이오드일 수 있다. 발광 소자(LD)는 적색, 녹색, 및 청색 중 하나로 발광할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
한편, 각각의 화소(PXL)의 구조가 도 5a에 도시된 실시예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로(144)가 각각의 화소(PXL)에 적용될 수 있음은 물론이다.
이하에서는, 도 5b를 참조하여 질화물계 반도체를 성장시킨 구조로 이루어진 복수의 발광 소자들(LD)을 포함하는 각각의 화소(PXL)에 대해 설명하기로 한다.
도 1 내지 도 4, 및 도 5b를 참조하면, 각각의 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 각각의 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 제1 정렬 전극)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 제2 정렬 전극)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 서로 상이한 타입의 반도체층으로 이루어진 제1 및 제2 반도체층들(미도시)과, 그 사이에 개재된 활성층(미도시)을 포함할 수 있다. 일 예로, 발광 소자들(LD) 각각은 제1 반도체층, 활성층, 및 제2 반도체층이 일 방향을 따라 순차적으로 적층된 발광 적층체로 구현될 수 있다. 여기서, 제1 반도체층은 n형 반도체층일 수 있고, 제2 반도체층은 p형 반도체층일 수 있다.
발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결되는 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다. 발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2) 사이에는 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다.
화소 회로(144)는, 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(144)는 상기 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 화소 회로(144)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 및 제2 트랜지스터들(T1, T2)은 트랜지스터의 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 5a를 참고하여 설명한 제1 및 제2 트랜지스터들(T1, T2)과 유사하므로, 이에 대한 설명은 생략한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 일 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, 센싱 라인(SENj)에 접속될 수 있다. 한편, 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 j번째 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 접속된다. 한편, 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨)의 제어 신호에 의해 턴-온되어 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, j번째 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5b에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 5b에서는 발광 유닛(EMU)이 화소 회로(144)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(144)의 사이에 접속될 수도 있다.
본 발명에 적용될 수 있는 각각의 화소(PXL)의 구조가 도 5a 및 도 5b에 도시된 실시예들에 한정되지는 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다.
도 6은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 7 내지 도 9는 도 6에 도시된 표시 패널의 일 영역을 더욱 상세하게 나타낸 것으로 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도들이다.
도 6 내지 도 9에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 더미부(DMP)와 화소부(PX, 또는 표시부)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
도 1 내지 도 9를 참조하면, 표시 패널(DP)은 표시 영역(DA)에 제공된 화소부(PX, 또는 표시부)와 비표시 영역(DA)에 제공된 더미부(DMP)를 포함할 수 있다. 또한, 표시 패널(DP)은 비표시 영역(DA)에 제공되며 더미부(DMP)와 화소부(PX, 또는 표시부) 사이에 위치한 댐부(DAM)를 포함할 수 있다.
화소부(PX, 또는 표시부)는 기판(SUB) 상에 제공된 화소들(PXL)과 상기 화소들(PXL)을 커버하는 박막 봉지층(TFE)을 포함할 수 있다. 화소들(PXL) 각각은 기판(SUB) 상에 제공된 화소 회로층(PCL)과 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 버퍼층(BFL) 상에 제공된 화소 회로(144), 및 화소 회로(144) 상에 제공된 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB)의 일면(UF, 또는 상면) 상에 제공 및/또는 형성될 수 있다. 버퍼층(BFL)은 화소 회로(144)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(144)는 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(미도시)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(144)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 여기서, 구동 트랜지스터(Tdr)는 도 5a 및 도 5b를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터는 도 5a 및 도 5b를 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다. 구동 트랜지스터(Tdr)와 스위칭 트랜지스터는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 스위칭 트랜지스터에 대한 설명은 구동 트랜지스터(Tdr)에 대한 설명으로 대신하기로 한다.
구동 트랜지스터(Tdr)는 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이에 위치하며 게이트 전극(GE)과 중첩하는 영역은 구동 트랜지스터(Tdr)의 채널 영역일 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(polysilicon), 비정질 실리콘(amorphous Silicon), 산화물 반도체(oxide semiconductor) 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 채널 영역은 불순물이 도핑된 반도체 패턴일 수도 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 게이트 전극(GE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(SE)는 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 하나의 접촉 영역에 접촉할 수 있고, 제2 단자(DE)는 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 나머지 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 제1 및 제2 단자들(SE, DE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 적어도 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 층간 절연층(ILD)은 단일막 또는 다중막으로 이루어질 수 있다. 실시예에 따라, 층간 절연층(ILD)은 유기 재료를 포함한 유기 절연막일 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE)이 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결되는 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)의 제1 단자(SE)는 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 접촉 영역일 수 있다. 이 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 또는 컨택 전극(contact electrode) 등을 포함한 별도의 연결 수단을 통해 각 화소(PXL)의 발광 소자(LD)에 전기적으로 연결될 수 있다.
실시예에 따라, 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE) 상에는 서브 층간 절연층(미도시)이 제공 및/또는 형성될 수 있다. 이 경우, 서브 층간 절연층 상에는 제1 단자(SE)와 대응되는 제1 추가 전극(미도시, 또는 제1 연결 전극) 및 제2 단자(DE)와 대응되는 제2 추가 전극(미도시, 또는 제2 연결 전극)이 제공 및/또는 형성될 수 있다. 제1 추가 전극(또는 제1 연결 전극)은 서브 층간 절연층을 관통하는 컨택 홀을 통해 그 하부에 배치된 제1 단자(SE)과 전기적으로 연결될 수 있고, 제2 추가 전극(또는 제2 연결 전극)은 서브 층간 절연층을 관통하는 컨택 홀을 통해 그 하부에 배치된 제2 단자(DE)와 전기적으로 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)에 포함된 트랜지스터들(T)은 LTPS(저온폴리실리콘) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
구동 트랜지스터(Tdr)를 포함한 화소 회로(144) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공되며 광을 방출하는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 및 제2 전극들(AE, CE)과, 두 전극들(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다. 이때, 제1 및 제2 전극들(AE, CE) 중 하나의 전극은 애노드 전극일 수 있으며, 나머지 전극은 캐소드 전극일 수 있다. 발광 소자(LD)가 전면 발광형 유기 발광 다이오드인 경우, 제1 전극(AE)이 반사형 전극일 수 있고, 제2 전극(CE)이 투과형 전극일 수 있다. 본 발명의 일 실시예에 있어서는, 발광 소자(LD)가 전면 발광형 유기 발광 다이오드이며, 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AE)은 보호층(PSV)을 관통하는 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제2 단자(DE)와 전기적으로 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 또는 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 일 예로, 제1 전극(AE)은 ITO(indium tin oxide)로 이루어진 하부 투명 도전막, 하부 투명 도전막 상에 제공되며 은(Ag)으로 이루어진 반사막, 및 반사막 상에 제공되며 ITO(indium tin oxide)로 이루어진 상부 투명 도전막을 포함한 다중막으로 구성될 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 구동 트랜지스터(Tdr)의 제2 단자(DE)에 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 제1 전극(AE)의 일부, 예를 들면, 제1 전극(AE)의 상면을 노출시키는 개구부를 구비한 화소 정의막(PDL)을 더 포함할 수 있다. 화소 정의막(PDL)은 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다.
발광층(EML)은 화소 정의막(PDL)의 개구부에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 노출된 제1 전극(AE)의 일 면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue), 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로우(yellow) 중 하나일 수도 있다. 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
발광층(EML) 상에 제2 전극(CE)이 제공 및/또는 형성될 수 있다. 제2 전극(CE)은 화소들(PXL)에 공통으로 제공되는 공통막일 수 있으나, 본 발명이 이에 반드시 한정되는 것은 아니다. 제2 전극(CE)은 투과형 전극으로, 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료(또는 물질)로는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 전도성 산화물, PEDOT와 같은 도전성 고분자 등이 포함할 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 제공 및/또는 형성될 수 있다.
박막 봉지층(TFE)은 단일막으로 이루어질 수 있으나, 다중막으로 이루어질 수도 있다. 박막 봉지층(TFE)은 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지층(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지층(TFE)은 발광 소자(OLED) 상에 배치되고 실런트(sealant)를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
박막 봉지층(TFE)은 제1 내지 제3 인캡층들(ENC1 ~ ENC3)을 포함할 수 있다. 제1 인캡층(ENC1)은 표시 소자층(DPL) 상에 제공 및/또는 형성되며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 인캡층(ENC2)은 제1 인캡층(ENC1) 상에 제공 및/또는 형성되며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 인캡층(ENC3)은 제2 인캡층(ENC2) 상에 제공 및/또는 형성되며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 실시예에 따라, 제3 인캡층(ENC3)은 표시 영역(DA)과 비표시 영역(NDA)의 전체에 걸쳐 위치할 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제3 인캡층들(ENC1, ENC3)은 무기 재료를 포함한 무기막으로 이루어질 수 있고, 제2 인캡층(ENC2)은 유기 재료를 포함한 유기막으로 이루어질 수 있다.
상술한 실시예에서는, 표시 소자층(DPL)이 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)을 구비한 전면 발광형 유기 발광 다이오드로 구성된 발광 소자(LD)를 포함하는 것을 일 예로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 표시 소자층(DPL)은 도 8에 도시된 바와 같이, 질화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 무기 발광 소자(LD, 또는 발광 다이오드)를 적어도 하나 이상 포함할 수도 있다. 이 경우, 표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 정렬 전극들(EL1, EL2), 제1 및 제2 절연층들(INS1, INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 여기서, 발광 소자(LD)는 도 5b를 참고하여 설명한 각각의 발광 소자(LD)와 동일한 구성일 수 있으며, 복수의 발광 소자들(LD) 각각을 대신할 수 있다.
제1 뱅크 패턴(BNK1)은 보호층(PSV) 상에 제공 및/또는 형성되며, 각각의 화소(PXL)에서 광이 방출되는 발광 영역에 위치할 수 있다. 제1 뱅크 패턴(BNK1)은 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하도록 제1 및 제2 정렬 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 및 제2 정렬 전극들(EL1, EL2) 각각을 지지할 수 있다. 제1 뱅크 패턴(BNK1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 뱅크 패턴(BNK2)은 각 화소(PXL)의 주변 영역의 적어도 일 측을 둘러쌀 수 있다. 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다. 제2 뱅크 패턴(BNK2)은 화소들(PXL) 각각의 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막(PDL)일 수 있다. 제2 뱅크 패턴(BNK2)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다.
제1 및 제2 정렬 전극들(EL1, EL2) 각각은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성되어 제1 뱅크 패턴(BNK1)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 제1 및 제2 정렬 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 제1 정렬 전극(EL1)은 보호층(PSV)을 관통하는 컨택 홀을 통해 구동 트랜지스터(Tdr)의 제2 단자(DE)와 전기적으로 연결될 수 있고, 제2 정렬 전극(EL2)은 비표시 영역(NDA)에 위치한 연결 전극(E_CNT)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 정렬 전극(EL1)은 애노드 전극일 수 있고, 제2 정렬 전극(EL2)은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 정렬 전극(EL1)은 도 7을 참고하여 설명한 제1 전극(AE)에 대응되는 구성일 수 있고, 제2 정렬 전극(EL2)은 도 7을 참고하여 설명한 제2 전극(CE)에 대응되는 구성일 수 있다.
발광 소자들(LD)은 제1 정렬 전극(EL1)과 제2 정렬 전극(EL2) 사이에 배치되며 상기 제1 및 제2 정렬 전극들(EL1, EL2) 각각과 전기적으로 연결될 수 있다. 발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD)은 용액 내에 분사된 형태로 마련되어 각각의 화소(PXL)에 투입될 수 있다. 발광 소자들(LD) 각각은 일 방향, 일 예로, 제1 방향(DR1)을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 상기 발광 적층 패턴의 외주면을 감싸는 절연막(미도시)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다.
발광 소자들(LD)은 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 제1 및 제2 정렬 전극들(EL1, EL2) 각각과 보호층(PSV) 사이에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지할 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)으로 채워질 수 있다.
제1 정렬 전극(EL1) 상에는, 제1 정렬 전극(EL1)과 발광 소자들(LD) 각각의 양 단부 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공 및/또는 형성될 수 있다. 제2 정렬 전극(EL2) 상에는, 제2 정렬 전극(EL2)과 발광 소자들(LD) 각각의 양 단부 중 나머지 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 컨택 전극(CNE2)이 제공 및/또는 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 정렬 전극들(EL1, EL2)에 의해 반사된 광이 손실 없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질로 구성될 수 있다.
한편, 도 7 및 도 8에 도시된 바와 같이, 화소부(PX, 또는 표시부)에 포함된 일부 구성들이 비표시 영역(NDA)에 배치될 수 있다. 일 예로, 비표시 영역(NDA)에는 화소 회로층(PCL)의 일부 구성, 표시 소자층(DPL)의 일부 구성, 및 박막 봉지층(TFE)이 배치될 수 있다.
비표시 영역(NDA)에는 화소 회로층(PCL)에 포함된 구동부, 상기 화소 회로층(PCL)에 포함되며 상기 구동부와 화소들(PXL)을 연결하는 배선부가 위치할 수 있다. 구동부는 화소부(PX, 또는 표시부)의 구동 트랜지스터(Tdr)와 동일한 공정을 통해 형성된 적어도 하나의 구동부 트랜지스터(SDV_T)를 포함할 수 있다. 구동부 트랜지스터(SDV_T)는 반도체 패턴(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 배선부는 구동부와 화소들(PXL)을 연결하는 신호 라인들(SDV_SL)을 포함할 수 있다. 여기서, 신호 라인들(SDV_SL)은 팬아웃(fan-out) 라인일 수 있다.
또한, 비표시 영역(NDA)에는 외부로부터 제2 화소 전원(ELVSS) 또는 제2 구동 전원(VSS)을 수신하는 전원 전극(PWE), 전원 전극(PWE)과 연결되는 연결 전극(E_CNT)이 배치될 수 있다. 연결 전극(E_CNT)은 도 7에 도시된 바와 같이 전원 전극(PWE)과 발광 소자(LD)의 제2 전극(CE)을 전기적으로 연결할 수 있다. 또한, 연결 전극(E_CNT)은 도 8에 도시된 바와 같이 전원 전극(PWE)과 제2 정렬 전극(EL2)을 전기적으로 연결할 수 있다. 연결 전극(E_CNT)은 도 7에 도시된 바와 같이 발광 소자(LD)를 구성하는 제1 전극(AE)과 동일한 공정을 통해 형성될 수 있으며, 제1 전극(AE1)과 동일한 층 구조 및 동일한 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 연결 전극(E_CNT)은 전원 전극(PWE)과 제2 전극(CE)을 전기적으로 연결하는 범위 내에서 화소 회로층(PCL) 내의 도전층들 중 하나의 도전층과 동일한 층에 제공될 수도 있다. 실시예에 따라, 연결 전극(E_CNT)은 도 8에 도시된 바와 같이 제1 및 제2 정렬 전극들(EL1, EL2)과 동일한 공정을 통해 형성될 수 있으며, 상기 제1 및 제2 정렬 전극들(EL1, EL2)과 동일한 층 구조 및 동일한 물질을 포함할 수 있다.
댐부(DAM)는 표시 영역(DA)의 테두리를 따라 제공될 수 있으며, 비표시 영역(NDA)에서 더미부(DMP)와 화소부(PX, 또는 표시부) 사이에 위치할 수 있다. 댐부(DAM)는 제1 댐부(DAM1)와 제2 댐부(DAM2)를 포함할 수 있다. 제2 댐부(DAM2)는 제1 댐부(DAM1)의 외측에 배치될 수 있다. 제1 댐부(DAM1)는 화소 회로층(PCL)에 포함된 보호층(PSV)과 동시에 형성될 수 있다. 제2 댐부(DAM2)는 화소 회로층(PCL)에 포함된 보호층(PSV)과 동시에 형성되는 하측 부분(DAMP1)과 표시 소자층(DPL)에 포함된 화소 정의막(PDL)과 동시에 형성되는 상측 부분(DAMP2)을 포함할 수 있다. 상술한 실시예에서는 댐부(DAM)가 화소부(PX, 또는 표시부)에 포함된 유기 절연층들과 동시에 형성되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 댐부(DAM)는 화소부(PX, 또는 표시부)에 포함된 무기 절연층들 중 적어도 하나 이상의 절연층과 동시에 형성될 수도 있다.
댐부(DAM)는 박막 봉지층(TFE)에 포함된 유기막, 일 예로, 제2 인캡층(ENC2)을 형성하는 과정에서 액상의 유기 물질이 기판(SUB)의 외곽 영역으로 흘러넘치는 것을 방지할 수 있다.
더미부(DMP)는 댐부(DAM)의 외측에 위치하며 기판(SUB)의 가장자리(또는 외곽 영역)를 따라 제공될 수 있다. 본 발명의 일 실시예에 있어서, 더미부(DMP)는 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 더미 패턴(DMP1)은 비표시 영역(NDA)에서 기판(SUB)과 화소 회로층(PCL) 사이에 위치할 수 있다. 일 예로, 제1 더미 패턴(DMP1)은 기판(SUB)과 버퍼층(BFL) 사이에 위치할 수 있다. 제1 더미 패턴(DMP1)은 기판(SUB)의 가장자리(또는 외곽 영역)를 따라 제공될 수 있으며, 상기 기판(SUB)의 가장자리(또는 외곽 영역)와 중첩할 수 있다.
제1 더미 패턴(DMP1)은 표시 장치(DD)의 제조 공정 중에 기판(SUB)이 식각 가스에 의해 과도하게 식각되는 것을 방지하는 에치 스토퍼(etch stopper)의 기능을 수행할 수 있다. 이를 위해, 제1 더미 패턴(DMP1)은 드라이 에칭(Dry Etching) 방법을 수행하여 모기판(또는 원장 기판)을 하나의 셀 단위의 표시 패널(DP)로 제공할 때 기판(SUB)의 일부가 과도하게 식각되는 것을 방지하기 위하여 식각 가스에 의한 영향이 작은(또는 적은) 재료(또는 물질)로 구성될 수 있다. 예를 들어, 제1 더미 패턴(DMP1)은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료(또는 물질)로는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide)), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 전도성 산화물(TCO, Transparent conducting oxide)이 포함될 수 있다.
본 발명의 일 실시예에 있어서, 제2 더미 패턴(DMP2)은 비표시 영역(NDA)에서 화소 회로층(PCL)과 표시 소자층(DPL) 사이에 위치할 수 있다. 제2 더미 패턴(DMP2)은 제1 더미 패턴(DMP1) 상에 제공되어, 비표시 영역(NDA)에 위치한 화소 회로층(PCL)의 일단부가 외부로 노출되는 것을 방지하기 위하여 상기 화소 회로층(PCL)의 일단부를 감쌀 수 있다. 즉, 제2 더미 패턴(DMP2)은 화소 회로층(PCL)의 일단부를 보호하는 보호 부재로 기능할 수 있다. 제2 더미 패턴(DMP2)은 표시 장치(DD)의 제조 공정 중에 기판(SUB)의 일면(UF, 또는 상면) 상에 배치된 구성들, 일 예로, 버퍼층(BFL) 및 상기 버퍼층(BFL) 상에 제공된 절연층들의 손상을 최소화할 수 있다. 이를 위해, 제2 더미 패턴(DMP2)은 드라이 에칭 방법을 수행하는 과정에서 사용되는 식각 가스에 의한 영향이 작은(또는 적은) 재료(또는 물질)로 구성될 수 있다. 제2 더미 패턴(DMP2)은 제1 더미 패턴(DMP1)과 동일한 물질(또는 재료)을 포함할 수 있다. 일 예로, 제2 더미 패턴(DMP2)은 투명 전도성 산화물을 포함할 수 있다.
제2 더미 패턴(DMP2)은 표시 소자층(DPL)에 포함된 일부 구성과 동일 공정으로 형성될 수 있다. 일 예로, 제2 더미 패턴(DMP2)은 도 7에 도시된 바와 같이 표시 소자층(DPL)에 포함된 제2 전극(CE)이 투과형 전극으로 구성될 때 상기 제2 전극(CE)과 동일 공정으로 형성되며, 상기 제2 전극(CE)과 동일한 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 더미 패턴(DMP2)은 제2 전극(CE)과 상이한 공정으로 형성되어 상기 제2 전극(CE)과 상이한 층에 제공될 수도 있다.
또한, 실시예에 따라 제2 더미 패턴(DMP2)은 도 8에 도시된 바와 같이, 표시 소자층(DPL)에 포함된 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일 공정으로 형성되며, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 물질을 포함할 수도 있다.
평면 및 단면 상에서, 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)은 서로 중첩할 수 있다. 단면 상에서 볼 때, 제1 및 제2 더미 패턴들(DMP1, DMP2)은 비표시 영역(NDA) 내에서 기판(SUB)의 가장자리 끝단(A)으로부터 제1 방향(DR1)을 따라 연장되어 댐부(DAM)와 중첩되지 않는 범위 내에 위치할 수 있다. 여기서, 기판(SUB)의 가장자리 끝단(A)은 기판(SUB)의 일면(UF, 또는 상면)과 그의 타면(BF, 또는 배면)을 연결하는 측면이 상기 일면(UF, 또는 상면)과 접하는 모서리부일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 더미 패턴들(DMP1, DMP2)은 비표시 영역(NDA)에 배치된 구동부와의 전기적 절연을 확보할 수 있는 범위 내에서 그 위치가 다양하게 변경될 수 있다.
제1 및 제2 더미 패턴들(DMP1, DMP2) 각각은, 외부로부터 어떠한 신호(또는 전압)가 인가되는 구성과 전기적으로 분리된 상태를 유지할 수 있다. 또한, 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각은 표시 장치(DD) 내에서 소정의 신호(또는 전압)가 인가되는 구성과 전기적으로 분리된 상태를 유지할 수 있다.
본 발명의 일 실시예에 있어서, 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(W2)과 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(W1)은 서로 상이할 수 있다. 일 예로, 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(W2)이 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(W1)보다 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라 그 반대의 경우, 즉, 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(W1)이 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(W2)보다 클 수도 있다. 또한, 실시예에 따라, 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(W2)과 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(W1)이 서로 동일할 수도 있다.
제1 및 제2 더미 패턴들(DMP1, DMP2)은 기판(SUB)의 가장자리 끝단(A)으로부터 제1 방향(DR1)을 따라 화소부(PX, 또는 표시부)와 멀어지는 방향으로 돌출될 수 있다. 일 예로, 제1 및 제2 더미 패턴들(DMP1, DMP2)은 기판(SUB)의 가장자리 끝단(A)으로부터 바깥쪽을 향하여 돌출될 수 있다. 즉, 제1 및 제2 더미 패턴들(DMP1, DM2P)은 기판(SUB)과 중첩되지 않고 기판(SUB)의 외부로 향하는 돌출부를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 더미 패턴(DMP1)의 돌출부의 끝단과 제2 더미 패턴(DMP2)의 돌출부의 끝단은 일치할 수 있다. 제1 더미 패턴(DMP1)의 돌출부의 제1 방향(DR1)으로의 폭(d)과 제2 더미 패턴(DMP2)의 돌출부의 제1 방향(DR1)으로의 폭(d)은 서로 동일할 수 있다. 일 예로, 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각의 제1 방향(DR1)으로의 폭(d)은 대략 0㎛ 내지 5㎛ 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 상술한 실시예에서, 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(d)과 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(d)이 서로 동일한 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라 제1 더미 패턴(DMP1)의 돌출부의 제1 방향(DR1)으로의 폭(d)과 제2 더미 패턴(DMP2)의 돌출부의 제1 방향(DR1)으로의 폭(d)은 서로 상이할 수도 있다.
제1 및 제2 더미 패턴들(DMP1, DMP2)은 모기판(미도시, 또는 원장 기판)을 하나의 표시 패널(DP) 단위로 제공하는 공정 중에 기판(SUB)의 일부가 제거되어 기판(SUB)의 가장자리 끝단(A)으로부터 바깥쪽을 향하여 돌출될 수 있다.
비표시 영역(NDA)에는 차광층(LBL)이 배치될 수 있다. 차광층(LBL)은, 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2) 사이에 배치될 수 있다. 일 예로, 차광층(LBL)은 비표시 영역(NDA)에 위치한 화소 회로층(PCL)에 구비된 층간 절연막(IDL) 상에 제공되어 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2) 사이에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 차광층(LBL)은 비표시 영역(NDA)에 위치한 화소 회로층(PCL)에 구비된 절연층들 중 하나의 절연층 상에 제공되거나 비표시 영역(NDA)에 위치한 표시 소자층(DPL)에 구비된 절연층들 중 하나의 절연층 상에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 차광층(LBL)은 제1 및 제2 더미 패턴들(DMP1, DMP2)이 사용자에 의해 용이하게 식별되는 것을 방지하는 시인 방지 부재일 수 있다. 이러한 차광층(LBL)은 일정 수준의 유전율을 갖고 광을 흡수 및/또는 차단하는 물질(또는 재료)로 구성될 수 있다. 일 예로, 차광층(LBL)은 블랙 매트릭스를 포함할 수 있다.
실시예에 따라, 표시 장치(DD)를 대면적으로 제작하는 경우, 표시 패널(DP)을 타일링(tiling)해서 제작하게 되는데, 이때 인접한 표시 패널들(DP) 간의 간격을 최소화하기 위하여 비표시 영역(NDA)에 위치한 구동부의 일부 또는 전체가 해당 표시 패널(DP)의 기판(SUB)의 타면(BF, 또는 배면)에 위치할 수 있다. 이 경우, 상기 구동부의 일부 또는 전체는 기판(SUB)의 타면(BF, 또는 배면)에 위치하는 절연층(미도시) 상에 위치할 수 있으며, 기판(SUB)과 절연층을 관통하는 컨택 홀(미도시)을 통해 기판(SUB)의 일면(UF, 또는 상면) 상에 위치한 화소 회로층(PCL)의 도전층과 전기적으로 연결될 수 있다.
실시예에 따라, 비표시 영역(NDA)에는 도 9에 도시된 바와 같이 보조층(ADL)이 배치될 수 있다. 보조층(ADL)은 차광층(LBL)과 제2 더미 패턴(DMP2) 사이에 제공 및/또는 형성될 수 있다.
본 발명의 일 실시예에 있어서, 보조층(ADL)은 제1 및 제2 더미 패턴들(DMP1, DMP2)의 시인을 추가적으로 방지하기 위하여 외부로부터 유입된 광을 확산 및/또는 산란시키는 부재일 수 있다. 일 예로, 보조층(ADL)은 일정한 수준 이상의 반사율을 갖는 확산 잉크 물질로 구성될 수 있다. 확산 잉크 물질은, 일 예로, 폴리스티렌(Polystylene, PS) 또는 폴리메타크릴레이트(Polymethylmethacrylate, PMMA) 비드, 용매, 폴리스티렌(Polystylene, PS) 또는 폴리메타크릴레이트(Polymethylmethacrylate, PMMA) 공중합체(Copolymer), 첨가제를 포함하여 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 보조층(ADL)은 광 투과도를 갖는 고분자 물질을 포함할 수도 있다. 일 예로, 고분자 물질은 폴리에틸렌테레프탈레이트(polyethylene terephthalate), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리카보네이트(polycarbonate) 및 폴리메틸메타크릴레이트(Polymethyl methacrylate)를 포함할 수 있다. 다만, 보조층(ADL)의 물질(또는 재료)은 상술한 실시예들에 한정되는 것은 아니며, 외부로부터 유입되는 광을 용이하게 확산 및/또는 산란시킬 수 있는 물질(또는 재료)들 중 다양하게 선택될 수 있다.
실시예에 따라, 보조층(ADL)은 미세 입자들(DFP)을 포함할 수 있다. 이 경우, 보조층(ADL)은 투명 바인더(binder)와 같은 매질에 분산되어 광확산 및/또는 광산란을 위한 미세 입자들(DFP)을 포함할 수 있다. 미세 입자들(DFP)은 확산 입자, 산란 입자 등으로 명명될 수 있다. 이러한 미세 입자들(DFP)은 수십 nm 내지 수 ㎛의 크기를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 바인더는 아크릴, 우레탄, 에폭시 레진 등의 투명한 물질을 포함할 수 있다. 미세 입자들(DFP)은 투명 입자 또는 백색 입자가 사용될 수 있다.
투명 입자는 일 예로, 투명한 유기 입자 또는 무기 입자일 수 있다. 예컨대, 유기 입자는 메틸메타크릴레이트(MMA, methacrylate), 아크릴산(Acrylic acid), 글리시딜메타크릴레이트(Glycidyl methacrylate), 에틸아크릴레이트(Ethyl acrylate, EA), 이소부틸아크릴레이트, 노말부틸아크릴레이트, 2-에틱헥실아크릴레이트 단독 중합체 또는 공중 중합체의 아크릴계 입자와 폴리에틸렌, 폴리스티렌, 폴리프로필렌 등의 올레핀계 입자와 아크릴과 올레핀계의 공중합체 입자 및 단일중합체의 입자를 형성한 후 그 층 위에 다른 종류의 단량체로 덮어 씌워 만든 다층 다성분계 입자 등을 포함할 수 있다. 무기 입자는, 예컨대, 합성 실리카(precipitated Silica), 글라스비드(glass bead), 다이아몬드 등을 포함할 수 있다. 백색 입자로는 산화티타늄(TiO2), 산화아연(ZnO), 황산바륨(BaSO4), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 수산화알루미늄(Al(OH)3), 클레이(clay) 등이 사용될 수 있다. 또한, 미세 입자들(DFP)은 상술한 투명 입자 또는 백색 입자를 단독 또는 두 종류 이상 혼합하여 사용될 수 있다.
상술한 미세 입자들(DFP)이 동일한 크기를 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 미세 입자들(DFP)은 서로 상이한 크기를 가질 수도 있다. 또한, 미세 입자들(DFP)이 보조층(ADL) 내에서 규칙적으로 분포되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 미세 입자들(DFP)은 보조층(ADL) 내에서 한쪽으로 치우쳐 분포되는 등의 불규칙적으로 분포될 수도 있다.
외부로부터 비표시 영역(NDA)으로 광이 유입될 경우, 보조층(ADL)은 상기 광을 확산 및/또는 산란시켜 상기 광을 다양한 방향으로 분산시킬 수 있다. 이에 따라, 보조층(ADL)은 차광층(LBL)과 함께 제1 및 제2 더미 패턴들(DMP1, DMP2)의 시인을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 기판(SUB)의 가장자리를 따라 더미부(DMP)를 배치하여 드라이 에칭 방법을 통해 모기판(또는 원장 기판)을 하나의 표시 패널(DP) 단위로 제공하는 공정을 진행할 때 기판(SUB)의 가장자리에 위치한 구성들을 보호하여 상기 구성들의 손상을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 모기판(또는 원장 기판)을 하나의 표시 패널(DP) 단위로 제공할 때 레이저 빔을 이용한 컷팅(cutting) 방법을 대신하여 드라이 에칭 방법을 적용함으로써, 레이저 빔에 의한 손상을 방지하기 위한 여분의 공간을 확보할 필요가 없어 비표시 영역(NDA)의 데드스페이스(Dead space)를 최소화할 수 있다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 개략적인 평면도들이고, 도 11a는 도 10a의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 11b는 도 10b의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 11c는 도 10c의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 11d는 도 10d의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
이하에서는, 도 10a 내지 도 10d와 도 11a 내지 도 11d를 결부하여 도 6 및 도 7에 도시된 표시 패널을 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 평면도 및 단면도에 따라 표시 장치의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상이 변경되지 않는 한, 연속하여 수행하는 것으로 도시된 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 4 내지 도 7, 도 10a, 및 도 11a를 참조하면, 모기판(MSUB)을 준비한다. 모기판(MSUB)의 배면에는 모기판(MSUB)을 지지하기 위한 캐리어 기판(미도시)이 제공될 수 있다. 모기판(MSUB)과 캐리어 기판은 서로 접촉된 상태이며 정전기나 반데르발스 힘(van der Waals force) 등에 의해 서로 부착될 수 있다.
모기판(MSUB)은 적어도 하나 이상의 단위 영역(UNT1, UNT2)을 포함할 수 있다. 일 예로, 모기판(MSUB)은 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)을 포함할 수 있다. 단위 영역(UNT1, UNT2)은 개별 표시 패널(DP) 또는 개별 표시 장치(DD)에 대응하는 부분으로서, 단위 영역(UNT1, UNT2) 마다 개별 표시 패널(DP) 또는 개별 표시 장치(DD)의 기판(SUB)이 형성될 수 있다.
모기판(MSUB) 내에서 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)은 동일한 크기(또는 면적)를 갖고 매트릭스 형상으로 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 모기판(MSUB) 내에서 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)은 서로 다른 크기(또는 면적)를 가지며, 모기판(MSUB)의 크기(또는 면적)에 맞춰 다양한 형태로 배치될 수도 있다. 본 발명의 일 실시예에 있어서, 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2) 각각은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)은 제2 방향(DR2)을 따라 연장된 가상의 선(VL)에 의해 구획될 수 있다. 가상의 선(VL)은 제1 및 제2 단위 영역들(UNT1, UNT2) 각각을 둘러싸는 형태로 하나의 단위 영역(UNT1 또는 UNT2)을 구획할 수 있다. 본 발명의 일 실시예에 있어서, 가상의 선(VL)은 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2) 사이에 위치할 수 있다. 이에 따라, 제1 단위 영역(UNT1)의 적어도 일 변은 가상의 선(VL)을 사이에 두고 제2 단위 영역(UNT2)과 접할 수 있다. 가상의 선(VL)을 따라 모기판(MSUB)이 복수 개의 개별 표시 패널(DP)로 제공될 수 있다.
서로 인접한 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)은 서로 접할 수도 있으나, 서로 이격될 수도 있다. 도면에서는 서로 인접한 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)이 하나의 가상의 선(VL)을 사이에 두고 접한 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 서로 이격된 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2)이 두 개 이상의 가상의 선(VL)에 의해 구분될 수도 있다.
상술한 모기판(MSUB)의 일면 상에 제1 더미 패턴(DMP1)을 형성한다. 제1 더미 패턴(DMP1)은 마스크를 이용한 포토리소그래피(photo-lithography) 공정을 통해 형성될 수 있으며, 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2) 각각의 비표시 영역(NDA) 내에 위치할 수 있다.
도 4 내지 도 7, 도 10b, 및 도 11b를 참조하면, 제1 더미 패턴(DMP1)이 배치된 모기판(MSUB) 상에 화소부(PX, 또는 표시부), 구동부, 배선부, 댐부(DAM), 차광층(LBL), 및 제2 더미 패턴(DMP2)을 형성한다. 화소부(PX, 또는 표시부)는 제1 및 제2 단위 영역들(UNT1, UNT2) 내의 표시 영역(DA)에서 제공된 복수의 화소들(PXL)과 상기 화소들(PXL)을 커버하는 박막 봉지층(TFE)을 포함할 수 있다. 박막 봉지층(TFE)은 화소들(PXL), 구동부, 댐부(DAM), 차광층(LBL), 및 제2 더미 패턴(DMP2)을 커버하는 봉지 기판일 수 있다. 박막 봉지층(TFE)이 봉지 기판인 경우, 모기판(MSUB)은 하부 기판일 수 있고 박막 봉지층(TFE)이 상부 기판일 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공된 화소 회로층(PCL)과 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다. 화소들(PXL) 등은 다양한 공정으로 형성될 수 있으며, 일 예로, 복수 회의 증착 및/또는 포토리소그래피((photo-lithography)를 이용하여 형성될 수 있다.
여기서, 제2 더미 패턴(DMP2)은 제1 및 제2 단위 영역들(UNT1, UNT2) 각각의 비표시 영역(NDA)에 위치하며 모기판(MSUB)의 가장자리를 따라 형성될 수 있다. 또한, 제2 더미 패턴(DMP2)은 가상의 선(VL)을 기준으로 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2) 사이의 비표시 영역(NDA)에도 형성될 수 있다. 가상의 선(VL)은 평면 및 단면 상에서 볼 때 제1 단위 영역(UNT1)과 제2 단위 영역(UNT2) 사이의 비표시 영역(NDA)에 위치한 제2 더미 패턴(DMP2)을 양분하는 위치에 배치될 수 있다. 이러한 가상의 선(VL)에 의해 양분된 제2 더미 패턴(DMP2)의 일측과 타측은 각각이 서로 인접한 단위 영역(UNT1, UNT2)에 포함될 수 있다. 일 예로, 제2 더미 패턴(DMP2)의 일측은 제1 단위 영역(UNT1)에 포함될 수 있고, 상기 제2 더미 패턴(DMP2)의 타측은 제2 단위 영역(UNT2)에 포함될 수 있다.
평면 및 단면 상에서 볼 때, 제2 더미 패턴(DMP2)은 제1 더미 패턴(DMP1)과 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 제2 더미 패턴(DMP2)은 투명 전도성 산화물로 구성될 수 있으며, 화소부(PX, 또는 표시부)의 일부 구성과 동일 공정으로 제조될 수 있다. 일 예로, 제2 더미 패턴(DMP2)은 표시 소자층(DPL)의 제2 전극(CE)과 동일 공정으로 제조될 수 있으며, 제2 전극(CE)과 동일한 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 더미 패턴(DMP2)은 표시 소자층(DPL)의 구성들과 다른 별도의 단계에서 형성될 수도 있다.
제2 더미 패턴(DMP2)은 제1 및 제2 단위 영역들(UNT1, UNT2) 각각의 비표시 영역(NDA)에 위치한 일부 구성을 감싸는 형태로 제공될 수 있다. 일 예로, 제2 더미 패턴(DMP2)은 비표시 영역(NDA)에 위치한 화소 회로층(PCL)의 일단부를 감싸는 형태로 제공될 수 있다.
도 4 내지 도 7, 도 10c, 및 도 11c를 참조하면, 모기판(MSUB)의 배면에 위치한 캐리어 기판을 제거한 후, 진공 챔버 내에 상술한 모기판(MSUB)을 안착시켜 드라이 에칭 공정을 진행하여 모기판(MSUB)의 일부를 제거한다. 이때, 모기판(MSUB)의 배면이 식각 대상면이 될 수 있으며, 제1 및 제2 단위 영역들(UNT1, UNT2) 각각의 표시 영역(DA)에 대응되는 일 영역은 마스크에 의해 덮여 있을 수 있다.
제1 및 제2 더미 패턴들(DMP1, DMP2)이 모기판(MSUB)의 가장자리를 따라 위치하고, 제2 더미 패턴(DMP2)이 모기판(MSUB)의 상면에 위치한 일부 구성을 감싸고 있으므로, 드라이 에칭 공정에서 사용되는 식각 가스에 의해 상기 일부 구성이 손상되는 것을 방지할 수 있다. 또한, 식각 가스에 영향을 적게(또는 작게) 받는 투명 전도성 산화물로 이루어진 제1 더미 패턴(DMP1)이 모기판(MSUB)의 상면 상에 바로 위치함에 따라 모기판(MSUB)이 식각 가스에 의해 과도하게 식각되는 것을 방지할 수 있다.
드라이 에칭 공정에서 사용되는 식각 가스에 의해 모기판(MSUB)의 일부가 제거된 기판(SUB)이 제공될 수 있다. 이때, 상술한 공정에 의해 일부가 제거된 기판(SUB)은 역 테이퍼 형상을 갖는 측면을 구비할 수 있다. 일 예로, 기판(SUB)은 제1 방향(DR1)을 따라 상면(도 7의 'UF' 참고)에서 배면(도 7의 'BF' 참고)을 향할수록 폭이 좁아질 수 있다. 기판(SUB)은 제1 및 제2 단위 영역들(UNT1, UNT2) 각각의 베이스 기재일 수 있으며, 도 4 및 도 7을 참고하여 설명한 기판(SUB)과 동일한 구성일 수 있다. 상술한 바와 같이, 모기판(MSUB)의 일부가 제거됨에 따라 제1 및 제2 더미 패턴들(DMP1, DMP2)은 기판(SUB)의 가장자리 끝단(도 7의 'A' 참고)으로부터 제1 방향(DR1)을 따라 돌출될 수 있다.
도 4 내지 도 7, 도 10d, 및 도 11d를 참조하면, 가상의 선(도 10c의 'VL' 참고)을 기준으로 상기 가상의 선(VL)에 인접하게 위치한 제1 및 제2 더미 패턴들(DMP1, DMP2)을 분리하여 개별 표시 패널(DP)이 제공될 수 있다.
도 12는 도 6에 도시된 제3 인캡층을 다른 실시예에 따라 구현한 것으로 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이며, 도 13은 도 12에 도시된 표시 패널의 일 영역을 더욱 상세하게 나타낸 것으로 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12 및 도 13의 표시 패널과 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 내지 도 4, 도 12, 및 도 13을 참조하면, 표시 패널(DP)은 기판(SUB), 화소부(PX, 또는 표시부), 박막 봉지층(TFE), 더미부(DMP), 및, 댐부(DAM)를 포함할 수 있다. 화소부(PX, 또는 표시부)는 표시 영역(DA)에 제공된 화소들(PXL)과 화소들(PXL)을 커버하는 박막 봉지층(TFE)을 포함할 수 있다. 화소부(PX, 또는 표시부)는 기판(SUB) 상에 제공된 화소 회로층(PCL), 화소 회로층(PCL) 상에 제공된 표시 소자층(DPL), 및 표시 소자층(DPL) 상에 제공된 박막 봉지층(TFE)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 표시 소자층(DPL)은 유기 발광 다이오드로 이루어진 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 실시예에 따라, 표시 소자층(DPL)은 도 5b 및 도 8에 도시된 바와 같이 질화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 무기 발광 다이오드로 이루어진 적어도 하나의 발광 소자(LD)를 포함할 수도 있다. 이 경우, 표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(도 8의 'BNK1, BNK2' 참고), 제1 및 제2 정렬 전극들(도 8의 'EL1, EL2' 참고), 제1 및 제2 절연층들(도 8의 'INS1, INS2' 참고), 제1 및 제2 컨택 전극들(도 8의 'CNE1, CNE2' 참고)을 더 포함할 수 있다.
더미부(DMP)는 비표시 영역(NDA)에 제공된 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)을 포함할 수 있다. 제1 더미 패턴(DMP1)은 기판(SUB)의 일면(UF, 또는 상면) 상에 제공되며 기판(SUB)의 가장자리 끝단(A)으로부터 제1 방향(DR1)을 따라 화소부(PX, 또는 표시부)와 멀어지는 방향으로 돌출될 수 있다. 제2 더미 패턴(DMP2)은 차광층(LBL) 상에 제공되며 기판(SUB)의 상면에 위치하는 일부 구성들의 측면을 감쌀 수 있다. 제2 더미 패턴(DMP2)은 제1 더미 패턴(DMP1)과 마찬가지로 기판(SUB)의 가장자리 끝단(A)으로부터 제1 방향(DR1)을 따라 화소부(PX, 또는 표시부)와 멀어지는 방향으로 돌출될 수 있다.
제2 더미 패턴(DMP2) 상에는 절연층(INS)이 제공 및/또는 형성될 수 있다. 절연층(INS)은 투명 전도성 산화물로 구성된 제2 더미 패턴(DMP2)이 외부로 노출되는 것을 방지하여 상기 제2 더미 패턴(DMP2)을 보호할 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막일 수 있다. 절연층(INS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 절연층(INS)은 박막 봉지층(TFE)의 일부 구성과 일체로 제공될 수 있다. 일 예로, 절연층(INS)은 박막 봉지층(TFE)에서 무기막으로 이루어지며 표시 패널(DP)의 최상층(또는 최외곽층)에 해당하는 제3 인캡층(ENC3)과 일체로 제공될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 박막 봉지층(TFE)에서 무기막으로 이루어진 제1 인캡층(ENC1)이 기판(SUB)의 가장자리 끝단(A)까지 제공될 경우, 절연층(INS)은 상기 제1 인캡층(ENC1)과 일체로 제공될 수도 있다.
상술한 실시예에서는, 제2 더미 패턴(DMP2) 상에 배치된 절연층(INS)이 박막 봉지층(TFE)의 일부 구성과 일체로 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연층(INS)은 박막 봉지층(TFE)과 비일체로 제공될 수도 있다.
도 14는 도 4에 도시된 표시 패널을 다른 실시예에 따라 도시한 개략적인 평면도이며, 도 15는 도 14의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 14 및 도 15의 표시 패널과 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 3, 도 14, 및 도 15를 참조하면, 표시 패널(DP)은 기판(SUB)의 가장자리를 따라 위치한 더미부(DMP)를 포함할 수 있다. 더미부(DMP)는 기판(SUB)의 비표시 영역(NDA)에 위치할 수 있다. 더미부(DMP)는 평면 상에서 볼 때 기판(SUB)의 가장자리를 따라 폐회로를 이루는 형상을 가질 수 있다.
더미부(DMP)는 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)을 포함할 수 있다. 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)은 동일한 평면 형상을 가지며 서로 중첩될 수 있다. 제1 더미 패턴(DMP1)의 제1 방향(DR1)으로의 폭(W3)과 제2 더미 패턴(DMP2)의 제1 방향(DR1)으로의 폭(W3)은 서로 동일할 수 있다. 또한, 제1 더미 패턴(DMP1)의 제2 방향(DR2)으로의 폭(W4)과 제2 더미 패턴(DMP2)의 제2 방향(DR2)으로의 폭(W4)은 서로 동일할 수 있다. 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각의 제1 방향(DR1)으로의 폭(W3)과 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각의 제2 방향(DR2)으로의 폭(W4)은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각의 제1 방향(DR1)으로의 폭(W3)이 제1 및 제2 더미 패턴들(DMP1, DMP2) 각각의 제2 방향(DR2)으로의 폭(W4) 보다 크거나(또는 넓거나) 그 반대일 수도 있다.
상술한 표시 장치(DD)는 표시 패널(DP)과 윈도우(WD) 사이에 터치 센서를 구비할 수 있다. 이하에서는, 터치 센서를 포함한 표시 장치(DD)에 대해 설명하고자 한다.
도 16은 도 1의 표시 장치를 다른 실시예에 따라 나타낸 개략적인 단면도이며, 도 17은 도 16의 터치 센서의 개략적인 단면도이다.
도 16 및 도 17의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1, 도 16, 및 도 17을 참조하면, 표시 장치(DD)는 표시 모듈(DM) 및 윈도우(WD)를 포함할 수 있다. 표시 모듈(DM)은 표시 패널(DP)과 터치 센서(TS)를 포함할 수 있다. 표시 패널(DP)은 도 2 내지 도 7을 참고하여 설명한 표시 패널(DP)과 동일한 구성일 수 있다. 윈도우(WD)는 도 2를 참고하여 설명한 윈도우(WD)와 동일한 구성일 수 있으며, 광학 투명 점착(또는 접착) 부재(OCA)를 이용하여 표시 모듈(DM)과 결합할 수 있다.
터치 센서(TS)는 표시 패널(DP)의 영상이 출사되는 면 상에 직접 배치되어 사용자의 터치 입력 및/또는 호버(hover) 입력을 수신할 수 있다. 터치 센서(TS)는 사용자의 손이나 이와 유사한 도전체와 같은 별도의 입력 수단의 접촉 및/또는 근접에 의해 터치 커패시턴스(Capacitance)를 감지하여 표시 장치(DD)의 터치 입력 및/또는 호버 입력을 인식할 수 있다. 여기서, 터치 입력은 사용자의 손이나 별도의 입력 수단에 의해 직접 터치(또는 접촉)되는 것을 의미하고, 호버 입력은 사용자의 손이나 별도의 입력 수단이 터치 센서(TS)를 포함한 표시 장치(DD) 근처에 있지만 터치하지 않는 것을 의미할 수 있다. 또한, 터치 센서(TS)는 사용자의 터치 동작을 감지하고, 상기 터치 동작에 응답하여 표시 장치(DD)에 표시된 객체를 원래 표시된 위치에서 다른 위치로 이동할 수 있다. 여기서, 터치 동작이란, 단일의 싱글 터치, 멀티 터치, 및 터치 제스처 중의 적어도 하나의 터치를 포함할 수 있다. 일 예로, 사용자의 손가락을 터치 센서(TS)의 터치면 상에 터치한 상태에서 일정 거리를 움직여 텍스트나 영상을 확대하거나 축소하는 등의 특정 제스처 등을 포함한 다양한 터치 동작이 있을 수 있다.
터치 센서(TS)는 다층 구조를 가질 수 있다. 터치 센서(TS)는 적어도 하나 이상의 도전층을 포함할 수 있고, 적어도 하나 이상의 절연층을 포함할 수 있다.
터치 센서(TS)는 베이스 층(BSL), 제1 도전 패턴(CP1), 제1 터치 절연층(TS_INS1), 제2 도전 패턴(CP2), 및 제2 터치 절연층(TS_INS2)을 포함할 수 있다.
제1 도전 패턴(CP1)은 표시 패널(DP)의 박막 봉지층(TFE) 상에 직접 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 도전 패턴(CP1)과 박막 봉지층(TFE) 사이에 다른 절연층, 일 예로, 베이스 층(BSL)이 배치될 수 있으며, 이 경우, 제1 도전 패턴(CP1)은 상기 베이스 층(BSL) 상에 직접 배치될 수 있다.
제1 및 제2 도전 패턴들(CP1, CP2) 각각은 단일막 구조를 갖거나, 두께 방향, 일 예로, 제3 방향(DR3)으로 적층된 다중막 구조를 가질 수 있다. 단일막 구조의 도전 패턴은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴(Mo), 은(Ag), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 및 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다.
다중막 구조의 도전 패턴은 다층의 금속층들을 포함할 수 있다. 다층의 금속층들은, 예컨대 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3중 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 다중막 구조의 도전 패턴은 다층의 금속층들 및 투명 도전층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 도전 패턴들(CP1, CP2) 각각은 센서 패턴들 및 센싱 라인들을 포함할 수 있다.
제1 및 제2 터치 절연층들(TS_INS1, TS_INS2) 각각은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 무기 절연막은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 18은 도 16의 터치 센서의 개략적인 평면도이고, 도 19a는 도 18의 EA 부분의 일 예를 개략적으로 나타낸 확대 평면도이며, 도 19b는 도 19a의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 1, 도 16 내지 도 19b를 참조하면, 터치 센서(TS)는 터치 입력을 감지할 수 있는 감지 영역(SA) 및 감지 영역(SA)의 적어도 일부를 둘러싸는 비감지 영역(NSA)을 포함한 베이스 층(BSL)을 포함할 수 있다.
베이스 층(BSL)은 강화 글라스(Glass), 투명 플라스틱, 또는 투명 필름 등으로 이루어질 수 있다. 실시예에 따라, 베이스 층(BSL)은 생략될 수도 있다.
감지 영역(SA)은 표시 패널(DP)의 표시 영역(DA)에 중첩되도록 베이스 층(BSL)의 중앙 영역에 마련될 수 있다. 감지 영역(SA)은 표시 영역(DA)의 형상과 실질적으로 동일한 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 감지 영역(SA)에는 터치 입력을 감지하기 위한 센서 전극이 제공 및/또는 형성될 수 있다.
비감지 영역(NSA)은 표시 패널(DP)의 비표시 영역(NDA)에 중첩되도록 베이스 층(BSL)의 주변 영역에 마련될 수 있다. 여기서, 주변 영역은 베이스 층(BSL)의 중앙 영역을 둘러싸는 일 영역일 수 있다. 비감지 영역(NSA)에는 센서 전극과 전기적으로 연결되어 감지 신호를 수신 및 전달하는 센싱 라인들(SL)이 제공 및/또는 형성된다. 또한, 비감지 영역(NSA)에는 센싱 라인들(SL)에 연결되어 감지 영역(SA)의 센서 전극과 전기적으로 연결되는 패드부(PDA)가 배치될 수 있다. 패드부(PDA)는 복수의 패드들(PD)을 포함할 수 있다. 센싱 라인(SL)은 복수의 제1 센싱 라인들(SL1)과 복수의 제2 센싱 라인들(SL2)을 포함할 수 있다.
센서 전극은 복수의 센서 패턴들(SP)과 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 포함할 수 있다.
센서 패턴들(SP)은 복수의 제1 센서 패턴들(SP1) 및 제1 센서 패턴들(SP1)에 전기적으로 절연된 복수의 제2 센서 패턴들(SP2)을 포함할 수 있다.
제1 센서 패턴들(SP1)은 제1 방향(DR1)으로 배열되고, 제1 브릿지 패턴들(BRP1)에 의해 인접한 제1 센서 패턴들(SP1)과 전기적으로 연결되어 적어도 하나의 센서 행을 구성할 수 있다. 제2 센서 패턴들(SP2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 배열되고, 제2 브릿지 패턴들(BRP2)을 통해 인접한 제2 센서 패턴들(SP2)과 전기적으로 연결되어 적어도 하나의 센서 열을 구성할 수 있다.
제1 및 제2 센서 패턴들(SP1, SP2) 각각은 대응하는 센싱 라인(SL)을 통하여 하나의 패드(PD)와 전기적으로 연결될 수 있다. 일 예로, 제1 센서 패턴들(SP1) 각각은 각각의 제1 센싱 라인(SL1)을 통하여 하나의 패드(PD)와 전기적으로 연결될 수 있고, 제2 센서 패턴들(SP2) 각각은 각각의 제2 센싱 라인(SL2)을 통하여 하나의 패드(PD)와 전기적으로 연결될 수 있다.
상술한 제1 센서 패턴들(SP1)은 감지 영역(SA) 내에서 터치 위치를 검출하기 위한 구동 신호를 수신하는 구동 전극일 수 있으며, 제2 센서 패턴들(SP2)은 감지 영역(SA) 내에서 터치 위치를 검출하기 위한 감지 신호를 출력하는 감지 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 센서 패턴들(SP1)이 감지 전극이고, 제2 센서 패턴들(SP2)이 구동 전극일 수도 있다.
본 발명의 일 실시예에 있어서, 터치 센서(TS)는 제1 및 제2 센서 패턴들(SP1, SP2) 사이에 형성되는 정전 용량(mutual capacitance)의 변화량을 감지하여 사용자의 터치를 인식할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 센서 패턴들(SP1, SP2) 각각은 복수의 도전성 세선들을 포함한 메쉬 구조를 가질 수 있다.
제1 브릿지 패턴들(BRP1) 각각은 제1 방향(DR1)을 따라 나란하게 배열된 제1 센서 패턴들(SP1)을 전기적으로 연결하기 위한 것으로, 각각의 제1 브릿지 패턴(BRP1) 역시 상기 제1 방향(DR1)을 따라 연장된 형태로 제공될 수 있다.
제2 브릿지 패턴들(BRP2) 각각은 제2 방향(DR2)을 따라 나란하게 배열된 제2 센서 패턴들(SP2)을 전기적으로 연결하기 위한 것으로, 각각의 제2 브릿지 패턴(BRP2) 역시 상기 제2 방향(DR2)을 따라 연장된 형태로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 각각의 제2 브릿지 패턴(BRP2)은 제2 센서 패턴들(SP2)과 일체로 제공될 수 있다. 각각의 제2 브릿지 패턴(BRP2)이 제2 센서 패턴들(SP2)과 일체로 제공되는 경우, 제2 브릿지 패턴들(BRP2)은 상기 제2 센서 패턴들(SP2)의 일 영역일 수 있다.
터치 센서(TS)는 베이스 층(BSL) 상에 제공된 제1 도전 패턴(CP1), 제1 도전 패턴(CP1) 상에 제공된 제1 터치 절연층(TS_INS1), 제1 터치 절연층(TS_INS1) 상에 제공된 제2 도전 패턴(CP2), 및 제2 도전 패턴(CP2) 상에 제공된 제2 터치 절연층(TS_INS2)을 포함할 수 있다.
감지 영역(SA)에 배치된 제1 브릿지 패턴들(BRP1)이 제1 도전 패턴(CP1)에 포함될 수 있고, 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)이 제2 도전 패턴(CP2)에 포함될 수 있다. 또한, 비감지 영역(NSA)에 배치된 센싱 라인들(SL) 중 일부가 제1 도전 패턴(CP1)에 포함될 수 있고, 센싱 라인들(SL) 중 나머지가 제2 도전 패턴(CP2)에 포함될 수 있다. 이 경우, 제1 방향(DR1)으로 인접한 제1 센서 패턴들(SP1)은 제1 터치 절연층(TS_INS1)을 관통하는 컨택 홀(CNT) 및 제1 브릿지 패턴들(BRP1)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
상술한 실시예에서는, 제1 브릿지 패턴들(BRP1)이 제1 도전 패턴(CP1)에 포함되고, 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)이 제2 도전 패턴(CP2)에 포함됨을 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 센서 패턴들(SP1, SP2)과 제2 브릿지 패턴들(BRP2)이 제1 도전 패턴(CP1)에 포함되고, 제1 브릿지 패턴들(BRP1)이 제2 도전 패턴(CP2)에 포함될 수도 있다.
또한, 상술한 실시예에 있어서, 제1 도전 패턴(CP1)이 베이스 층(BSL) 상에 제공되고, 제2 도전 패턴(CP2)이 제1 터치 절연층(TS_INS1) 상에 제공됨을 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 도전 패턴(CP1)이 제1 터치 절연층(TS_INS1) 상에 제공되고, 제2 도전 패턴(CP2)이 베이스 층(BSL) 상에 제공될 수도 있다.
또한, 상술한 일 실시예에 있어서, 제1 및 제2 센서 패턴들(SP1, SP2)이 동일한 층에 제공됨을 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2)은 서로 상이한 층에 제공될 수도 있다.
감지 영역(SA)에 제공 및/또는 형성되는 센서 전극은 제1 및 제2 센서 패턴들(SP1, SP2) 사이에 이격하여 배치되는 더미 센싱 전극들(미도시)을 포함할 수 있다. 더미 센싱 전극들은 플로팅 전극으로 제1 센서 패턴들(SP1) 및 제2 센서 패턴들(SP2)과 전기적으로 연결되지 않을 수 있다. 감지 영역(SA) 내에 더미 센싱 전극들이 배치됨으로써 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2) 사이의 경계 영역이 시인되지 않을 수 있다. 또한, 더미 센싱 전극들이 폭 및 두께 조절을 통해 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2) 사이의 프린지 효과(fringe effect)가 제어될 수 있으며, 상기 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2) 사이의 커패시턴스가 최적화될 수 있다.
터치 센서(TS)는, 도 18 및 도 19a에 도시된 바와 같이, 단위 센서 블록(USB)의 반복적인 배열로 이루어질 수 있다. 단위 센서 블록(USB)은 해당 감지 영역(SA) 내에서 제1 방향(DR1)으로 이웃하는 센서 패턴들(SP)의 적어도 일부 및 제2 방향(DR2)으로 이웃하는 센서 패턴들(SP)의 적어도 일부를 포함하는 소정의 면적을 갖는 가상의 단위 블록일 수 있다. 이러한 단위 센서 블록(USB)은 해당 감지 영역(SA) 내에서 센서 패턴들(SP)의 배열의 최소 반복 단위에 해당하는 것으로 이해될 수 있다.
제1 센싱 라인들(SL1) 각각은 제1 방향(DR1)을 따라 배치된 복수의 제1 센서 패턴들(SP1)이 이루는 하나의 센서 행에 연결될 수 있다. 제2 센싱 라인들(SL2) 각각은 제2 방향(DR2)을 따라 배치된 복수의 제2 센서 패턴들(SP2)이 이루는 하나의 센서 열에 연결될 수 있다.
도 20은 도 18의 Ⅳ ~ Ⅳ'선에 따른 단면도이며, 도 21은 도 20에 도시된 표시 장치의 일 영역을 더욱 상세하게 나타낸 것으로 도 18의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이며, 도 22는 도 21의 제2 더미 패턴 및 절연층을 다른 실시예에 따라 나타낸 것으로 도 18의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 20 내지 도 22의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1, 도 16 내지 도 22를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 터치 센서(TS)를 포함할 수 있다.
표시 패널(DP)은 기판(SUB), 화소부(PX, 또는 표시부), 박막 봉지층(TFE), 더미부(DMP), 차광층(LBL), 및, 댐부(DAM)를 포함할 수 있다. 화소부(PX, 또는 표시부)는 표시 영역(DA)에 제공된 화소들(PXL)과 화소들(PXL)을 커버하는 박막 봉지층(TFE)을 포함할 수 있다.
터치 센서(TS)는 베이스 층(BSL), 센서 전극, 센싱 라인(SL), 제1 터치 절연층(TS_INS1), 및 제2 터치 절연층(TS_INS2)을 포함할 수 있다. 센서 전극은 제1 도전 패턴(CP1)에 포함된 복수의 제1 브릿지 패턴들(BRP1), 제2 도전 패턴(CP2)에 포함된 복수의 센서 패턴들(SP) 및 복수의 제2 브릿지 패턴들(BRP2)을 포함할 수 있다. 여기서, 센서 패턴들(SP)은 전기적으로 절연된 복수의 제1 센서 패턴들(SP1) 및 복수의 제2 센서 패턴들(SP2)을 포함할 수 있다. 센싱 라인들(SL)은 제1 도전 패턴(CP1)에 포함된 제1 금속층(MTL1)과 제2 도전 패턴(CP2)에 포함된 제2 금속층(MTL2)을 포함할 수 있다. 제1 금속층(MTL1)과 제2 금속층(MTL2)은 제1 터치 절연층(TS_INS1)을 관통하는 컨택 홀을 통해 전기적으로 서로 연결될 수 있다.
더미부(DMP)는 비표시 영역(NDA)에 제공된 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2)을 포함할 수 있다. 제2 더미 패턴(DMP2)은 차광층(LBL) 상에 제공되며 기판(SUB)의 상면에 위치하는 일부 구성들의 측면을 감쌀 수 있다.
제2 더미 패턴(DMP2) 상에는 절연층(INS)이 제공 및/또는 형성될 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막일 수 있다. 절연층(INS)은 터치 센서(TS)에 포함된 베이스 층(BSL)과 일체로 제공되거나 또는 박막 봉지층(TFE)에서 무기막으로 이루어지며 표시 패널(DP)의 최상층(또는 최외곽층)에 해당하는 제3 인캡층(ENC3)과 일체로 제공될 수 있다. 이 경우, 제2 더미 패턴(DMP2)은 표시 소자층(DPL)의 일부 구성과 동일 공정으로 형성될 수 있다. 일 예로, 표시 소자층(DPL)에 포함된 제1 전극(AE)이 투명 전도성 산화물로 구성된 투과형 전극인 경우 제2 더미 패턴(DMP2)은 제1 전극(AE)과 동일 공정으로 형성될 수 있다. 또한, 표시 소자층(DPL)에 포함된 제2 전극(CE)이 투명 전도성 산화물로 구성된 투과형 전극인 경우 제2 더미 패턴(DMP2)은 제2 전극(CE)과 동일 공정으로 형성될 수 있다.
상술한 실시예에서, 절연층(INS)이 박막 봉지층(TFE)의 일부 구성, 일 예로, 제3 인캡층(ENC3)과 일체로 제공되거나 터치 센서(TS)의 일부 구성인 베이스 층(BSL)과 일체로 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연층(INS)은 터치 센서(TS)에 포함된 다른 절연층과 일체로 제공될 수도 있다. 일 예로, 절연층(INS)은 도 22에 도시된 바와 같이 제1 터치 절연층(TS_INS1)과 일체로 제공될 수 있다. 이 경우, 제2 더미 패턴(DMP2)은 터치 센서(TS)의 일부 구성과 동일 공정으로 형성될 수도 있다. 일 예로, 제2 더미 패턴(DMP2)은 각각의 센싱 라인(SL)의 제2 금속층(MTL2) 및 각각의 제2 센서 패턴(SP2)과 동일 공정으로 형성될 수 있다.
도면에서는 제2 터치 절연층(TS_INS2)이 절연층(INS)의 일부를 커버하지 않는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 터치 절연층(TS_INS2)은 절연층(INS)을 전체적으로 커버할 수도 있다.
본 실시예에 따르면, 기판(SUB)의 가장자리를 따라 더미부(DMP)를 배치하여 드라이 에칭 방법을 통해 모기판(또는 원장 기판)을 개별 표시 패널(DP) 단위로 제공하는 공정을 진행할 때 기판(SUB) 상에 제공된 구성들을 보호하여 신뢰성이 향상된 표시 장치가 구현될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 비표시 영역(NDA)의 데드 스페이스를 최소화하는 표시 장치가 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
WD: 윈도우 SUB: 기판
PCL: 화소 회로층 DPL: 표시 소자층
TFE: 박막 봉지층 PX: 화소부
DMP: 더미부 DAM: 댐부
PXL: 화소 DA: 표시 영역
NDA: 비표시 영역 LBL: 차광층
LD: 발광 소자 ADL: 보조층
INS1, INS2: 제1 및 제2 절연층 TS: 터치 센서
MSUB: 모기판 CP1, CP2: 제1 및 제2 도전 패턴
TS_INS1, TS_INS2: 제1 및 제2 터치 절연층

Claims (24)

  1. 표시 영역과 비표시 영역을 포함한 기판;
    상기 기판의 제1 면 상에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로층;
    상기 화소 회로층 상에 제공되며, 발광 소자를 포함한 표시 소자층;
    상기 표시 소자층 상에 제공된 박막 봉지층; 및
    상기 비표시 영역에 제공되며, 상기 기판의 가장자리 상에 배치된 더미부를 포함하고,
    상기 더미부는 투명 전도성 물질을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 더미부는,
    상기 기판의 상기 제1 면 상에 제공된 제1 더미 패턴; 및
    상기 제1 더미 패턴 상에 제공된 제2 더미 패턴을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 더미 패턴은 에치 스토퍼(etch stopper)인, 표시 장치.
  4. 제2 항에 있어서,
    상기 화소 회로층은 상기 기판 상에 제공된 버퍼층, 상기 버퍼층 상에 제공된 적어도 하나 이상의 절연층, 및 상기 버퍼층 상에 제공된 상기 트랜지스터를 포함하고,
    상기 제2 더미 패턴은 상기 버퍼층 및 상기 절연층의 적어도 일부를 커버하는, 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 더미 패턴과 상기 제2 더미 패턴은 평면 및 단면 상에서 적어도 일부가 서로 중첩하는, 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 더미 패턴과 상기 제2 더미 패턴은 동일하거나 상이한 평면 형상을 갖는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 더미 패턴은 상기 제1 더미 패턴보다 상기 기판의 가장자리로부터 상기 표시 영역에 인접하게 위치하는, 표시 장치.
  8. 제6 항에 있어서,
    평면 상에서 상기 제1 더미 패턴과 상기 제2 더미 패턴의 폭은 서로 동일하거나 상이한, 표시 장치.
  9. 제2 항에 있어서,
    상기 기판의 상기 비표시 영역에 제공되는 적어도 하나의 댐부를 더 포함하고,
    상기 제1 및 제2 더미 패턴들은 상기 기판의 가장자리에서 상기 댐부 사이에 위치하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 비표시 영역에서 상기 제1 더미 패턴과 상기 제2 더미 패턴 사이에 제공되는 차광층을 더 포함하는, 표시 장치.
  11. 제9 항에 있어서,
    상기 차광층은 상기 댐부를 커버하는, 표시 장치.
  12. 제9 항에 있어서,
    상기 차광층과 상기 제2 더미 패턴 사이에 배치된 보조층을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 더미 패턴은 상기 보조층의 적어도 일부를 커버하는, 표시 장치.
  14. 제12 항에 있어서,
    상기 보조층은 산란 입자를 포함하는 광 확산층인, 표시 장치.
  15. 제2 항에 있어서,
    상기 박막 봉지층은,
    상기 표시 소자층 상에 제공된 제1 인캡층;
    상기 제1 인캡층 상에 제공된 제2 인캡층;
    상기 제2 인캡층 상에 제공된 제3 인캡층을 포함하고,
    상기 제2 인캡층은 유기 절연막이고, 상기 제1 및 제3 인캡층들은 무기 절연막인, 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 인캡층은 상기 제2 더미 패턴의 적어도 일부를 커버하는, 표시 장치.
  17. 제2 항에 있어서,
    상기 발광 소자는,
    상기 트랜지스터에 전기적으로 연결된 제1 전극;
    상기 제1 전극 상에 제공된 발광층; 및
    상기 발광층 상에 제공된 제2 전극을 포함하고,
    상기 제2 더미 패턴은 상기 제2 전극과 동일한 층에 제공되며 동일한 물질을 포함하는, 표시 장치.
  18. 제2 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 반도체층;
    제2 도전성 도펀트가 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하는, 표시 장치.
  19. 제2 항에 있어서,
    상기 박막 봉지층 상에 제공된 터치 센서를 포함하고,
    상기 터치 센서는,
    상기 표시 소자층 상에 제공된 베이스 층;
    상기 베이스 층 상에 제공된 제1 도전 패턴;
    상기 제1 도전 패턴 상에 제공된 제1 터치 절연층;
    상기 제1 터치 절연층 상에 제공된 제2 도전 패턴;
    상기 제2 도전 패턴 상에 제공된 제2 터치 절연층을 포함하고,
    상기 베이스 층은 상기 제2 더미 패턴 상에 제공되어 상기 제2 더미 패턴의 적어도 일부를 커버하는, 표시 장치.
  20. 제2 항에 있어서,
    상기 제1 및 제2 더미 패턴들은 상기 기판의 가장자리로부터 상기 표시 소자층과 멀어지는 방향으로 돌출된, 표시 장치.
  21. 제2 항에 있어서,
    상기 제1 및 제2 더미 패턴들의 적어도 일부가 서로 직접 접촉하는, 표시 장치.
  22. 제2 항에 있어서,
    상기 기판은 상기 더미부가 배치되는 상기 제1 면 및 상기 제1 면과 마주보는 제2 면을 포함하고,
    상기 기판은 일 방향을 따라 상기 제1 면으로부터 상기 제2 면을 향할수록 폭이 작아지는, 표시 장치.
  23. 적어도 둘 이상의 단위 영역들을 갖는 모기판을 준비하는 단계;
    상기 단위 영역들의 가장자리에 제1 더미 패턴을 형성하는 단계;
    상기 단위 영역들 내에 각각 화소부를 형성하고, 상기 제1 더미 패턴과 중첩하는 제2 더미 패턴을 형성하는 단계;
    상기 화소부 및 상기 제2 더미 패턴 상에 박막 봉지층을 형성하는 단계; 및
    건식 식각 공정을 수행하여 상기 모기판의 일부를 제거하여 상기 모기판을 표시 패널 단위로 제공하는 단계를 포함하는, 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 및 제2 더미 패턴들은 서로 중첩하며, 투명 전도성 산화물을 포함하는, 표시 장치의 제조 방법.
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KR102413058B1 (ko) * 2017-10-16 2022-06-27 삼성디스플레이 주식회사 표시 장치
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