KR20240043690A - 디바이스 웨이퍼의 가공 방법 - Google Patents

디바이스 웨이퍼의 가공 방법 Download PDF

Info

Publication number
KR20240043690A
KR20240043690A KR1020230123596A KR20230123596A KR20240043690A KR 20240043690 A KR20240043690 A KR 20240043690A KR 1020230123596 A KR1020230123596 A KR 1020230123596A KR 20230123596 A KR20230123596 A KR 20230123596A KR 20240043690 A KR20240043690 A KR 20240043690A
Authority
KR
South Korea
Prior art keywords
plasma etching
device wafer
device layer
groove
substrate
Prior art date
Application number
KR1020230123596A
Other languages
English (en)
Inventor
마사토시 와카하라
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20240043690A publication Critical patent/KR20240043690A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer

Abstract

(과제) 디바이스층의 상면에 데브리가 돌출되는 것을 억제할 수 있는 디바이스 웨이퍼의 가공 방법을 제공하는 것이다.
(해결 수단) 디바이스 웨이퍼의 가공 방법은, 디바이스 웨이퍼의 표면을 피복하는 보호막을 형성하는 보호막 형성 단계와, 보호막 형성 단계를 실시한 후, 레이저 빔을 스트리트를 따라 조사하여 보호막에 스트리트를 따른 홈을 갖는 마스크를 형성하는 마스크 형성 단계와, 마스크 형성 단계를 실시한 후, 마스크를 통해 디바이스 웨이퍼의 디바이스층을 디바이스층용 가스로 플라즈마 에칭하는 디바이스층 플라즈마 에칭 단계와, 디바이스층 플라즈마 에칭 단계를 실시한 후, 마스크를 통해 기재를 기재용 가스로 플라즈마 에칭하는 기재 플라즈마 에칭 단계를 포함한다.

Description

디바이스 웨이퍼의 가공 방법{METHOD FOR PROCESSING DEVICE WAFER}
본 발명은, 디바이스 웨이퍼의 가공 방법에 관한 것이다.
근년, 디바이스의 고집적화에 수반하여 디바이스 표면의 전극끼리를 맞춰서 접속하는 하이브리드 본딩이 채용되기 시작하고 있다. 하이브리드 본딩에서는, 디바이스의 표면끼리를 첩합하기 때문에, 디바이스 표면에 이물이 부착되어 있으면 접합 불량을 야기할 수도 있다.
따라서, 하이브리드 본딩하는 디바이스를 웨이퍼로부터 개편화하는 방법으로서, 예를 들어, 플라즈마 에칭에 의해 개편화하는 방법이 검토되고 있다(예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2018-098318호
특허문헌 1에 개시된 웨이퍼의 가공 방법에서는, 수용성 수지로 디바이스 웨이퍼 표면을 덮고, 레이저 빔을 조사하는 것에 의해 보호막과 함께 디바이스층을 스트리트를 따라 제거하는 것에 의해 플라즈마 에칭 시의 마스크로 하고 있다.
그러나, 레이저 빔 조사에 의해 레이저 가공 홈이 형성되면, 레이저 가공 홈의 가장자리에는 디바이스층의 데브리가 형성된다. 데브리는, 디바이스층의 상면으로부터 상방으로 돌출되어 신장되기 때문에, 이후에 하이브리드 본딩으로 디바이스를 접합할 때에 문제가 된다.
따라서, 본 발명의 목적은, 디바이스층의 상면에 데브리가 돌출되는 것을 억제할 수 있는 디바이스 웨이퍼의 가공 방법을 제공하는 것이다.
본 발명에 의하면, 기재(基材) 상에 디바이스를 구성하는 디바이스층이 적층됨과 함께 표면의 교차하는 복수의 스트리트로 구획된 각 영역에 각각 디바이스가 형성된 디바이스 웨이퍼의 가공 방법으로서,
디바이스 웨이퍼의 상기 표면을 피복하는 보호막을 형성하는 보호막 형성 단계와,
상기 보호막 형성 단계를 실시한 후, 레이저 빔을 상기 스트리트를 따라 조사하여 상기 보호막에 상기 스트리트를 따른 홈을 갖는 마스크를 형성하는 마스크 형성 단계와,
상기 마스크 형성 단계를 실시한 후, 상기 마스크를 통해 디바이스 웨이퍼의 상기 디바이스층을 디바이스층용 가스로 플라즈마 에칭하는 디바이스층 플라즈마 에칭 단계와,
상기 디바이스층 플라즈마 에칭 단계를 실시한 후, 상기 마스크를 통해 상기 기재를 기재용 가스로 플라즈마 에칭하는 기재 플라즈마 에칭 단계를 구비한다.
바람직하게는, 상기 디바이스층 플라즈마 에칭 단계에서는, 상기 기재의 상면에 이르지 않는 에칭 홈을 상기 디바이스층에 형성함과 함께 상기 에칭 홈의 하방에 상기 디바이스층의 나머지부를 형성하고,
상기 디바이스층 플라즈마 에칭 단계를 실시한 후, 상기 기재 플라즈마 에칭 단계를 실시하기 전에, 레이저 빔을 상기 디바이스층의 상기 나머지부에 조사하여 상기 나머지부를 분단하여 상기 기재에 이르는 레이저 가공 홈을 형성하는 레이저 가공 단계를 더 포함하고,
상기 레이저 가공 홈의 홈폭은 상기 에칭 홈의 홈폭보다 좁게 형성됨과 함께, 상기 에칭 홈의 깊이는, 상기 레이저 가공 단계에서 형성되는 데브리가 상기 디바이스층의 상면으로부터 돌출되지 않는 깊이로 설정된다.
본 발명은, 디바이스층의 상면에 데브리가 돌출되는 것을 억제할 수 있다는 효과를 발휘한다.
도 1은, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 가공 대상의 피가공물의 일례를 도시하는 사시도이다.
도 2는, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 흐름을 도시하는 플로우챠트이다.
도 3은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 웨이퍼의 이면에 테이프를 부착하고, 테이프의 외측 가장자리부에 환형 프레임을 부착한 상태를 모식적으로 도시하는 사시도이다.
도 4는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 웨이퍼의 표면 전체에 수용성 수지를 도포하는 상태를 일부 단면에서 모식적으로 도시하는 측면도이다.
도 5는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 표면에 보호막이 형성된 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다.
도 6은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 형성 단계를 모식적으로 일부 단면에서 도시하는 측면도이다.
도 7은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 형성 단계 후의 웨이퍼의 일부를 모식적으로 도시하는 단면도이다.
도 8은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계 및 기재 플라즈마 에칭 단계를 실시하는 플라즈마 에칭 장치의 구성예를 모식적으로 도시하는 단면도이다.
도 9는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다.
도 10은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 기재 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다.
도 11은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 제거 단계 후의 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다.
도 12는, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 흐름을 도시하는 플로우챠트이다.
도 13은, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다.
도 14는, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 레이저 가공 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다.
도 15는, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 레이저 가공 단계 후의 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다.
도 16은, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 기재 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다.
이하, 본 발명의 실시 형태에 대해, 도면을 참조하면서 상세하게 설명한다. 이하의 실시 형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합하는 것이 가능하다. 또한, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 다양한 생략, 치환 또는 변경을 행할 수 있다.
본 발명의 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법을 도면에 기초하여 설명한다. 도 1은, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 가공 대상의 피가공물의 일례를 도시하는 사시도이다. 도 2는, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 흐름을 도시하는 플로우챠트이다.
제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 도 1에 도시하는 디바이스 웨이퍼(1)의 디바이스 웨이퍼의 가공 방법이다. 제1 실시 형태에서는, 디바이스 웨이퍼(1)는, 실리콘 등을 기재(基材)(2)로 하고, 기재(2) 상에 디바이스층(3)이 적층된 반도체 웨이퍼 등의 웨이퍼이다. 디바이스 웨이퍼(1)는, 도 1에 도시하는 바와 같이, 표면(4)의 서로 교차하는 복수의 스트리트(5)로 격자형으로 구획된 각 영역에 각각 디바이스(6)가 형성되어 있다.
디바이스(6)는, 예를 들어, IC(Integrated Circuit), 또는 LSI(Large Scale Integration) 등의 집적 회로, 또는 메모리(반도체 기억 장치)이다. 제1 실시 형태에서는, 디바이스층(3)은, 예를 들어, Si02로 이루어지는 서로 적층된 복수의 층간 절연막과, 층간 절연막 사이에 배치된 도전성의 금속으로 이루어지는 회로층을 구비한다.
디바이스(6)는, 디바이스층(3)의 층간 절연막과 회로층이 적층되어 구성된다. 또한, 스트리트(5)에서는, 디바이스층(3)은, 층간 절연막만에 의해 구성된다. 또한, 디바이스(6)는, 표면에 도시하지 않은 전극을 설치하고 있다. 전극은, 평탄하고, 제1 실시 형태에서는, 디바이스(6)의 표면과 동일 평면 상에 위치하는 것이 바람직하다. 전극은, 구리 합금 등의 도전성을 갖는 금속에 의해 구성되고, 다른 웨이퍼의 디바이스나 디바이스 칩의 디바이스와 접속하는 것이다.
즉, 제1 실시 형태에 있어서, 디바이스 웨이퍼(1)는, 디바이스(6)에 다른 웨이퍼의 디바이스 또는 디바이스 칩의 디바이스가 중첩되고, 디바이스(6)의 전극이 다른 웨이퍼의 디바이스 또는 디바이스 칩의 디바이스의 전극과 접합되는 웨이퍼이다. 이와 같이, 제1 실시 형태에서는, 가공 대상의 디바이스 웨이퍼(1)는, 소위 하이브리드 본딩되는 웨이퍼이지만, 본 발명에서는, 하이브리드 본딩되는 웨이퍼에 한정되지 않는다.
제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 디바이스 웨이퍼(1)를 스트리트(5)를 따라 개개의 디바이스 칩(10)으로 분할하는 방법이다. 또한, 디바이스 칩(10)은, 기재(2)의 일부와, 기재(2) 상의 디바이스(6)를 포함한다.
제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 디바이스 웨이퍼(1)를 플라즈마 에칭에 의해 디바이스 칩(10)으로 분할하는 방법, 소위 플라즈마 다이싱에 의해 디바이스 웨이퍼(1)를 디바이스 칩(10)으로 분할하는 방법이기도 하다. 디바이스 웨이퍼의 가공 방법은, 도 2에 도시하는 바와 같이, 보호막 형성 단계(1001)와, 마스크 형성 단계(1002)와, 디바이스층 플라즈마 에칭 단계(1003)와, 기재 플라즈마 에칭 단계(1004)와, 마스크 제거 단계(1005)를 구비한다.
(보호막 형성 단계)
도 3은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 웨이퍼의 이면에 테이프를 부착하고, 테이프의 외측 가장자리부에 환형 프레임을 부착한 상태를 모식적으로 도시하는 사시도이다. 도 4는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 웨이퍼의 표면 전체에 수용성 수지를 도포하는 상태를 일부 단면에서 모식적으로 도시하는 측면도이다. 도 5는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 보호막 형성 단계에 있어서, 표면에 보호막이 형성된 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다. 또한, 도 4는, 디바이스층(3)을 생략하고 있다.
보호막 형성 단계(1001)는, 디바이스 웨이퍼(1)의 표면(4) 전체를 피복하는 보호막(12)을 형성하는 단계이다. 제1 실시 형태에 있어서, 보호막 형성 단계(1001)에서는, 우선, 도 3에 도시하는 바와 같이, 디바이스 웨이퍼(1)의 이면(7)에 디바이스 웨이퍼(1)보다 대직경인 원판형의 테이프(8)의 중앙부를 부착하고, 테이프(8)의 외측 가장자리부에 내경이 디바이스 웨이퍼(1)의 외경보다 대직경인 환형 프레임(9)을 부착한다. 또한, 제1 실시 형태에서는, 테이프(8)는, 비점착성과 가요성을 갖는 수지에 의해 구성된 기재와, 기재에 적층되고 또한 점착성과 가요성을 갖는 수지에 의해 구성된 풀층을 구비하고, 풀층이 디바이스 웨이퍼(1) 및 환형 프레임(9)에 부착되는 점착 테이프, 또는, 풀층을 구비하지 않고 열가소성 수지에 의해 구성되고 또한 디바이스 웨이퍼(1) 및 환형 프레임(9)에 열 압착되는 기재만으로 구성되는 시트이다.
제1 실시 형태에 있어서, 보호막 형성 단계(1001)에서는, 도 4에 도시하는 보호막 피복 장치(20)가, 스피너 테이블(21)의 유지면(22)에 디바이스 웨이퍼(1)의 이면(7) 측이 테이프(8)를 통해 재치되고, 유지면(22)에 디바이스 웨이퍼(1)의 이면(7) 측을 테이프(8)를 통해 흡인 유지하고, 환형 프레임(9)을 스피너 테이블(21)의 주위에 설치된 클램프(23)로 협지한다. 제1 실시 형태에 있어서, 보호막 형성 단계(1001)에서는, 보호막 피복 장치(20)가, 도 4에 도시하는 바와 같이, 스피너 테이블(21)을 축심 둘레로 회전시키면서, 디바이스 웨이퍼(1)의 상방의 도포 노즐(24)로부터 디바이스 웨이퍼(1)의 표면(4)의 중앙에 액상의 수용성 수지(11)를 도포한다. 그렇게 하면, 디바이스 웨이퍼(1)의 표면(4)에 도포된 수용성 수지(11)는, 스피너 테이블(21)의 회전에 의해 생기는 원심력에 의해 디바이스 웨이퍼(1)의 외측 가장자리 측으로 확산되어, 디바이스 웨이퍼(1)의 표면(4) 전체를 피복한다.
이렇게 하여, 제1 실시 형태에 있어서, 보호막 형성 단계(1001)에서는, 축심 둘레로 회전하는 스피너 테이블(21)에 유지된 디바이스 웨이퍼(1)에 수용성 수지(11)를 공급하여 도포하는, 소위 스핀 코트로 도포한다. 제1 실시 형태에 있어서, 보호막 형성 단계(1001)에서는, 수용성 수지(11)를 건조시켜, 도 5에 도시하는 바와 같이, 디바이스 웨이퍼(1)의 표면(4) 전체를 피복하는 보호막(12)을 형성한다.
또한, 제1 실시 형태에 있어서, 수용성 수지(11)는, 예를 들어, 폴리비닐알코올(polyvinyl alcohol: PVA), 또는 폴리비닐피롤리돈(Polyvinylpyrrolidone: PVP) 등의 수용성 수지를 포함하고 있다. 또한, 수용성 수지(11)에 의해 구성된 보호막(12)은, 디바이스층 플라즈마 에칭 단계(1003)에서 사용되는 플라즈마화된 디바이스층용 가스(581) 및 기재 플라즈마 에칭 단계(1004)에서 사용되는 플라즈마화된 기재용 가스(582)에 대해 내성을 가지고 있다. 또한, 제1 실시 형태에서는, 수용성 수지(11)는, 마스크 형성 단계(1002)에서 조사되는 파장이 355nm인 레이저 빔(36)을 흡수하는 흡광재가 분산되어 있지만, 본 발명에서는, 흡광재를 포함하고 있지 않아도 된다. 흡광재로서, 예를 들어, 카본 블랙 또는 프탈로시아닌이 사용된다.
수용성 수지(11)가 건조되어 디바이스 웨이퍼(1)의 표면(4) 전체 상에 형성되는 보호막(12)은, 상술한 수용성 수지(11)에 의해 구성되기 때문에, 디바이스층 플라즈마 에칭 단계(1003)에서 이용되는 플라즈마화한 디바이스층용 가스(581) 및 기재 플라즈마 에칭 단계(1004)에서 이용되는 플라즈마화한 기재용 가스(582)에 대하여 내성을 갖는 재질로 구성되게 되고, 플라즈마화한 가스(581, 582)에 대한 내성을 갖는 균일한 두께로 형성되어 있다.
(마스크 형성 단계)
도 6은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 형성 단계를 모식적으로 일부 단면으로 도시하는 측면도이다. 도 7은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 형성 단계 후의 웨이퍼의 일부를 모식적으로 도시하는 단면도이다. 또한, 도 6은, 디바이스층(3)을 생략하고 있다. 마스크 형성 단계(1002)는, 보호막 형성 단계(1001)를 실시한 후, 레이저 빔(36)(도 6에 나타냄)을 스트리트(5)를 따라서 조사하여 보호막(12)에 스트리트(5)를 따른 홈 또는 개구(131)(도 7에 나타냄)가 형성된 마스크(13)(도 7에 나타냄)를 형성하는 단계이다.
제1 실시 형태에 있어서, 마스크 형성 단계(1002)에서는, 도 6에 도시하는 레이저 가공 장치(30)가, 디바이스 웨이퍼(1)의 이면(7)을 테이프(8)를 통해 척 테이블(31)의 유지면(32)에 흡인 유지하고, 환형 프레임(9)을 척 테이블(31)의 주위에 설치된 클램프(37)로 협지한다. 제1 실시 형태에 있어서, 마스크 형성 단계(1002)에서는, 레이저 가공 장치(30)가, 촬상 카메라로 디바이스 웨이퍼(1)의 표면(4)을 촬상하고, 디바이스 웨이퍼(1)의 스트리트(5)와 레이저 빔 조사 유닛(33)의 집광 렌즈(34)와의 위치 맞춤을 행하는 얼라인먼트를 수행한다.
제1 실시 형태에 있어서, 마스크 형성 단계(1002)에서는, 레이저 가공 장치(30)가, 도 7에 도시하는 바와 같이, 척 테이블(31)과 레이저 빔 조사 유닛(33)을 스트리트(5)를 따라 상대적으로 이동시키면서, 집광점을 스트리트(5) 상의 보호막(12)의 표면에 설정하고, 레이저 발진기(35)가 출사한 보호막(12)에 대해 흡수성을 갖는 파장(예를 들어, 355nm)의 레이저 빔(36)을 각 스트리트(5) 상의 보호막(12)을 향해 조사하여, 스트리트(5) 상의 보호막(12)을 제거한다. 제1 실시 형태에 있어서, 마스크 형성 단계(1002)에서는, 레이저 가공 장치(30)가, 스트리트(5)를 따른 홈(131)을 각 스트리트(5)의 전체 길이에 걸쳐 형성하고, 보호막(12)을 도 7에 도시하는 홈(131)이 형성된 마스크(13)에 형성한다. 또한, 홈 또는 개구(131)는, 바닥에 스트리트(5)를 노출시키고 있다.
또한, 제1 실시 형태에 있어서, 마스크 형성 단계(1002)에서는, 레이저 가공 장치(30)가, 스트리트(5) 상의 보호막(12)의 두께 방향의 전체를 제거하고 있지만, 본 발명에서는, 홈 또는 개구(131)의 바닥에 보호막(12)을 약간 잔존시켜도 좋다. 또한, 홈 또는 개구(131)의 바닥의 약간에 잔존시킨 보호막(12)은 다음의 디바이스층 플라즈마 에칭 단계(1003)에서 에칭되어 제거된다. 이와 같이, 본 발명에서는, 마스크 형성 단계(1002)에 있어서, 레이저 가공 장치(30)가, 스트리트(5) 상의 보호막(12)을 제거함과 함께, 스트리트(5)의 디바이스층(3)을 제거하는 것이 규제된 가공 조건으로, 레이저 빔(36)을 디바이스 웨이퍼(1)에 조사하여, 디바이스 웨이퍼(1) 상에 마스크(13)를 형성한다.
(플라즈마 에칭 장치)
다음으로, 디바이스층 플라즈마 에칭 단계(1003) 및 기재 플라즈마 에칭 단계(1004)를 실시하는 플라즈마 에칭 장치(50)를 도면에 기초하여 설명한다. 도 8은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계 및 기재 플라즈마 에칭 단계를 실시하는 플라즈마 에칭 장치의 구성예를 모식적으로 도시하는 단면도이다. 플라즈마 에칭 장치(50)는, 도 8에 도시하는 바와 같이, 직방체형의 챔버(51)와, 유지 유닛(52)과, 상부 전극(53)과, 컨트롤러(55)를 구비한다.
챔버(51)는, 내측에 플라즈마 에칭이 실시되는 처리 공간(511)이 형성되어 있다. 챔버(51)는, 하나의 측벽(512)에, 디바이스 웨이퍼(1)를 반입 및 반출하기 위한 홈 또는 개구(513)와, 홈 또는 개구(513)를 개폐하는 개폐 도어(514)가 설치되어 있다. 개폐 도어(514)는, 에어 실린더 등으로 구성되는 개폐 기구(515)에 의해 승강하는 것에 의해, 홈 또는 개구(513)를 개폐한다.
또한, 챔버(51)는, 바닥벽(516)에 챔버(51)의 내부와 외부를 연통시키는 배기구(517)가 형성되어 있다. 배기구(517)는, 진공 펌프 등의 배기 기구(510)가 접속되어 있다.
유지 유닛(52)과 상부 전극(53)은, 챔버(51)의 처리 공간(511)에, 서로 대향하여 배치되어 있다. 유지 유닛(52)의 상면은, 테이프(8)를 통해 디바이스 웨이퍼(1)를 유지하는 유지면(524)이다. 또한, 유지 유닛(52)은, 도전성의 재료에 의해 구성되고, 하부 전극으로서도 기능한다.
유지 유닛(52)은, 원반형의 유지부(521)와, 유지부(521)의 하면의 중앙부로부터 하방으로 돌출되는 원기둥 형상의 지지부(520)를 포함한다. 지지부(520)는, 챔버(51)의 바닥벽(516)에 형성된 홈 또는 개구(522)에 삽입되어 있다. 홈 또는 개구(522) 내에 있어서, 바닥벽(516)과 지지부(520)의 사이에는 환형의 절연 부재(523)가 배치되어 있고, 챔버(51)와 유지 유닛(52)은 전기적으로 절연되어 있다. 또한, 유지 유닛(52)은, 챔버(51)의 외부에서 고주파 전원(56)과 접속되어 있다.
유지 유닛(52)의 유지부(521)에는, 도시하지 않은 고주파 전원에 접속된 전극(526)이 설치되어 있다. 유지 유닛(52)은, 전극(526)에 고주파 전원으로부터 전력이 인가되어, 유지면(524)과 디바이스 웨이퍼(1)의 사이에 유전 분극 현상을 발생시키고, 전하의 분극에 의한 정전 흡착력에 의해 디바이스 웨이퍼(1)를 유지면(524) 상에 흡착 유지한다.
또한, 유지 유닛(52)의 유지부(521)의 내부 및 지지부(520)의 내부에는, 유지 유닛(52)을 냉각하기 위한 냉각 유체가 흐르는 냉각 유로(527)가 형성되어 있다. 냉각 유로(527)의 양단은 냉매 순환 기구(528)에 접속되어 있다. 냉매 순환 기구(528)를 작동시키면, 물 등의 냉각 유체가, 냉각 유로(527) 내를 순환해서 흘러, 유지 유닛(52)이 냉각된다.
상부 전극(53)은, 도전성의 재료로 이루어지고, 원반 형상의 가스 분출부(531)와, 가스 분출부(531)의 상면의 중앙부로부터 상방으로 돌출되는 원기둥 형상의 지지부(530)를 포함한다. 지지부(530)는, 챔버(51)의 상벽(518)에 형성된 홈 또는 개구(532)에 삽입되어 있다. 홈 또는 개구(532) 내에 있어서, 상벽(518)과 지지부(530)의 사이에는 환형의 절연 부재(533)가 배치되어 있고, 챔버(51)와 상부 전극(53)은 전기적으로 절연되어 있다.
상부 전극(53)은, 챔버(51)의 외부에서 고주파 전원(57)과 접속되어 있다. 또한, 지지부(530)의 상단부에는, 승강 기구(534)의 지지 아암이 장착되어 있다. 상부 전극(53)은, 승강 기구(534)에 의해 승강한다.
가스 분출부(531)의 하면 측에는, 복수의 분출구(535)가 형성되어 있다. 분출구(535)는, 가스 분출부(531) 및 지지부(530)에 형성된 유로(536)를 통해, 제1 에칭 가스 공급원(58) 및 제2 에칭 가스 공급원(59)에 접속되어 있다. 제1 에칭 가스 공급원(58)은, 가스(581, 582)를 유로(536)를 통하여 분출구(535)로부터 챔버(51) 내에 공급한다. 제1 실시 형태에서는, 제1 에칭 가스 공급원(58)은, 디바이스 웨이퍼(1)의 기재(2)가 실리콘에 의해 구성되는 경우, 가스(581, 582)로서, 불소계 가스를 챔버(51) 내에 공급한다. 제2 에칭 가스 공급원(59)은, 에칭 가스를 유로(536)를 통하여 분출구(535)로부터 챔버(51) 내에 공급한다. 제1 실시 형태에서는, 제2 에칭 가스 공급원(59)은, 가스로서, 산소계 가스를 챔버(51) 내에 공급한다.
컨트롤러(55)는, 플라즈마 에칭 장치(50)의 각 구성 요소를 제어하여, 플라즈마 에칭 장치(50)에 디바이스 웨이퍼(1)에 대한 플라즈마 에칭을 실시시키는 것이다. 또한, 컨트롤러(55)는, CPU(central processing unit)와 같은 마이크로 프로세서를 갖는 연산 처리 장치와, ROM(read only memory) 또는 RAM(random access memory)과 같은 메모리를 갖는 기억 장치와, 입출력 인터페이스 장치를 갖는 컴퓨터이다. 컨트롤러(55)의 연산 처리 장치는, 기억 장치에 기억되어 있는 컴퓨터 프로그램에 따라 연산 처리를 실시하여, 플라즈마 에칭 장치(50)를 제어하기 위한 제어 신호를, 입출력 인터페이스 장치를 통해 플라즈마 에칭 장치(50)의 각 구성 요소에 출력한다.
또한, 컨트롤러(55)는, 각종 정보나 화상 등을 표시하는 액정 표시 장치 등에 의해 구성되는 표시 유닛과, 오퍼레이터가 가공 내용 정보 등을 등록할 때에 이용하는 입력 유닛이 접속되어 있다. 입력 유닛은, 표시 유닛에 설치된 터치 패널과, 키보드 등의 외부 입력 장치 중 적어도 하나에 의해 구성된다.
(디바이스층 플라즈마 에칭 단계)
도 9는, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다. 디바이스층 플라즈마 에칭 단계(1003)는, 마스크 형성 단계(1002)를 실시한 후, 마스크(13)를 통해 디바이스 웨이퍼(1)의 디바이스층(3)을 플라즈마화한 디바이스층용 가스(581)(에칭 가스에 상당)로 플라즈마 에칭하는 단계이다.
제1 실시 형태에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)가, 승강 기구(534)에 의해 상부 전극(53)을 상승시키고, 승강 기구에 의해 프레임 협지 플레이트를 상승시킨 상태에서, 개폐 기구(515)에 의해 개폐 도어(514)를 하강시켜 홈 또는 개구(513)를 개방한다.
디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 도시하지 않는 반송 유닛에 의해 마스크 형성 단계(1002)에서 마스크(13)가 형성된 디바이스 웨이퍼(1)가 처리 공간(511) 내에 반입되고, 테이프(8)를 통해 디바이스 웨이퍼(1)의 이면(7)이 유지 유닛(52)의 유지면(524)에 재치된다. 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 고주파 전원으로부터 전력을 전극(526)에 인가하여, 유지면(524)에 테이프(8)를 통해 디바이스 웨이퍼(1)의 이면(7)을 흡착 유지한다.
디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 개폐 기구(515)에 의해 개폐 도어(514)를 상승시켜 홈 또는 개구(513)를 폐쇄하고, 배기 기구(510)를 작동시켜 챔버(51) 내를 감압하여, 처리 공간(511)을 진공 상태(저압 상태)로 하고, 냉매 순환 기구(528)를 작동시켜, 물 등의 냉각 유체를 냉각 유로(527) 내에서 순환하여, 유지 유닛(52)의 이상 승온을 억제한다. 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 승강 기구(534)에 의해 상부 전극(53)을 하강시켜, 상부 전극(53)의 하면과, 하부 전극을 구성하는 유지 유닛(52)에 유지된 디바이스 웨이퍼(1)와의 사이의 거리를 플라즈마 에칭에 적합한 소정의 전극간 거리에 위치시킨다.
디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 제1 에칭 가스 공급원(58)으로부터 디바이스층용 가스(581)를 소정의 유량으로 공급하여 가스 분출부(531)의 복수의 분출구(535)로부터 유지 유닛(52) 상에 유지된 디바이스 웨이퍼(1)를 향하여 분출한다. 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 제1 에칭 가스 공급원(58)으로부터 디바이스층용 가스(581)를 공급한 상태에서, 고주파 전원(57)으로부터 상부 전극(53)에 플라즈마를 만들어 유지하는 고주파 전력을 인가하고, 고주파 전원(56)으로부터 하부 전극인 유지 유닛(52)에 이온을 인입하기 위한 고주파 전력을 인가한다.
디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 유지 유닛(52)과 상부 전극(53)의 사이의 공간의 디바이스층용 가스(581)가 플라즈마화되고, 도 9에 도시하는 바와 같이, 이 플라즈마화된 디바이스층용 가스(581)가 디바이스 웨이퍼(1) 측으로 인입되어, 디바이스 웨이퍼(1)의 마스크(13)의 홈 또는 개구(131)로부터 노출된 스트리트(5)의 표면(4)을 에칭(소위 플라즈마 에칭)한다. 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 스트리트(5)의 디바이스층(3)에 에칭 홈(14)(도 9에 나타냄)을 형성하고, 에칭 홈(14)을 디바이스 웨이퍼(1)의 이면(7)을 향해 진행시킨다. 이와 같이, 제1 실시 형태에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 마스크(13)를 통해 디바이스 웨이퍼(1)의 디바이스층(3)에 플라즈마 에칭을 실시한다.
또한, 제1 실시 형태에서는, 스트리트(5)의 디바이스층(3)이 SiO2로 구성되는 경우, 디바이스층용 가스(581)로서, CF4 등의 불소계 가스를 사용하지만, 본 발명에서는, C4F8을 사용해도 된다. 제1 실시 형태에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 디바이스 웨이퍼(1)의 디바이스층(3)의 두께에 따라서, 디바이스 웨이퍼(1)의 디바이스층(3)을 플라즈마 에칭하는 소정 시간이 미리 설정되어 있다.
디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 소정 시간, 디바이스층용 가스(581)를 공급하면서 유지 유닛(52) 및 상부 전극(53)에 고주파 전력을 인가하여, 도 9에 도시하는 바와 같이, 마스크(13)의 홈 또는 개구(131)로부터 노출된 스트리트(5)의 디바이스층(3)을 완전히 제거하여, 디바이스 웨이퍼(1)의 디바이스층(3)을 홈 또는 개구(131), 즉 에칭 홈(14)을 따라 분단한다. 즉, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)는, 디바이스 웨이퍼(1)의 각 스트리트(5)의 디바이스층(3)을 전체 길이에 걸쳐 제거한다.
(기재 플라즈마 에칭 단계)
도 10은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 기재 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다. 기재 플라즈마 에칭 단계(1004)는, 디바이스층 플라즈마 에칭 단계(1003)를 실시한 후, 마스크(13)를 통해 디바이스 웨이퍼(1)의 기재(2)를 플라즈마화한 기재용 가스(582)(에칭 가스에 상당)로 플라즈마 에칭하는 단계이다.
기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 제1 에칭 가스 공급원(58)으로부터 기재용 가스(582)를 소정의 유량으로 공급하여 가스 분출부(531)의 복수의 분출구(535)로부터 유지 유닛(52) 상에 유지된 디바이스 웨이퍼(1)를 향해 분출한다. 기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 제1 에칭 가스 공급원(58)으로부터 기재용 가스(582)를 공급한 상태에서, 고주파 전원(57)으로부터 상부 전극(53)에 플라즈마를 만들어 유지하는 고주파 전력을 인가하고, 고주파 전원(56)으로부터 하부 전극인 유지 유닛(52)에 이온을 인입하기 위한 고주파 전력을 인가한다.
기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 유지 유닛(52)과 상부 전극(53)의 사이의 공간의 기재용 가스(582)가 플라즈마화되고, 도 10 에 도시하는 바와 같이, 이 플라즈마화된 기재용 가스(582)가 디바이스 웨이퍼(1) 측으로 인입되어, 디바이스 웨이퍼(1)의 마스크(13)의 홈 또는 개구(131)로부터 노출된 에칭 홈(14)의 바닥, 즉 기재(2)를 에칭(소위 플라즈마 에칭)한다. 기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 에칭 홈(14)을 디바이스 웨이퍼(1)의 이면(7)을 향해 진행시킨다. 이와 같이, 제1 실시 형태에 있어서, 기재 플라즈마 에칭 단계(1004)에서는, 마스크(13)를 통해 디바이스 웨이퍼(1)의 기재(2)에 플라즈마 에칭을 실시한다.
또한, 제1 실시 형태에서는, 기재(2)가 실리콘으로 구성되는 경우, 기재용 가스(582)로서, SF6, C4F8 또는 CF4 등의 불소계 가스를 사용하지만, 기재용 가스(582)는, 이들에 한정되지 않는다. 또한, 제1 실시 형태에 있어서, 기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, SF6을 공급하는 것에 의한 플라즈마 에칭과 C4F8을 공급하는 것에 의한 에칭 홈(14)의 내측면 등에 대한 보호막 퇴적(데포지션)을 교대로 반복하는 보쉬법에 의해 디바이스 웨이퍼(1)의 기재(2)를 플라즈마 에칭하지만, 본 발명에서는, 단일한 에칭 가스를 공급하는 것에 의해 플라즈마 에칭하여도 좋다.
기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 디바이스 웨이퍼(1)의 기재(2)의 두께에 따라서, 디바이스 웨이퍼(1)의 기재(2)를 플라즈마 에칭하는 소정 시간이 미리 설정되어 있다. 기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)는, 소정 시간, 기재용 가스(582)를 공급하면서 유지 유닛(52) 및 상부 전극(53)에 고주파 전력을 인가하여, 도 10에 도시하는 바와 같이, 마스크(13)의 홈 또는 개구(131)로부터 노출된 스트리트(5)의 기재(2)를 완전히 제거하고, 디바이스 웨이퍼(1)를 홈 또는 개구(131) 즉 에칭 홈(14)을 따라 분단하여, 개개의 디바이스 칩(10)으로 분할한다. 즉, 기재 플라즈마 에칭 단계(1004)에서는, 디바이스 웨이퍼(1)에 각 스트리트(5)의 전체 길이에 걸쳐 에칭 홈(14)을 관통시킨다.
(마스크 제거 단계)
도 11은, 도 2에 도시된 디바이스 웨이퍼의 가공 방법의 마스크 제거 단계 후의 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다. 마스크 제거 단계(1005)는, 기재 플라즈마 에칭 단계(1004)를 실시한 후, 디바이스 웨이퍼(1)의 표면(4) 상으로부터 마스크(13)를 제거하는 단계이다.
제1 실시 형태에 있어서, 마스크 제거 단계(1005)에서는, 도시하지 않은 세정 장치가 스피너 테이블의 유지면에 디바이스 웨이퍼(1)의 이면(7) 측이 테이프(8)를 통해 재치되고, 유지면에 디바이스 웨이퍼(1)의 이면(7) 측을 테이프(8)를 통해 흡인 유지하고, 환형 프레임(9)을 스피너 테이블의 주위에 설치된 클램프로 협지한다. 제1 실시 형태에 있어서, 마스크 제거 단계(1005)에서는, 세정 장치가, 스피너 테이블을 축심 둘레로 회전시키면서, 디바이스 웨이퍼(1)의 상방의 세정 노즐로부터 디바이스 웨이퍼(1)의 표면(4)의 중앙에 예를 들어, 순수인 세정액을 공급한다. 그렇게 하면, 디바이스 웨이퍼(1)의 표면(4)에 공급된 세정액은, 스피너 테이블의 회전에 의해 생기는 원심력에 의해 디바이스 웨이퍼(1)의 외측 가장자리 측을 향하여 흘러, 도 11에 도시하는 바와 같이, 디바이스 웨이퍼(1)의 표면(4) 상으로부터 마스크(13)를 씻어낸다.
이렇게 하여, 제1 실시 형태에 있어서, 마스크 제거 단계(1005)에서는, 축심 둘레로 회전하는 스피너 테이블에 유지된 디바이스 웨이퍼(1)에 세정액을 공급하여 세정하는, 소위 스피너 세정한다. 제1 실시 형태에 있어서, 마스크 제거 단계(1005)에서는, 디바이스 웨이퍼(1)를 건조시켜, 디바이스 웨이퍼의 가공 방법을 종료한다.
이상 설명한 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 마스크 형성 단계(1002)에 있어서, 레이저 가공 장치(30)가 스트리트(5) 상의 보호막(12)을 제거함과 함께 스트리트(5)의 디바이스층(3)을 제거하는 것이 규제된 가공 조건으로 레이저 빔(36)을 조사하여, 디바이스 웨이퍼(1) 상에 마스크(13)를 형성하기 때문에, 마스크 형성 단계(1002) 후에 디바이스층(3)으로부터 볼록한 데브리가 디바이스 웨이퍼(1)의 표면(4) 상에 형성되는 것을 억제할 수 있다. 또한, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 디바이스층 플라즈마 에칭 단계(1003)에 있어서 스트리트(5) 상의 디바이스층(3)을 제거한다.
그 결과, 제1 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 개개로 분할된 디바이스 칩(10)에 있어서, 디바이스층(3)의 상면에 데브리가 돌출되는 것을 억제할 수 있다고 하는 효과를 발휘한다.
다음으로, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법을 도면에 기초하여 설명한다. 도 12는, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법의 흐름을 도시하는 플로우챠트이다. 도 13은, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 디바이스층 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다. 도 14는, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 레이저 가공 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다. 도 15는, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 레이저 가공 단계 후의 디바이스 웨이퍼의 일부를 모식적으로 도시하는 단면도이다. 도 16은, 도 12에 도시된 디바이스 웨이퍼의 가공 방법의 기재 플라즈마 에칭 단계를 모식적으로 도시하는 디바이스 웨이퍼의 일부의 단면도이다. 또한, 도 12, 도 13, 도 14, 도 15 및 도 16은, 제1 실시 형태와 동일 부분에 동일 부호를 붙이고 설명을 생략한다.
제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 디바이스층 플라즈마 에칭 단계(1003)와 기재 플라즈마 에칭 단계(1004)가 상이하고, 도 12에 도시하는 바와 같이, 추가로 레이저 가공 단계(1010)를 구비하는 것 이외에, 제1 실시 형태와 동일하다. 제2 실시 형태에 있어서, 보호막 형성 단계(1001)와 마스크 형성 단계(1002)는, 제1 실시 형태와 동일하게 실시된다.
제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)가, 디바이스 웨이퍼(1)의 디바이스층(3)의 두께 방향 전체를 플라즈마화한 디바이스층용 가스(581)에 의해 제거하는 소정 시간보다 짧은 제2 소정 시간, 디바이스층용 가스(581)를 공급하면서 유지 유닛(52) 및 상부 전극(53)에 고주파 전력을 인가하여, 마스크(13)를 통해 디바이스 웨이퍼(1)를 플라즈마 에칭하여, 디바이스 웨이퍼(1)의 스트리트(5)의 디바이스층(3)에 에칭 홈(14)을 형성한다.
이렇게 하여, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)가, 도 13에 도시하는 바와 같이, 기재(2)의 상면에 이르지 않는 즉 바닥에 디바이스층(3)을 잔존시킨 에칭 홈(14)을 스트리트(5)의 디바이스층(3)에 형성한다. 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법에 있어서, 디바이스층 플라즈마 에칭 단계(1003)에서는, 플라즈마 에칭 장치(50)가, 디바이스 웨이퍼(1)의 스트리트(5)의 디바이스층(3)에 형성한 에칭 홈(14)의 하방에 디바이스층(3)의 나머지부(141)를 형성한다.
레이저 가공 단계(1010)는, 디바이스층 플라즈마 에칭 단계(1003)를 실시한 후, 기재 플라즈마 에칭 단계(1004)를 실시하기 전에, 레이저 빔(62)(도 14에 나타냄)을 디바이스층(3)의 나머지부(141)에 조사하여 나머지부(141)를 분단하고, 기재(2)에 이르는 레이저 가공 홈(15)(도 15에 나타냄)을 형성하는 단계이다. 제2 실시 형태에 있어서, 레이저 가공 단계(1010)에서는, 도 14에 도시하는 레이저 가공 장치(60)가, 디바이스 웨이퍼(1)의 이면(7)을 테이프(8)를 통해 척 테이블의 유지면에 흡인 유지하고, 환형 프레임(9)을 척 테이블의 주위에 설치된 클램프로 협지한다.
제2 실시 형태에 있어서, 레이저 가공 단계(1010)에서는, 레이저 가공 장치(60)가, 촬상 카메라로 디바이스 웨이퍼(1)의 표면(4)을 촬상하여, 디바이스 웨이퍼(1)의 스트리트(5)에 형성된 에칭 홈(14)과 레이저 빔 조사 유닛(61)의 집광 렌즈와의 위치 맞춤을 행하는 얼라인먼트를 수행한다. 제2 실시 형태에 있어서, 레이저 가공 단계(1010)에서는, 레이저 가공 장치(60)가, 도 14에 도시하는 바와 같이, 척 테이블과 레이저 빔 조사 유닛(61)을 스트리트(5)에 형성된 에칭 홈(14)을 따라 상대적으로 이동시키면서, 집광점을 에칭 홈(14)의 바닥의 나머지부(141)의 표면에 설정하여, 디바이스층(3)에 대해서 흡수성을 갖는 파장의 레이저 빔(62)을 각 스트리트(5)에 형성된 에칭 홈(14)의 바닥을 향해 조사하여, 스트리트(5)의 에칭 홈(14)의 바닥의 나머지부(141)를 제거하고, 나머지부(141)의 바닥에 디바이스층(3)을 분단하여 기재(2)에 이르는 레이저 가공 홈(15)을 형성하여, 디바이스층(3)을 스트리트(5)를 따라 분단한다. 또한, 레이저 가공 홈(15)의 홈폭(152)은, 에칭 홈(14)의 홈폭(142)보다 좁다.
레이저 가공 단계(1010)에서는, 스트리트(5)의 에칭 홈(14)의 바닥의 나머지부(141)를 분단하면, 도 15에 도시하는 바와 같이, 레이저 가공 홈(15)의 폭 방향의 양 가장자리에, 레이저 가공 홈(15)의 바닥으로부터 돌출된 디바이스층(3)에 의해 구성되는 데브리(151)가 부착된다. 제2 실시 형태에 있어서, 레이저 가공 단계(1010)에서는, 레이저 가공 장치(60)가, 스트리트(5)에 형성된 에칭 홈(14)의 바닥에, 에칭 홈(14)의 홈폭(142)보다 홈폭(152)이 좁은 기재(2)에 이르는 레이저 가공 홈(15)을 형성하고, 데브리(151)의 에칭 홈(14)의 바닥으로부터의 높이(153)가 에칭 홈(14)의 표면(4)으로부터의 깊이(143)보다 낮아지는 가공 조건으로, 레이저 빔(62)을 디바이스 웨이퍼(1)에 조사하여, 디바이스 웨이퍼(1)의 스트리트(5)의 디바이스층(3)을 분단한다. 이와 같이, 제2 실시 형태에 있어서, 레이저 가공 홈(15)의 홈폭(152)은, 에칭 홈(14)의 홈폭(142)보다 좁게 형성됨과 함께, 에칭 홈(14)의 깊이(143)는, 레이저 가공 단계(1010)에서 형성되는 데브리(151)가 디바이스층(3)의 상면으로부터 돌출되지 않는(즉, 돌출되는 것이 규제된) 깊이로 설정된다.
제2 실시 형태에 있어서, 기재 플라즈마 에칭 단계(1004)에서는, 플라즈마 에칭 장치(50)가, 도 16에 도시하는 바와 같이, 플라즈마화된 기재용 가스(582)에 의해, 레이저 가공 홈(15)의 바닥에 노출된 기재(2)를 에칭(소위 플라즈마 에칭)하여, 레이저 가공 홈(15)의 바닥에 제2 에칭 홈(16)을 형성하고, 제2 에칭 홈(16)을 디바이스 웨이퍼(1)의 이면(7)을 향해 진행시킨다. 또한, 제2 실시 형태에 있어서, 기재 플라즈마 에칭 단계(1004)에서는, 제1 실시 형태와 마찬가지로, 보쉬법에 의해 디바이스 웨이퍼(1)의 기재(2)를 플라즈마 에칭하여, 레이저 가공 홈(15)으로부터 노출된 스트리트(5)의 기재(2)를 완전히 제거하여, 디바이스 웨이퍼(1)를 레이저 가공 홈(15) 즉 제2 에칭 홈(16)을 따라 분단하여, 개개의 디바이스 칩(10)으로 분할한다.
제2 실시 형태에 있어서, 디바이스 웨이퍼의 가공 방법은, 기재 플라즈마 에칭 단계(1004) 실시 후, 제1 실시 형태와 동일하게, 마스크 제거 단계(1005)를 실시한다.
제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 마스크 형성 단계(1002)에 있어서, 레이저 가공 장치(30)가 레이저 빔(36)을 조사하여, 디바이스 웨이퍼(1) 상에 마스크(13)를 형성하고, 디바이스층 플라즈마 에칭 단계(1003)에 있어서 스트리트(5) 상의 디바이스층(3)을 플라즈마 에칭하기 때문에, 제1 실시 형태와 마찬가지로, 개개로 분할된 디바이스 칩(10)에 있어서, 디바이스층(3)의 상면에 데브리가 돌출되는 것을 억제할 수 있다는 효과를 나타낸다.
또한, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 디바이스층(3)의 플라즈마 에칭에는 시간을 필요로 하지만, 디바이스층 플라즈마 에칭 단계(1003)에서는 디바이스층(3)의 도중까지 플라즈마 에칭하고, 레이저 가공 단계(1010)에 있어서 나머지부(141)를 레이저 빔(62)을 조사하여 분단하기 때문에, 디바이스층(3)의 모든 두께를 플라즈마 에칭하는 경우보다 가공 시간을 단축할 수 있다.
또한, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 나머지부(141)에 형성되는 레이저 가공 홈(15)의 홈폭(152)이 에칭 홈(14)의 홈폭(142)보다 좁고, 레이저 가공 단계(1010)에서 형성되는 데브리(151)가 에칭 홈(14)의 바닥의 디바이스층(3)의 나머지부(141) 상에 형성된다. 또한, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 에칭 홈(14)의 깊이(143)를, 데브리(151)의 높이(153)보다 깊게 설정하고 있다. 그 결과, 제2 실시 형태에 관련되는 디바이스 웨이퍼의 가공 방법은, 레이저 가공 단계(1010)에서 형성되는 데브리(151)가 디바이스층(3)의 상면으로부터 돌출하는 것을 억제할 수 있다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다. 본 발명에서는, 보호막(12)은, 예를 들어, 레지스트막과 같은 비수용성막이어도 되고, 그 경우, 마스크 제거 단계(1005)에 있어서 예를 들어, 산소계 가스에 의한 애싱으로 제거된다.
1 디바이스 웨이퍼
2 기재
3 디바이스층
4 표면(상면)
5 스트리트
6 디바이스
12 보호막
13 마스크
14 에칭 홈
15 레이저 가공 홈
36 레이저 빔
62 레이저 빔
131 개구
141 나머지부
142 홈폭
143 깊이
151 데브리
152 홈폭
581 디바이스층용 가스
582 기재용 가스
1001 보호막 형성 단계
1002 마스크 형성 단계
1003 디바이스층 플라즈마 에칭 단계
1004 기재 플라즈마 에칭 단계
1010 레이저 가공 단계

Claims (2)

  1. 기재(基材) 상에 디바이스를 구성하는 디바이스층이 적층됨과 함께 표면의 교차하는 복수의 스트리트로 구획된 각 영역에 각각 디바이스가 형성된 디바이스 웨이퍼의 가공 방법으로서,
    상기 디바이스 웨이퍼의 상기 표면을 피복하는 보호막을 형성하는 보호막 형성 단계와,
    상기 보호막 형성 단계를 실시한 후, 레이저 빔을 상기 스트리트를 따라 조사하여 상기 보호막에 상기 스트리트를 따른 홈을 갖는 마스크를 형성하는 마스크 형성 단계와,
    상기 마스크 형성 단계를 실시한 후, 상기 마스크를 통해 디바이스 웨이퍼의 상기 디바이스층을 디바이스층용 가스로 플라즈마 에칭하는 디바이스층 플라즈마 에칭 단계와,
    상기 디바이스층 플라즈마 에칭 단계를 실시한 후, 상기 마스크를 통해 상기 기재를 기재용 가스로 플라즈마 에칭하는 기재 플라즈마 에칭 단계를 구비한, 디바이스 웨이퍼의 가공 방법.
  2. 제1항에 있어서,
    상기 디바이스층 플라즈마 에칭 단계에서는, 상기 기재의 상면에 이르지 않는 에칭 홈을 상기 디바이스층에 형성함과 함께 상기 에칭 홈의 하방에 상기 디바이스층의 나머지부를 형성하고,
    상기 디바이스층 플라즈마 에칭 단계를 실시한 후, 상기 기재 플라즈마 에칭 단계를 실시하기 전에, 레이저 빔을 상기 디바이스층의 상기 나머지부에 조사하여 상기 나머지부를 분단하여 상기 기재에 이르는 레이저 가공 홈을 형성하는 레이저 가공 단계를 더 포함하고,
    상기 레이저 가공 홈의 홈폭은 상기 에칭 홈의 홈폭보다 좁게 형성됨과 함께, 상기 에칭 홈의 깊이는, 상기 레이저 가공 단계에서 형성되는 데브리가 상기 디바이스층의 상면으로부터 돌출되지 않는 깊이로 설정되는, 디바이스 웨이퍼의 가공 방법.
KR1020230123596A 2022-09-27 2023-09-18 디바이스 웨이퍼의 가공 방법 KR20240043690A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022153913A JP2024048066A (ja) 2022-09-27 2022-09-27 デバイスウェーハの加工方法
JPJP-P-2022-153913 2022-09-27

Publications (1)

Publication Number Publication Date
KR20240043690A true KR20240043690A (ko) 2024-04-03

Family

ID=90140096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230123596A KR20240043690A (ko) 2022-09-27 2023-09-18 디바이스 웨이퍼의 가공 방법

Country Status (4)

Country Link
US (1) US20240105458A1 (ko)
JP (1) JP2024048066A (ko)
KR (1) KR20240043690A (ko)
DE (1) DE102023209146A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098318A (ja) 2016-12-12 2018-06-21 株式会社ディスコ ウェーハの加工方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098318A (ja) 2016-12-12 2018-06-21 株式会社ディスコ ウェーハの加工方法

Also Published As

Publication number Publication date
US20240105458A1 (en) 2024-03-28
JP2024048066A (ja) 2024-04-08
DE102023209146A1 (de) 2024-03-28

Similar Documents

Publication Publication Date Title
US9379015B2 (en) Wafer processing method
TWI821164B (zh) 晶圓的加工方法
KR20040086725A (ko) 반도체 웨이퍼의 분할 방법
JP7128054B2 (ja) ウェーハの加工方法
US20230005792A1 (en) Method of manufacturing chips
CN110364482B (zh) 晶片的加工方法
CN110364481B (zh) 晶片的加工方法
JP7154697B2 (ja) 被加工物の加工方法
KR20240043690A (ko) 디바이스 웨이퍼의 가공 방법
JP2019102481A (ja) 被加工物の加工方法
JP7401183B2 (ja) ウェーハの加工方法
JP2024038907A (ja) ウェーハの加工方法
JP7292803B2 (ja) ウェーハの加工方法
JP2024038909A (ja) ウェーハの加工方法及び保護膜剤
JP2023029071A (ja) ウェーハの加工方法
TWI744515B (zh) 被加工物的加工方法
JP7128064B2 (ja) 被加工物の加工方法
JP2024013951A (ja) 被加工物の加工方法
TW202345220A (zh) 晶片之製造方法
JP2023146066A (ja) 加工方法
JP2023121609A (ja) デバイスチップの製造方法
JP2023092654A (ja) 被加工物の加工方法
JP2020061500A (ja) ウェーハの加工方法
JP2020088159A (ja) ウエーハの加工方法
JP2019149450A (ja) ウェーハの加工方法