KR20240004210A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

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야오 황
리리 두
웨이윈 황
위안제 쉬
빈옌 왕
위댜오 청
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

본 개시는 디스플레이 패널(DS) 및 디스플레이 장치를 제공한다. 해당 디스플레이 패널(DS)은, 베이스 기판(BS) 상에 위치하고, 픽셀 회로(100a) 및 발광 소자(100b)를 포함하는 픽셀 유닛(100) - 픽셀 회로(100a)는, 구동 트랜지스터(T1) 및 구동 트랜지스터(T1)에 연결된 데이터 기록 트랜지스터(T2)를 포함함 -; 및 데이터 기록 트랜지스터(T2)에 연결된 데이터 라인(DT); 을 포함하며, 데이터 라인(DT)은, 복수 개의 제1 타입의 데이터 라인(DTm) 및 복수 개의 제2 타입의 데이터 라인(DTn)을 포함하며, 복수 개의 제1 타입의 데이터 라인(DTm)은 제1 방향(X)으로 배열되며, 제1 타입의 데이터 라인(DTm)은 제2 방향(Y)으로 연장되며, 제2 타입의 데이터 라인(DTn)은, 제1 부분(DT01), 제2 부분(DT02) 및 제3 부분(DT03)을 포함하며, 제1 부분(DT01) 및 제2 부분(DT02)은 제3 부분(DT03)을 통해 서로 연결되며, 제1 부분(DT01) 및 제2 부분(DT02)은 모두 제2 방향(Y)으로 연장되고, 제3 부분(DT03)은 제1 방향(X)으로 연장되며, 제3 부분(DT03) 및 제2 부분(DT02)은 상이한 층에 위치하며, 제3 부분(DT03) 및 제1 부분(DT01)은 상이한 층에 위치하며, 제1 부분(DT01)은 제3 부분(DT03)에 비해 베이스 기판(BS)으로부터 더 가까이 하며, 제2 부분(DT02)은 제3 부분(DT03)에 비해 베이스 기판(BS)으로부터 더 가까이 한다.

Description

디스플레이 패널 및 디스플레이 장치
본 개시의 적어도 하나의 실시예는 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
디스플레이 기술의 지속적인 발전으로, 능동형 유기발광 다이오드(Active-Matrix Organic Light-Emitting Diode，AMOLED) 디스플레이 기술은 자발광, 광시야각, 고콘트라스트, 저 전력 소모, 고 반응 속도 등의 장점으로 인해 휴대폰, 태블릿 PC, 디지털 카메라 등의 디스플레이 장치에 더욱더 많이 응용되고 있다.
언더스크린 카메라 기술은 디스플레이 장치의 스크린 비율을 높이기 위해 제안된 새로운 기술이다.
본 개시의 적어도 하나의 실시예는 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
본 개시의 적어도 하나의 실시예는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은, 베이스 기판; 상기 베이스 기판 상에 위치하고, 픽셀 회로 및 발광 소자를 포함하는 픽셀 유닛 - 상기 픽셀 회로는, 상기 발광 소자를 구동하도록 구성되고, 상기 픽셀 회로는, 구동 트랜지스터 및 데이터 기록 트랜지스터를 포함하며, 상기 구동 트랜지스터는 상기 데이터 기록 트랜지스터에 연결됨 -; 및 상기 데이터 기록 트랜지스터에 연결된 데이터 라인; 을 포함하며, 상기 데이터 라인은, 복수 개의 제1 타입의 데이터 라인 및 복수 개의 제2 타입의 데이터 라인을 포함하며, 상기 복수 개의 제1 타입의 데이터 라인은 제1 방향으로 배열되며, 상기 제1 타입의 데이터 라인은 제2 방향으로 연장되며, 상기 제1 방향과 상기 제2 방향은 서로 교차하며, 상기 제2 타입의 데이터 라인은, 제1 부분, 제2 부분 및 제3 부분을 포함하며, 상기 제1 부분 및 상기 제2 부분은 상기 제3 부분을 통해 서로 연결되며, 상기 제1 부분 및 상기 제2 부분은 모두 상기 제2 방향으로 연장되고, 상기 제3 부분은 상기 제1 방향으로 연장되며, 상기 제3 부분 및 상기 제2 부분은 상이한 층에 위치하며, 상기 제3 부분 및 상기 제1 부분은 상이한 층에 위치하며, 상기 제1 부분은 상기 제3 부분에 비해 상기 베이스 기판으로부터 더 가까이 하며, 상기 제2 부분은 상기 제3 부분에 비해 상기 베이스 기판으로부터 더 가까이 한다.
예컨대, 본 개시의 일부 실시예에서, 상기 제1 방향 상에서의 상기 제3 부분의 사이즈는 상기 제1 방향 상에서의 상기 제1 부분 및 상기 제2 부분의 거리보다 크다.
예컨대, 본 개시의 일부 실시예에서, 디스플레이 패널은 복수 개의 더미 라인을 더 포함하며, 상기 복수 개의 더미 라인, 및 상기 제2 타입의 데이터 라인의 상기 제3 부분은 동일한 층에 위치한다.
예컨대, 본 개시의 일부 실시예에서, 상기 제3 부분은 복수 개로 설치되고, 상기 복수 개의 더미 라인 및 상기 복수 개의 제3 부분은 상기 디스플레이 패널에 균일하게 설치된다.
예컨대, 본 개시의 일부 실시예에서, 상기 더미 라인의 연장 방향과 상기 제3 부분의 연장 방향은 동일하다.
예컨대, 본 개시의 일부 실시예에서, 상기 더미 라인은 정전압 라인에 연결된다.
예컨대, 본 개시의 일부 실시예에서, 상기 정전압 라인은, 제1 전원 라인, 제2 전원 라인, 및 초기화 신호 라인 중 적어도 하나를 포함한다.
예컨대, 본 개시의 일부 실시예에서, 디스플레이 패널은 복수 개의 더미 데이터 라인을 더 포함하며, 상기 복수 개의 더미 데이터 라인, 상기 제2 타입의 데이터 라인의 상기 제1 부분, 및 상기 제2 타입의 데이터 라인의 상기 제2 부분은 모두 동일한 층에 위치한다.
예컨대, 본 개시의 일부 실시예에서, 디스플레이 패널은, 제1 초기화 신호 라인 및 제2 초기화 신호 라인을 더 포함하며, 상기 픽셀 회로는, 제1 리셋 트랜지스터 및 제2 리셋 트랜지스터를 더 포함하며, 상기 제1 리셋 트랜지스터는 상기 구동 트랜지스터의 게이트에 연결되고, 상기 구동 트랜지스터의 게이트에 대해 리셋을 진행하도록 구성되며, 상기 제2 리셋 트랜지스터는 상기 발광 소자의 제1 전극에 연결되고, 상기 발광 소자의 제1 전극에 대해 리셋을 진행하도록 구성되며, 상기 제1 초기화 신호 라인은 상기 제1 리셋 트랜지스터를 통해 상기 구동 트랜지스터의 게이트에 연결되며, 상기 제2 초기화 신호 라인은 상기 제2 리셋 트랜지스터를 통해 상기 발광 소자의 제1 전극에 연결되며, 상기 제1 초기화 신호 라인과 상기 제2 초기화 신호 라인은 연결되지 않고, 신호를 각각 인가하도록 구성된다.
예컨대, 본 개시의 일부 실시예에서, 상기 제3 부분은 상기 제2 방향에서 인접된 2개의 픽셀 유닛의 픽셀 회로 사이에 위치한다.
예컨대, 본 개시의 일부 실시예에서, 상기 제3 부분은 복수 개로 설치되고, 상기 복수 개의 제3 부분은 상기 디스플레이 패널에 분산되어 설치된다.
예컨대, 본 개시의 일부 실시예에서, 상기 제2 방향 상에서의 2개의 인접한 제3 부분의 거리는 상기 제2 방향 상에서의 2개의 픽셀 유닛의 사이즈의 합보다 크거나 또는 같다.
예컨대, 본 개시의 일부 실시예에서, 상기 복수 개의 제3 부분은 상기 디스플레이 패널의 상기 제2 방향 상에서의 절반 이상의 사이즈 내에서 균일하게 설치된다.
예컨대, 본 개시의 일부 실시예에서, 상기 베이스 기판은 제1 디스플레이 영역 및 제2 디스플레이 영역을 가지며, 상기 제1 디스플레이 영역은 상기 제2 디스플레이 영역의 적어도 일측에 위치하며, 상기 픽셀 유닛은, 제1 픽셀 유닛 및 제2 픽셀 유닛을 포함하며, 상기 제1 픽셀 유닛의 픽셀 회로 및 발광 소자는 모두 상기 제1 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 픽셀 회로는 상기 제1 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 발광 소자는 상기 제2 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 픽셀 회로는 전도성 라인을 통해 상기 제2 픽셀 유닛의 상기 발광 소자에 연결되며, 상기 제3 부분이 상기 베이스 기판 상에서의 정투영과 상기 전도성 라인이 상기 베이스 기판 상에서의 정투영은 중첩하지 않는다.
예컨대, 본 개시의 일부 실시예에서, 상기 전도성 라인이 상기 베이스 기판 상에서의 정투영은 상기 제1 픽셀 유닛의 상기 픽셀 회로가 상기 베이스 기판 상에서의 정투영과 부분적으로 중첩한다.
본 개시의 적어도 하나의 실시예는 상술한 어느 하나의 디스플레이 패널을 포함하는 디스플레이 장치를 더 제공한다.
예컨대, 본 개시의 일부 실시예에서, 디스플레이 장치는 디스플레이 패널의 일측에 위치하는 감광 센서를 더 포함한다.
본 개시의 실시예에 따른 기술방안을 더 명확하게 설명하기 위하여, 아래에서는 본 개시의 실시예의 도면들을 간단하게 소개하기로 한다. 하기 설명에서의 도면들은 단지 본 개시의 일부 실시예들인 것으로, 본 개시에 대한 한정이 아님을 알 수 있다.
도 1은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 구조 예시도이다.
도 2는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 픽셀 유닛의 예시도이다.
도 3은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 4는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 제1 디스플레이 영역 및 제2 디스플레이 영역의 예시도이다.
도 5A내지 도 5E는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 부분 평면도이다.
도 6A는 디스플레이 패널 중의 데이터 라인의 예시도이다.
도 6B는 디스플레이 패널의 디스플레이 불량 예시도이다.
도 6C는 디스플레이 패널 중의 세그먼트 분할로 형성된 데이터 라인의 단면 예시도이다.
도 7A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 7B는 디스플레이 패널 중의 세그먼트 분할로 형성된 데이터 라인의 단면 예시도이다.
도 7C는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 8A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 8B는 도 8A에 도시된 디스플레이 패널 중의 더미 라인 및 제2 타입의 데이터 라인의 제3 부분의 평면 예시도이다.
도 9A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 9B는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 9C는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 9D는 도 9C에 도시된 디스플레이 패널 중의 더미 라인 및 제2 타입의 데이터 라인(DTn)의 제3 부분의 평면 예시도이다.
도 10A는 본 개시의 하나의 실시예에서 제공하는 픽셀 회로의 예시도이다.
도 10B는 본 개시의 하나의 실시예에서 제공하는 픽셀 회로의 레이아웃도이다.
도 10C는 도 10B의 라인 A-B를 따른 단면도이다.
도 10D는 본 개시의 하나의 실시예에서 제공하는 픽셀 회로의 레이아웃도이다.
도 10E는 도 10D의 라인 C-D를 따른 단면도이다.
도 11은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 12A 내지 도 12C는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 13은 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 14A 내지 도 14H는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 15A 내지 도 15B는 본 개시의 하나의 실시예에서 제공하는 디스플레이 장치의 예시도이다.
도 16은 도 10A에 도시된 픽셀 회로의 동작 시퀀스 다이아그램이다.
이하, 본 개시의 실시예에서의 도면을 결부시켜, 본 개시의 실시예에 따른 기술방안을 명확하고 완전하게 설명하기로 한다. 설명되는 실시예들은 본 개시의 일부 실시예일 뿐, 전부의 실시예가 아님은 자명한 것이다. 본 개시의 실시예들을 토대로, 해당 기술분야에서 통상의 지식을 가진 자들이 창조적 노동을 하지 않는다는 전제하에 얻어지는 모든 기타 실시예들은 모두 본 개시의 보호 범위에 속한다.
더 이상 정의 없이, 본 개시에서 사용되는 기술 용어 또는 과학 용어들은 해당 기술분야에서 통상의 지식을 가진 자들이 이해할 수 있는 범용 의미여야 한다. 본 개시에서 사용되는 "제1", "제2" 및 유사한 용어는 특정 순서, 수량 또는 중요성을 나타내는 것이 아니고, 단지 상이한 구성 부분을 구별하기 위한 것이다. 동일하게, "포함" 또는 "내포" 등의 용어는 해당 용어가 나타나기 전의 소자 또는 물품이, 기타 소자 또는 물품에만 한정될 것이 아니라, 해당 용어가 나타난 후로 열거된 소자 또는 물품을 포괄하도록 할 것을 의도한다. "연결" 또는 "서로 연결" 등의 용어들은 물리적인 또는 기계적인 연결에만 한정될 것이 아니라, 직접적이든 간접적이든 관계없이, 전기적인 연결을 포함할 수 있다. "상", "하", "좌", "우" 등은 단지 상대적인 위치 관계를 나타내기 위한 것이며, 설명 대상의 절대적 위치가 개변되면, 해당 상대적 위치 관계도 상응하게 개변될 수 있다.
디스플레이 기술의 발전으로, 기존의 뱅 스크린(Bang screen) 또는 물방울 스크린의 설계는 점차 디스플레이 패널의 고 스크린 비율에 대한 사용자의 수요를 만족시킬 수 없어, 투광 디스플레이 영역을 가진 일련의 디스플레이 패널이 등장한다. 이러한 유형의 디스플레이 패널에서는, 감광 센서(예컨대, 카메라) 등의 하드웨어를 투광 디스플레이 영역에 설치할 수 있고, 타공할 필요가 없기 때문에, 디스플레이 패널의 실용성을 보장하는 전제 하에, 리얼 전면 스크린을 가능하게 한다.
관련기술에서, 언더스크린 카메라를 가진 디스플레이 패널은 일반적으로, 정상적인 디스플레이를 위한 제1 디스플레이 영역 및 카메라를 설치하기 위한 제2 디스플레이 영역을 포함한다. 해당 제2 디스플레이 영역은 일반적으로, 복수 개의 발광 소자 및 복수 개의 픽셀 회로를 포함하며, 각 픽셀 회로는 하나의 발광 소자에 연결되고, 발광 소자가 발광하도록 구동하기 위한 것이며, 서로 연결된 픽셀 회로 및 발광 소자는 디스플레이 패널에 수직되는 방향 상에서 중첩한다.
관련기술에서 제2 디스플레이 영역 내에는 픽셀 회로가 더 설치되어 있기 때문에, 제2 디스플레이 영역의 광투과율이 비교적 차하며, 상응하게, 디스플레이 패널의 디스플레이 효과가 비교적 차하다.
도 1은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 구조 예시도이다. 도 1에 도시된 바와 같이, 해당 디스플레이 패널은 베이스 기판(BS)을 포함할 수 있다. 디스플레이 패널은, 제1 디스플레이 영역(R1) 및 제2 디스플레이 영역(R2)을 포함하며, 해당 제1 디스플레이 영역(R1)은 제2 디스플레이 영역(R2)의 적어도 일측에 위치할 수 있다. 예컨대, 일부 실시예에서, 제1 디스플레이 영역(R1)은 제2 디스플레이 영역(R2)을 둘러싸고 있다. 즉 제2 디스플레이 영역(R2)은 제1 디스플레이 영역(R1)에 의해 둘러싸일 수 있다. 제2 디스플레이 영역(R2)은 기타 위치에 설치될 수도 있으며, 제2 디스플레이 영역(R2)의 설치 위치는 수요에 따라 확정할 수 있다. 예컨대, 제2 디스플레이 영역(R2)은 베이스 기판(BS)의 최상부 정중앙 위치에 소재할 수 있고, 베이스 기판(BS)의 좌상각 또는 우상각 위치에 소재할 수도 있다. 예컨대, 감광 센서(예컨대, 카메라) 등의 하드웨어는 디스플레이 패널의 제2 디스플레이 영역(R2)에 설치된다. 예컨대, 제2 디스플레이 영역(R2)은 투광 디스플레이 영역이고, 제1 디스플레이 영역(R1)은 디스플레이 영역이다. 예컨대, 제1 디스플레이 영역(R1)은 광이 투과되지 않고 단지 디스플레이에만 사용된다.
도 2는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 픽셀 유닛의 예시도이다. 디스플레이 패널은 베이스 기판 상에 위치하는 픽셀 유닛(100)을 포함한다. 도 2에 도시된 바와 같이, 픽셀 유닛(100)은, 픽셀 회로(100a) 및 발광 소자(100b)를 포함하며, 픽셀 회로(100a)는 발광 소자(100b)를 구동하도록 구성된다. 예컨대, 픽셀 회로(100a)는, 구동 전류를 제공하여 발광 소자(100b)를 구동하여 발광하도록 구성된다. 예컨대, 발광 소자(100b)는 유기발광 다이오드(OLED)이며, 발광 소자(100b)는 그에 대응하는 픽셀 회로(100a)의 구동하에 적색광, 녹색광, 청색광 또는 백색광 등을 방출한다. 발광 소자(100b)의 발광 색상은 수요에 따라 확정할 수 있다.
제2 디스플레이 영역(R2)의 광투과율을 향상시키기 위해, 제2 디스플레이 영역(R2)에 단지 발광 소자만 설치하고, 제2 디스플레이 영역(R2)의 발광 소자를 구동하는 픽셀 회로를 제1 디스플레이 영역(R1)에 설치할 수 있다. 즉, 발광 소자와 픽셀 회로를 분리하여 설치하는 방식으로 제2 디스플레이 영역(R2)의 광투과율을 향상시킨다.
도 3은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 3에 도시된 바와 같이, 해당 디스플레이 패널은, 제1 디스플레이 영역(R1)에 위치하는 복수 개의 제1 픽셀 회로(10), 복수 개의 제2 픽셀 회로(20) 및 복수 개의 제1 발광 소자(30), 및 제2 디스플레이 영역(R2)에 위치하는 복수 개의 제2 발광 소자(40)를 포함한다. 예컨대, 복수 개의 제2 픽셀 회로(20)는 복수 개의 제1 픽셀 회로(10) 사이에 이격되어 분포될 수 있다.
예컨대, 도 3에 도시된 바와 같이, 복수 개의 제1 픽셀 회로(10) 중의 적어도 하나의 제1 픽셀 회로(10)는 복수 개의 제1 발광 소자(30) 중의 적어도 하나의 제1 발광 소자(30)에 연결될 수 있으며, 적어도 하나의 제1 픽셀 회로(10)가 베이스 기판(BS) 상에서의 정투영은 적어도 하나의 제1 발광 소자(30)가 베이스 기판(BS) 상에서의 정투영과 적어도 부분적으로 중첩할 수 있다. 해당 적어도 하나의 제1 픽셀 회로(10)는, 연결된 제1 발광 소자(30)에 구동 신호를 제공하여, 해당 제1 발광 소자(30)가 발광하도록 구동하는데 사용될 수 있다.
예컨대, 도 3에 도시된 바와 같이, 복수 개의 제2 픽셀 회로(20) 중의 적어도 하나의 제2 픽셀 회로(20)는 전도성 라인(L1)을 통해 복수 개의 제2 발광 소자(40) 중의 적어도 하나의 제2 발광 소자(40)에 연결되며, 해당 적어도 하나의 제2 픽셀 회로(20)는, 연결된 제2 발광 소자(40)에 구동 신호를 제공하여, 해당 제2 발광 소자(40)가 발광하도록 구동하는데 사용될 수 있다. 도 3에 도시된 바와 같이, 제2 발광 소자(40)와 제2 픽셀 회로(20)는 상이한 영역에 위치하기 때문에, 적어도 하나의 제2 픽셀 회로(20)가 베이스 기판(BS) 상에서의 정투영과 적어도 하나의 제2 발광 소자(40)가 베이스 기판(BS) 상에서의 정투영에는 중첩하는 부분이 존재하지 않는다.
예컨대, 본 개시의 실시예에서, 해당 제1 디스플레이 영역(R1)을 비투광 디스플레이 영역으로 설치하고, 해당 제2 디스플레이 영역(R2)을 투광 디스플레이 영역으로 설치할 수 있다. 예컨대, 제1 디스플레이 영역(R1)은 광을 투과할 수 없고, 제2 디스플레이 영역(R2)은 광을 투과할 수 있다. 이로서, 본 개시의 실시예에서 제공하는 디스플레이 패널은, 디스플레이 패널 상에 타공 처리를 진행할 필요없이, 감광 센서 등의 필요한 하드웨어 구조를 직접 디스플레이 패널의 일측의 대응하는 제2 디스플레이 영역(R2)의 위치에 설치할 수 있어, 리얼 전면 스크린의 구현에 견고한 기초를 마련한다. 또한, 제2 디스플레이 영역(R2) 내에는 단지 발광 소자만 포함되고, 픽셀 회로가 포함되지 않으므로, 제2 디스플레이 영역(R2)의 광투과율을 향상시키는데 유리하고, 디스플레이 패널이 바람직한 디스플레이 효과를 갖도록 한다.
도 3에 도시된 바와 같이, 픽셀 회로(100)는, 제1 픽셀 유닛(101) 및 제2 픽셀 유닛(102)을 포함하며, 제1 픽셀 유닛(101)의 픽셀 회로(100a) 및 발광 소자(100b)는 모두 제1 디스플레이 영역(R1)에 위치하며, 제2 픽셀 유닛(102)의 픽셀 회로(100a)는 제1 디스플레이 영역(R1)에 위치하며, 제2 픽셀 유닛(102)의 발광 소자(100b)는 제2 디스플레이 영역(R2)에 위치한다. 본 개시의 실시예에서, 제1 픽셀 유닛(101)의 픽셀 회로(100a)는 제1 픽셀 회로(10)이며, 제1 픽셀 유닛(101)의 발광 소자(100b)는 제1 발광 소자(30)이며, 제2 픽셀 유닛(102)의 픽셀 회로(100a)는 제2 픽셀 회로(20)이며, 제2 픽셀 유닛(102)의 발광 소자(100b)는 제2 발광 소자(40)이다. 예컨대, 제1 발광 소자(30)를 인시츄(In-situ) 발광 소자로 칭할 수 있다. 제1 픽셀 회로(10)를 원위치 픽셀 회로로 칭할 수 있고, 제2 픽셀 회로(20)를 비 엑스시츄(ex-situ) 픽셀 회로로 칭할 수 있다.
예컨대, 도 3에 도시된 바와 같이, 제2 발광 소자(40)와 해당 제2 발광 소자(40)에 연결된 제2 픽셀 회로(20)는 동일한 행에 위치하며, 즉, 제2 발광 소자(40)의 발광 신호는 동일한 행의 제2 픽셀 회로로부터 온다. 예컨대, 동일한 행의 픽셀 유닛의 픽셀 회로는 동일한 게이트 라인에 연결된다.
도 3에 도시된 바와 같이, 제2 픽셀 유닛(102)의 픽셀 회로(제2 픽셀 회로(20))는 전도성 라인(L1)을 통해 제2 픽셀 유닛(102)의 발광 소자(제2 발광 소자(40))에 연결된다. 예컨대, 전도성 라인(L1)은 투명 전도성 재료로 제조된다. 예컨대, 전도성 라인(L1)은 전도성 산화물 재료로 제조된다. 전도성 산화물 재료는 인듐 주석 산화물(ITO)을 포함하지만 이에 한정되지 않는다.
도 3에 도시된 바와 같이, 전도성 라인(L1)의 일단은 제2 픽셀 회로(20)에 연결되고, 전도성 라인(L1)의 또 다른 일단은 제2 발광 소자(40)에 연결된다. 도 3에 도시된 바와 같이, 전도성 라인(L1)은 제1 디스플레이 영역(R1)으로부터 제2 디스플레이 영역(R2)으로 연장된다.
도 1 및 도 3에 도시된 바와 같이, 일부 실시예에서, 디스플레이 패널은 보조 영역(Ra)을 더 포함하며, 보조 영역(Ra)에 제2 픽셀 회로(20)를 설치할 수 있다.
도 4는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 제1 디스플레이 영역 및 제2 디스플레이 영역의 예시도이다. 도 4에 도시된 바와 같이, 제2 디스플레이 영역(R2)에서, 인접한 제2 발광 소자(40) 사이에는 투광 영역(R0)이 설치되어 있다. 예컨대, 도 4에 도시된 바와 같이, 복수 개의 투광 영역(R0)은 서로 연결되어, 복수 개의 제2 발광 소자(40)에 의해 이격된 연속된 투광 영역을 형성한다. 전도성 라인(L1)은 투명 전도성 재료로 제조되어 투광 영역(R0)의 광투과율을 최대한 향상시킨다. 도 4에 도시된 바와 같이, 제2 디스플레이 영역(R2)에서 제2 발광 소자(40)를 설치한 이외의 영역은 모두 투광 영역이다.
도 5A내지 도 5E는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 부분 평면도이다. 아래에서는 도 5A내지 도 5E에 대해 설명한다.
도 5A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 제1 디스플레이 영역 및 제2 디스플레이 영역의 예시도이다. 도 5A에 도시된 바와 같이, 제2 디스플레이 영역(R2)은 투광 디스플레이 영역이고, 제1 디스플레이 영역(R1)은 디스플레이 영역이다.
도 5B는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 제1 디스플레이 영역 중의 제1 발광 소자 및 제2 디스플레이 영역 중의 제2 발광 소자의 예시도이다. 도 5B에서는 제1 발광 소자(30) 및 제2 발광 소자(40)를 도시하였다.
도 5A, 도 5B 및 도 3을 참조하면, 디스플레이 효과를 향상시키기 위해, 제2 발광 소자(40)의 밀도는 제1 발광 소자(30)의 밀도와 같을 수 있다. 즉, 제2 디스플레이 영역(R2)의 해상도는 제1 디스플레이 영역(R1)의 해상도와 같다. 물론, 기타 실시예에서, 제2 발광 소자(40)의 밀도는 제1 발광 소자(30)의 밀도보다 크거나 또는 작을 수 있다. 즉, 제2 디스플레이 영역(R2)의 해상도는 제1 디스플레이 영역(R1)의 해상도보다 크거나 또는 작을 수 있다. 예컨대, 도 5B 및 도 4에 도시된 바와 같이, 제2 발광 소자(40)의 발광 면적은 제1 발광 소자(30)의 발광 면적보다 작다. 도 4는 점선으로 제2 발광 소자(40)의 발광 면적 및 제1 발광 소자(30)의 발광 면적을 나타낸다. 예컨대, 발광 소자의 발광 면적은 픽셀 정의층의 개구 면적에 대응될 수 있다.
도 5C는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 전도성 라인의 예시도이다. 도 5C에서는 복수 개의 전도성 라인(L1)을 도시하였다.
도 5D는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 전도성 라인의 예시도이다. 도 5D에서는 전도성 라인(L1)을 도시하였다. 도 5D에 도시된 바와 같이, 전도성 라인(L1)은, 제1 전도성 라인(L11), 제2 전도성 라인(L12), 및 제3 전도성 라인(L13)을 포함한다. 고 PPI의 디스플레이 패널에서, 전기 전도가 너무 밀집되는 것을 피하기 위해, 복수 개의 전도성 라인 패턴층을 형성할 수 있다. 상이한 전도성 라인 패턴층 사이에는 절연층이 설치되어 있다. 예컨대, 제1 전도성 라인(L11)은 제1 전도성 라인 패턴층에 위치하고, 제2 전도성 라인(L12)은 제2 전도성 라인 패턴층에 위치하며, 제3 전도성 라인(L13)은 제3 전도성 라인 패턴층에 위치한다. 물론 기타 실시예에서, 기타 형태의 복수 개의 전도성 라인을 설치할 수도 있다. 예컨대, 하나의 전도성 라인(L1)은 상이한 전도성 라인 패턴층에 위치하는 도전부로 형성한다. 예컨대, 상이한 전도성 라인 패턴층에 위치하는 도전부는 절연층의 비아홀을 관통하여 연결될 수 있다.
도 5E에서는 제1 발광 소자(30), 제2 발광 소자(40), 제1 픽셀 회로(10), 제2 픽셀 회로(20), 연결 소자(CE0), 및 전도성 라인(L1)을 도시하였다. 각 픽셀 회로는 연결 소자(CE0)를 통해 발광 소자에 연결된다. 즉, 각 픽셀 유닛마다 모두 하나의 연결 소자(CE0)를 갖는다. 즉, 제1 픽셀 회로(10)는 연결 소자(CE0)를 통해 제1 발광 소자(30)에 연결되며, 제2 픽셀 회로(20)는 연결 소자(CE0)를 통해 제2 발광 소자(40)에 연결된다. 예컨대, 전도성 라인(L1)의 일단은 연결 소자(CE0)를 통해 제2 픽셀 회로(20)에 연결되며, 전도성 라인(L1)의 또 다른 일단은 제2 발광 소자(40)에 연결된다.
도 5E에 도시된 바와 같이, 하나의 전도성 라인(L1)은 픽셀 유닛의 픽셀 회로가 소재하는 영역을 통해, 해당 픽셀 유닛의 양측의 제2 픽셀 회로(20) 및 제2 발광 소자(40)에 각각 연결된다. 예컨대, 픽셀 유닛의 픽셀 회로가 소재하는 영역은 해당 영역을 통과하는 복수 개의 전도성 라인(L1)과 중첩되어, 픽셀 회로 및 해당 픽셀 회로와 중첩된 전도성 라인은 커플링되어 부유 커패시턴스를 형성하여, 휘도의 차이를 초래하여 무라(Mura)와 같은 디스플레이 결함을 형성한다. 제1 디스플레이 영역(R1) 내의 제2 픽셀 회로(20)가 설치되는 영역을 보조 영역(Ra)(도 1 및 도 3에 도시된 바와 같음)으로 칭할 수 있으며, 보조 영역(Ra)을 천이 영역으로 칭할 수도 있으며, 전도성 라인과 픽셀 회로의 커플링으로 보조 영역(천이 영역)의 휘도가 어두운 현상이 발생하기 쉽고, 어두운 픽셀 유닛은 제1 디스플레이 영역(R1) 내의 픽셀 유닛(제1 픽셀 유닛)이며, 제2 디스플레이 영역(R2) 내의 제2 발광 소자(40)가 아니다. 예컨대, 보조 영역이 어두운 경우는 고 계조의 상황하에 비교적 낮은 계조가 뚜렷하다. 도 5E에서는 하나의 제1 픽셀 회로(10)가 최대 2개의 전도성 라인(L1)과 중첩되는 것을 예로 들며, 기타 실시예에서, 하나의 제1 픽셀 회로(10)는 더 많은 전도성 라인(L1)과 중첩될 수 있다. 예컨대, 도 5C에 도시된 바와 같이, 일부 실시예에서, 하나의 제1 픽셀 회로(10)는 10-15개의 전도성 라인(L1)과 중첩될 수 있다. 하나의 제1 픽셀 회로(10)가 몇 개의 전도성 라인(L1)과 중첩되는지는 수요에 따라 확정할 수 있다.
일부 실시예에서, 제1 방향(X) 상에서 제1 픽셀 회로(10)의 사이즈를 압축하여 제2 픽셀 회로(20)가 설치되는 영역을 획득할 수 있다. 예컨대, 도 5E에 도시된 바와 같이, 보조 영역에서, 각 설정열 제1 픽셀 회로(10)마다 일 열의 제2 픽셀 회로(20)를 설치한다. 예컨대, 인접한 2 열의 제2 픽셀 회로(20) 사이의 제1 픽셀 회로(10)의 열 수는 수요에 따라 확정할 수 있다.
도 6A는 디스플레이 패널 중의 데이터 라인의 예시도이다. 도 6B는 디스플레이 패널의 디스플레이 불량 예시도이다. 도 6C는 디스플레이 패널 중의 세그먼트 분할로 형성된 데이터 라인의 단면 예시도이다.
도 6A에 도시된 바와 같이, 제2 디스플레이 영역(R2)은 투광 디스플레이 영역이며, 제2 픽셀 회로(20)를 제2 발광 소자(40)와 분리시키고, 제2 픽셀 회로(20)를 제1 디스플레이 영역(R1) 내에 설치할 경우, 제2 픽셀 유닛(102)(도 3을 참조)의 데이터 라인은 세그먼트 분할로 형성되는 방식을 채용한다. 즉, 도 6A에 도시된 바와 같이, 데이터 라인(DTn)은, 제1 부분(DT01), 제2 부분(DT02) 및 제3 부분(DT03)을 포함한다. 도 6A에 도시된 바와 같이, 제1 부분(DT01) 및 제2 부분(DT02)은 제2 방향(Y)으로 연장되며, 제3 부분(DT03)은 제1 방향(X)으로 연장되며, 제1 부분(DT01) 및 제2 부분(DT02)은 제3 부분(DT03)을 통해 연결된다. 데이터 라인(DTn)은 세로 부분 및 가로 부분을 포함하기 때문데, 데이터 라인(DTn)의 길이는 단지 세로 부분만 포함하는 데이터 라인(DTm)의 길이보다 크며, 데이터 라인(DTn)의 부하는 데이터 라인(DTm)의 부하보다 크며, 따라서, 도 6B에 도시된 바와 같이, 디스플레이 패널은 디스플레이 시에 어두운 세로 무라의 디스플레이 불량이 나타난다. 도 6B에서는 어두운 세로 무라(MR)를 도시하였다. 본 개시의 실시예에서는, 데이터 라인을 데이터 라인(DTm) 및 데이터 라인(DTn)으로 구별할 수 있으며, 데이터 라인(DTm)을 제1 타입의 데이터 라인(DTm)으로 칭할 수 있고, 데이터 라인(DTn)을 제2 타입의 데이터 라인(DTn)으로 칭할 수 있다. 제1 타입의 데이터 라인(DTm)은 제2 방향(Y)으로 연장되고, 제2 타입의 데이터 라인(DTn)은 제1 방향(X)으로 연장된 부분과 제2 방향(Y)으로 연장된 부분을 포함한다. 예컨대, 본 개시의 실시예에서, 제1 방향(X)은 픽셀 유닛의 행 방향이고, 제2 방향(Y)은 픽셀 유닛의 열 방향이며, 이에 한정되지 않는다. 명확하게 도시하기 위해, 도 6A에서는 단지 2개의 제2 타입의 데이터 라인(DTn)을 도시하였으며, 디스플레이 패널은 수요에 따라 복수 개의 데이터 라인(DTn)를 설치하여, 복수 개의 제3 부분(DT03)을 형성할 수 있으며, 복수 개의 제3 부분(DT03)은 제2 디스플레이 영역(R2)으로부터 가까이 설치되며, 이러한 경우, 디스플레이 패널은 제3 부분(DT03)의 설치로 인한 가시화 휘도가 균일하지 않은 디스플레이 불량(Mura)이 발생하기 쉽다.
도 6C에 도시된 바와 같이, 디스플레이 패널은, 베이스 기판(BS) 및 베이스 기판(BS) 상에 위치하는 각종 구조를 포함한다. 도 6C에 도시된 바와 같이, 베이스 기판(BS) 상에 버퍼층(BL)을 설치하고, 버퍼층(BL) 상에 분리층(BR)을 설치하며, 분리층(BR) 상에 제1 절연층(ISL1)을 설치하며, 제1 절연층(ISL1) 상에 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)을 설치하며, 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03) 상에 제2 절연층(ISL2) 및 제3 절연층(ISL3)을 설치하며, 제3 절연층(ISL3) 상에 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01) 및 제2 부분(DT02)을 설치하며, 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01) 및 제2 부분(DT02) 상에 제4 절연층(ISL4) 및 제5 절연층(ISL5)을 설치한다. 도 6C에 도시된 바와 같이, 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)은 제2 도전층(LY2)에 설치되며, 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01) 및 제2 부분(DT02)은 제3 도전층(LY3)에 설치된다.
도 6C에 도시된 바와 같이, 제1 부분(DT01)은 제3 절연층(ISL3) 및 제2 절연층(ISL2)의 비아홀(VH01)을 관통하여 제3 부분(DT03)에 연결되며, 제2 부분(DT02)은 제3 절연층(ISL3) 및 제2 절연층(ISL2)의 비아홀(VH02)을 관통하여 제3 부분(DT03)에 연결된다.
도 7A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 7B는 디스플레이 패널 중의 세그먼트 분할로 형성된 데이터 라인의 단면 예시도이다. 도 7C는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 7A에서는 3개의 제2 타입의 데이터 라인(DTn) 및 8개의 제1 타입의 데이터 라인(DTm)을 도시하였다. 제2 타입의 데이터 라인(DTn) 및 제1 타입의 데이터 라인(DTm)의 개수는 수요에 따라 확정할 수 있다.
예컨대, 도 2, 도 3, 도 5E, 도 7A 및 도 7B를 참조하면, 본 개시의 적어도 하나의 실시예는 디스플레이 패널을 제공하며, 해당 디스플레이 패널은, 베이스 기판(BS), 픽셀 유닛(100) 및 데이터 라인(DT)을 포함하며; 픽셀 유닛(100)은 베이스 기판(BS) 상에 위치하며, 픽셀 회로(100a) 및 발광 소자(100b)를 포함하며, 픽셀 회로(100a)는, 발광 소자(100b)를 구동하여 발광 소자(100b)가 발광하도록 구성되며, 픽셀 회로(100a)는, 구동 트랜지스터 및 데이터 기록 트랜지스터를 포함하며, 구동 트랜지스터는 데이터 기록 트랜지스터에 연결되며; 데이터 라인(DT)은 데이터 기록 트랜지스터에 연결되며; 데이터 라인(DT)은, 복수 개의 제1 타입의 데이터 라인(DTm) 및 복수 개의 제2 타입의 데이터 라인(DTn)을 포함하며, 복수 개의 제1 타입의 데이터 라인(DTm)은 제1 방향(X)으로 배열되며, 제1 타입의 데이터 라인(DTm)은 제2 방향(Y)으로 연장되며, 제1 방향(X)과 제2 방향(Y)은 서로 교차하며, 제2 타입의 데이터 라인(DTn)은, 제1 부분(DT01), 제2 부분(DT02) 및 제3 부분(DT03)을 포함하며, 제1 부분(DT01) 및 상기 제2 부분(DT02)은 제3 부분(DT03)을 통해 서로 연결되며, 제1 부분(DT01) 및 제2 부분(DT02)은 모두 제2 방향(Y)으로 연장되고, 제3 부분(DT03)은 제1 방향(X)으로 연장된다. 예컨대, 제3 부분(DT03)은 제1 디스플레이 영역(R1)에 위치한다.
도 7B에 도시된 바와 같이, 제3 부분(DT03) 및 제2 부분(DT02)은 상이한 층에 위치하며, 제3 부분(DT03) 및 제1 부분(DT01)은 상이한 층에 위치하며, 제1 부분(DT01)은 제3 부분(DT03)에 비해 베이스 기판(BS)으로부터 더 가까이 하며, 제2 부분(DT02)은 제3 부분(DT03)에 비해 베이스 기판(BS)으로부터 더 가까이 한다.
도 7B에 도시된 바와 같이, 제3 부분(DT03)의 일단은 제4 절연층(ISL4) 및 제5 절연층(ISL5)의 비아홀(VH1)을 관통하여 제1 부분(DT01)에 연결되며, 제3 부분(DT03)의 또 다른 일단은 제4 절연층(ISL4) 및 제5 절연층(ISL5)의 비아홀(VH2)을 관통하여 제2 부분(DT02)에 연결된다.
본 개시의 실시예는 제4 도전층(LY4)과 제3 도전층(LY3) 사이에 제4 절연층(ISL4) 및 제5 절연층(ISL5)이 설치된 것을 예로 들어 설명하지만, 이에 한정되지 않고, 제4 도전층(LY4)과 제3 도전층(LY3) 사이에는 단지 하나의 절연층만이 설치될 수도 있다. 예컨대, 제4 도전층(LY4)과 제3 도전층(LY3) 사이에 제5 절연층(ISL5)만을 설치한다. 예컨대, 제5 절연층(ISL5)은 평탄화층이다.
예컨대, 도 6C 및 도 7B에 도시된 바와 같이, 본 개시의 실시예에서, 제5 절연층(ISL5)의 두께는 제4 절연층(ISL4), 제3절연층(ISL3), 제2 절연층(ISL2), 및 제1 절연층(ISL1) 중의 적어도 하나의 절연층의 두께보다 크다. 일부 실시예에서, 제5 절연층(ISL5)의 두께는 제4 절연층(ISL4), 제3절연층(ISL3), 제2 절연층(ISL2), 및 제1 절연층(ISL1) 각각의 두께보다 크다. 예컨대, 버퍼층(BL), 분리층(BR), 제1 절연층(ISL1), 제2 절연층(ISL2), 제3절연층(ISL3), 제4 절연층(ISL4) 및 제5 절연층(ISL5)은 모두 절연 재료로 제조된다. 버퍼층(BL), 분리층(BR), 제1 절연층(ISL1), 제2 절연층(ISL2), 제3절연층(ISL3) 및 제4 절연층(ISL4) 중의 적어도 하나는 무기 절연 재료로 제조되고, 제5 절연층(ISL5)은 유기 재료로 제조될 수 있다. 예컨대, 무기 절연 재료는 산화 규소, 질화 규소, 질산화 규소 중 적어도 하나를 포함하지만, 이에 한정되지 않는다. 유기 재료는 수지를 포함하지만, 이에 한정되지 않는다.
도 7B에 도시된 디스플레이 패널은 도 6B에 도시된 디스플레이 패널에 비해, 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)이 제4 도전층(LY4)에 설치되어 있다. 제3 부분(DT03)을 제2 도전층(LY2)으로부터 제4 도전층(LY4)으로 조정하면, 제2 타입의 데이터 라인(DTn)의 부하가 제1 타입의 데이터 라인(DTm)의 부하보다 커서 발생하는 어두운 무라의 디스플레이 불량을 감소하고, 디스플레이 품질을 향상시키는데 유리하며, 예컨대, 제4 도전층(LY4)의 재료의 시트 저항(Sheet Resistance)은 제2 도전층(LY2)의 재료의 시트 저항보다 작다.
도 7C에 도시된 바와 같이, 본 개시의 일부 실시예에서 제공하는 디스플레이 패널에서, 제2 디스플레이 영역(R2)은 제1 디스플레이 영역(R1)에 의해 둘러싸인다. 제2 타입의 데이터 라인(DTn)은 제4 부분(DT04) 및 제5 부분(DT05)을 더 포함한다. 제4 부분(DT04)은 제2 방향(Y)으로 연장되고, 제5 부분(DT05)은 제1 방향(X)으로 연장되며, 제1 부분(DT01) 및 제4 부분(DT04)은 제5 부분(DT05)을 통해 연결된다. 예컨대, 일부 실시예에서, 제1 부분(DT01) 및 제4 부분(DT04)은 동일한 층에 위치하고, 제5 부분(DT05)은 제1 부분(DT01) 및 제4 부분(DT04)과 동일한 층에 위치하지 않는다. 예컨대, 일부 실시예에서, 제5 부분(DT05)은 제4 도전층 또는 제2 도전층에 위치하며, 제1 부분(DT01) 및 제4 부분(DT04)은 제3 도전층에 위치하나, 이에 한정되지 않는다.
도 7C에 도시된 바와 같이, 제5 부분(DT05)은 주변 영역(R3)에 위치하고, 제4 부분(DT04)은 디스플레이 영역(R0)으로부터 주변 영역(R3)으로 연장된다. 도 7C에 도시된 바와 같이, 제4 부분(DT04)은 제1 디스플레이 영역(R1)의 제2 디스플레이 영역(R2)에 위치하는 제2 부분(DT02)이 설치된 반대측으로부터 주변 영역(R3)으로 연장된다.
도 7C에 도시된 바와 같이, 복수 개의 제1 타입의 데이터 라인(DTm) 및 복수 개의 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01)은 이격되어 구성된다. 인접한 제1 부분(DT01) 사이가 이격된 제1 타입의 데이터 라인(DTm)의 수량은 도면에 도시된 것에 한정되지 않고, 수요에 따라 설정할 수 있다.
제2 타입의 데이터 라인(DTn)의 각 부분이 소재하는 층은 수요에 따라 설정할 수 있으며, 비아홀을 통해 연결되는 2개의 부분이 상이한 층에 위치하기만 하면 된다. 예컨대, 제2 타입의 데이터 라인(DTn)의 각 부분에 대해, 연장 방향이 상이한 2개의 부분은 상이한 층에 위치한다. 물론, 기타 방식을 채용할 수도 있는바, 도면에 도시된 제1 부분(DT01) 내지 제5 부분(DT05) 각각은 상이한 층에 위치한 서브 부분을 포함할 수도 있다.
도 8A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 8B는 도 8A에 도시된 디스플레이 패널 중의 더미 라인 및 제2 타입의 데이터 라인의 제3 부분의 평면 예시도이다.
예컨대, 도 8A에 도시된 바와 같이, 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)의 설치로 인한 가시화 Mura를 감소하기 위해, 동일한 제2 타입의 데이터 라인(DTn)에 대해, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈는 제1 방향(X) 상에서의 제1 부분(DT01) 및 제2 부분(DT02)의 최단거리보다 크거나 또는 같다.
본 개시의 일부 실시예에서, 예컨대, 제2 타입의 데이터 라인(DTn)의 제3 부분의 설치로 인한 가시화 Mura를 감소하기 위해, 디스플레이 패널에는 복수 개의 더미 라인(DMY)이 더 포함한다. 예컨대, 복수 개의 더미 라인(DMY), 및 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)은 동일한 층에 위치한다. 예컨대, 더미 라인(DMY) 및 제3 부분(DT03)은 모두 제4 도전층(LY4)에 위치한다.
본 개시의 일부 실시예에서 제공하는 디스플레이 패널에서, 더미 라인(DMY)을 설치함으로써, 제3 부분(DT03)의 어그리게이션으로 인한 가시화 Mura를 피하고, 디스플레이 품질을 향상시킨다.
예컨대, 도 8A 및 도 8B에 도시된 바와 같이, 디스플레이 패널은 복수 개의 제3 부분(DT03)을 포함하며, 가시화 Mura를 감소 또는 제거하고, 디스플레이 품질을 향상시키기 위해, 복수 개의 더미 라인(DMY) 및 복수 개의 제3 부분(DT03)을 디스플레이 패널에 균일하게 설치한다.
예컨대, 도 8A 및 도 8B에 도시된 바와 같이, 더미 라인(DMY)의 연장 방향과 제3 부분(DT03)의 연장 방향은 동일하다. 도 8A 및 도 8B에 도시된 바와 같이, 더미 라인(DMY)은 제1 방향(X)으로 연장되고, 제3 부분(DT03)은 제1 방향(X)으로 연장된다.
예컨대, 더미 라인(DMY)은 정전압 라인에 연결된다. 예컨대, 정전압 라인은, 제1 전원 라인, 제2 전원 라인, 및 초기화 신호 라인 중 적어도 하나를 포함한다. 예컨대, 제1 전원 라인은 후속에서 제기되는 제1 전원 라인(PL1)일 수 있고, 제2 전원 라인은 후속에서 제기되는 제2 전원 라인(PL2)일 수 있으며, 초기화 신호 라인은 후속에서 제기되는 초기화 신호 라인(INT)일 수 있다.
도 6A, 도 7A, 도 7C, 도 8A 및 도 8B를 참조하면, 디스플레이 패널은 더미 데이터 라인(DM)을 더 포함하며, 더미 데이터 라인(DM)은 차단된 데이터 라인이고, 더미 데이터 라인(DM)은 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01)과 차단되며, 더미 데이터 라인(DM)은 2개의 제1 타입의 데이터 라인(DTm) 사이에 위치하고, 해당 2개의 제1 타입의 데이터 라인(DTm) 사이에 위치하는 하나의 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01)과 차단된다. 해당 제2 타입의 데이터 라인(DTn)의 제2 부분(DT02)의 일부분 및 해당 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)은 해당 2개의 제1 타입의 데이터 라인(DTm) 사이에 위치하지 않는다. 예컨대, 더미 데이터 라인(DM)에는 데이터 라인(DT)에서와 같은 데이터 신호가 입력되지 않는다. 예컨대, 더미 데이터 라인(DM)은 정전압 라인에 연결될 수 있으나, 이에 한정되지 않는다. 예컨대, 더미 데이터 라인(DM)과 중첩되는 픽셀 회로는 더미 픽셀 회로일 수 있으며, 더미 픽셀 회로는 발광 소자에 연결되지 않는다.
예컨대, 도 8A 및 도 8B에 도시된 바와 같이, 에칭 균일성을 향상시키기 위해, 디스플레이 패널에는 복수 개의 더미 데이터 라인(DM)이 더 포함된다. 예컨대, 복수 개의 더미 데이터 라인(DM), 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01), 및 제2 타입의 데이터 라인(DTn) 제2 부분(DT02)은 모두 동일한 층에 위치한다.
도 9A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 9B는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 9C는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 9D는 도 9C에 도시된 디스플레이 패널 중의 더미 라인 및 제2 타입의 데이터 라인(DTn)의 제3 부분의 평면 예시도이다.
예컨대, 픽셀 회로에 대한 제3 부분(DT03)의 영향을 감소하기 위해, 제2 타입의 데이터 라인의 부하를 감소하며, 제3 부분(DT03)은 제2 방향(Y) 상에서 인접한 2개의 픽셀 유닛의 픽셀 회로 사이에 위치한다.
예컨대, 도 9A 및 도 9D에 도시된 바와 같이, 디스플레이 패널은 복수 개의 제3 부분(DT03)을 포함하며, 가시화 Mura를 감소하기 위해, 복수 개의 제3 부분(DT03)은 디스플레이 패널에 분산되어 설치된다. 예컨대, 도 9A에 도시된 바와 같이, 제2 방향(Y) 상에서의 2개의 인접한 제3 부분(DT03)의 거리는 제2 방향(Y) 상에서의 2개의 픽셀 유닛(100)의 사이즈의 합보다 크거나 또는 같다. 도 9A에서는 타원 점선 프레임으로 픽셀 유닛(100)을 나타낸다. 명확하게 도시하기 위해, 도 9에서는 2개의 인접한 제3 부분(DT03) 사이에 위치하는 8개의 픽셀 유닛(100)만을 도시하였다.
예컨대, 제2 방향(Y) 상에서의 2개의 인접한 제3 부분(DT03)의 거리는 제2 방향(Y) 상에서의 10개의 픽셀 유닛(100)의 사이즈의 합보다 크거나 또는 같다. 제2 방향(Y) 상에서의 2개의 인접한 제3 부분(DT03)의 이격 거리는 복수 개의 제3 부분(DT03)의 분산 정도에 따라 확정될 수 있다.
예컨대, 도 9A 내지 도 9D에 도시된 바와 같이, 가시화 Mura를 감소하기 위해, 복수 개의 제3 부분(DT03)은 제2 방향(Y) 상에서 디스플레이 패널의 적어도 절반의 사이즈 내에 균일하게 설치된다. 예컨대, 도 9C 및 도 9D에 도시된 바와 같이, 복수 개의 제3 부분(DT03)은 제1 디스플레이 영역(R1)에서 제2 디스플레이 영역(R2)의 일측에 위치하는 영역 내에 균일하게 설치된다. 예컨대, 가장 먼 거리에 있는 2개의 제3 부분(DT03) 사이의 거리는 제2 방향(Y) 상에서의 디스플레이 영역(R0)의 사이즈의 절반보다 크거나 또는 같다. 제2 방향(Y) 상에서의 디스플레이 패널의 사이즈는 제2 방향(Y) 상에서의 디스플레이 패널의 길이를 의미할 수 있다. 도 6A, 도 7A, 도 7C, 도 8A, 도 8B, 도 9A 내지 도 9D에서, 흑색의 도트로 2개의 컴포넌트를 연결하기 위한 절연층을 관통하는 비아홀을 나타낸다. 블랙 도트 위치에서 교차된 2개의 컴포넌트는 서로 연결되며, 블랙 도트가 없는 위치에서 교차된 컴포넌트는 서로 연결되지 않으며, 양자 사이는 그 사이에 위치하는 절연층을 통해 이격된다.
도 9C 및 도 9D에 도시된 바와 같이, 디스플레이 패널은 복수 개의 더미 라인(DMY)을 더 포함한다. 더미 라인(DMY)에 관하여서는, 전술한 설명을 참조할 수 있는바, 여기서 더 이상 상세하게 기술하지 않기로 한다.
도 6A, 도 7A, 도 7C, 도 8A, 도 8B, 도 9A 및 도 9D에서는 디스플레이 패널의 센터 라인(a0)을 도시하였다. 예컨대, 디스플레이 패널은 센터 라인(a0)에 대해 대칭되어 설치된다. 예컨대, 센터 라인(a0)은 제2 방향(Y)과 평행한다.
도 6A, 도 7A, 도 7C, 도 8A, 도 8B, 도 9A 및 도 9D에 도시된 바와 같이, 일부 더미 라인(DMY)은 제2 디스플레이 영역(R2)에서 차단되며, 제2 디스플레이 영역(R2)의 대향되는 양측에서, 더미 라인(DMY)은 제2 디스플레이 영역(R2)의 일측에 위치하는 제1 더미부(DMY1) 및 제2 디스플레이 영역(R2)의 또 다른 일측에 위치하는 제2 더미부(DMY2)를 포함한다. 더미 라인(DMY)은 제2 디스플레이 영역(R2)을 통과하지 않는다.
도 6A, 도 7A, 도 7C, 도 8A, 도 8B, 도 9A 및 도 9D에 도시된 바와 같이, 디스플레이 패널은, 디스플레이 영역(R0) 및 주변 영역(R3)을 포함하며, 디스플레이 영역(R0)은, 제1 디스플레이 영역(R1) 및 제2 디스플레이 영역(R2)을 포함한다. 즉, 베이스 기판(BS)은 디스플레이 영역(R0) 및 주변 영역(R3)을 가지며, 주변 영역(R3)은 디스플레이 영역(R0)의 적어도 일측에 위치한다.
예컨대, 도 2 및 도 3을 참조하면, 픽셀 유닛(100)은 베이스 기판(BS) 상에 위치하여, 픽셀 회로(100a) 및 발광 소자(100b)를 포함하며, 픽셀 회로(100a)는 발광 소자(100b)를 구동하도록 구성되고, 픽셀 회로(100a)는, 구동 트랜지스터(T1)(도 10A를 참조) 및 데이터 기록 트랜지스터(T2)(도 10A를 참조)를 포함하며, 구동 트랜지스터는 데이터 기록 트랜지스터에 연결된다.
예컨대, 도 10A 및 도 10B를 참조하면, 데이터 라인(DT)은 데이터 기록 트랜지스터(T2)에 연결되고, 픽셀 회로(100a)에 데이터 신호를 제공하도록 구성된다.
도 10A는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 픽셀 회로의 예시도이다. 도 10B는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 픽셀 회로의 레이아웃도이다. 도 10C는 도 10B의 라인 A-B를 따른 단면도이다. 도 10D는 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널 중의 픽셀 회로의 레이아웃도이다. 도 10E는 도 10D의 라인 C-D를 따른 단면도이다. 도 10A에 도시된 픽셀 회로는 관련기술에서 일반적으로 사용되는 저온 폴리실리콘(Low Temperature Poly-silicon，LTPS) AMOLED의 픽셀 회로일 수 있다.
도 10A에서는 디스플레이 패널의 하나의 픽셀 유닛의 픽셀 회로를 도시하였으며, 도 10A에 도시된 바와 같이, 픽셀 유닛(100)은, 픽셀 회로(100a) 및 발광 소자(100b)를 포함한다. 픽셀 회로(100a)는 6개의 스위치 트랜지스터(T2-T7), 하나의 구동 트랜지스터(T1) 및 하나의 축전용량(Cst)을 포함한다. 6개의 스위치 트랜지스터는 각각 데이터 기록 트랜지스터(T2), 임계치 보상 트랜지스터(T3), 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5), 제1 리셋 트랜지스터(T6), 및 제2 리셋 트랜지스터(T7)이다. 발광 소자(100b)는, 제1 전극(E1), 제2 전극(E2) 및 제1 전극(E1)과 제2 전극(E2) 사이에 위치하는 발광 기능층을 포함한다. 예컨대, 제1 전극(E1)은 양극이고, 제2 전극(E2)은 음극이다. 통상적으로, 임계치 보상 트랜지스터(T3), 및 제1 리셋 트랜지스터(T6)는 듀얼 게이트 박막 트랜지스터(Thin Film Transistor，TFT)를 채용하는 방식으로 누전을 감소한다.
도 10A에 도시된 바와 같이, 디스플레이 패널은, 게이트 라인(GT), 데이터 라인(DT), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 발광 제어 신호 라인(EML), 초기화 신호 라인(INT), 및 리셋 제어 신호 라인(RST) 등을 포함한다. 예컨대, 리셋 제어 신호 라인(RST)은, 제1 리셋 제어 신호 라인(RST1) 및 제2 리셋 제어 신호 라인(RST2)을 포함한다. 제1 전원 라인(PL1)은 픽셀 유닛(100)에 일정한 제1 전압 신호(VDD)를 제공하도록 구성되고, 제2 전원 라인(PL2)은 픽셀 유닛(100)에 일정한 제2 전압 신호(VSS)를 제공하도록 구성되며, 제1 전압 신호(VDD)는 제2 전압 신호(VSS)보다 크다. 게이트 라인(GT)은 픽셀 유닛(100)에 스캔 신호(SCAN)를 제공하도록 구성되며, 데이터 라인(DT)은 픽셀 유닛(100)에 데이터 신호(DATA)(데이터 전압(VDATA))를 제공하도록 구성되며, 발광 제어 신호 라인(EML)은 픽셀 유닛(100)에 발광 제어 신호(EM)를 제공하도록 구성되며, 제1 리셋 제어 신호 라인(RST1)은 픽셀 유닛(100)에 제1 리셋 제어 신호(RESET1)를 제공하도록 구성되며, 제2 리셋 제어 신호 라인(RST2)은 픽셀 유닛(100)에 스캔 신호(SCAN)를 제공하도록 구성된다. 제1 초기화 신호 라인(INT1)은 픽셀 유닛(100)에 제1 초기화 신호(Vinit1)를 제공하도록 구성된다. 제2 초기화 신호 라인(INT2)은 픽셀 유닛(100)에 제2 초기화 신호(Vinit2)를 제공하도록 구성된다. 예컨대, 제1 초기화 신호(Vinit1) 및 제2 초기화 신호(Vinit2)는 일정한 전압 신호이며, 그 크기는 제1 전압 신호(VDD)와 제2 전압 신호(VSS) 사이에 있을 수 있으며, 이헤 한정되지 않으며, 예컨대, 제1 초기화 신호(Vinit1) 및 제2 초기화 신호(Vinit2)는 모두 제2 전압 신호(VSS)보다 작거나 또는 같을 수 있다. 예컨대, 일부 실시예에서, 제1 초기화 신호 라인(INT1)은 제2 초기화 신호 라인(INT2)에 연결되고, 모두 픽셀 유닛(100)에 초기화 신호(Vinit)를 제공하도록 구성되며, 즉, 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 모두 초기화 신호 라인(INT)으로 칭하며, 제1 초기화 신호(Vinit1) 및 제2 초기화 신호(Vinit2)는 같고, 모두 Vinit이다.
도 10A에 도시된 바와 같이, 구동 트랜지스터(T1)는 발광 소자(100b)에 전기적으로 연결되며, 스캔 신호(SCAN), 데이터 신호(DATA), 제1 전압 신호(VDD), 제2 전압 신호(VSS) 등의 신호의 제어하에 구동 전류를 출력하여 발광 소자(100b)가 발광하도록 구동한다.
예컨대, 발광 소자(100b)는 유기발광 다이오드(OLED)를 포함하며, 발광 소자(100b)는 그에 대응하는 픽셀 회로(100a)의 구동하에 적색광, 녹색광, 청색광 또는 백색광 등을 방출한다. 예컨대, 하나의 픽셀은 복수 개의 픽셀 유닛을 포함한다. 하나의 픽셀은 상이한 색상의 광을 출사하는 복수 개의 픽셀 유닛을 포함할 수 있다. 예컨대, 하나의 픽셀은 적색광을 출사하는 픽셀 유닛, 녹색광을 출사하는 픽셀 유닛 및 청색광을 출사하는 픽셀 유닛을 포함하나, 이에 한정되지 않으며, 하나의 픽셀에 포함된 픽셀 유닛의 개수 및 각 픽셀 유닛의 출광 상황은 수요에 따라 확정할 수 있다.
예컨대, 도 10A에 도시된 바와 같이, 데이터 기록 트랜지스터(T2)의 게이트(T20)는 데이트 라인(GT)에 연결되며, 데이터 기록 트랜지스터(T2)의 제1 전극(T21)은 데이터 라인(DT)에 연결되며, 데이터 기록 트랜지스터(T2)의 제2 전극(T22)은 구동 트랜지스터(T1)의 제1 전극(T11)에 연결된다.
예컨대, 도 10A에 도시된 바와 같이, 픽셀 회로(100a)는 임계치 보상 트랜지스터(T3)를 더 포함하며, 임계치 보상 트랜지스터(T3)의 게이트(T30)는 게이트 라인(GT)에 연결되며, 임계치 보상 트랜지스터(T3)의 제1 전극(T31)은 구동 트랜지스터(T1)의 제2 전극(T12)에 연결되며, 임계치 보상 트랜지스터(T3)의 제2 전극(T32)은 구동 트랜지스터(T1)의 게이트(T10)에 연결된다.
예컨대, 도 10A에 도시된 바와 같이, 디스플레이 패널은 발광 제어 신호 라인(EML)을 더 포함하며, 픽셀 회로(100a)는, 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)를 더 포함하며, 제1 발광 제어 트랜지스터(T4)의 게이트(T40)는 발광 제어 신호 라인(EML)에 연결되며, 제1 발광 제어 트랜지스터(T4)의 제1 전극(T41)은 제1 전원 라인(PL1)에 연결되며, 제1 발광 제어 트랜지스터(T4)의 제2 전극(T42)은 구동 트랜지스터(T1)의 제1 전극(T11)에 연결되며; 제2 발광 제어 트랜지스터(T5)의 게이트(T50)는 발광 제어 신호 라인(EML)에 연결되며, 제2 발광 제어 트랜지스터(T5)의 제1 전극(T51)은 구동 트랜지스터(T1)의 제2 전극(T12)에 연결되며, 제2 발광 제어 트랜지스터(T5)의 제2 전극(T52)은 발광 소자(100b)의 제1 전극(E1)에 연결된다.
도 10A에 도시된 바와 같이, 제1 리셋 트랜지스터(T6)는 구동 트랜지스터(T1)의 게이트(T10)에 연결되며, 구동 트랜지스터(T1)의 게이트에 대해 리셋을 진행하도록 구성되며, 제2 리셋 트랜지스터(T7)는 발광 소자(100b)의 제1 전극(E1)에 연결되고, 발광 소자(100b)의 제1 전극(E1)에 대해 리셋을 진행하도록 구성된다. 제1 초기화 신호 라인(INT1)은 제1 리셋 트랜지스터(T6)를 통해 구동 트랜지스터(T1)의 게이트에 연결된다. 제2 초기화 신호 라인(INT2)은 제2 리셋 트랜지스터(T7)를 통해 발광 소자(100b)의 제1 전극(E1)에 연결된다. 예컨대, 제1 초기화 신호 라인(INT1)과 제2 초기화 신호 라인(INT2)은 서로 연결되어, 동일한 초기화 신호가 입력되도록 하며, 이에 한정되지 않으며, 일부 실시예에서, 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)은 서로 절연되어, 신호를 각각 입력하도록 구성될 수도 있다.
예컨대, 도 10A에 도시된 바와 같이, 제1 리셋 트랜지스터(T6)의 제1 전극(T61)은 제1 초기화 신호 라인(INT1)에 연결되며, 제1 리셋 트랜지스터(T6)의 제2 전극(T62)은 구동 트랜지스터(T1)의 게이트(T10)에 연결되며, 제2 리셋 트랜지스터(T7)의 제1 전극(T71)은 제2 초기화 신호 라인(INT2)에 연결되며, 제2 리셋 트랜지스터(T7)의 제2 전극(T72)은 발광 소자(100b)의 제1 전극(E1)에 연결된다. 예컨대, 도 10A에 도시된 바와 같이, 제1 리셋 트랜지스터(T6)의 게이트(T60)는 제1 리셋 제어 신호 라인(RST1)에 연결되며, 제2 리셋 트랜지스터(T7)의 게이트(T70)는 제2 리셋 제어 신호 라인(RST2)에 연결된다.
도 10A에 도시된 바와 같이, 제1 전원 라인(PL1)은 픽셀 회로(100a)에 제1 전압 신호(VDD)를 제공하도록 구성되며; 픽셀 회로는 축전용량(Cst)을 더 포함하며, 축전용량(Cst)의 제1 전극(Ca)은 구동 트랜지스터(T1)의 게이트(T10)에 연결되며, 축전용량(Cst)의 제2 전극(Cb)은 제1 전원 라인(PL1)에 연결된다.
예컨대, 도 10A에 도시된 바와 같이, 디스플레이 패널은 제2 전원 라인(PL2)을 더 포함하며, 제2 전원 라인(PL2)은 발광 소자(100b)의 제2 전극(201)에 연결된다.
도 10A에서는 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)를 도시하였다. 예컨대, 일부 실시예에서, 도 5C, 도 5E 및 도 10A를 참조하면, 제1 노드(N1)와 전도성 라인(L1) 사이에는 커패시턴스를 형성하고, 전도성 라인(L1)과 제4 노드(N4)는 커패시턴스를 형성하고, 전도성 라인(L1)은 제1 노드(N1) 및 제4 노드(N4)와 각각 커플링되어, 휘도의 차이를 초래하며, 무라(Mura)와 같은 디스플레이 결함을 형성하여, 디스플레이 품질에 영향을 준다.
도 10B에 도시된 바와 같이, 픽셀 회로는 구동 트랜지스터(T1)를 포함하며, 구동 트랜지스터는 게이트(T10)를 포함한다. 도 10B 및 도 10C를 참조하면, 축전용량(Cst)의 제2 전극(Cb)은 개구(OPN1)를 가지며, 연결 전극(CE1)의 일단은 개구(OPN1)를 통해 구동 트랜지스터(T1)의 게이트(T10)에 연결된다. 연결 전극(CE1)을 제1 게이트 신호 라인(SL1)으로 칭할 수도 있다. 도 10B에 도시된 바와 같이, 제1 게이트 신호 라인(SL1)은 구동 트랜지스터(T1)의 게이트(T10)에 연결된다.
도 10B에 도시된 바와 같이, 제1 게이트 신호 라인(SL1)은 제2 게이트 신호 라인(SL2)에 연결된다. 구동 트랜지스터(T1)의 게이트(T10), 제1 게이트 신호 라인(SL1), 및 제2 게이트 신호 라인(SL2)은 게이트 신호부(PT1)를 구성한다. 게이트 신호부(PT1) 상의 전위는 동일하다. 물론, 기타 실시예에서는, 제2 게이트 신호 라인(SL2)을 설치하지 않을 수도 있으며, 이러한 경우, 구동 트랜지스터(T1)의 게이트(T10) 및 제1 게이트 신호 라인(SL1)은 게이트 신호부(PT1)를 구성한다. 예컨대, 제2 게이트 신호 라인(SL2)은 제1 리셋 트랜지스터(T6)의 제2 전극(T62)이다.
도 10B 및 도 10C를 참조하면, 게이트 신호부(PT1) 상의 전위를 안정시키기 위해, 본 개시의 실시예에서 제공하는 디스플레이 패널은 차폐 전극(SE) 및 정전압 라인(L0)을 제공하며, 정전압 라인(L0)은 픽셀 회로에 일정한 전압을 제공하도록 구성된다. 차폐 전극(SE)은 정전압 라인(L0)에 연결되어, 차폐 전극(SE) 상의 전압을 안정시키고, 차폐 작용을 할 수 있으며, 전도성 라인(L1)이 게이트 신호부(PT1) 상의 전위에 영향을 주는 것을 피한다. 제1 게이트 신호 라인(SL1)이 베이스 기판(BS) 상에서의 정투영은 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영 내에 속한다.
도 10B 내지 도 10D를 참조하면, 차폐 전극이 더 바람직한 차폐 작용을 하도록 하기 위해, 차폐 량을 증가시키며, 제1 게이트 신호 라인(SL1)이 베이스 기판(BS) 상에서의 정투영은 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영 내에 완전히 속한다.
예컨대, 디스플레이 불량(mura)을 감소하고 디스플레이 효과를 향상시키기 위해, 제1 게이트 신호 라인(SL1)이 베이스 기판(BS) 상에서의 정투영과 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영의 경계 사이의 거리는 1.75 μm보다 크거나 또는 같다. 픽셀 유닛에 의해 점용된 영역의 면적은 제한되므로, 차폐 전극(SE)이 제1 게이트 신호 라인(SL1)을 초과한 거리에 대해 한정할 수 있다. 예컨대, 일부 실시예에서, 바람직한 차폐 효과를 획득하기 위해, 제1 게이트 신호 라인(SL1)이 베이스 기판(BS) 상에서의 정투영과 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영의 경계 사이의 거리는 2.33 μm보다 크거나 또는 같다.
도 10B에 도시된 바와 같이, 디스플레이 패널은 블록(BK)을 더 포함하며, 블록(BK)은 제1 전원 라인(PL1)에 연결되며, 임계치 보상 트랜지스터(T3)는, 제1 채널(CN1) 및 제2 채널(CN2)을 포함하며, 제1 채널(CN1) 및 제2 채널(CN2)은 전도성 연결부(CP)를 통해 서로 연결되며; 블록(BK)이 베이스 기판(BS) 상에서의 정투영은 임계치 보상 트랜지스터(T3)의 전도성 연결부(CP)가 베이스 기판(BS) 상에서의 정투영과 적어도 부분적으로 중첩한다. 도 10B에 도시된 바와 같이, 인접한 열의 픽셀 유닛의 블록(BK)은 본 열의 픽셀 유닛의 임계치 보상 트랜지스터(T3)의 전도성 연결부(CP)를 차폐하는데 사용된다.
예컨대, 도 10B, 6G 및 6H에 도시된 바와 같이, 디스플레이 패널에 제2 게이트 신호 라인(SL2)이 포함되는 경우, 제2 게이트 신호 라인(SL2)은 제1 게이트 신호 라인(SL1)에 연결되며, 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영은 블록(BK)이 베이스 기판(BS) 상에서의 정투영 내에 속한다. 예를 더 들면, 블록(BK)이 베이스 기판(BS) 상에서의 정투영의 경계는 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영의 경계를 초과한다. 예컨대, 블록(BK)이 베이스 기판(BS) 상에서의 정투영의 경계가 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영의 경계를 초과한 거리는 1.75 μm보다 크거나 또는 같다. 예컨대, 블록(BK)이 베이스 기판(BS) 상에서의 정투영의 경계가 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영의 경계를 초과한 거리는 2.33 μm보다 크거나 또는 같다. 물론, 기타 실시예에서는, 차폐 전극(SE)을 채용하여 블록(BK)의 작용을 대체할 수도 있으며, 또는, 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영은 블록(BK)이 베이스 기판(BS) 상에서의 정투영 내에 속할 뿐만 아니라, 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영 내에도 속할 수 있다.
예컨대, 제1 게이트 신호 라인(SL1)과 제2 게이트 신호 라인(SL2)의 재료는 상이하다. 예컨대, 제1 게이트 신호 라인(SL1)의 재료는 금속을 포함하며, 제2 게이트 신호 라인(SL2)의 재료는 반도체 재료가 도체화되어 형성된 전도성 재료를 포함한다.
예컨대, 도 10B 및 도 10D에 도시된 바와 같이, 배선을 감소하기 위해, 제1 전원 라인(PL1)을 정전압 라인(L0)으로 한다. 기타 실시예에서, 배선을 감소하기 위해, 제1 초기화 신호 라인(INT1)을 정전압 라인으로 하거나 또는 제2 초기화 신호 라인(INT2)을 정전압 라인으로 할 수 있다. 정전압 라인(L0)의 예시는 제1 전원 라인(PL1), 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)에 한정되지 않고, 픽셀 회로에 정전압 전압을 제공하는 신호 라인이라면 모두 정전압 라인(L0)으로 할 수 있다. 본 개시의 실시예는 제1 전원 라인(PL1)을 정전압 라인(L0)로 예를 들어 설명하며, 제1 전원 라인(PL1)을 제외한 일정한 전압을 제공하는 신호 라인을 정전압 라인(L0)으로 하는 경우, 차폐 전극(SE)의 형태를 조정하여 해당 일정한 전압을 제공하는 신호 라인에 연결되도록 할 수 있다.
도 10D에 도시된 바와 같이, 차폐 전극(SE)은 비아홀(H21)을 통해 정전압 라인(L0)에 연결된다. 예컨대, 정전압 라인(L0)이 제3 도전층(LY3)에 위치할 경우, 비아홀(H21)은 제4 절연층(ISL4) 및 제5 절연층(ISL5)을 관통할 수 있다.
도 10C 및 도 10E를 참조하면, 베이스 기판(BS) 상에 버퍼층(BL)을 설치하고, 버퍼층(BL) 상에 분리층(BR)을 설치하며, 분리층(BR) 상에 액티브 층(LY0)을 설치하며, 액티브 층(LY0) 상에 제1 절연층(ISL1)을 설치하며, 제1 절연층(ISL1) 상에 제1 도전층(LY1)을 설치하며, 제1 도전층(LY1) 상에 제2 절연층(ISL2)을 설치하며, 제2 절연층(ISL2) 상에 제2 도전층(LY2)을 설치하며, 제2 도전층(LY2) 상에 제3 절연층(ISL3)을 설치하며, 제3 절연층(ISL3) 상에 제3 도전층(LY3)을 설치하며, 제3 도전층(LY3)은 연결 전극(CE01)을 포함하며, 연결 전극(CE01)은 제1 절연층(ISL1), 제2 절연층(ISL2) 및 제3 절연층(ISL3)의 비아홀(H3)을 관통하여 제2 발광 제어 트랜지스터(T5)의 제2 전극(T52)에 연결되며, 제3 도전층(LY3) 상에 제4 절연층(ISL4) 및 제5 절연층(ISL5)을 설치하며, 제4 절연층(ISL4) 및 제5 절연층(ISL5) 상에 제4 도전층(LY4)을 설치하며, 제4 도전층(LY4)은 연결 전극(CE02)을 포함하며, 연결 전극(CE02)은 제4 절연층(ISL4) 및 제5 절연층(ISL5)의 비아홀(H22)을 관통하여 연결 전극(CE01)에 연결되며, 제4 절연층(ISL4) 상에 제6 절연층(ISL6)을 설치하며, 발광 소자(100b)(제2 발광 소자(30))는 제6 절연층(ISL6)의 비아홀(H31)(도 10D 및 도 10E에 도시된 바와 같음)을 관통하여 연결 전극(CE02)에 연결된다. 발광 소자(100b)는 제1 전극(E1), 제2 전극(E2) 및 제1 전극(E1)과 제2 전극(E2) 사이에 위치하는 발광 제어층(FL)을 포함한다. 연결 소자(CE0)는, 연결 전극(CE01) 및 연결 전극(CE02)을 포함한다.
도 10B에 도시된 바와 같이, 연결 전극(CE1)의 일단은 비아홀(H1)을 통해 구동 트랜지스터(T1)의 게이트(T10)에 연결되며, 연결 전극(CE1)의 또 다른 일단은 비아홀(H2)을 통해 제1 리셋 트랜지스터(T6)의 제2 전극(T62)에 연결된다. 연결 전극(CE2)의 일단은 비아홀(H4)을 통해 제1 초기화 신호 라인(INT1)에 연결되며, 연결 전극(CE2)의 또 다른 일단은 비아홀(H5)을 통해 제1 리셋 트랜지스터(T6)의 제1 전극(T61)에 연결된다. 연결 전극(CE3)의 일단은 비아홀(H6)을 통해 제2 초기화 신호 라인(INT2)에 연결되며, 연결 전극(CE3)의 또 다른 일단은 비아홀(H7)을 통해 제2 리셋 트랜지스터(T7)의 제1 전극(T71)에 연결된다. 제1 전원 라인(PL1)은 비아홀(H8)을 통해 제1 발광 제어 트랜지스터(T4)의 제1 전극(T41)에 연결된다. 제1 전원 라인(PL1)은 비아홀(H9)을 통해 축전용량(Cst)의 제2 전극(Cb)에 연결된다. 제1 전원 라인(PL1)은 비아홀(Hk)을 통해 블록(BK)에 연결된다. 데이터 라인(DT)은 비아홀(H0)을 통해 데이터 기록 트랜지스터(T2)의 제1 전극(T21)에 연결된다.
예컨대, 디스플레이 패널의 제작 과정에서, 자기정렬 기법(self-alignment technique)을 채용하여, 제1 도전층(LY1)을 마스크(Mask)로 하여 반도체 패턴층에 대해 도체화 처리를 진행한다. 반도체 패턴층은 반도체 필름막을 패터닝하여 형성될 수 있다. 예컨대, 이온 주입을 채용하여 반도체 패턴층에 대해 리도핑을 진행함으로써, 제1 도전층(LY1)에 의해 커버리지되지 않은 반도체 패턴층의 부분이 도체화되어, 구동 트랜지스터(T1)의 소스 영역(제1 전극(T11)) 및 드레인 영역(제2 전극(T12)), 데이터 기록 트랜지스터(T2)의 소스 영역(제1 전극(T21)) 및 드레인 영역(제2 전극(T22)), 임계치 보상 트랜지스터(T3)의 소스 영역(제1 전극(T31)) 및 드레인 영역(제2 전극(T32)), 제1 발광 제어 트랜지스터(T4)의 소스 영역(제1 전극(T41)) 및 드레인 영역(제2 전극(T42)), 제2 발광 제어 트랜지스터(T5)의 소스 영역(제1 전극(T51)) 및 드레인 영역(제2 전극(T52)), 제1 리셋 트랜지스터(T6)의 소스 영역(제1 전극(T61)) 및 드레인 영역(제2 전극(T62)), 및 제2 리셋 트랜지스터(T7)의 소스 영역(제1 전극(T71)) 및 드레인 영역(제2 전극(T72))을 형성하도록 한다. 제1 도전층(LY1)에 의해 커버리지된 반도체 패턴층은 반도체 특성을 보류하여, 구동 트랜지스터(T1)의 채널 영역, 데이터 기록 트랜지스터(T2)의 채널 영역, 임계치 보상 트랜지스터(T3)의 채널 영역, 제1 발광 제어 트랜지스터(T4)의 채널 영역, 제2 발광 제어 트랜지스터(T5)의 채널 영역, 제1 리셋 트랜지스터(T6)의 채널 영역, 및 제2 리셋 트랜지스터(T7)의 채널 영역을 형성한다. 도 10B에 도시된 바와 같이, 제2 리셋 트랜지스터(T7)의 제2 전극(T72) 및 제2 발광 제어 트랜지스터(T5)의 제2 전극(T52)은 일체로 형성되며; 제2 발광 제어 트랜지스터(T5)의 제1 전극(T51), 구동 트랜지스터(T1)의 제2 전극(T12) 및 임계치 보상 트랜지스터(T3)의 제1 전극(T31)은 일체로 형성되며; 구동 트랜지스터(T1)의 제1 전극(T11), 데이터 기록 트랜지스터(T2)의 제2 전극(T22), 제1 발광 제어 트랜지스터(T4)의 제2 전극(T42)은 일체로 형성되며; 임계치 보상 트랜지스터(T3)의 제2 전극(T32) 및 제1 리셋 트랜지스터(T6)의 제2 전극(T62)은 일체로 형성된다. 일부 실시예에서, 도 10B에 도시된 바와 같이, 제2 리셋 트랜지스터(T7)의 제1 전극(T71) 및 제1 리셋 트랜지스터(T6)의 제1 전극(T61)은 일체로 형성될 수 있다.
예컨대, 본 개시의 실시예에서 채용되는 트랜지스터의 채널 영역은 단결정 실리콘, 폴리실리콘(예컨대, 저온 폴리실리콘)이거나 또는 금속 산화물 반도체 재료(예컨대, IGZO, AZO 등)일 수 있다. 하나의 실시예에서, 해당 트랜지스터는 모두 P형 저온 폴리실리콘(LTPS) 박막 트랜지스터이다. 또 다른 하나의 실시예에서, 구동 트랜지스터(T1)에 게이트에 직접 연결된 임계치 보상 트랜지스터(T3) 및 제1 리셋 트랜지스터(T6)는 금속 산화물 반도체 박막 트랜지스터이며, 즉, 트랜지스터의 채널 재료는 금속 산화물 반도체 재료(예컨대, IGZO, AZO 등)이며, 금속 산화물 반도체 박막 트랜지스터는 누설전류가 낮아, 구동트랜지스터(T1)의 게이트의 누설전류를 감소하는데 유리하다.
예컨대, 본 개시의 실시예에서 채용되는 트랜지스터는 탑 게이트형, 언더 게이트형 또는 듀얼 게이트 구조와 같은 다양한 구조를 포함할 수 있다. 하나의 실시예에서, 구동 트랜지스터(T1)의 게이트에 직접 연결된 임계치 보상 트랜지스터(T3) 및 제1 리셋 트랜지스터(T6)는 듀얼 게이트형 박막 트랜지스터로서, 구동 트랜지스터(T1)의 게이트 누설 전류를 저감하는데 유리할 수 있다.
예컨대, 도 10E에 도시된 바와 같이, 디스플레이 패널은, 픽셀 정의층(PDL) 및 스페이서(PS)를 더 포함하며, 픽셀 정의층(PDL)은 개구(OPN)를 가지며, 개구(OPN)는 픽셀 유닛의 발광 면적(출광 영역, 유효 발광 면적)을 한정하도록 구성된다. 스페이서(PS)는 발광 기능층(FL) 형성 시 미세 금속 마스크를 지지하도록 구성된다.
예컨대, 개구(OPN)는 픽셀 유닛의 출광 영역이다. 발광 기능층(FL)은 발광 소자(100b)의 제1 전극(E1) 상에 위치하고, 발광 소자(100b)의 제2 전극(E2)은 발광 기능층(FL) 상에 위치하며, 도 10E에 도시된 바와 같이, 발광 소자(100b) 상에 인캡층(CPS)을 설치한다. 인캡층(CPS)은, 제1 인캡층(CPS1), 제2 인캡층(CPS2) 및 제3 인캡층(CPS3)을 포함한다. 예컨대, 제1 인캡층(CPS1) 및 제3 인캡층(CPS3)은 무기 재료층이고, 제2 인캡층(CPS2)은 유기 재료층이다. 예컨대, 제1 전극(E1)은 발광 소자(100b)의 양극이고, 제2 전극(E2)은 발광 소자(100b)의 음극이며, 이에 한정되지 않는다.
예컨대, 도 10B, 도 10D에 도시된 바와 같이, 블록(BK)이 베이스 기판(BS) 상에서의 정투영은 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영과 부분적으로 중첩하며, 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영은 제1 게이트 신호 라인(SL1)이 베이스 기판(BS) 상에서의 정투영과 부분적으로 중첩하며, 따라서, 블록(BK) 및 차폐 전극(SE)은 공동으로 게이트 신호부(PT1)에 대한 차폐 작용을 한다. 물론, 또 다른 일부 실시예에서는, 블록(BK)을 설치하지 않을 수도 있으며, 또는, 블록(BK)이 베이스 기판(BS) 상에서의 정투영은 제2 게이트 신호 라인(SL2)이 베이스 기판(BS) 상에서의 정투영과 중첩하지 않는다.
예컨대, 도 10B, 도 10D에 도시된 바와 같이, 좌측의 블록(BK)은 도면에 도시된 픽셀 유닛의 좌측의 픽셀 유닛으로 연장되어, 임계치 보상 트랜지스터(T3)의 도전 연결부(CP)를 차폐하며, 우측의 블록(BK)은 도면에 도시된 픽셀 유닛의 우측의 픽셀 유닛에 연결된 블록(BK)으로 연장된다.
도 10B, 도 10D에 도시된 바와 같이, 각 트랜지스터의 채널 및 채널 양측에 위치하는 제1 전극 및 제2 전극은 액티브 층(LY0)에 위치하며; 제1 리셋 제어 신호 라인(RST1), 게이트(GT), 구동 트랜지스터의 게이트(T10)(축전용량(Cst)의 제1 전극(Ca)), 발광 제어 신호 라인(EML) 및 제2 리셋 제어 신호 라인(RST2)은 제1 전도층(LY1)에 위치하며; 제1 초기화 신호 라인(INT1), 축전용량(Cst)의 제2 전극(Cb), 및 제2 초기화 신호 라인(INT2)은 제2 도전층(LY2)에 위치하며; 데이터 라인(DT), 제1 전원 라인(PL1), 연결 전극(CE1), 연결 전극(CE2), 연결 전극(CE3), 및 연결 전극(CE01)은 제3 도전층(LY3)에 위치하며; 차폐 전극(SE)은 제4 도전층(LY4)에 위치한다.
도 10B, 도 10D에 도시된 바와 같이, 제1 초기화 신호선(INT1), 제1 리셋 제어 신호 라인(RST1), 게이트 라인(GT), 발광 제어 신호 라인(EML), 제2 초기화 신호 라인(INT2) 및 제2 리셋 제어 신호 라인(RST2)은 모두 제1방향(X)으로 연장되며, 도 10B, 도 10D에 도시된 바와 같이, 데이터 라인(DT) 및 제1 전원 라인(PL1)은 모두 제2방향(Y)으로 연장된다.
본 개시의 실시예에서, 소자 A가 베이스 기판(BS) 상에서의 정투영이 소자 B가 베이스 기판(BS) 상에서의 정투영 내에 속한다는 것은, 소자 A가 베이스 기판(BS) 상에서의 정투영이 소자 B가 베이스 기판(BS) 상에서의 정투영 내에 완전히 속한다는 것을 의미하며, 즉, 소자 A가 베이스 기판(BS) 상에서의 정투영은 소자 B가 베이스 기판(BS) 상에서의 정투영을 커버리지하며, 소자 A가 베이스 기판(BS) 상에서의 정투영의 면적은 소자 B가 베이스 기판(BS) 상에서의 정투영의 면적보다 작거나 또는 같다.
예컨대, 본 개시의 일부 실시예에서, 각 픽셀 회로(100a)마다 전술한 어느 하나의 차폐 전극(SE)이 설치되어 있다. 즉, 제1 픽셀 유닛(101)의 제1 픽셀 회로(10) 또는 제2 픽셀 유닛(102)의 제2 픽셀 회로(20)에는, 모두 전술한 어느 하나의 차폐 전극(SE)이 설치되어 있다. 예컨대, 제1 픽셀 유닛(101)의 제1 픽셀 회로(10)는 차폐 전극(SE)을 포함하며, 제2 픽셀 유닛(102)의 제2 픽셀 회로(20)는 차폐 전극(SE)을 포함하며, 물론, 차폐 전극(SE)은 기타 형태를 채용할 수도 있다.
예컨대, 본 개시의 실시예의 픽셀 회로 중의 트랜지스터는 모두 박막 트랜지스터이다. 예컨대, 제1 도전층(LY1), 제2 도전층(LY2), 제3 도전층(LY3), 및 제4 도전층(LY4)은 모두 금속 재료로 제조된다. 예컨대, 제1 도전층(LY1) 및 제2 도전층(LY2)은 니켈, 알루미늄 등의 금속 재료로 형성되지만, 이에 한정되지 않는다. 예컨대, 제3 도전층(LY3) 및 제4 도전층(LY4)은 티타늄, 알루미늄 등의 금속 재료로 형성되지만, 이에 한정되지 않는다. 예컨대, 제3 도전층(LY3) 및 제4 도전층(LY4)은 각각 Ti/AL/Ti 3개의 서브 층으로 형성된 구조이지만, 이에 한정되지 않는다. 예컨대, 베이스 기판은 유리 기판 또는 폴리이미드 기판을 채용할 수 있으나, 이에 한정되지 않으며, 수요에 따라 선택할 수 있다. 예컨대, 버퍼층(BL), 분리층(BR), 제1 절연층(ISL1), 제2 절연층(ISL2), 제3 절연층(ISL3), 제4 절연층(ISL4), 제5 절연층(ISL5) 및 제6 절연층(ISL6)은 모두 절연 재료로 제조된다. 발광 소자의 제1 전극(E1) 및 제2 전극(E2)의 재료는 수요에 따라 선택할 수 있다. 일부 실시예에서, 제1 전극(E1)은 투명 전도성 금속 산화물 및 은 중의 적어도 하나를 채용할 수 있으나, 이에 한정되지 않는다. 예컨대, 투명 전도성 금속 산화물은 인듐 주석 산화물(ITO)을 포함하나, 이에 한정되지 않는다. 예컨대, 제1 전극(E1)은 ITO-Ag-ITO 3개의 서브층이 적층 설치된 구조를 채용할 수 있다. 일부 실시예에서, 제2 전극(E2)은 저기능 금속일 수 있으며, 마그네슘 및 은 중의 적어도 하나를 채용할 수 있으나, 이에 한정되지 않는다.
예컨대, 본 개시의 실시예의 레이아웃도 및 단면도를 참조하면, 본 개시의 적어도 하나의 실시예에서 제공하는 디스플레이 패널은 하기의 방법으로 제조될 수 있다.
(1) 베이스 기판(BS) 상에 버퍼층(BL) 및 분리층(BR)을 형성한다.
(2) 분리층(BR) 상에 반도체 필름층을 형성한다.
(3) 반도체 필름층에 대해 패터닝을 진행하여 반도체 패턴층을 형성한다.
(4) 반도체 패턴층 상에 제1 절연 필름막을 형성한다.
(5) 제1 절연 필름막 상에 제1 전도성 필름막을 형성하고, 제1 전도성 필름막에 대해 패터닝을 진행하여 제1 도전층(LY1)을 형성한다.
(6) 제1 도전층(LY1)을 마스크로 하여 반도체 패턴층에 대해 도핑을 진행하여, 액티브 층(LY0)을 형성한다.
(7) 제1 도전층(LY1) 상에 제2 절연 필름막을 형성한다.
(8) 제2 절연층(ISL2) 상에 제2 전도성 필름막을 형성하고, 제2 전도성 필름막에 대해 패터닝을 진행하여 제2 도전층(LY2)을 형성한다.
(9) 제2 도전층(LY2) 상에 제3 절연 필름막을 형성한다.
(10) 제1 절연 필름막, 제2 절연 필름막, 및 제3 절연 필름막 중의 적어도 하나에 대해 패터닝을 진행하여, 비아홀을 형성하는 동시에 제1 절연층(ISL1), 제2 절연층(ISL1), 및 제3 절연층(ISL3)을 형성한다.
(11) 제3 전도성 필름막을 형성하고, 제3 전도성 필름막에 대해 패터닝을 진행하여 제3 도전층(LY3)을 형성한다. 제3 도전층(LY3) 중의 각각의 컴포넌트는 비아홀을 통해 그 하방에 위치하는 소자와 연결된다.
(12) 제4 절연 필름막 및 제5 절연 필름막을 형성하고, 제4 절연 필름막 및 제5 절연 필름막에 대해 패터닝을 진행하여, 비아홀을 형성하는 동시에 제4 절연층(ISL4) 및 제5 절연층(ISL5)을 형성한다.
(13) 제4 전도성 필름막을 형성하고, 제4 전도성 필름막에 대해 패터닝을 진행하여 제4 도전층(LY4)을 형성한다.
(14) 적어도 하나의 절연층을 형성하고 적어도 하나의 투명 도전층을 형성하며, 투명 도전층은 전도성 라인(L1)을 포함한다.
(15) 발광 소자의 제1 전극(E1)을 형성한다.
(16) 픽셀 정의층(PDL) 및 스페이스 층(PS)을 형성한다.
(17) 발광 기능층(FL)을 형성한다.
(18) 발광 소자의 제2 전극(E2)을 형성한다.
(19) 인캡층(CPS)을 형성한다.
예컨대, 도 2 및 도 3을 참조하면, 베이스 기판(BS)은 제1 디스플레이 영역(R1) 및 제2 디스플레이 영역(R2)을 가지며, 제1 디스플레이 영역(R1)은 제2 디스플레이 영역(R2)의 적어도 일측에 위치하며, 픽셀 유닛은, 제1 픽셀 유닛 및 제2 픽셀 유닛을 포함하며, 제1 픽셀 유닛의 픽셀 회로 및 발광 소자는 모두 제1 디스플레이 영역에 위치하며, 제2 픽셀 유닛의 픽셀 회로는 제1 디스플레이 영역에 위치하며, 제2 픽셀 유닛의 발광 소자는 제2 디스플레이 영역에 위치하며, 제2 픽셀 유닛의 픽셀 회로는 전도성 라인(L1)을 통해 제2 픽셀 유닛의 발광 소자에 연결된다.
도 11은 본 개시의 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 12A 내지 도 12C는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 13은 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다. 도 14A 내지 도 14H는 본 개시의 또 다른 하나의 실시예에서 제공하는 디스플레이 패널의 예시도이다.
도 11에 도시된 바와 같이, 제2 타입의 데이터 라인의 제3 부분(DT03)은 제4 도전층(LY4)에 위치한다. 본 개시의 일부 실시예에서 제공하는 디스플레이 패널 중의 일부 제1 픽셀 회로(10) 및/또는 일부 제2 픽셀 회로(20)는 도 11에 도시된 바와 같다. 도 11에 도시된 디스플레이 기판에는 차폐 전극(SE)이 설치되지 않을 수도 있다.
도 12A에 도시된 디스플레이 패널은 도 11에 도시된 디스플레이 패널에 비해, 차폐 전극(SE)의 형태를 조정하였다. 예컨대, 도 12B에 도시된 바와 같이, 게이트 신호부(PT1) 상의 전위를 더 바람직하게 안정시키기 위해, 구동 트랜지스터(T1)의 게이트(T10)가 베이스 기판(BS) 상에서의 정투영은 차폐 전극(SE)이 베이스 기판(BS) 상에서의 정투영 내에 속한다. 차폐 전극(SE)은 수요에 따라 상이한 형태로 설치될 수 있다.
도 12A에 도시된 디스플레이 패널은 도 11에 도시된 디스플레이 패널에 비해, 서로 연결되지 않은 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 설치하여, 신호를 각각 인가하도록 구성되었다. 도 10B, 도 10D, 도 11에서는 그 전의 일 행의 픽셀 회로의 제1 초기화 신호 라인(INT1)이 그 뒤의 일 행의 픽셀 회로의 제2 초기화 신호 라인(INT2)이고, 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)에 동일한 초기화 신호가 입력되는 것으로 예를 들었다. 초기화 신호 라인의 설치 방식은 수요에 따라 조정할 수 있다.
예컨대, 본 개시의 실시예에서, 제3 부분(DT04)을 제2 도전층(LY2)에 설치하지 않고, 제4 도전층(LY4)에 설치함으로써, 제2 도전층(LY2)에 도 12A에 도시된 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 설치하는데 유리하다. 즉, 발광 제어 신호 라인(EML)과 제2 리셋 제어 신호 라인(RST2) 사이에 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 설치하는데 유리하다.
도 12B에서는 제1 픽셀 유닛(10)을 도시하였으며, 복수 개의 전도성 라인(L1)은 제1 픽셀 유닛(10)을 통과하며, 복수 개의 전도성 라인(L1)이 베이스 기판 상에서의 정투영은 제1 픽셀 유닛(10)이 베이스 기판 상에서의 정투영과 부분적으로 중첩한다. 제1 픽셀 유닛(10)과 중첩되는 전도성 라인(L1)의 수량은 도면에 도시된 것에 한정되지 않는다.
도 12C에서는 제2 픽셀 유닛(20)을 도시하였으며, 하나의 전도성 라인(L1)은 해당 제2 픽셀 유닛(20)에 연결된다. 도 12C에 도시된 바와 같이, 해당 전도성 라인(L1)은 절연층의 비아홀(H31)을 관통하여 해당 제2 픽셀 유닛(20)에 연결된다.도 12C에 도시된 바와 같이, 적어도 하나의 전도성 라인(L1)은 제2 픽셀 유닛(20)을 통과하지만 해당 제2 픽셀 유닛(20)에 연결되지 않으며, 즉, 일부 전도성 라인(L1)이 베이스 기판 상에서의 정투영은 제2 픽셀 유닛(20)이 베이스 기판 상에서의 정투영과 부분적으로 중첩한다. 제2 픽셀 유닛(20)과 중첩되는 전도성 라인(L1)의 수량은 도면에 도시된 것에 한정되지 않는다.
도 12A 내지 도 12C에 도시된 바와 같이, 제3 부분(DT03)이 베이스 기판(BS) 상에서의 정투영은 전도성 라인(L1)이 베이스 기판(BS) 상에서의 정투영과 중첩하지 않으므로, 신호 라인 사이의 중첩을 감소하고, 전도성 라인(L1)이 제4 도전층(LY4) 중의 구조와 중첩하여 전도성 라인(L1)이 가늘어지거나 또는 차단되는 불량을 개선한다. 예컨대, 제2 방향(Y) 상에서의 픽셀 회로의 사이즈를 압축하여, 전도성 라인(L1)과 중첩하지 않는 제3 부분(DT03)이 설치될 공간을 가질 수 있으나, 이에 한정되지 않는다. 본 개시의 실시예에서 제공하는 디스플레이 패널에서, 제2 방향(Y) 상에서의 픽셀 회로의 사이즈에 대해 한정하지 않는다.
예컨대, 도 12B, 도 12C 및 도 5E에 도시된 바와 같이, 전도성 라인(L1)이 베이스 기판(BS) 상에서의 정투영은 제1 픽셀 유닛의 픽셀 회로가 베이스 기판(BS) 상에서의 정투영과 부분적으로 중첩한다.
예컨대, 도 10B, 도 10D, 및 도 11에서는 제1 초기화 신호 라인(INT1)과 제2 초기화 신호 라인(INT2)이 서로 연결되어 동일한 초기화 신호가 입력되는 것으로 예를 들었다. 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)에 각각 신호를 인가하기 위해, 도 12A 내지 도 12C에서와 같이, 2개의 상이한 초기화 신호 라인을 설치할 수 있다.
예컨대, 도 12A 내지 도 12C에 도시된 바와 같이, 디스플레이 패널은, 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 더 포함하며, 도 10A, 및 도 12A 내지 도 12C를 참조하면, 픽셀 회로(100a)는, 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)를 더 포함하며, 제1 리셋 트랜지스터(T6)는 구동 트랜지스터(T1)의 게이트에 연결되고, 구동 트랜지스터(T1)의 게이트에 대해 리셋을 진행하도록 구성되며, 제2 리셋 트랜지스터(T7)는 발광 소자(100b)의 제1 전극(E1)에 연결되고, 발광 소자(100b)의 제1 전극(E1)에 대해 리셋을 진행하도록 구성되며, 제1 초기화 신호 라인(INT1)은 제1 리셋 트랜지스터(T6)를 통해 구동 트랜지스터(T1)의 게이트에 연결되며, 제2 초기화 신호 라인(INT2)은 제2 리셋 트랜지스터(T7)를 통해 발광 소자(100b)의 제1 전극(E1)에 연결된다. 제1 초기화 신호 라인(INT1)과 제2 초기화 신호 라인(INT2)은 연결되지 않고, 신호를 각각 인가하도록 구성된다. 제3 부분(DT03)을 제4 도전층(LY4)으로 조정하면, 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)에 초기화 신호 라인을 각각 설치하는데 유리하다. 즉, 서로 연결된 2개의 제1 초기화 신호 라인(INT1) 및 제2 초기화 신호 라인(INT2)을 설치한다.
도 13에 도시된 바와 같이, 제3 부분(DT03)은 제1 방향(X)으로 복수 개의 제1 픽셀 유닛(10)을 통과한다. 명확하게 도시하기 위해, 도 13에서는 부분 구조만을 도시하였다.
도 14A 내지 도 14H에서, 디스플레이 패널의 센터 라인(a0)의 좌측 부분에는 데이터 라인(DT)을 도시하였으며, 명확하게 도시하기 위해, 디스플레이 패널의 센터 라인(a0)의 우측 부분에는 데이터 라인(DT)을 도시하지 않았다. 도 14A 내지 도 14H에서, 제1 방향(X)으로 연장되어 블랙 도트로 표시된 비아홀되는 라인은 제3 부분(DT03)이며, 제1 방향(X)으로 연장되어 블랙 도트로 표시된 비아홀과 중첩되지 않는 라인은 더미 라인(DMY)이다. 도 14H에서는 차폐 전극이 도시되지 않았으며, 차폐 전극은 가로 라인과 세로 라인이 교차하는 직사각형 영역 내에 위치할 수 있다. 하나의 직사각형 영역 내에 적어도 하나의 차폐 전극을 설치할 수 있다. 제2 방향(Y)으로 인접한 2개의 가로 라인 사이에 적어도 일 행의 픽셀 유닛을 설치할 수 있다. 도 14A 내지 도 14G에서, 하나의 차폐 전극(SE)은 하나의 픽셀 회로에 대응할 수 있다. 물론, 디스플레이 패널에서, 차폐 전극(SE)을 설치하지 않을 수도 있다. 이러한 경우, 도 14A 내지 도 14G 중의 차폐 전극(SE)을 하나의 픽셀 회로로 볼 수 있다.
도 14A에 도시된 바와 같이, 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)은 제4 도전층(LY4)에 위치하여, 부하를 감소하는데 유리하다. 도 14A에 도시된 바와 같이, 차폐 전극(SE) 및 제2 타입의 데이터 라인(DTn)의 제3 부분(DT03)은 제4 도전층(LY4)에 위치한다. 차폐 전극(SE)은 전술한 설명을 참조할 수 있으며, 여기서 더 이상 상세하게 기술하지 않기로 한다.
도 14B에 도시된 바와 같이, 복수 개의 제3 부분(DT03)은 디스플레이 패널에 분산되어 설치된다. 제2 방향(Y) 상에서 인접한 제3 부분(DT03) 사이는 복수 개의 픽셀 유닛으로 이격되거나 또는 멀티 행의 픽셀 유닛으로 이격된다. 도 14B에서는 제2 방향(Y) 상에서 인접한 제3 부분(DT03) 사이가 8개의 픽셀 유닛으로 이격되거나 또는 8행의 픽셀 유닛으로 이격되는 것으로 예를 들어 설명하며, 제2 방향(Y) 상에서 인접한 제3 부분(DT03) 사이에 이격된 픽셀 유닛의 개수는, 해당 기술분야에서 통상의 지식을 가진 자들이 수요에 따라 설정할 수 있다. 도 14B에서, 디스플레이 패널의 센터 라인(a0)의 좌측에 위치하는 제3 부분(DT03)과 디스플레이 패널의 센터 라인(a0)의 우측에 위치하는 제3 부분(DT03)은 디스플레이 패널의 센터 라인(a0)에 대해 대칭으로 설치된다.
도 14C에 도시된 디스플레이 패널은 도 14B에 도시된 디스플레이 패널에 비해, 디스플레이 패널의 센터 라인(a0)의 좌측에 위치하는 제3 부분(DT03)과 디스플레이 패널의 센터 라인(a0)의 우측에 위치하는 제3 부분(DT03)은 제2 방향(Y) 상에서 교차되어 설치된다.
도 14D에 도시된 디스플레이 패널은 도 14B에 도시된 디스플레이 패널에 비해, 더미 라인(DMY)이 설치되었고, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈가 증가되었다.
도 14E에 도시된 디스플레이 패널은 도 14C에 도시된 디스플레이 패널에 비해, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈가 증가되었다.
도 14F에 도시된 디스플레이 패널은 도 14C에 도시된 디스플레이 패널에 비해, 더미 라인(DMY)이 설치되었고, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈가 증가되었다.
도 14G에 도시된 디스플레이 패널은 도 14A에 도시된 디스플레이 패널에 비해, 더미 라인(DMY)이 설치되었고, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈가 증가되었다.
도 14H에 도시된 디스플레이 패널은 도 14C에 도시된 디스플레이 패널에 비해, 더미 라인(DMY)이 설치되었고, 제1 방향(X) 상에서의 제3 부분(DT03)의 사이즈가 증가되었다.
도 14A 내지 도 14D、및 도 14G에 도시된 바와 같이, 제3 부분(DT03)은 센터 라인(a0)을 초과하지 않는다. 물론, 본 개시의 실시예는 이에 한정되지 않고, 상이한 제3 부분(DT03)이 서로 연결되지 않도록 하면 된다.
도 14E, 도 14F, 및 도 14H에 도시된 바와 같이, 제3 부분(DT03)은 디스플레이 패널의 센터 라인(a0)을 초과한다.
본 개시의 기타 실시예에서, 제2 방향(Y) 상에서 인접한 2개의 제3 부분(DT03) 사이는 상이한 수량의 픽셀 유닛으로 이격될 수 있다. 본 개시의 실시예는 제2 방향(Y) 상에서 인접한 2개의 제3 부분(DT03) 사이에 이격된 픽셀 유닛의 수량에 대해 한정하지 않는다. 본 개시의 실시예는 인접한 제2 타입의 데이터 라인(DTn)의 제1 부분(DT01) 사이에 이격된 픽셀 유닛의 수량에 대하여서도 한정하지 않는다.
본 개시의 실시예에서, 하기의 상황을 예로 들어 설명한다. 제2 타입의 데이터 라인(DTn)에 대해, 제2 부분(DT02)이 센터 라인(a0)으로부터 더 가까이할수록, 제3 부분(DT03)의 제1 부분(DT01) 및 제2 부분(DT02)에 연결된 2개의 비아홀 사이에 위치하는 부분의 길이는 더 길다. 해당 기술분야에서 통상의 지식을 가진 자들은 수요에 따라 연결 방식을 조정할 수 있으며, 예컨대, 또 다른 일부 실시예에서, 제2 타입의 데이터 라인(DTn)에 대해, 제2 부분(DT02)이 센터 라인(a0)으로부터 더 가까이할수록, 제3 부분(DT03)의 제1 부분(DT01) 및 제2 부분(DT02)에 연결된 2개의 비아홀 사이에 위치하는 부분의 길이는 더 짧다.
본 개시의 적어도 하나의 실시예는 상술한 어느 하나의 디스플레이 패널을 포함하는 디스플레이 장치를 제공한다.
도 15A 및 도 15B는 본 개시의 하나의 실시예에서 제공하는 디스플레이 장치의 예시도이다. 도 15A 및 도 15B에 도시된 바와 같이, 감광 센서(SS)는 디스플레이 패널(DS)의 일측에 위치하며, 제2 디스플레이 영역(R2)에 위치한다. 환경광은 제2 디스플레이 영역(R2)을 투과하여 감광 센서(SS)에 의해 감지될 수 있다. 도 15B에 도시된 바와 같이, 감광 센서(SS)가 설치되지 않은 디스플레이 패널의 일측은 디스플레이측이며, 이미지를 디스플레이할 수 있다.
예컨대, 디스플레이 장치는 언더스크린 카메라의 전면 스크린 디스플레이 장치이다. 예컨대, 디스플레이 장치는 OLED 또는 OLED를 포함하는 제품을 포함한다. 예컨대, 디스플레이 장치는 상술한 디스플레이 패널을 포함하는 TV, 디지털 카메라, 휴대폰, 시계, 태블릿 PC, 노트북 컴퓨터, 내비게이션 등의 디스플레이 기능이 있는 제품 또는 컴포넌트를 포함한다.
도 16은 도 10A에 도시된 픽셀 회로의 동작 시퀀스 다이아그램이다. 도 16에 도시된 바와 같이, 일 프레임의 디스플레이 시간대에서, 픽셀 유닛의 구동 방법은, 제1 리셋 단계(t1), 데이터 기록과 임계치 보상 및 제2 리셋 단계(t2), 및 발광 단계(t3)를 포함하며, 리셋 제어 신호(RESET)가 저 레벨인 경우, 구동 트랜지스터(T1)의 게이트를 리셋하며, 스캔 신호(SCAN)가 저 레벨인 경우, 발광 소자(100b)의 제1 전극(E1)(예컨대, 양극)을 리셋한다. 예컨대, 도 10A에 도시된 바와 같이, 스캔 신호(SCAN)가 저 레벨인 경우, 데이터 전압(VDATA)을 기록하고, 동시에 구동 트랜지스터(T1)의 임계치 전압(Vth)을 획득하며, 데이터 라인 상의 데이터 정보가 포함된 데이터 전압(VDADA)을 축전용량(Cst) 내에 저장하며; 발광 제어 신호 라인(EML)이 저 레벨인 경우, 발광 소자(100b)는 발광하며, 제1 노드(N1)(게이트 포인트)의 전압 유지(발광 소자(100b)의 발광 안정성)는 축전용량(Cst)에 의해 유지된다. 픽셀 회로(10)의 구동 과정에서, 발광 단계에서, 축전용량은 전압 신호를 유지하여, 신호 홀드단의 전위가 일정하게 유지되도록 하기 위한 것이며, 구동 트랜지스터의 게이트와 소스 사이에 전압을 형성하여, 구동 트랜지스터가 구동 전류를 형성하도록 제어하며, 더 나아가 발광 소자(100b)가 발광하도록 구동한다.
도 16에 도시된 바와 같이, 리셋 단계(t1)에서, 발광 제어 신호(EM)를 오프 전압으로 설정하고, 리셋 제어 신호(RESET)를 온 전압으로 설정하며, 스캔 신호(SCAN)를 오프 전압으로 설정한다.
도 16에 도시된 바와 같이, 데이터 기록과 임계치 보상 단계 및 제2 리셋 단계(t2)에서, 발광 제어 신호(EM)를 오프 전압으로 설정하고, 리셋 제어 신호(RESET)를 오프 전압으로 설정하며, 스캔 신호(SCAN)를 온 전압으로 설정한다.
도 16에 도시된 바와 같이, 발광 단계(t3)에서, 발광 제어 신호(EM)를 온 전압으로 설정하고, 리셋 제어 신호(RESET)를 오프 전압으로 설정하며, 스캔 신호(SCAN)를 오프 전압으로 설정한다.
도 16에 도시된 바와 같이, 제1 전압 신호(ELVDD) 및 제2 전압 신호(ELVSS)는 모두 일정한 전압 신호이며, 예컨대, 초기화 신호(Vinit)는 제1 전압 신호(ELVDD)와 제2 전압 신호(ELVSS) 사이에 있다.
예컨대, 본 개시의 실시예 중의 온 전압은, 상응한 트랜지스터의 제1 전극과 제2 전극을 도통할 수 있는 전압을 의미하며, 오프 전압은, 상응한 트랜지스터의 제1 전극과 제2 전극을 차단할 수 있는 전압을 의미한다. 트랜지스터가 P형 트랜지스터일 경우, 온 전압은 저 전압(예컨대, 0V)이고, 오프 전압은 고 전압(예컨대, 5V)이며; 트랜지스터가 N형 트랜지스터일 경우, 온 전압은 고 전압(예컨대, 5V)이고, 오프 전압은 저 전압(예컨대, 0V)이다. 도 16에 도시된 구동 파형은 모두 P형 트랜지스터를 예로 들어 설명한다. 예컨대, 온 전압은 저 전압(예컨대, 0V)이고, 오프 전압은 고 전압(예컨대, 5V)이며, 이에 한정되지 않는다.
도 10A 및 도 16을 함께 참조하면, 제1 리셋 단계(t1)에서, 발광 제어 신호(EM)는 오프 전압이고, 리셋 제어 신호(RESET)는 온 전압이며, 스캔 신호(SCAN)는 오프 전압이다. 이 때, 제1 리셋 트랜지스터(T6)는 도통 상태에 처하고, 제2 리셋 트랜지스터(T7), 데이터 기록 트랜지스터(T2), 임계치 보상 트랜지스터(T3), 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)는 오프 상태에 처한다. 제1 리셋 트랜지스터(T6)는 제1 초기화 신호(초기화 전압(Vinit))(Vinit1)를 구동 트랜지스터(T1)의 게이트에 전송하여 축전용량(Cst)에 저장하여, 구동 트랜지스터(T1)를 리셋하고 이전 회(이전의 일 프레임) 발광시 저장한 데이터를 제거한다.
데이터 기록과 임계치 보상 및 제2 리셋 단계(t2)에서, 발광 제어 신호(EM)는 오프 전압이고, 리셋 제어 신호(RESET)는 오프 전압이며, 스캔 신호(SCAN)는 온 전압이다. 이 때, 데이터 기록 트랜지스터(T2) 및 임계치 보상 트랜지스터(T3)는 도통 상태에 처하고, 제2 리셋 트랜지스터(T7)는 도통 상태에 처하며, 제2 리셋 트랜지스터(T7)는 제2 초기화 신호(초기화 전압(Vinit))(Vinit2)를 발광 소자(100b)의 제1 전극(E1)에 전송하여, 발광 소자(100b)를 리셋한다. 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5), 및 제1 리셋 트랜지스터(T6)는 오프 상태에 처한다. 이 때, 데이터 기록 트랜지스터(T2)는 데이터 전압(VDATA)을 구동 트랜지스터(T1)의 제1 전극에 전송하며, 즉, 데이터 기록 트랜지스터(T2)는 스캔 신호(SCAN) 및 데이터 전압(VDATA)을 수신하고, 스캔 신호(SCAN)에 따라 구동 드랜지스터(T1)의 제1 전극에 데이터 전압(VDATA)을 기록한다. 임계치 보상 트랜지스터(T3)는 도통되어 구동 트랜지스터(T1)를 다이오드 구조로 연결하여, 구동 트랜지스터(T1)의 게이트를 충전할 수 있다. 충전 완료 후, 구동 트랜지스터(T1)의 게이트 전압은 VDATA+Vth이며, 여기서 VDATA는 데이터 전압이고, Vth는 구동 트랜지스터(T1)의 임계치 전압이며, 즉 임계치 보상 트랜지스터(T3)는 스캔 신호(SCAN)를 수신하고 스캔 신호(SCAN)에 따라 구동 트랜지스터(T1)의 게이트 전압에 대해 임계치 전압 보상을 진행한다. 이 단계에서, 축전용량(Cst)의 양단의 전압 차이는 ELVDD-VDATA -Vth이다.
발광 단계(t3)에서, 발광 제어 신호(EM)는 온 전압이고, 리셋 제어 신호(RESET)는 오프 전압이며, 스캔 신호(SCAN)는 오프 전압이다. 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)는 도통 상태에 처하고, 데이터 기록 트랜지스터(T2), 임계치 보상 트랜지스터(T3), 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)는 오프 상태에 처한다. 제1 전압 신호(ELVDD)는 제1 발광 제어 트랜지스터(T4)를 통해 구동 트랜지스터(T1)의 제1 전극으로 전송되고, 구동 트랜지스터(T1)의 게이트 전압은 VDATA+Vth로 유지되며, 발광 전류(I)는 제1 발광 제어 트랜지스터(T4), 구동 트랜지스터(T1) 및 제2 발광 제어 트랜지스터(T5)를 통해 발광 소자(100b)로 유입되어, 발광 소자(100b)가 발광하도록 한다. 즉, 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM)를 수신하고, 발광 제어 신호(EM)에 따라 발광 소자(100b)가 발광하도록 제어한다. 발광 전류(I)는 다음과 같은 포화 전류 공식을 만족하되,
K(Vgs-Vth)2=K(VDATA+Vth-ELVDD-Vth)2=K(VDATA-ELVDD)2이며,
그중, 이며, μn은 구동 트랜지스터의 채널 이동도이고, Cox는 구동 트랜지스터(T1)의 단위 면적의 채널 용량이며, W 및 L은 각각 구동 트랜지스터(T1)의 채널 넓이 및 채널 길이이며, Vgs는 구동 트랜지스터(T1)의 게이트와 소스(즉, 본 실시예에서 구동 트랜지스터(T1)의 제1 전극) 사이의 전압차이다.
상술한 공식으로부터 발광 소자(100b)를 흐르는 전류는 구동 트랜지스터(T1)의 임계치 전압과 무관함을 알 수 있다. 따라서, 본 픽셀 회로는 구동 트랜지스터(T1)의 임계치 전압을 매우 바람직하게 보상한다.
예컨대, 일 프레임의 디스플레이 시간대에서 발광 단계(t3)의 시간이 점유하는 비율을 조절할 수 있다. 일 프레임의 디스플레이 시간대에서 발광 단계(t3)의 시간이 점유하는 비율을 조절하여 발광 휘도를 제어할 수 있다. 예컨대, 디스플레이 패널 중의 스캔 구동 회로 또는 추가로 설치된 구동 회로를 제어하는 것을 통해, 일 프레임의 디스플레이 시간대에서 발광 단계(t3)의 시간이 점유하는 비율을 조절하는 것을 구현한다.
예컨대, 본 개시의 실시예는 도 10A에 도시된 구체적인 픽셀 회로에 한정되지 않고, 구동 트랜지스터를 보상할 수 있는 기타 픽셀 회로를 채용할 수 있다. 본 개시의 구현 방식을 토대로, 해당 기술분야에서 통상의 지식을 가진 자들이 창조적 노동을 하지 않는다는 전제하에 얻어지는 모든 기타 설치 방식은 모두 본 개시의 보호 범위에 속한다.
이상 7T1C의 화소 회로를 예로 들어 설명하였으며, 본 개시의 실시예는 이에 한정되지 않는다. 또한, 본 개시의 실시예는 픽셀 회로에 포함되는 박막 트랜지스터의 개수 및 커패시턴스의 개수를 한정하지 않는다. 예를 들어, 또 다른 일부 실시예에서, 디스플레이 패널의 픽셀 회로는 7T2C 구조, 6T1C 구조, 6T2C 구조 또는 9T2C 구조와 같은 기타 수량의 트랜지스터를 포함하는 구조일 수 있으며, 본 개시의 실시예는 이에 한정되지 않는다. 물론, 디스플레이 패널은 7개의 트랜지스터보다 작은 픽셀 회로를 포함할 수도 있다.
본 개시의 실시예에서, 동일한 층에 위치하는 소자는 동일한 필름 층에 의해 동일한 패터닝 공정을 거쳐 형성될 수 있다. 예컨대, 동일한 층에 위치하는 소자는 베이스 기판으로부터 멀리하는 동일한 소자의 표면에 위치할 수 있다.
설명해야 할 것은, 명확히 하기 위해, 본 개시의 실시예에 설명되는 도면에서, 층 또는 영역의 두께는 확대되었다. 층, 필름, 영역 또는 기판과 같은 소자를 또 다른 하나의 소자 "상" 또는 "하"에 위치하는 것으로 칭할 경우, 해당 소자는 또 다른 하나의 소자 상" 또는 "하"에 "직접" 위치할 수 있거나, 또는 중간 소자가 존재할 수 있음을 이해할 수 있다.
본 개시의 실시예에서, 패터닝 또는 패터닝 공정은 포토리소그래피 공정만을 포함할 수 있고, 또는 포토리소그래피 공정 및 에칭 단계를 포함할 수 있으며, 또는 인쇄, 잉크젯 등과 같은 기설정 패턴을 형성하기 위한 기타 공정을 포함할 수 있다. 포토리소그래피 공정은 필름 형성, 노광, 현상 등의 공정을 포함하는 과정에서, 포토레지스트, 마스크, 노광기 등을 이용하여 패턴을 형성하는 것을 의미한다. 본 개시의 실시예에서 형성된 구조에 따라 상응한 패터닝 공정을 선택할 수 있다.
충돌하지 않는 경우, 본 개시의 동일한 실시예 및 상이한 실시예 중의 특징들을 서로 결합할 수 있다.
이상, 본 개시의 구체적인 실시형태일 뿐, 본 개시의 보호 범위는 이에 한정되는 것은 아니며, 본 개시의 특정 기술적 사상 범위 내에서 당업자에 의해 용이하게 변경 또는 교체될 수 있으며, 이는 응당 본 개시의 보호 범위 내에 포함되는 것으로 이해되어야 한다. 따라서, 본 개시의 보호 범위는 청구범위의 보호 범위를 기준으로 해야 한다.

Claims (19)

  1. 디스플레이 패널에 있어서,
    베이스 기판;
    상기 베이스 기판 상에 위치하고, 픽셀 회로 및 발광 소자를 포함하는 픽셀 유닛 - 상기 픽셀 회로는, 상기 발광 소자를 구동하도록 구성되고, 상기 픽셀 회로는, 구동 트랜지스터 및 데이터 기록 트랜지스터를 포함하며, 상기 구동 트랜지스터는 상기 데이터 기록 트랜지스터에 연결됨 -; 및
    상기 데이터 기록 트랜지스터에 연결된 데이터 라인; 을 포함하며,
    상기 데이터 라인은, 복수 개의 제1 타입의 데이터 라인 및 복수 개의 제2 타입의 데이터 라인을 포함하며,
    상기 복수 개의 제1 타입의 데이터 라인은 제1 방향으로 배열되며, 상기 제1 타입의 데이터 라인은 제2 방향으로 연장되며, 상기 제1 방향과 상기 제2 방향은 서로 교차하며,
    상기 제2 타입의 데이터 라인은, 제1 부분, 제2 부분 및 제3 부분을 포함하며, 상기 제1 부분 및 상기 제2 부분은 상기 제3 부분을 통해 서로 연결되며,
    상기 제1 부분 및 상기 제2 부분은 모두 상기 제2 방향으로 연장되고, 상기 제3 부분은 상기 제1 방향으로 연장되며,
    상기 제3 부분 및 상기 제2 부분은 상이한 층에 위치하며, 상기 제3 부분 및 상기 제1 부분은 상이한 층에 위치하며, 상기 제1 부분은 상기 제3 부분에 비해 상기 베이스 기판으로부터 더 가까이 하며, 상기 제2 부분은 상기 제3 부분에 비해 상기 베이스 기판으로부터 더 가까이 하는 것인,
    디스플레이 패널.
  2. 제1 항에 있어서,
    상기 제1 방향 상에서의 상기 제3 부분의 사이즈는 상기 제1 방향 상에서의 상기 제1 부분 및 상기 제2 부분의 최단 거리보다 크거나 또는 같은 것인 디스플레이 패널.
  3. 제1 항 또는 제2 항에 있어서,
    상기 디스플레이 패널은 복수 개의 더미 라인을 더 포함하며, 상기 복수 개의 더미 라인, 및 상기 제2 타입의 데이터 라인의 상기 제3 부분은 동일한 층에 위치하는 것인 디스플레이 패널.
  4. 제3 항에 있어서,
    상기 제3 부분은 복수 개로 설치되고, 상기 복수 개의 더미 라인 및 상기 복수 개의 제3 부분은 상기 디스플레이 패널에 균일하게 설치되는 것인 디스플레이 패널.
  5. 제3 항 또는 제4 항에 있어서,
    상기 더미 라인의 연장 방향과 상기 제3 부분의 연장 방향은 동일한 것인 디스플레이 패널.
  6. 제3 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 더미 라인은 정전압 라인에 연결되는 것인 디스플레이 패널.
  7. 제6 항에 있어서,
    상기 정전압 라인은, 제1 전원 라인, 제2 전원 라인, 및 초기화 신호 라인 중 적어도 하나를 포함하는 것인 디스플레이 패널.
  8. 제6 항에 있어서,
    상기 디스플레이 패널은 복수 개의 더미 데이터 라인을 더 포함하며, 상기 복수 개의 더미 데이터 라인, 상기 제2 타입의 데이터 라인의 상기 제1 부분, 및 상기 제2 타입의 데이터 라인의 상기 제2 부분은 모두 동일한 층에 위치하는 것인 디스플레이 패널.
  9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 디스플레이 패널은, 제1 초기화 신호 라인 및 제2 초기화 신호 라인을 더 포함하며,
    상기 픽셀 회로는, 제1 리셋 트랜지스터 및 제2 리셋 트랜지스터를 더 포함하며, 상기 제1 리셋 트랜지스터는 상기 구동 트랜지스터의 게이트에 연결되고, 상기 구동 트랜지스터의 게이트에 대해 리셋을 진행하도록 구성되며, 상기 제2 리셋 트랜지스터는 상기 발광 소자의 제1 전극에 연결되고, 상기 발광 소자의 제1 전극에 대해 리셋을 진행하도록 구성되며,
    상기 제1 초기화 신호 라인은 상기 제1 리셋 트랜지스터를 통해 상기 구동 트랜지스터의 게이트에 연결되며, 상기 제2 초기화 신호 라인은 상기 제2 리셋 트랜지스터를 통해 상기 발광 소자의 제1 전극에 연결되며,
    상기 제1 초기화 신호 라인과 상기 제2 초기화 신호 라인은 연결되지 않고, 신호를 각각 인가하도록 구성되는 것인 디스플레이 패널.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 제3 부분은 상기 제2 방향에서 인접된 2개의 픽셀 유닛의 픽셀 회로 사이에 위치하는 것인 디스플레이 패널.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 제3 부분은 복수 개로 설치되고, 상기 복수 개의 제3 부분은 상기 디스플레이 패널에 분산되어 설치되는 것인 디스플레이 패널.
  12. 제11 항에 있어서,
    상기 제2 방향 상에서의 2개의 인접한 제3 부분의 거리는 상기 제2 방향 상에서의 2개의 픽셀 유닛의 사이즈의 합보다 크거나 또는 같은 것인 디스플레이 패널.
  13. 제11 항 또는 제12 항에 있어서,
    상기 복수 개의 제3 부분은 상기 디스플레이 패널의 상기 제2 방향 상에서의 절반 이상의 사이즈 내에서 균일하게 설치되는 것인 디스플레이 패널.
  14. 제1 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 베이스 기판은 제1 디스플레이 영역 및 제2 디스플레이 영역을 가지며, 상기 제1 디스플레이 영역은 상기 제2 디스플레이 영역의 적어도 일측에 위치하며,
    상기 픽셀 유닛은, 제1 픽셀 유닛 및 제2 픽셀 유닛을 포함하며, 상기 제1 픽셀 유닛의 픽셀 회로 및 발광 소자는 모두 상기 제1 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 픽셀 회로는 상기 제1 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 발광 소자는 상기 제2 디스플레이 영역에 위치하며, 상기 제2 픽셀 유닛의 상기 픽셀 회로는 전도성 라인을 통해 상기 제2 픽셀 유닛의 상기 발광 소자에 연결되며,
    상기 제3 부분이 상기 베이스 기판 상에서의 정투영과 상기 전도성 라인이 상기 베이스 기판 상에서의 정투영은 중첩하지 않는 것인 디스플레이 패널.
  15. 제14 항에 있어서,
    상기 전도성 라인이 상기 베이스 기판 상에서의 정투영은 상기 제1 픽셀 유닛의 상기 픽셀 회로가 상기 베이스 기판 상에서의 정투영과 부분적으로 중첩하는 것인 디스플레이 패널.
  16. 제1 항 내지 제15 항 중 어느 한 항에 있어서,
    상기 복수 개의 제1 타입의 데이터 라인 및 상기 복수 개의 제2 타입의 데이터 라인의 상기 제1 부분은 이격되어 배열되는 것인 디스플레이 패널.
  17. 제1 항 내지 제16 항 중 어느 한 항에 있어서,
    상기 제2 타입의 데이터 라인은, 제4 부분 및 제5 부분을 더 포함하고, 상기 제4 부분은 상기 제2 방향으로 연장되고, 상기 제5 부분은 상기 제1 방향으로 연장되며, 상기 제1 부분 및 상기 제4 부분은 상기 제5 부분을 통해 연결되는 것인 디스플레이 패널.
  18. 디스플레이 장치에 있어서,
    제1 항 내지 제17 항 중 어느 한 항에 따른 디스플레이 패널을 포함하는 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 디스플레이 장치는 상기 디스플레이 패널의 일측에 위치하는 감광 센서를 더 포함하는 디스플레이 장치.
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