KR20230134420A - 프로브 카드 장치 - Google Patents
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- 239000000523 sample Substances 0.000 title claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 165
- 239000010409 thin film Substances 0.000 claims abstract description 86
- 239000000919 ceramic Substances 0.000 claims abstract description 54
- 239000011521 glass Substances 0.000 claims abstract description 33
- 239000013078 crystal Substances 0.000 claims abstract description 6
- 238000012360 testing method Methods 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- 238000005452 bending Methods 0.000 claims description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 235000012431 wafers Nutrition 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
- G01R1/07378—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using an intermediate adapter, e.g. space transformers
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/073—Multiple probes
- G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
- G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/06—Measuring leads; Measuring probes
- G01R1/067—Measuring probes
- G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
- G01R1/06733—Geometry aspects
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0266—Marks, test patterns or identification means
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09945—Universal aspects, e.g. universal inner layers or via grid, or anisotropic interposer
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10295—Metallic connector elements partly mounted in a hole of the PCB
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/16—Inspection; Monitoring; Aligning
- H05K2203/162—Testing a finished product, e.g. heat cycle testing of solder joints
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- Physics & Mathematics (AREA)
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- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
프로브 장치가 제공되며, 이 장치는, 서로 반대편의 제 1 및 제 2 표면들을 갖는 박막 기판; 박막 기판의 제 1 표면 상에 배치된 복수의 프로브들 - 프로브들은 비변형적이며, 프로브들과 박막 기판이 일체로 형성됨 -; 서로 반대편의 제 1 표면 및 제 2 표면을 갖는, 결정 성장에 의해 형성되는 세라믹 기판 또는 유리 기판 - 세라믹 기판 또는 유리 기판의 제 1 표면은 박막 기판의 제 2 표면 상에 배치되며 박막 기판에 전기적으로 연결됨 - 을 포함하며; 또한 세라믹 기판 또는 유리 기판의 제 2 표면이 다른 회로 보드에 대한 전기적 연결을 위해 제 2 표면에 전기적으로 연결된다.
Description
본 발명은 테스트 분야에 관한 것이며, 보다 구체적으로는 다기능 기술이 집적된 프로브 카드 장치에 관한 것이다.
반도체 웨이퍼를 테스트할 때, 테스트 대상 웨이퍼 위의 다양한 검출 접점들 사이에는 일반적으로 높고 낮은 드롭들이 존재하게 된다. 따라서, 기존의 프로브를 설계할 때에는 프로브의 컴플라이언스 및 최대 허용 변위에 주의를 기울일 필요가 있다. 따라서, 기존의 프로브의 접촉 능력 외에도, 테스트 대상 웨이퍼 위의 서로 다른 검출 접점들 사이의 높고 낮은 드롭들에 적응할 수 있는 유연성, 즉 자체 변형 능력도 고려해야 한다.
기존의 프로브 카드 장치는 기계적으로 또는 미세전자기계적으로 프로브가 변형성을 갖게 되도록 하여 제조한 후, 프로브를 하우징에 하나씩 삽입하거나 용접한다. 따라서, 프로브 카드 장치를 일체로 제작할 수 없으며, 그 결과 생산 비용이 많이 든다.
그러나, 오늘날 반도체 공정의 소형화 추세에 따라, 테스트 대상 웨이퍼 위에 점점 더 많은 검출 접점들이 존재하며, 검출 접점들 사이의 간격은 점점 줄어들고 있다. 기존의 프로브는 일체로 형성할 수 없기 때문에, 프로브들 사이의 간격을 더 좁힐 수가 없고, 검사 대상 웨이퍼 상의 검출 접점들 사이의 간격을 축소시키는 것이 만족될 수 없다.
따라서, 기존의 프로브 카드 장치는 높은 생산 비용과 제한된 응용 등의 문제들에 직면해 있다.
이러한 관점에서, 본 발명은 상술한 기존의 프로브 카드 장치가 직면한 문제들을 해결하기 위한 프로브 카드 장치를 제공한다.
일 실시예에 따르면, 프로브 카드 장치가 제공되며, 이 장치는, 박막 기판, 복수의 프로브들, 결정 성장에 의해 형성된 세라믹 기판 또는 유리 기판, 또는 세라믹 기판 또는 유리 기판의 제 2 표면 상에 배치되거나 또는 세라믹 기판 또는 유리 기판의 제 2 표면 상에 배치된 다른 박막 기판 상에 배치되는 복수의 연결점(connection point)들을 포함한다. 박막 기판은 서로 반대편의 제 1 및 제 2 표면들을 갖는다. 복수의 프로브들은 박막 기판의 제 1 표면 상에 배치되고, 복수의 프로브들은 비변형적이며, 복수의 프로브들과 박막 기판은 일체로 형성된다. 결정 성장에 의해 형성된 세라믹 기판 또는 유리 기판은 서로 반대편의 제 1 표면 및 제 2 표면을 가지며, 세라믹 기판 또는 유리 기판은 도전성 재료로 채워진 복수의 수직 비아 홀들을 포함하고, 이에 따라 세라믹 기판 또는 유리 기판의 제 1 표면 및 제 2 표면이 전기적으로 연결되고, 세라믹 기판 또는 유리 기판의 제 1 표면이 박막 기판의 제 2 표면 상에 배치되어 박막 기판에 전기적으로 연결된다. 복수의 연결점들은 세라믹 기판 또는 유리 기판의 제 2 표면 상에 배치되거나 또는 세라믹 기판 또는 유리 기판의 제 2 표면 상에 배치된 다른 박막 기판 상에 배치되어 회로 보드에 전기적으로 연결된다.
일 실시예에서, 세라믹 기판 또는 유리 기판의 제 1 표면과 박막 기판의 제 2 표면 사이에는 간극(gap)이 없으며, 세라믹 기판 또는 유리 기판의 제 2 표면과 다른 박막 기판 사이에는 간극이 없다.
일 실시예에서, 세라믹 기판 또는 유리 기판에 대한 박막 기판 및 다른 박막 기판의 수평 응력이 실질적으로 동일하며 이에 따라 박막 기판과 다른 박막 기판 사이의 불균등한 수평 응력에 의해 발생되는 세라믹 기판 또는 유리 기판의 구부러짐 또는 변형을 제거한다.
일 실시예에서, 세라믹 기판은 산화알루미늄 또는 질화알루미늄을 포함한다.
일 실시예에서, 세라믹 기판 또는 유리 기판 또는 다른 박막 기판의 복수의 제 2 연결점들이 테스트 장치에 직접 전기적으로 연결되며, 테스트 장치는 칩 테스트를 위한 테스트 신호들을 생성 및 수신한다.
본 발명의 프로브 카드 장치는 세라믹 기판과 결합하여 일체로 형성되는 복수의 실시예들의 프로브들을 제공한다. 형성된 프로브들은 기존 프로브 하우징의 기능들을 가지며, 프로브 아래에 위치한 프로브 카드 장치의 복수의 유기 유전체 재료 층들은 테스트 대상 웨이퍼 접점들의 높고 낮은 드롭들에 적응하기 위해 각 프로브에 필요한 컴플라이언스 또는 버퍼링 능력을 제공하고, 이에 따라 제조 비용 및 프로브들 사이의 피치를 감소시켜, 테스트 대상 웨이퍼를 제조하기 위한 반도체 공정의 소형화 추세에 대응하여 적절한 프로브 개수 및 적절한 브로브 간 피치를 갖는 프로브 카드 장치를 제공한다.
실시예들 또는 기존 기술들의 기술적 방안들을 구체적으로 설명하기 위해, 실시예들 또는 기존 기술들을 예시하는데 사용되는 도면들이 제공된다. 명백한 바와 같이, 예시된 실시예들은 본 개시의 일부일 뿐이다. 이 기술 분야의 통상의 지식을 가진 사람이라면 창작을 위한 노력 없이 다른 도면들을 쉽게 얻을 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 프로브 카드 장치를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 프로브 카드 장치를 나타내는 개략적인 단면도이다.
도 3은 도 1 내지 도 2에 도시된 세라믹 기판을 나타내는 개략적인 단면도이다.
도 4는 도 1 내지 도 2에 도시된 박막 기판을 나타내는 개략적인 단면도이다.
도 5는 도 2에 도시된 박막 기판의 내부 구조를 나타내는 개략적인 단면도이다.
도 1은 본 발명의 제 1 실시예에 따른 프로브 카드 장치를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 프로브 카드 장치를 나타내는 개략적인 단면도이다.
도 3은 도 1 내지 도 2에 도시된 세라믹 기판을 나타내는 개략적인 단면도이다.
도 4는 도 1 내지 도 2에 도시된 박막 기판을 나타내는 개략적인 단면도이다.
도 5는 도 2에 도시된 박막 기판의 내부 구조를 나타내는 개략적인 단면도이다.
이하, 도 1-5를 참조하여 본 발명의 다양한 실시예들에 따른 프로브 카드 장치들을 설명한다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 프로브 카드 장치(10)의 단면도가 도시되어 있다. 프로브 카드 장치(10)는 박막 기판(202), 결정 성장에 의해 형성된 세라믹 기판(204), 및 복수의 프로브들(2002)을 포함한다. 박막 기판(202)은 서로 반대편의 제 1 표면(C)(도 4 참조) 및 제 2 표면(D)(도 4 참조)을 갖는다. 세라믹 기판(204)의 본체는 산화알루미늄(Al2O3)과 같은 재료를 포함하며, 서로 반대편의 제 1 표면(A)(도 3 참조) 및 제 2 표면(B)(도 3 참조)을 갖는다. 세라믹 기판(204)의 제 1 표면(A)과 제 2 표면(B)을 전기적으로 연결하기 위해 세라믹 기판(204)에는 복수의 수직 비아 홀들(2042) 및 수직 비아 홀들(2042)을 부분적으로 채우는 도전성 재료(244)가 형성된다. 세라믹 기판(204)의 제 1 표면(A)은 박막 기판(202)의 제 2 표면(D) 상에 배치되며 이에 따라 박막 기판(202)에 전기적으로 연결된다. 프로브들(2002)은 박막 기판(202)의 제 1 표면(C) 위에 소정의 피치를 사이에 두면서 배치되며 박막 기판(202)에 부분적으로 매립된다. 프로브들(2002)은 변형 가능하지 않으며, 박막 기판(202)과 일체로 형성된다.
세라믹 기판(204)의 제 2 표면(B) 상에는 회로 보드(미도시)에 전기적으로 연결하기 위한 복수의 전기 연결점들(2046)이 제공된다. 회로 보드는 세라믹 기판(204) 및 테스트 장치(미도시)에 전기적으로 연결되며, 테스트 장치에서 발생된 테스트 신호들이 회로 보드에서 처리된 이후에 칩 내부로 보내져서 전기적으로 연결된 세라믹 기판(204), 박막 기판(202), 프로브들(2002), 및 칩의 연결점들을 통해 칩 내부에서 수신된다. 출력 신호들(미도시)을 생성하도록 테스트 신호들이 처리된 이후에, 칩 연결점들, 프로브들(2002), 박막 기판(202), 세라믹 기판(204) 및 회로 보드를 통해 테스트 장치에 입력된다. 테스트 장치는 이 테스트 신호들을 수신한 이후에, 테스트 칩의 품질을 결정할 수 있다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 프로브 카드 장치(20)의 개략적인 단면도가 도시되어 있다. 프로브 카드 장치(20)는 박막 기판(202), 복수의 프로브들(2002), 결정 성장에 의해 형성된 산화알루미늄(Al2O3)을 포함하는 세라믹 기판(204), 및 박막 기판(206)을 포함한다. 도 2에 도시된 구조 및 기능은 부분적으로 도 1에 도시된 것과 동일하다. 도 2에서, 세라믹 기판(204)의 제 2 표면(B)은 박막 기판(206)에 전기적으로 연결되며, 박막 기판(206)은 복수의 전기 연결점들(2062)을 통해 다른 회로 보드(미도시)에 전기적으로 연결된다. 회로 보드의 기능은 제 1 실시예의 회로 보드의 기능과 동일하다.
도 3을 참조하면, 도 1 및 도 2의 프로브 카드 장치들(10 및 20)에서의 세라믹 기판(204)의 개략적인 단면도가 도시되어 있으며, 그 본체(2040)는 산화알루미늄(Al2O3) 또는 질화알루미늄(AlN)과 같은 재료를 포함한다. 수직 비아 홀들(2042)은 구리와 같은 도전성 재료(2044)로 채워질 수 있고, 수직 비아 홀들(2042) 내의 도전성 재료(2044)는 박막 기판(202)의 전기 연결점들 및 박막 기판(206)의 전기 연결점들에 각각 접촉한다. 수직 비아 홀들(2042)은 레이저 드릴링 또는 에칭 등의 방법으로 형성될 수 있다.
도 4를 참조하면, 박막 본체(2032), 박막 본체(2032)에 매립되고 박막 기판(202)의 제 1 표면(C)에 인접한 복수의 제 1 연결점들(2020), 박막 본체(2032)의 제 2 표면(D)에 형성된 복수의 제 2 연결점들(2022), 및 박막 본체(2032) 내부에 배치된 적어도 하나의 내부 금속층(2024)을 포함하는, 도 1 및 도 2에 도시된 박막 기판(202)이 도시되어 있다. 제 1 연결점들(2020) 중 적어도 하나는 적어도 하나의 내부 금속층(2024)을 통해 제 2 연결점들(2022) 중 적어도 하나와 전기적으로 연결되며, 인접한 두 개의 제 1 연결점들(2020) 사이의 거리는 인접한 두 개의 제 2 연결점들(2022) 사이의 거리보다 짧다. 박막 기판(202)은 좁은 피치의 프로브들(2020)과 더 넓은 피치의 세라믹 기판들(204)을 전기적으로 연결하기 위해 사용된다. 제 2 연결점들(2022)의 표면들은 ENEPIG(electroless nickel electroless palladium and immersion Gold), ENIG(electroless nickel immersion gold), 또는 OSP(organic solderability preservative)를 포함한다.
프로브들(2002) 각각의 하나의 단자는 제 1 연결점들(2020) 중 하나에 전기적으로 연결되고, 프로브들(2002) 각각의 다른 단자는 칩 접점(미도시)(테스트될 칩(미도시)의 접점)에 전기적으로 연결된다.
도 4를 참조하면, 박막 본체(2032)는 제 1 연결점들(2020), 프로브들(2002), 적어도 하나의 내부 금속층(2024), 및 제 2 연결점들(2022)을 포함한다. 박막 본체(2032)는 제 1 표면 유전체층(2026), 적어도 하나의 내부 유전체층(2028), 및 제 2 표면 유전체층(2030)을 더 포함한다. 이 실시예에서, 박막 기판(202)은 3개의 내부 금속층(2024) 및 3개의 내부 유전체층(2028)을 포함하지만, 이에 제한되지 않는다.
제 1 연결점들(2020)은 제 1 표면 유전체층(2026)에 매립된다. 프로브들(2002)도 또한 제 1 표면 유전체층(2026)에 부분적으로 매립되고 제 1 연결점들(2020) 중 하나에 의해 둘러싸여 있다. 내부 금속층들(2024)은 대응하는 내부 유전체층(2028)에 형성되며, 제 2 연결점들(2022)은 제 2 표면 유전체층(2030)에 형성된다. 제 1 연결점들(2020) 및 프로브들(2002) 중 적어도 하나는 적어도 하나의 내부 금속층(2024)을 통해 제 2 연결점들(2022) 중 적어도 하나에 전기적으로 연결된다.
박막 기판(202)은 4개 층 내지 20개 층으로 구성될 수 있다. 제 1 표면 유전체층(2026), 적어도 하나의 내부 유전체층(2028), 및 제 2 표면 유전체층(2030) 각각의 두께는 5㎛ 내지 20㎛의 범위이다. 제 1 표면 유전체층(2026), 적어도 하나의 내부 유전체층(2028), 및 제 2 표면 유전체층(2030)은 폴리이미드와 같은 유기 유전체 재료를 포함할 수 있다. 제 1 연결점들(2020) 각각의 높이, 적어도 하나의 내부 금속층(2024)의 두께, 및 제 2 연결점들(2022) 각각의 높이는 1㎛ 내지 10㎛ 범위이다. 적어도 하나의 내부 금속층(2024)의 선폭은 2㎛ 내지 100㎛의 범위이다. 적어도 하나의 내부 금속층(2024)은 전력층 또는 접지층으로서의 역할을 하는 전체 표면 금속층일 수 있다는 점에 유의한다. 적어도 하나의 내부 금속층(2024)의 비아 크기는 3㎛ 내지 50㎛의 범위이다.
도 1 내지 도 2에 도시된 프로브 카드 장치들(10, 20)에서, 프로브들(2002) 및 제 1 연결점들(2020)은 반도체 처리에 의해 형성될 수 있다. 예를 들어, 제 1 표면 유전체층(2026)을 형성한 이후, 및 프로브들(2002) 및 제 1 연결점들(2020)의 위치들이 결정된 이후에, 제 1 연결점(2020)이 위치하는 금속층에 도달하기 위해 레이저 개방 또는 유기 유전체층 에칭과 같은 방법들에 의해 제 1 표면 유전체층(2026)에 적절한 개구가 개방된다. 복수의 프로브들(2002) 및 복수의 제 1 연결점들(2020)은 물리적 기상 증착과 협력하는 전기도금 또는 리소그래피 공정에 의해 박막 기판(202)의 제 1 표면 유전체층 내부 및 상부에 동시에 형성된다. 프로브들(2002) 사이의 피치가 리소그래피 공정의 제어에 의해 적절하게 조정되며 이에 따라 프로브들(2002) 사이의 피치를 30 마이크로미터 이내로 감소시킴으로써, 프로브 카드 장치(10) 위에 수만 개의 프로브들(2002)이 동시에 형성될 수 있으며, 이에 의해 프로브 카드 장치(10)의 제조 비용을 감소시킨다.
요컨대, 세라믹 기판(204)의 배치로 인해, 프로브 카드 장치들(10 및 20)에 대한 평탄성 및 지지성이 제공될 수 있다. 유사하게, 세라믹 기판(204)과 유사한 기능을 갖는 정밀하게 제조된 유리 기판이 상기 실시예들에서의 세라믹 기판(204)을 대체할 수 있다. 박막 기판(202)의 프로브들(2002) 아래에 위치한 유기 유전체 재료의 탄성에 의해서, 각 프로브(2002)가 테스트 대상 웨이퍼의 접점들의 높이 차이에 적응하는데 필요한 컴플라이언스 또는 버퍼링 능력이 제공될 수 있으며, 이에 따라 프로브들(2002)은 니들 하우징에 고정된 기존 니들에 대한 자체 변형 능력 기능을 갖게 된다. 따라서, 일반적인 관점에서, 박막 기판(202) 위에 배치된 수만 개의 프로브들(2002)은 세라믹 기판 또는 유리 기판과 동일한 평탄성을 가질 수 있으며, 미시적 관점에서, 개별 프로브들(2002)도 또한 테스트 대상 웨이퍼의 접촉 높이 차이들에 대한 컴플라이언스 또는 버퍼링 능력을 갖게 된다.
도 5를 참조하면, 도 2의 프로브 카드 장치(20)에서의 박막 기판(206)의 구조가 도시되어 있다. 박막 기판(206)은 서로 반대편의 제 1 표면(E) 및 제 2 표면(F), 제 1 연결점들(2060), 적어도 하나의 내부 금속층(2064), 및 제 2 연결점들(2062)을 갖는 박막 본체(2072)를 포함한다. 박막 본체(2072)는 제 1 표면 유전체층(2066), 적어도 하나의 내부 유전체층(2068), 및 제 2 표면 유전체층(2070)을 포함한다. 이 실시예에서, 박막 기판(206)은 3개의 내부 금속층(2064) 및 3개의 내부 유전체층(2068)을 포함하지만, 이에 제한되지 않는다. 제 1 연결점들(2060)은 세라믹 기판(204)의 제 2 표면에 전기적으로 연결되며, 제 2 연결점들(2062)은 본 발명의 제 1 실시예와 동일한 기능을 갖는 회로 보드에 전기적으로 연결된다.
제 1 연결점들(2060)은 제 1 표면 유전체층(2066)에 매립되며 박막 기판(206)의 제 1 표면(E)에 의해 노출된다. 내부 금속층(2064)은 대응하는 내부 유전체층(2068)에 형성되고, 제 2 연결점들(2062)은 제 2 표면 유전체층(2070)에 형성되며 박막 기판(206)의 제 2 표면(F)에 의해 노출된다. 제 1 연결점들(2020) 중 적어도 하나는 적어도 하나의 내부 금속층(2064)을 통해 제 2 연결점들(2062) 중 적어도 하나와 전기적으로 연결된다.
박막 기판(206)은 4개 층 내지 20개 층으로 구성될 수 있다. 제 1 표면 유전체층(2066), 적어도 하나의 내부 유전체층(2068), 및 제 2 표면 유전체층(2070) 각각의 두께는 5 마이크로미터(㎛) 내지 20 ㎛의 범위이다. 제 1 표면 유전체층(2066), 적어도 하나의 내부 유전체층(2068), 및 제 2 표면 유전체층(2070)은 폴리이미드와 같은 유기 유전체 재료를 포함할 수 있다. 제 1 연결점들(2060) 각각의 높이, 적어도 하나의 내부 금속층(2064)의 두께, 및 제 2 연결점들(2062) 각각의 높이는 1㎛ 내지 10㎛ 범위이다. 적어도 하나의 내부 금속층(2064)의 선폭은 2㎛ 내지 100㎛ 범위이다. 적어도 하나의 내부 금속층(2064)은 전력층 또는 접지층으로서의 역할을 하는 전체 표면 금속층일 수 있음에 유의한다. 적어도 하나의 내부 금속층(2064)의 비아 크기는 3㎛ 내지 50㎛의 범위이다.
도 2를 참조하면, 본 발명의 다른 실시예에서, 박막 기판(202) 및 박막 기판(206)은 세라믹 기판(204)과의 간극이 없으며, 박막 기판(202) 및 박막 기판(206)은, 상부 박막 기판(202)과 하부 박막 기판(206)에 의한 불균등한 수평 응력에 의해 발생되는 세라믹 기판 또는 유리 기판의 구부러짐 또는 변형을 제거하기 위해 유리 기판에 대해 실질적으로 동일한 수평 응력을 갖는다.
상술한 바와 같이, 연삭 및 연마 이후의 세라믹 기판 또는 유리 기판이 캐리어 플레이트로서 사용될 수 있으며, 스핀 코팅 또는 스프레이 코팅 및 베이킹을 통해 유전체층을 형성한 후, 이 유전체층을 캐리어 플레이트에 부착함으로써 완전히 밀봉된 구조를 형성하고, 다른 구조 또는 요소들은 위에서 언급된 도 2의 실시예의 설명과 동일하다. 박막 기판(202)과 박막 기판(206)의 수평 응력을 거의 동일하게 만들기 위하여, 박막 기판(202) 및 박막 기판(206)의 유전체층들의 총 막 두께가 대략 동일하게 설계되며, 박막 기판(202) 및 박막 기판(206)의 금속층들의 총 막 두께가 거의 동일하게 설계된다.
도 1 및 도 2를 참조하면, 본 발명의 또 다른 실시예에서, 세라믹 기판의 제 2 연결점들(2046) 또는 박막 기판의 연결점들(2062)이 테스트 장치에 전기적으로 연결될 수 있으며, 테스트 장치가 칩 테스트를 위한 테스트 신호들을 생성하고 수신한다. 이것은 앞서의 [0027] 단락에서 설명한 회로 보드를 박막 기판(202)에 통합하거나, 앞서의 [0028] 단락에서 설명한 회로 보드를 박막 기판(206)에 통합하는 것에 의해 수행될 수 있다.
본 개시가 전술한 바람직한 실시예들과 함께 설명되었지만, 상기 실시예들이 본 개시를 제한하는 것으로 해석되어서는 안 되는 것이 바람직하다. 당업자는 하기 청구범위에 의해 정의된 본 개시의 사상 및 범위를 벗어나지 않고 다양한 수정 및 변형을 수행할 수 있다.
Claims (5)
- 프로브 카드 장치(probe card device)로서,
서로 반대편의 제 1 및 제 2 표면들을 갖는 박막 기판;
상기 박막 기판의 상기 제 1 표면 상에 배치된 복수의 프로브들 - 상기 복수의 프로브들은 비변형적이며, 상기 복수의 프로브들과 상기 박막 기판은 일체로 형성됨 -;
서로 반대편의 제 1 표면 및 제 2 표면을 갖는, 결정 성장에 의해 형성되는 세라믹 기판 또는 유리 기판 - 상기 세라믹 기판 또는 상기 유리 기판은 도전성 재료로 채워진 복수의 수직 비아 홀들을 포함하며, 이에 따라 상기 세라믹 기판 또는 상기 유리 기판의 상기 제 1 표면 및 제 2 표면이 전기적으로 연결되고, 상기 세라믹 기판 또는 상기 유리 기판의 상기 제 1 표면은 상기 박막 기판의 상기 제 2 표면 상에 배치되며 상기 박막 기판에 전기적으로 연결됨 -; 및
상기 세라믹 기판 또는 상기 유리 기판의 상기 제 2 표면 상에 배치되거나 또는 상기 세라믹 기판 또는 상기 유리 기판의 상기 제 2 표면 상에 배치된 다른 박막 기판 상에 배치되어 회로 보드에 전기적으로 연결되는 복수의 연결점(connection point)들
을 포함하는, 프로브 카드 장치. - 제 1 항에 있어서,
상기 세라믹 기판 또는 상기 유리 기판의 상기 제 1 표면과 상기 박막 기판의 상기 제 2 표면 사이에 간극(gap)이 없으며, 상기 세라믹 기판 또는 상기 유리 기판의 상기 제 2 표면과 상기 다른 박막 기판 사이에 간극이 없는, 프로브 카드 장치. - 제 2 항에 있어서,
상기 세라믹 기판 또는 상기 유리 기판에 대한 상기 박막 기판 및 상기 다른 박막 기판의 수평 응력이 실질적으로 동일하며 이에 따라 상기 박막 기판과 상기 다른 박막 기판 사이의 불균등한 수평 응력에 의해 발생되는 상기 세라믹 기판 또는 상기 유리 기판의 구부러짐 또는 변형을 제거하는, 프로브 카드 장치. - 제 1 항에 있어서,
상기 세라믹 기판은 산화알루미늄 또는 질화알루미늄을 포함하는, 프로브 카드 장치. - 제 1 항에 있어서,
상기 세라믹 기판 또는 상기 유리 기판 또는 상기 다른 박막 기판의 상기 복수의 제 2 연결점들이 테스트 장치에 직접 전기적으로 연결되며, 상기 테스트 장치는 칩 테스트를 위한 테스트 신호들을 생성 및 수신하는, 프로브 카드 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111109274 | 2022-03-14 | ||
| TW111109274A TWI798027B (zh) | 2022-03-14 | 2022-03-14 | 探針卡裝置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230134420A true KR20230134420A (ko) | 2023-09-21 |
Family
ID=86945096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230015413A KR20230134420A (ko) | 2022-03-14 | 2023-02-06 | 프로브 카드 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230288450A1 (ko) |
| JP (1) | JP2023134339A (ko) |
| KR (1) | KR20230134420A (ko) |
| CN (1) | CN116794362A (ko) |
| TW (1) | TWI798027B (ko) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133534A (en) * | 1991-11-29 | 2000-10-17 | Hitachi Chemical Company, Ltd. | Wiring board for electrical tests with bumps having polymeric coating |
| US6729019B2 (en) * | 2001-07-11 | 2004-05-04 | Formfactor, Inc. | Method of manufacturing a probe card |
| JP6304263B2 (ja) * | 2014-01-17 | 2018-04-04 | 株式会社村田製作所 | 積層配線基板およびこれを備える検査装置 |
| CN104793026B (zh) * | 2014-01-20 | 2018-09-28 | 旺矽科技股份有限公司 | 应用于探针测试装置的支撑结构及其制作方法 |
| JP6691762B2 (ja) * | 2015-11-03 | 2020-05-13 | 日本特殊陶業株式会社 | 検査用配線基板 |
| WO2017150232A1 (ja) * | 2016-03-03 | 2017-09-08 | 株式会社村田製作所 | プローブカード用積層配線基板およびこれを備えるプローブカード |
| TWI663406B (zh) * | 2016-05-31 | 2019-06-21 | 巨擘科技股份有限公司 | 探針卡裝置 |
| JP2019049498A (ja) * | 2017-09-12 | 2019-03-28 | 日本特殊陶業株式会社 | 電子部品検査装置用配線基板 |
| JP6889672B2 (ja) * | 2018-02-19 | 2021-06-18 | 日本特殊陶業株式会社 | 検査装置用配線基板 |
| TWI728531B (zh) * | 2019-10-30 | 2021-05-21 | 巨擘科技股份有限公司 | 探針卡裝置 |
| KR20210119814A (ko) * | 2020-03-25 | 2021-10-06 | (주)포인트엔지니어링 | 프로브 헤드 및 이를 구비하는 프로브 카드 |
| KR20210131691A (ko) * | 2020-04-24 | 2021-11-03 | (주)포인트엔지니어링 | 적층형 양극산화막 구조체 및 이를 이용한 프로브 카드의 가이드 플레이트 및 이를 구비하는 프로브 카드 |
-
2022
- 2022-03-14 TW TW111109274A patent/TWI798027B/zh active
- 2022-06-10 CN CN202210651985.9A patent/CN116794362A/zh active Pending
- 2022-08-09 US US17/883,830 patent/US20230288450A1/en active Pending
- 2022-10-26 JP JP2022171257A patent/JP2023134339A/ja active Pending
-
2023
- 2023-02-06 KR KR1020230015413A patent/KR20230134420A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US20230288450A1 (en) | 2023-09-14 |
| TW202336444A (zh) | 2023-09-16 |
| JP2023134339A (ja) | 2023-09-27 |
| TWI798027B (zh) | 2023-04-01 |
| CN116794362A (zh) | 2023-09-22 |
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