KR20230121754A - 인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로 - Google Patents

인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로 Download PDF

Info

Publication number
KR20230121754A
KR20230121754A KR1020237020328A KR20237020328A KR20230121754A KR 20230121754 A KR20230121754 A KR 20230121754A KR 1020237020328 A KR1020237020328 A KR 1020237020328A KR 20237020328 A KR20237020328 A KR 20237020328A KR 20230121754 A KR20230121754 A KR 20230121754A
Authority
KR
South Korea
Prior art keywords
layer
printed circuit
conductive material
sheet
electrically conductive
Prior art date
Application number
KR1020237020328A
Other languages
English (en)
Inventor
제롬 상송
스테파니 코키야르
Original Assignee
랑셍 홀딩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 랑셍 홀딩 filed Critical 랑셍 홀딩
Publication of KR20230121754A publication Critical patent/KR20230121754A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/56—Electroplating: Baths therefor from solutions of alloys
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/56—Electroplating: Baths therefor from solutions of alloys
    • C25D3/58—Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • G06K19/07747—Mounting details of integrated circuit chips at least one of the integrated circuit chips being mounted as a module
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Laminated Bodies (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

인쇄 회로(5) 상에 청동 합금을 퇴적하기 위한 방법이 제공된다. 상기 방법은 구리 시트(10) 상에 적어도 하나의 청동 층(12)을 전기분해 방식으로 퇴적하는 동작을 포함한다. 청동 층(12)은 퇴적 후에 45-65 중량%의 구리, 35-45 중량%의 주석, 및 2-11 중량%의 아연을 포함한다. 또한, 이 방법에 의해 획득된 인쇄 회로(5)가 개시된다.

Description

인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로
본 발명은 커넥터들 또는 안테나들, 예를 들어 칩 카드 커넥터들 및 안테나들을 위한, 또는 의료적 응용들을 위해(예를 들어, 혈중 포도당을 검출하도록) 의도된 디바이스들을 위한, 또는 인터넷을 통해 물체들을 연결하기 위한(IoT "사물 인터넷") 인쇄 회로들의 분야에 관한 것이다.
예를 들어, 본 발명에 따른 인쇄 회로들은 유전체 기판 상에 이전에 퇴적된 전기 전도성 재료의 시트 내에 에칭된 전도성 트랙들 및/또는 전기 컨택트 패드들, 또는 심지어는 하나 이상의 연결 게이트를 포함하는 회로들을 포함할 수 있으며, 이들 각각은 절단된 후에 유전체 기판과 함께 공동-라미네이트되는(co-laminated) 전기 전도성 재료의 시트로 이루어진다. 이러한 인쇄 회로들은 예를 들어 전자 칩 카드 모듈들을 위한 컨택트들, 칩 카드를 위한 안테나들, 컨택트들 및 안테나 둘 다를 포함하는 혼합 회로들 등을 생산하기 위해 사용된다.
예로서, 칩 카드들의 예를 사용하면, 상기 카드들은 일반적으로 카드의 주요 부분을 형성하는, 예를 들어 플라스틱 재료로 이루어진 단단한 지지부로 이루어지고, 단단한 지지부 내에는 별도로 제조된 전자 모듈이 통합된다. 이 전자 모듈은 일반적으로 유연한 인쇄 회로를 포함하며, 여기에는 칩(집적 회로), 및 칩을 디바이스에 연결하여 칩 내의 데이터가 판독 및/또는 기입되는 것을 허용하기 위한 수단이 제공된다. 이러한 연결 수단 또는 커넥터들은 예를 들어 지지체의 표면 상에서 전자 모듈과 동일한 높이의 전도성 금속 트랙들로 이루어진 컨택트들로 형성된다. 뛰어난 기계적 강도와 뛰어난 컨택트 부식 저항성은 물론, 한편으로는 칩과 컨택트들 사이, 및 다른 한편으로는 컨택트들과 판독/기입 디바이스 사이의 양호한 전기 전도를 가져야 한다는 요건 외에도, 칩 카드 제조자들은 컨택트들의 색상을 카드의 하나 이상의 색상에 일치시키기를 원한다. 이를 위해, 컨택트들은 일반적으로 금색 마감을 얻기 위해 금 층으로 커버되거나, 은 마감을 얻기 위해 은 또는 팔라듐 층으로 커버된다. 그러나, 이러한 유형의 마감은 문제를 야기한다. 예를 들어, 팔라듐은 비교적 비싼 금속이고; 금의 경우, 니켈 층 상에 퇴적되어야 하는데, 이는 한편으로는 무선 주파수 응용들 및/또는 자기적 속성들의 부재(lack)를 요구하는 응용들에 불리한 자기적 속성들을 가지며, 다른 한편으로는 피부에 접촉하거나 가깝게 배치되어야 하는 경우 등에서 의료 분야에서 문제가 된다.
발명의 목적은 팔라듐 및/또는 니켈이 사용되지 않거나 거의 사용되지 않는 한편, 특히 칩 카드를 위한 컨택트 모듈들에서 사용하기에 적합한 전기적 및 기계적 속성들을 유지하는 유연한 인쇄 회로들을 생산하는 것이다.
이를 위해, 인쇄 회로 상에 백색 청동 합금(white bronze alloy)을 퇴적하기 위한 방법이 이하에 제시된다. 상기 방법은 특히:
- 제1 주요 면 및 제2 주요 면을 포함하는 유전체 기판을 제공하는 단계 - 적어도 제1 주요 면 상에 제1 전기 전도성 재료(예를 들어, 구리, 알루미늄, 또는 이들의 합금 중 하나, 강철 등)의 적어도 하나의 제1 시트가 구비됨 -;
- 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 제1 시트의 적어도 하나의 구역 상에 전기분해 방식으로 퇴적하는 적어도 하나의 동작
을 포함한다.
더욱이, 이러한 방법에서, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 퇴적 후에 45 내지 65 중량%, 유리하게는 45 내지 62 중량%, 및 바람직하게는 45 내지 50 중량%의 구리, 30 내지 45 중량% 및 바람직하게는 40 내지 45 중량%의 주석, 및 2 내지 11 중량% 및 유리하게는 6 내지 11 중량%의 아연을 포함하는 청동 층을 전기분해 방식으로 퇴적하는 동작을 포함한다,
이 방법(및 이 문서에 설명된 모든 동작들)은 "릴-투-릴(reel-to-reel)"로 구현될 수 있다.
청동 층은 유리하게는 예를 들어 컨택트 패드의 보이는 면 상의 팔라듐 층을 대체한다. 또한, 선택사항으로, 니켈을 퇴적해야 하는 것을 피할 수 있다(한편, 니켈은 예를 들어 금 층 아래의 층으로서 필수적이다). 청동 층은 팔라듐 층보다 경제적이다. 니켈의 부재는 무선 주파수 응용들 및 일부 의료적 응용들에 바람직하다.
위에서 언급된 방법은 유리하게는 서로 독립적으로, 또는 하나 이상의 다른 특징과 조합하여 고려되는 이하의 특징들 중 어느 하나를 포함한다:
- 예를 들어, 유기 납땜 방부제(Organic Solderability Preservative)(OSP) 또는 자기 조립 단층(Self-Assembled Monolayer)(SAM)을 포함하는 보호 층을 형성하기 위해, 청동 층이 퇴적된 후 표면 처리가 수행되는 마감 동작(finishing operation)을 포함한다;
- 이 표면 처리는 상기 청동 층의 적어도 하나의 부분의 바로 위에서(즉, 보호 층과 청동 층 사이에 임의의 다른 재료 없이) 수행된다;
- 대안적으로, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 또한 금, 은, 팔라듐, 로듐 및 루테늄으로 이루어진 목록 내에 포함된 적어도 하나의 원소를 포함하는 표면 층을 전기분해 방식으로 퇴적하는 것을 포함하고, 표면 처리는 이 표면 층의 적어도 하나의 부분의 바로 위에서 수행될 수 있다.
- 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 또한 금, 은, 및 팔라듐으로 이루어진 목록 내에 포함된 적어도 하나의 원소를 15 나노미터 미만의 두께인 얇은 층의 형태로 전기분해 방식으로 퇴적하는 것을 포함한다.
- 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 청동 층을 전기분해 방식으로 퇴적하는 동작은 물론, 청동 층이 퇴적되기 전에, 니켈 층 및 니켈-인 층을 전기분해 방식으로 퇴적하는 동작을 포함한다.
다른 양태에 따라, 인쇄 회로가 이하에서 설명된다. 그것은 적어도 하나의 칩 카드 모듈에 대한 컨택트들을 형성하도록 구성된 컨택트 패드들을 포함한다. 다음으로, 이 인쇄 회로는:
유전체 기판의 주요 면들 중 하나 상에 제1 전기 전도성 재료의 시트
를 포함하고, 그 시트의 표면의 적어도 일부는 적어도 니켈 층, 니켈-인 층, 및 청동 층을 포함하는 층들의 스택으로 커버된다.
선택사항으로, 이 인쇄 회로는 서로 독립적으로, 또는 하나 이상의 다른 특징과 조합하여 고려되는 이하의 특징들 중 어느 하나를 추가로 포함한다:
- 그것은 연결 웰들(connection wells)을 포함하고, 연결 웰들의 바닥에는 적어도 니켈 층, 니켈-인 층, 이하의 원소들: 금, 은, 로듐, 루테늄 및 팔라듐 중 적어도 하나를 포함하는 표면 층을 포함하는 층들의 스택이 배열된다;
- 그것은 청동 층 및 표면 층 아래에 두께가 15 나노미터 이하인 금, 은 또는 팔라듐의 얇은 층을 포함한다;
- 그것은 유전체 기판의 주요 면들 중 다른 하나 상에, 제1 전기 전도성 재료의 제2 시트를 포함하고, 제2 시트의 표면의 적어도 일부는 적어도 니켈 층, 니켈-인 층, 이하의 원소들: 금, 은, 팔라듐, 로듐 및 루테늄 중 적어도 하나를 포함하는 금속 표면 층을 포함하는 층들의 스택으로 커버된다.
- 청동 층의 두께는 150 나노미터 이상 600 나노미터 이하이다.
본 발명의 추가 특징들 및 이점들은 상세한 설명 및 첨부 도면들을 읽으면 명백해질 것이다:
도 1은 본 발명에 따른 모듈의 예를 포함하는 칩 카드의 사시도를 개략적으로 도시한다.
도 2는 칩 카드 모듈을 위한 수 개의 커넥터를 포함하는, 본 발명에 따른 인쇄 회로의 예의 일부분에 대한 평면도를 개략적으로 도시한다.
도 3은 도 1에 도시된 것과 같은 칩 카드 모듈 커넥터를 위한 단면 인쇄 회로의 예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 4는 도 1에 도시된 것과 같은 칩 카드 모듈 커넥터를 위한 양면 인쇄 회로의 예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 5는 수 개의 층이 전기 퇴적된(electrodeposited), 도 4의 것과 같은 양면 인쇄 회로의 예는 물론; 점선들 아래에 위치된 시트들 및 층들이 제거된 경우에서의 그것의 대안적인 단면 실시예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 6은 수 개의 층이 전기 퇴적된, 도 4의 것과 같은 양면 인쇄 회로의 다른 예는 물론; 점선들 아래에 위치된 시트들 및 층들이 제거된 경우에서의 그것의 대안적인 단면 실시예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 7은 수 개의 층이 전기 퇴적된, 도 4의 것과 같은 양면 인쇄 회로의 또 다른 예는 물론; 점선들 아래에 위치된 시트들 및 층들이 제거된 경우에서의 그것의 대안적인 단면 실시예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 8은 수 개의 층이 전기 퇴적된, 도 4의 것과 같은 양면 인쇄 회로의 또 다른 예는 물론; 점선들 아래에 위치된 시트들 및 층들이 제거된 경우에서의 그것의 대안적인 단면 실시예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 9는 수 개의 층이 전기 퇴적된, 도 3의 것과 같은 단면 인쇄 회로의 예를 단면으로서 부분적으로 및 개략적으로 도시한다.
도 10은 수 개의 층이 전기 퇴적된, 도 3의 것과 같은 단면 인쇄 회로의 다른 예를 단면으로서 부분적으로 및 개략적으로 도시한다.
이 문서 전반에 걸쳐, 본 발명에 따른 인쇄 회로의 응용의 예는 칩 카드들의 분야에서 취해지지만, 본 기술분야의 통상의 기술자는 창의적인 단계를 수행하지 않고도 이 예를 인쇄 회로들의 다른 응용들(USB 포트를 위한 컨택트들, 안테나들, 피부와 접촉하는 압력 센서들, 혈중 포도당 또는 다른 화합물들을 검출하기 위한 스트립들, 뇌파 검사를 수행하기 위한 전극들과 같은 의료적 응용들을 위한 디바이스들 등)에 전환할 수 있을 것이다.
도 1에 도시된 본 발명에 따른 인쇄 회로의 응용의 예에 따르면, 칩 카드(1)는 커넥터(3)를 갖는 모듈(2)을 포함한다. 이 예에 따르면, 칩 카드(1)는 ID-1 포맷의 은행 카드이다. 모듈(2)은 예를 들어 ISO 표준 7810을 준수하는 은행형 모듈("EMV"(Europay Mastercard Visa)라고도 지칭됨) 모듈이다. 모듈(2)은 일반적으로 카드 내에 제공되는 캐비티 내에 삽입되는 별도의 요소의 형태로 제조된다. 이 요소는 PET, 폴리이미드, 에폭시 유리 등으로 만들어진, 두께가 예를 들어 25 내지 150 마이크로미터 범위인(따라서 일반적으로 유연함) 유전체 기판(4)(도 2 참조)을 포함한다. 커넥터(3)는 유전체 기판(4) 상에 생성되고, 그러한 커넥터에는 커넥터(3)를 포함하는 면에 반대되는 기판의 면을 통해 칩(도시되지 않음)이 후속하여 연결된다.
따라서, 도 2는 6개의 커넥터(3)를 갖는 인쇄 회로 부분(5)의 예를 도시한다. 각각의 커넥터(3)는 전도성 패드들(6)로 이루어진 일련의 컨택트들(8)을 포함한다. 본 명세서에 도시된 예에서, 전도성 패드들(6) 중 8개가 전기 컨택트들(7)을 형성되도록 의도된다(ISO 표준 7816-2에 의해 정의된 대로 C1 내지 C8로 표시됨).
커넥터(3)는 단면 구조물(유전체 기판(4)의 주요 면들 중 하나에만 전도성 재료의 시트를 가짐) 또는 양면 구조물(유전체 기판(4)의 2개의 주요 면 각각에 전도성 재료의 시트를 가짐)로 형성될 수 있다.
단면 구조물의 예가 도 3에 도시되어 있다. 이 단면 구조물은 예를 들어 이하의 방법에 따라 제조된다: 유전체 기판(4)이 제공되며, 그것의 주요 면들 중 하나는 접착 층(9)으로 코팅되고; 다음으로, 연결 웰들(14), 및 선택사항으로, 후속하여 칩이 하우징될 캐비티(15)를 생성하기 위해, 접착 층(9)이 제공된 유전체 기판(4)이 천공되고; 다음으로, 선택사항으로 접착 층(9)의 열 가교(hot crosslinking)를 거치기 전에, 접착 층(9)이 제공된 유전체 기판(4)은 구리, 알루미늄 시트, 또는 이들의 합금, 또는 심지어 강철 등과 같은 제1 전도성 재료의 제1 시트(10)로 복합화(complexed)(라미네이트)된다. 대안적으로, 클래딩이 직접 사용될 수 있지만, 이 경우 연결 웰들(14) 및/또는 캐비티(15)는 예를 들어 유전체 기판(4)만을 천공하도록 구성된 레이저를 사용하여 형성된다. 따라서, 모든 경우들에서, 연결 웰들(14) 및/또는 캐비티(15)의 바닥은 전기 전도성 표면으로 이루어지며, 선택사항으로, 그 위에는 예를 들어 전도성 "와이어 본딩" 연결 기술을 사용하여, 전기 연결을 목적으로 전도성 재료의 층들이 전기적으로 퇴적될 수 있다.
양면 구조물의 예가 도 4에 도시되어 있다. 이러한 양면 구조물은 예를 들어 이하의 방법에 따라 제조된다: 그 주요 면들 중 (뒷면에 대응할) 제1 면 상에서, 구리, 알루미늄 시트, 또는 이들의 합금들 중 하나, 또는 심지어 강철 등과 같은 제1 전도성 재료의 제2 시트(11)를 이미 지지하는 유전체 기판(4)이 제공되고; 그러면 그것은 예를 들어 클래딩이고; 그 주요 면들 중 (앞면에 대응할) 다른 면은 접착 층(9)으로 코팅되고; 다음으로, 연결 웰들(14), 및 선택사항으로, 후속하여 칩이 하우징될 캐비티(15)를 생성하기 위해, 접착 층(9)이 제공된 이러한 클래딩이 선택사항으로 천공되고; 다음으로, 접착 층(9)이 제공된 라미네이트는 전도성 재료의 제1 시트(10)로 복합화(라미네이트)된다(제1 시트(10) 및 제2 시트(11)의 각자의 두께가 상이할 수 있긴 하지만, 이것은 예를 들어 제1 전도성 재료와 동일한 전도성 재료로 또한 이루어진다; 그러나, 제1 시트(10) 및 제2 시트(11)는 상이한 전기 전도성 재료들로 이루어질 수 있음에 유의해야 한다). 따라서, 연결 웰들(14) 및/또는 캐비티(15)의 바닥은 전기 전도성 표면으로 이루어지며, 선택사항으로, 그 위에는 예를 들어 전도성 "와이어 본딩" 연결 기술을 사용하여, 전기 연결을 목적으로 전도성 재료의 층들이 전기 퇴적될 수 있다. 대안적으로, 양면 클래딩이 직접 사용될 수 있지만, 이 경우, 연결 웰들(14) 및/또는 캐비티(15)는 예를 들어 유전체 기판(4) 및 전기 전도성 재료의 제2 시트(11)만을 천공하도록 구성되는 레이저에 의해 형성된다.
예를 들어, 도 5 내지 도 10에 단면으로 도시된 바와 같이, 커넥터(3)(즉, 기본적으로 칩리스 모듈(chipless module)(2))는 유전체 기판(4), 접착 층(9)(선택사항이며 도 5 내지 도 10에는 도시되지 않음), 및 제1 전기 전도성 재료로 이루어지며 그 위에는 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층(12)이 전기화학적으로 퇴적되는, 제1 시트(10) 및 선택사항인 제2 시트(11)에 의해 형성된 다층 구조물을 갖는다. 예를 들어, 제1 전기 전도성 재료는 구리 또는 구리 합금으로 구성된다. 제2 전기 전도성 재료의 층(12)은 퇴적 후에 45 내지 65 중량%, 유리하게는 45 내지 62 중량%, 및 바람직하게는 45 내지 50 중량%의 구리, 30 내지 45 중량% 및 바람직하게는 40 내지 45 중량%의 주석, 및 2 내지 11 중량% 및 유리하게는 6 내지 11 중량%의 아연을 포함하는 청동으로 이루어진다. 청동 층(12)의 각각의 조성이 제1 시트(10) 및 제2 시트(11)에서 반드시 동일할 필요는 없다. 사실, 제2 시트(11) 상에 퇴적된 청동 층(12)의 조성은 그 위에 더 나은 납땜성(solderability)을 얻기 위한 요구에 의해 결정될 수 있다. 청동 층(12)은 예를 들어 Umicore®에 의해 시판되는 Miralloy® 배쓰로부터, 4A/dm2의 전류 밀도로, 60℃에 가깝거나 동일한 온도에서 퇴적된다. 다른 재료들은 제1 전기 전도성 재료와 청동 층(12) 사이에, 또는 심지어는 그 위에 전기화학적으로 퇴적될 수 있다.
청동 층(12)은 예를 들어 칩 카드 모듈들을 제조하기 위해 사용되는 것과 같은 다층 구조물 내의 귀금속들 또는 귀중한 금속들(금, 은, 팔라듐)을 적어도 한 면에서 대체하기 위해, 또는 예를 들어 의료적 또는 무선 주파수 응용들에 의도된 디바이스들에서 사용되는 것과 같은 다층 구조물 내의 니켈을 적어도 한 면에서 대체하기 위해 사용될 수 있다.
도 5에 도시된 예에서, 다층 구조물은 양면 구조물이다. 그것은 유전체 기판(4)을 포함하며, 그것의 성질은 위에서 이미 언급되었다. 이러한 유전체 기판(4)은 예를 들어 각자 개별적으로, 뒷면 또는 "본딩 면"에 위치된 칩을 앞면 또는 "컨택트 면"에 위치된 컨택트 패드들(8)에 전기적으로 연결하기 위한 연결 웰들(14)을 형성하기 위해 천공된다. 이러한 유전체 기판(4)은 그 주요 면들 각각에, 둘 다가 제1 전기 전도성 재료, 예를 들어 구리 또는 구리 합금에 의해 형성되는 제1 시트(10) 및 제2 시트(11)를 각각 포함한다(대안적으로, 제1 전기 전도성 재료는 알루미늄, 또는 그것의 합금들 중 하나, 강철 등일 수 있음).
전기 전도성 재료들의 수 개의 층이 제1 전기 전도성 재료의 2개의 시트(10, 11) 각각의 자유 표면(free surface)의 적어도 일부 구역들 상에 전기화학적으로 퇴적된다. 따라서, 도 5에 도시된 예에서, 뒷면은 니켈 층(16), 니켈-인 층(17), 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 얇은 층(18), 및 마지막으로 금, 은, 팔라듐, 로듐 및 루테늄 중에서 선택된 금속들 중 적어도 하나를 포함하는 표면 층(19)을 수용한다. 앞면에서, 인쇄 회로는 연속적으로 니켈 층(16), 니켈-인 층(17), "플래시" 또는 금 프라이머 형태의 얇은 층(18), 및 청동 층(12)을 수용하며, 그것의 조성은 위에서 언급되었다. 선택사항으로, 앞면은 보호 처리를 거치므로, 보호 층(20)으로 커버된다.
아래의 표는 도 5에 도시된 구조물의 층들 각각의 특성 두께들의 예를 요약한 것이다.
이러한 예에 따르면, 뒷면 상의 층들의 스택은 그것이 연결 웰들(14)의 바닥에 있든 기판의 제2 주요 면에 있든 동일하다.
도 5에 도시된 실시예의 대안적인 실시예에 따르면, 유전체 기판(4)의 뒷면은 노출된 채로 남겨지지만(제1 전기 전도성 재료의 제2 시트(11), 및 그 위에 전기 퇴적된 층들(16 내지 19)이 없음); 니켈 층(16), 니켈-인 층(17), 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 얇은 층(18), 및 마지막으로 금, 은, 로듐, 루테늄 및 팔라듐 중에서 선택된 금속들 중 적어도 하나를 포함하는 표면 층(19)을 포함하는 스택이 연결 웰들(14)의 바닥에 위치된다. 그러면, 이것은 단면 구조물이다.
도 6에 도시된 예에서, 다층 구조물은 양면 구조물이다. 그것은 위에서 언급된 바와 같이 유전체 기판(4)을 포함한다. 이전 예에서와 같이, 유전체 기판(4)은 천공되고, 그 주요 면들 각각에 예를 들어 앞에서와 같이 구리 또는 구리 합금으로 이루어진 제1 전기 전도성 재료에 의해 둘 다 형성되는 제1 시트(10) 및 제2 시트(11)를 각각 포함한다. 제1 시트(10) 및 제2 시트(11)는 예를 들어 위에서 설명된 방식들 중 하나로 유전체 기판(4)에 부착된다.
전기 전도성 재료들의 수 개의 층이 제1 전기 전도성 재료의 2개의 시트(10, 11) 각각의 자유 표면의 적어도 일부 구역들 상에 전기화학적으로 퇴적된다. 도 6에 도시된 예에서, 앞면 및 뒷면은 청동 층(12)을 수용한다. 선택사항으로, 앞면 및 뒷면은 보호 층(20)을 수용한다. 보호 층(20)은 선택사항이며, 2개의 면 중 하나에만, 또는 2개의 면에 퇴적될 수 있다. 이 실시예는 앞면 상의 니켈 및 팔라듐을 대체하는 데 특히 유리하다. 이것은 생산 비용의 측면에서도 유리한데, 왜냐하면 전기분해 방식의 퇴적 동작들의 횟수가 제한적이기 때문이다.
아래의 표는 도 6에 도시된 구조물의 층들 각각의 특성 두께들의 예를 요약한 것이다.
도 6에 도시된 실시예의 대안적인 실시예에 따르면, 유전체 기판(4)의 뒷면은 노출된 채로 남겨지고, 청동 층(12) 및 선택사항인 후처리 층(20)을 포함하는 스택이 연결 웰들(14)의 바닥에 위치되며; 그러면, 이것은 단면 구조물이다.
도 7에 도시된 예에서, 다층 구조물은 양면 구조물이다. 그것은 위에서 언급된 바와 같이 유전체 기판(4)을 포함한다. 이전 예들에서와 같이, 유전체 기판(4)은 천공되고, 그 주요 면들 각각에 예를 들어 앞에서와 같이 구리 또는 구리 합금으로 이루어진 제1 전기 전도성 재료에 의해 둘 다 형성되는 제1 시트(10) 및 제2 시트(11)를 각각 포함한다. 제1 시트(10) 및 제2 시트(11)는 예를 들어 위에서 설명된 방식들 중 하나에서 유전체 기판(4)에 부착된다.
전기 전도성 재료들의 수 개의 층이 제1 전기 전도성 재료의 2개의 시트(10, 11) 각각의 자유 표면의 적어도 일부 구역들 상에 전기화학적으로 퇴적된다. 도 7에 도시된 예에서, 앞면 및 뒷면은 청동 층(12)을 수용한다. 선택사항으로, 앞면은 보호 층(20)을 수용한다. 이 실시예는 앞면 상의 니켈 및 팔라듐을 대체하는 데 특히 유리하다. 선택사항으로, 뒷면은 청동 층(12) 상에 이하의 목록: 금, 은, 팔라듐, 로듐, 루테늄 중에서 적어도 하나의 금속을 포함하는 적어도 하나의 층을 수용한다.
아래의 표는 도 7에 도시된 구조물의 층들 각각의 특성 두께들의 예를 요약한 것이다.
도 7에 도시된 실시예의 대안적인 실시예에 따르면, 유전체 기판의 뒷면은 노출된 채로 남겨지지만(제1 전기 전도성 재료의 제2 시트(11), 및 그 위에 전기 퇴적된 층들(18 내지 19)이 없음); 청동 층(12), 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 선택사항인 얇은 층(18), 및 마지막으로 이하의 목록: 금, 은, 팔라듐, 로듐 및 루테늄 중의 금속 또는 화합물을 포함하는 적어도 하나의 층(19)을 포함하는 스택이 연결 웰들의 바닥에 위치되고; 그러면, 이것은 단면 구조물이다.
도 8에 도시된 예에서, 다층 구조물은 양면 구조물이다. 그것은 기본적으로, 앞면에서, 청동 층(12)이 이하의 목록: 금, 은, 팔라듐, 루테늄, 로듐으로부터의 금속을 포함하는 적어도 하나의 층(19)으로 자체적으로 커버된, 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 선택사항인 얇은 층(18)으로 커버된다는 점에서 도 7과 관련하여 설명된 것과 상이하다. 그러면, 선택사항으로, 앞면은 보호 층(20)을 수용한다.
아래의 표는 도 8에 도시된 구조물의 층들 각각의 특성 두께들의 예를 요약한 것이다.
앞에서 설명된 바와 같이, 대안적인 실시예로서, 단면 구조물은 유전체 기판의 (뒷면 상의) 제2 주요 면을 제1 전도성 재료로 이루어진 제2 시트(11) 및 그 위에 퇴적된 임의의 층들로 커버하지 않음으로써 획득된다.
도 9에 도시된 예에서, 다층 구조물은 단면 구조물이다. 그것은 위에서 언급된 바와 같이 유전체 기판(4)을 포함한다. 앞면 상에서, 제1 전기 전도성 재료로 이루어진 제1 시트(10)는 위에서 설명된 방식들 중 하나로 유전체 기판(4)에 부착된다.
전기 전도성 재료들의 수 개의 층이 제1 시트(10)의 자유 표면의 적어도 일부 구역들 상에 전기화학적으로 퇴적된다. 도 9에 도시된 예에서, 앞면은 청동 층(12), 다음으로, 선택사항으로, 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 얇은 층(18), 및 마지막으로 이하의 목록: 금, 은, 팔라듐, 로듐 및 루테늄으로부터의 금속을 포함하는 적어도 하나의 표면 층(19)을 수용한다. 선택사항으로, 앞면에는 다음으로 보호 층(20)이 제공된다.
아래의 표는 도 9에 도시된 구조물의 층들 각각의 특성 두께들의 예들을 요약한 것이다.
도 10에 도시된 예에서, 다층 구조물은 단면 구조물이다. 그것은 기본적으로, 금, 은 및 팔라듐 중에서 선택된 금속들 중 하나의 프라이머 또는 "플래시" 형태의 얇은 층(18), 또는 이하의 목록: 금, 은, 팔라듐, 로듐, 루테늄으로부터의 금속을 포함하는 표면 층(19)을 포함하지 않는다는 점에서 위에서 설명된 것과 상이하다.
그러나, 선택사항으로, 앞면은 다음으로 보호 층(20)을 수용할 수 있다.
아래의 표는 도 10에 도시된 구조물의 층들 각각의 특성 두께들의 예들을 요약한 것이다.
대안적인 실시예들과 함께 위에 제시된 실시예들에서, 보호 처리(20)가 수행될 때, 이것은 완전하지 않은 방식으로(non-exhaustive manner), 이하를 통과하는 것에 대응할 수 있다:
- 벤조트리아졸 또는 이미다졸(예를 들어, 알킬벤즈이미다졸, 아릴벤즈이미다졸 등)과 같은 유기 납땜 방부제 배쓰;
- 폴리에틸렌 글리콜 에테르와 프로필렌 글리콜의 혼합물, 또는 심지어 옥틸페녹시에탄올과 옥타데칸-1-티올 또는 심지어 폴리옥시에틸렌 소르비탄 모노올레에이트(폴리소르베이트 80, CAS 번호 9005-65-6)의 혼합물, 또는 심지어 에톡실레이티드 프로폭실레이티드 알코올(C12-18)(CAS 번호 69227-21-0)과 라우릴 폴리(옥시에틸렌) 에테르(CAS 번호 9002-92-0) 및 1-옥타데칸티올(CAS 번호 2885-00-9)의 혼합물과 같이 자기 조직화 단층을 형성하기에 적합한 배쓰.
예를 들어, 니켈 층(16), 니켈-인 층(17), 금 플래시(18), 및 45 내지 50 중량%의 구리, 40 내지 45 중량%의 주석, 및 6 내지 11 중량%의 아연(도 5의 구조물)을 포함하는 0.5 마이크로미터 청동 층(12)이 그 위에 전기 퇴적되는, 구리 시트(10)로 커버된 유전체(4)로 이루어진 스택을 포함하는 칩 카드 모듈은 ISO 표준 10 373에 따른 24시간 염수 분무 시험을 거치기 전과 후에 500mOhm 미만의 컨택트 저항(contact resistance)(CRM)을 갖는다.

Claims (14)

  1. 인쇄 회로(5) 상에 청동 합금(bronze alloy)을 퇴적하기 위한 방법으로서,
    제1 주요 면 및 제2 주요 면을 포함하는 유전체 기판(4)을 제공하는 단계 - 적어도 상기 제1 주요 면 상에 제1 전기 전도성 재료의 적어도 하나의 제1 시트(10)가 구비됨 -;
    적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층(12)을 상기 제1 시트(10)의 적어도 하나의 구역 상에 전기분해 방식으로(electrolytically) 퇴적하는 적어도 하나의 동작
    을 포함하고, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층(12)을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 퇴적 후에 45 내지 65 중량%의 구리, 30 내지 45 중량%의 주석, 및 2 내지 11 중량%의 아연을 포함하는 청동 층을 전기분해 방식으로 퇴적하는 동작을 포함하는 것을 특징으로 하는, 방법.
  2. 제1항에 있어서, 상기 청동 층(12)이 퇴적된 후 표면 처리가 수행되는 마감 동작(finishing operation)을 포함하는, 방법.
  3. 제2항에 있어서, 상기 마감 동작은 유기 납땜 방부제(organic solderability preservative)를 포함하는 보호 층(20)을 적용하는 것을 포함하는, 방법.
  4. 제2항에 있어서, 상기 마감 동작은 자기조립 단층(self-assembled monolayer)을 포함하는 보호 층(20)을 도포하는 것을 포함하는, 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 표면 처리는 상기 청동 층(12)의 적어도 하나의 부분의 바로 위에서 수행되는, 방법.
  6. 제1항 또는 제2항에 있어서, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 또한 금, 은, 팔라듐, 루테늄, 로듐으로 이루어진 목록 내에 포함된 적어도 하나의 원소를 포함하는 표면 층(19)을 전기분해 방식으로 퇴적하는 것을 포함하는, 방법.
  7. 각각 제6항과 결합되는, 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 표면 처리는 상기 표면 층(19)의 적어도 하나의 부분의 바로 위에서 수행되는, 방법.
  8. 제6항 또는 제7항에 있어서, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 또한 금, 은, 팔라듐으로 이루어진 목록 내에 포함된 적어도 하나의 원소를 15 나노미터 미만의 두께인 얇은 층(18)의 형태로 전기분해 방식으로 퇴적하는 것을 포함하는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 적어도 하나의 제2 전기 전도성 재료의 적어도 하나의 층을 전기분해 방식으로 퇴적하는 적어도 하나의 동작은 상기 청동 층(12)이 퇴적되기 전에, 니켈 층(16) 및 니켈-인 층(17)을 전기분해 방식으로 퇴적하는 동작을 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 방법에 의해 획득되는 인쇄 회로(5)로서,
    적어도 하나의 칩 카드 모듈(2)에 대한 컨택트들을 형성하도록 구성된 컨택트 패드들(7)을 포함하고, 상기 인쇄 회로(5)는 상기 유전체 기판(4)의 상기 주요 면들 중 하나 상에 제1 전기 전도성 재료의 제1 시트(10)를 포함하고, 상기 제1 시트의 표면의 적어도 일부는 적어도 니켈 층(16), 니켈-인 층(17), 청동 층(12)을 포함하는 층들의 스택으로 커버되는, 인쇄 회로(5).
  11. 제10항에 있어서, 연결 웰들(connection wells)(14)을 포함하고, 상기 연결 웰들의 바닥에는 적어도 니켈 층(16), 니켈-인 층(17), 이하의 원소들: 금, 은, 로듐, 루테늄 및 팔라듐 중 적어도 하나를 포함하는 표면 층(19)을 포함하는 층들의 스택이 배열되는, 인쇄 회로(5).
  12. 제11항에 있어서, 상기 청동 층(12) 및 상기 층(19) 아래에 두께가 15 나노미터 이하인 금, 은 또는 팔라듐의 얇은 층(18)을 추가로 포함하는, 인쇄 회로.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 유전체 기판의 상기 주요 면들 중 다른 하나 상에, 제1 전기 전도성 재료의 제2 시트(11)를 포함하고, 상기 제2 시트의 표면의 적어도 일부는 적어도 니켈 층(16), 니켈-인 층(17), 이하의 원소들: 금, 은, 로듐, 루테늄 및 팔라듐 중 적어도 하나를 포함하는 표면 층(19)을 포함하는 층들의 스택으로 커버되는, 인쇄 회로(5).
  14. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 청동 층의 두께는 150 나노미터 이상 600 나노미터 이하인, 인쇄 회로(5).
KR1020237020328A 2020-12-18 2021-12-07 인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로 KR20230121754A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR2013714A FR3118067B1 (fr) 2020-12-18 2020-12-18 Procédé de dépôt d’un alliage de bronze sur un circuit imprimé et circuit imprimé obtenu par ce procédé
FRFR2013714 2020-12-18
PCT/EP2021/084523 WO2022128608A1 (fr) 2020-12-18 2021-12-07 Procédé de dépôt d'un alliage de bronze sur un circuit imprimé et circuit imprimé obtenu par ce procédé

Publications (1)

Publication Number Publication Date
KR20230121754A true KR20230121754A (ko) 2023-08-21

Family

ID=74554132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237020328A KR20230121754A (ko) 2020-12-18 2021-12-07 인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로

Country Status (10)

Country Link
US (1) US20240117518A1 (ko)
EP (1) EP4263920A1 (ko)
KR (1) KR20230121754A (ko)
CN (1) CN116802344A (ko)
AU (1) AU2021402198A1 (ko)
CA (1) CA3202285A1 (ko)
FR (1) FR3118067B1 (ko)
MX (1) MX2023007099A (ko)
TW (1) TW202231924A (ko)
WO (1) WO2022128608A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3141834A1 (fr) * 2022-11-08 2024-05-10 Linxens Holding Circuit imprimé avec une couche d’alliage substitutive de l’or et procédé de fabrication d’un tel circuit imprimé
CN115939074B (zh) * 2023-03-13 2023-08-22 新恒汇电子股份有限公司 一种新型双面柔性引线框架结构及其制备工艺

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1930478B1 (en) * 2006-12-06 2013-06-19 Enthone, Inc. Electrolyte composition and method for the deposition of quaternary copper alloys
JP5642928B2 (ja) * 2007-12-12 2014-12-17 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 青銅の電気めっき
EP2565297A3 (en) * 2011-08-30 2013-04-24 Rohm and Haas Electronic Materials LLC Adhesion promotion of cyanide-free white bronze
PT3150744T (pt) * 2015-09-30 2020-05-12 Coventya S P A Banho de galvanoplastia para deposição eletroquímica de uma camada de liga de cu-sn-zn-pd, método para a deposição eletroquímica da referida camada de liga, substrato que compreende a referida camada de liga e utilizações do substrato revestido
CN111534840B (zh) * 2020-06-07 2021-12-17 深圳市普雷德科技有限公司 一种pcb铜合金的电镀方法

Also Published As

Publication number Publication date
US20240117518A1 (en) 2024-04-11
EP4263920A1 (fr) 2023-10-25
AU2021402198A1 (en) 2023-07-06
TW202231924A (zh) 2022-08-16
MX2023007099A (es) 2023-06-27
CN116802344A (zh) 2023-09-22
WO2022128608A1 (fr) 2022-06-23
FR3118067A1 (fr) 2022-06-24
FR3118067B1 (fr) 2023-05-26
CA3202285A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
KR20230121754A (ko) 인쇄 회로 상에 청동 합금을 퇴적하기 위한 방법, 및 상기 방법에 의해 획득된 인쇄 회로
CN100455159C (zh) 布线电路板
CN1282123C (zh) 用于制造具有线圈的芯片卡的方法和数据载体
TWI284842B (en) Communication medium capable of carrying out contactless communication and method of producing the same
US11296042B2 (en) Triode packaging method and triode
KR20210087944A (ko) 칩 카드용 전자 모듈
KR102438037B1 (ko) 전기 회로, 전기 회로 상에 형성된 칩 카드를 위한 전자 모듈, 및 이러한 전기 회로의 제조 방법
CN107645853A (zh) 多层电路板的制作方法及多层电路板
JPH0216233B2 (ko)
US20230196053A1 (en) Method for Electrochemical Metallization of a Double-Sided Electrical Circuit for a Smart Card and Electrical Circuit Produced Using Said Method
WO2021110872A1 (en) Tape for electrical circuits with rose-gold contact pads and method for manufacturing such a tape
FR3012644A1 (fr) Procede de realisation d'un circuit electrique et circuit electrique realise par ce procede
FR3141834A1 (fr) Circuit imprimé avec une couche d’alliage substitutive de l’or et procédé de fabrication d’un tel circuit imprimé
EP3892759B1 (en) Tape for electrical circuits with rose-gold contact pads and method for manufacturing such a tape
CN104684269B (zh) 具有嵌入式电子元件的印刷电路板及其制造方法
CN115349034A (zh) 电路上的灰色层或黑色层的电沉积方法，以及用于包括该层的芯片卡的电子模块的电路
JP2005244004A (ja) 多層フレキシブル配線回路基板
JP4489409B2 (ja) Ｉｃカード用ｉｃモジュールの形成方法とｉｃカード用ｉｃモジュール
KR20230169156A (ko) 적어도 2개의 별개의 전극을 포함하는 센서를 제조하는 방법 및 센서
JPH01171992A (ja) Ｉｃカード用プリント配線板
CN112703510A (zh) 便携式物体的电子模块的制造方法
WO2017095332A1 (en) Method of manufacturing a laminated substrate for smart cards
JPH11135701A (ja) リードフレーム