KR20230118870A - 포스트 본딩 오버레이를 결정하기 위한 시스템 및 방법 - Google Patents

포스트 본딩 오버레이를 결정하기 위한 시스템 및 방법 Download PDF

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마크 디 스미스
샤오멩 셴
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케이엘에이 코포레이션
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Abstract

웨이퍼 형상 계측 시스템은, 제1 웨이퍼, 제2 웨이퍼, 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩(post-bonding) 쌍에 대해 하나 이상의 무응력(stress-free) 형상 측정을 수행하도록 구성되는 웨이퍼 형상 계측 서브시스템을 포함한다. 웨이퍼 형상 계측 시스템은 웨이퍼 형상 계측 서브시스템에 통신 가능하게 커플링되는 제어기를 포함한다. 제어기는 웨이퍼 형상 서브시스템으로부터 무응력 형상 측정들을 수신하고; 제1 웨이퍼, 제2 웨이퍼 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 제2 웨이퍼와 제1 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며; 예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드백 조정을 제공하도록 구성된다. 부가적으로, 피드포워드 및 피드백 조정들이 하나 이상의 프로세스 툴에 제공될 수 있다.

Description

포스트 본딩 오버레이를 결정하기 위한 시스템 및 방법
본 출원은 35 U.S.C. § 119(e) 하에서 2020년 12월 11일자로 출원된 미국 가출원 번호 제63/124,629호의 우선권을 주장하고, 이 가출원은 전체가 본원에 참조로 포함된다.
본 발명은 일반적으로 계측 분야에 관한 것으로, 더욱 구체적으로 웨이퍼 형상 계측 툴을 사용하여 포스트 본딩 오버레이(post bonding overlay)를 측정하는 시스템 및 방법에 관한 것이다.
2개의 반도체 웨이퍼들을 본딩한 후 포스트 본딩 오버레이를 측정하는 기존 방법은 본딩될 웨이퍼 중 하나에 오버레이 계측 타겟들(예컨대, 박스-인-박스 구조물들 또는 AIM 타겟들)을 배치하는 것이다. 실리콘 웨이퍼들을 투과하는 적외선을 사용하여 타겟들의 서로에 대한 위치를 비교하는 오버레이 결과를 만들 수 있다. 위에서 설명한 것과 같은 전통적인 오버레이 측정들은 두 웨이퍼들 모두에 계측 타겟들이 있어야 한다. 이는 두 가지 이유로 불리할 수 있다. 첫째, 일부 본딩 흐름에서, 소위 캐리어 웨이퍼에 계측 타겟들을 배치하려면 추가 프로세싱이 필요할 수 있다. 둘째, 타겟들의 필요성은 달성될 수 있는 측정들의 밀도에 대한 제한을 제공한다. 따라서 위에서 식별된 이전 접근법들의 단점들을 해결하는 시스템 및 방법을 제공하는 것이 바람직할 것이다.
본 개시물의 하나 이상의 실시예에 따른 웨이퍼 계측 시스템이 개시된다. 일 실시예에서, 웨이퍼 계측 시스템은, 제1 웨이퍼, 제2 웨이퍼, 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩(post-bonding) 쌍에 대해 하나 이상의 무응력(stress-free) 형상 측정을 수행하도록 구성되는 웨이퍼 형상 계측 서브시스템을 포함한다. 다른 실시예에서, 웨이퍼 계측 시스템은 웨이퍼 형상 계측 서브시스템에 통신 가능하게 커플링되는 제어기를 포함하고, 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함한다. 다른 실시예에서, 프로그램 명령어 세트는 하나 이상의 프로세서로 하여금: 웨이퍼 형상 서브시스템으로부터 하나 이상의 무응력 형상 측정을 수신하고; 제1 웨이퍼, 제2 웨이퍼 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 제1 웨이퍼 상의 하나 이상의 피처와 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며; 예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드백 조정을 제공하게 하도록 구성된다.
본 개시물의 하나 이상의 대안적인 및/또는 부가적인 실시예에 따른 웨이퍼 계측 시스템이 개시된다. 일 실시예에서, 웨이퍼 계측 시스템은 제1 웨이퍼 및 제2 웨이퍼에 대해 하나 이상의 무응력 형상 측정을 수행하도록 구성되는 웨이퍼 형상 계측 서브시스템을 포함한다. 다른 실시예에서, 웨이퍼 형상 계측 시스템은 웨이퍼 형상 계측 서브시스템에 통신 가능하게 커플링되는 제어기를 포함하고, 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함한다. 다른 실시예에서, 프로그램 명령어 세트는 하나 이상의 프로세서로 하여금: 웨이퍼 형상 서브시스템으로부터 제1 웨이퍼 및 제2 웨이퍼에 대한 하나 이상의 무응력 형상 측정을 수신하고; 제1 웨이퍼 형상을 제1 기준 구조와 비교함으로써 제1 웨이퍼의 제1 형상 왜곡을 결정하고, 제2 웨이퍼 형상을 제2 기준 구조와 비교함으로써 제2 웨이퍼의 제2 형상 왜곡을 결정하고; 제1 웨이퍼와 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 제1 형상 왜곡, 및 제2 형상 왜곡에 기초하여 제1 웨이퍼 상의 하나 이상의 피처와 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며; 예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드포워드(feedforward) 조정을 제공하게 하도록 구성된다.
전술한 일반적인 설명과 다음의 상세한 설명은 모두 예시적이고 단지 설명을 위한 것이며 청구된 발명을 반드시 제한하는 것은 아님을 이해해야 한다. 본 명세서에 통합되어 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고 일반적인 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
개시물의 많은 이점들은 첨부된 도면들을 참조하여 당업자에 의해 더 잘 이해될 수 있다.
도 1a는 본 개시물의 하나 이상의 실시예에 따른 웨이퍼 형상 계측 시스템의 단순화된 블록도를 예시한다.
도 1b는 본 개시물의 하나 이상의 실시예에 따라, 제1 웨이퍼, 제2 웨이퍼 및 포스트 본딩된 웨이퍼 쌍들에 대해 웨이퍼 형상 측정들을 수행하는 웨이퍼 형상 계측 시스템의 개념도를 예시한다.
도 1c는 본 개시물의 하나 이상의 실시예에 따른, 프로세스 툴의 피드백 및/또는 피드포워드 제어를 나타내는 웨이퍼 형상 계측 시스템의 단순화된 블록도를 예시한다.
도 2는 본 개시물의 하나 이상의 실시예에 따른, 포스트 본딩된 웨이퍼 쌍에서 웨이퍼 피처들 사이의 오버레이를 결정하는 방법을 예시하는 흐름도를 예시한다.
도 3은 본 개시물의 하나 이상의 실시예에 따른, 2개의 웨이퍼들을 본딩함으로써 야기되는 오버레이를 예측하는 방법을 나타내는 흐름도를 예시한다.
본 개시물은 특정 실시예들 및 그 특정 피처들에 대해 특히 도시되고 설명되었다. 본 명세서에 설명된 실시예들은 제한적이기보다는 예시적인 것으로 간주된다. 본 개시물의 사상 및 범위를 벗어나지 않고 형태 및 세부사항에 있어서 다양한 변경들 및 수정들이 이루어질 수 있음이 당업자에게 자명할 것이다. 이제 첨부된 도면들에 예시되는 개시된 주제를 상세히 참조할 것이다.
일반적으로 도 1a 내지 도 3을 참조하면, 본 개시물의 하나 이상의 실시예에 따른 포스트 본딩 오버레이 계측을 위한 시스템 및 방법이 예시된다.
본 개시물의 실시예들은 형상 기반 왜곡들에 의해 야기되는 2개의 본딩된 웨이퍼들 사이의 상대적 오버레이의 결정에 관한 것이다. 본 개시물의 실시예들은 제1 및 제2 인커밍 웨이퍼들 및 포스트 본딩 웨이퍼 쌍에 대해 수행되는 형상 측정들을 이용할 수 있다. 본 개시물의 실시예들은 제1 웨이퍼 및 제2 웨이퍼(본딩 이전) 및 포스트 본딩 쌍(본딩 이후)으로부터 수집된 형상 데이터를 변환하여 오버레이 데이터를 예측하고 피드백 제어를 제공할 수 있다. 본 개시물의 추가 실시예들은 제1 웨이퍼 및 제2 웨이퍼(본딩 이전) 및 포스트 본딩 쌍(본딩 이후)으로부터 수집된 형상 데이터를 변환하고 기준 구조에 대한 제1 웨이퍼 및 제2 웨이퍼 내의 형상 왜곡을 결정하며 피드포워드 제어를 제공할 수 있다. 형상 데이터를 예측된 오버레이 정보로 변환하는 것은 머신 러닝 알고리즘 및/또는 기계적 모델을 사용하여 실행될 수 있다.
본 개시물의 실시예들은 웨이퍼-웨이퍼 본딩 프로세스(예를 들어, 하이브리드 또는 용융 본딩) 이후에 2개의 웨이퍼들에 대한 타이트한 오버레이 요건들을 달성하도록 구현될 수 있다. 예를 들어, 본 개시물의 실시예들은 다음에 수반되는 웨이퍼-웨이퍼 본딩 프로세스에서 오버레이를 최소화/완화하기 위해 이용될 수 있다: 이미지 센서들의 제조(예를 들어, 백라이트 이미지 센서 기술); 디바이스 웨이퍼와 메모리 웨이퍼가 본딩되는 3D NAND 기술들; 및 디바이스 웨이퍼가 캐리어 웨이퍼에 본딩되는 로직 디바이스 내의 후면 전력 레일 프로세스들. 이 모든 예들에서, 타이트한 오버레이 공차 요건들이 존재한다. 이미지 센서 및 3D NAND 기술들에서 오버레이 요건들은 직접 전기 연결을 위해 한 웨이퍼 상의 Cu 패드들과 다른 웨이퍼 상의 Cu 패드들 사이의 안정적인 연결을 보장하도록 구현된다. 후면 전력 레일 기술들의 경우, 실리콘 관통 비아들의 후속 리소그래피 노출이 스캐너의 전형적인 교정 능력들(예를 들어, CPE(corrections per field) 교정)이 주어지면 필요한 오버레이 공차들을 달성할 수 있도록 보장하기 위해 낮은 웨이퍼 왜곡을 달성하는 것이 바람직하다.
포스트 본딩 오버레이를 결정하기 위한 프로세스 다음 단계를 포함할 수 있지만 이에 제한되는 것은 아니다: i) 웨이퍼 형상 계측 단계를 수행하는 단계; ii) 웨이퍼 형상 데이터로부터 웨이퍼의 특정 파라미터들이 추출되는 피처 추출 단계를 수행하는 단계; 및 iii) 알고리즘(예를 들어, 머신 러닝 알고리즘 또는 기계적 모델)을 통해 추출된 파라미터들을 제1 웨이퍼와 제2 웨이퍼의 피처들 사이의 오버레이로 변환하는 단계. 오버레이 예측의 결과들에 기초하여 제어 알고리즘(예를 들어, 피드백 또는 피드포워드 알고리즘)이 구현될 수 있다. 피드백 제어의 경우, 제어 알고리즘이 후속 웨이퍼들의 본더 설정들을 최적화하는 데 사용될 수 있다. 피드포워드 제어의 경우, 인코밍 웨이퍼들의 모양 왜곡들이 본더 설정들을 조정하는 데 사용될 수 있다.
도 1a는 본 개시물의 하나 이상의 실시예에 따른, 포스트 본딩 오버레이 계측을 위한 웨이퍼 형상 계측 시스템(100)의 단순화된 블록도를 예시한다.
실시예에서, 시스템(100)은 웨이퍼 형상 계측 서브시스템(102)을 포함한다. 시스템(100)은 또한 웨이퍼 형상 계측 서브시스템(102)의 검출기 출력에 통신 가능하게 커플링되는 제어기(104)를 포함할 수 있다. 제어기(104)는 하나 이상의 프로세서(106) 및 메모리(108)를 포함할 수 있다. 제어기(104)의 하나 이상의 프로세서(106)는 메모리(108)에 저장된 프로그램 명령어 세트를 실행하도록 구성될 수 있다. 프로그램 명령어 세트는 하나 이상의 프로세서(106)로 하여금 본 개시물의 다양한 단계들 및 프로세스들을 실행하게 하도록 구성될 수 있다.
웨이퍼 형상 계측 서브시스템(102)은 하나 이상의 웨이퍼로부터 하나 이상의 형상 파라미터를 획득할 수 있는 당업계에 공지된 임의의 웨이퍼 지오메트리 툴 또는 시스템을 포함할 수 있다. 실시예들에서, 웨이퍼 형상 계측 서브시스템(102)은 하나 이상의 웨이퍼에 대해 하나 이상의 계측 및/또는 특성화 프로세스를 수행하도록 구성되는 간섭계 서브시스템을 포함한다. 예를 들어, 웨이퍼 형상 계측 서브시스템(102)은 웨이퍼의 양측에서 측정들을 수행하도록 구성되는 이중 간섭계 시스템(예를 들어, 이중 피조(Fizeau) 간섭계)을 포함할 수 있다. 예를 들어, 웨이퍼 형상 계측 서브시스템(102)은 웨이퍼의 제1 표면 상에서 하나 이상의 측정을 수행하기 위하여 제1 조명 빔(101a)을 생성하도록 구성되는 제1 간섭계 서브시스템(105a) 및 제1 표면 반대편의 웨이퍼의 제2 표면 상에서 하나 이상의 측정을 수행하기 위하여 제2 조명 빔(101b)을 생성하도록 구성되는 제2 간섭계 서브시스템(105b)을 포함할 수 있다. 웨이퍼 계측 서브시스템(102)은 KLA INC에 의해 생산된 PWG(Patterned Wafer Geometry) 툴과 같은 PWG 툴을 포함할 수 있다. 웨이퍼 특성화를 위한 간섭계의 사용은 일반적으로 2003년 3월 20일자로 출원된 미국 특허 제6,847,458호; 2011년 10월 27일자로 출원된 미국 특허 제8,949,057호; 및 2013년 1월 15일자로 출원된 미국 특허 제9,121,684호에서 설명되며, 그 전체 내용은 참조로 본 명세서에 포함된다.
PWG 툴과 같은 양면 간섭계는 본 개시물의 프로세스들과 관련하여 구현에 특히 유용할 수 있음에 주목한다. 예를 들어, 두께 및/또는 두께 변경 정보는 본 개시물의 머신 러닝 알고리즘 및/또는 기계적 모델에 대한 입력이 될 수 있다. 또한 양면 측정은 한 표면에 측정을 신뢰할 수 없게 만드는 특성이 있는 경우 유연성을 제공한다. 또한 양면 측정은 두 측정들로부터의 형상 정보의 평균화를 허용하여 신뢰성을 높인다.
본 개시물의 범위는 PWG 구현의 이중 간섭계 시스템으로 제한되지 않고, 단면 간섭계 시스템들을 포함하지만 이에 제한되지 않는 당업계에 공지된 임의의 웨이퍼 계측 시스템 또는 툴을 포함하도록 확장될 수 있다는 것이 여기에서 주목된다.
실시예들에서, 웨이퍼 형상 계측 서브시스템(102)은 무응력(stress-free) 상태 또는 거의 무응력 상태에 있는 동안 웨이퍼들 상에서 웨이퍼 형상 측정들을 수행하도록 구성된다. 본 개시물의 목적을 위해, "무응력"이라는 용어는 외부 소스들로부터 웨이퍼에 거의 힘이 가해지지 않는 구성을 의미하는 것으로 해석되어야 한다. "무응력"이라는 용어는 대안적으로 "자립형(free standing)"으로 해석될 수 있다. 외부 응력이 제거되면, 웨이퍼의 전면에 존재하는 응력 층들을 통해 또는 본딩 프로세스에 의해 부과된 응력으로 인해 평평한 웨이퍼 형상으로부터 나머지 편차가 일반적으로 유발된다. 웨이퍼들 상에 존재하는 층들에 의해 야기되는 이들 응력들은 내부 응력들로 해석된다는 점에 주목한다. 이러한 의미에서, 웨이퍼의 '형상'은 '자연적 형상'(즉, 베어(bare) 웨이퍼 형상)과 박막들과 같은 웨이퍼의 한쪽 표면에 내부 응력들에 의해 야기되는 형상의 조합이다.
실시예들에서, 도 1b에 도시된 바와 같이, 웨이퍼 계측 서브시스템(102)은 (1) 제1 웨이퍼 상에서 형상 측정들; (2) 제2 웨이퍼 상의 형상 측정들; 및 (3) 웨이퍼들의 포스트 본딩 쌍에 대한 형상 측정들을 수행할 수 있다. 포스트 본딩된 제1 및 제2 웨이퍼들에 대한 측정들은 제1 및 제2 웨이퍼들의 형상들의 미스매치 및 포스트 본딩된 쌍에 대한 본더 및 본딩 프로세스의 효과에 기초하여 포스트 본딩된 웨이퍼 쌍의 형상을 예측하는 데 사용될 수 있다는 것에 주목한다.
실시예들에서, 웨이퍼 계측 서브시스템(102)은 제1 웨이퍼(110a)에 대해 제1 형상 측정을 수행한 다음 형상 측정 데이터를 데이터 신호(103a)를 통해 제어기(104)에 송신할 수 있다. 웨이퍼 계측 서브시스템(102)은 제2 웨이퍼(110b)에 대해 제2 형상 측정을 수행한 다음 형상 측정 데이터를 데이터 신호(103b)를 통해 제어기(104)에 송신할 수 있다. 이후, 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)는 본더(미도시)를 통해 본딩 프로세스를 거쳐 포스트 본딩 웨이퍼 쌍(110c)을 형성할 수 있다. 웨이퍼 계측 서브시스템(102)은 포스트 본딩 웨이퍼 쌍(110c)에 대해 제3 형상 측정을 수행한 다음 형상 측정 데이터를 데이터 신호(103c)를 통해 제어기(104)에 송신할 수 있다.
실시예들에서, 본딩 프로세스 이후에, 제어기(104)는 제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 포스트 본딩 웨이퍼 쌍(110)에 대한 측정된 형상 정보를 국부 형상 특성들을 특성화하는 국부 형상 파라미터들로 변환한다. 예를 들어, 이들 파라미터들은 형상의 부분적인 1차 및 2차 도함수들 또는 상이한 기계적 모델들을 사용하는 형상으로부터의 면내 변위의 예측들을 포함할 수 있다. 예를 들어, 국부 형상 파라미터들은 국부화된 형상 곡률(LSC, localized shape curvature) 및/또는 면내 왜곡(IPD, in-plane distortion)을 포함할 수 있지만 이에 제한되는 것은 아니다. 역사적으로 스캐너에서 웨이퍼 왜곡들을 예측하는 데 사용된 추가 메트릭들도 또한 이용될 수 있다. 이러한 메트릭들은 플레이트 이론, 유한 요소 방법 또는 KLA Corporation로부터의 Gen3, Gen4 및/또는 Gen5 모델들의 파라미터들과 같은 독점 모델링 접근법들과 같은 접근법들에 기초하여 웨이퍼 형상과 오버레이 사이의 관계를 설명하기 위한 기계적 모델들을 포함하지만 이에 제한되는 것은 아니다.
인커밍 및 포스트 본딩 웨이퍼들의 효과들을 포착하기 위한 설명은 K. Turner가 2004년 박사 학위 논문인 Wafer Bonding: Mechanics-based Models and Experiments, Massachusetts Institute of Technology에서 설명했다. 이 근사화에서 최종 본딩된 웨이퍼 휨(및 결과 IPD)에서 국부화된 전체 휨은 다음 방정식에 의해 설명될 수 있다:
여기서 웨이퍼 휨은 다음과 같이 κ와 관련된다:
웨이퍼 휨 =
여기서 r은 웨이퍼의 반경이다. 위의 관계들은 본딩 프로세스 동안 웨이퍼의 웨이퍼 휨을 설명하고 웨이퍼의 본딩 왜곡들을 특성화하는 데 사용될 수 있다. 스캐너에서 웨이퍼를 척킹하는 동안 야기되는 웨이퍼 왜곡들의 예측에서의 관찰들에 기초하여 위의 방정식은 국부적 왜곡들에 대해 엄격하게 정확하지 않을 것으로 예상된다.
실시예들에서, 제어기(104)에 의해 실행되는 제1 알고리즘은 머신 러닝 알고리즘을 포함한다. 제어기(104)에 의해 적용되는 머신 러닝 알고리즘은 딥 러닝 알고리즘을 포함하지만 이에 제한되지 않는, 당업계에 알려진 임의의 머신 러닝 알고리즘을 포함할 수 있다. 예를 들어, 딥 러닝 알고리즘은 신경망(예를 들어, 컨볼루션 신경망(CNN, Convolutional Neural Network), 생성적 적대 신경망(GAN, Generative Adversarial Network), 순환 신경망(RNN, Recurrent Neural Network) 등)을 포함할 수 있으나 이에 제한되는 것은 아니다. 이 실시예에서, 제어기(104)는 각각의 측정(제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 포스트 본딩 웨이퍼 쌍(110c))에 대한 웨이퍼 형상으로부터 다수의 파라미터들을 생성한다. 예를 들어, 제어기(104)는 국부 단위로 제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 포스트 본딩 웨이퍼 쌍(110c)에 대한 IPD, Gen4 등을 생성할 수 있다. 그 후, 제어기(104)는 머신 러닝 알고리즘에 대한 입력들로서 이들 생성된 파라미터들 중 임의의 것을 사용할 수 있다. 예를 들어, 신경망의 경우, 제어기(104)는 국부 단위로 제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 포스트 본딩 웨이퍼 쌍(110c)에 대해 IPD, Gen4 등을 생성하여 이들 메트릭을 신경망에 입력할 수 있다.
실시예들에서, 제어기(104)는 머신 러닝 알고리즘을 트레이닝할 수 있다. 예를 들어, 제어기(104)는 트레이닝 목적을 위해 동일한 위치에서 측정된 IR 오버레이 데이터를 수신한 다음 이용할 수 있다. 실시예들에서, 강체 회전 오류들 뿐만 아니라 상대 xy 이동으로 인한 정렬 유도 오버레이 오류들은 트레이닝에 사용되는 오버레이 데이터로부터 제거된다. 실시예들에서, 일단 트레이닝되면, 신경망과 같은 머신 러닝 알고리즘이 사용되어 오버레이 예측들을 할 수 있다.
대안적 및/또는 추가적 실시예들에서, 기계적 모델이 머신 러닝 알고리즘 대신에(또는 머신 러닝 모델과 함께) 사용될 수 있다. 리소그래피 스캐너에 척킹된 뒤틀린 웨이퍼들에 대한 오버레이를 예측하는 데 사용되는 프로시저들과 유사하게, 웨이퍼 형상을 설명하는 일련의 기계적 방정식들을 대략적으로 풀 수 있다. 실시예들에서, 기계적 모델은 플레이트 이론(plate theory) 또는 빔 이론에 기초할 수 있다. 실시예들에서, 기계적 모델은 고체의 선형 탄성 변형을 지배하는 연속체 역학(continuum mechanics) 방정식들에 대한 수치 해법에 기초한다. 예를 들어, 기계적 모델은 플레이트 이론 또는 유한 요소법(finite element method)과 같은 기법들을 포함할 수 있지만 이에 제한되는 것은 아니다. 위에 표시된 방정식과 일관되게, 본딩 동안 웨이퍼의 중간 형상은 중요한 조정을 제공한다.
실시예들에서, 도 1c에 도시된 바와 같이, 제어기(104)는 하나 이상의 프로세스 툴(112)에 하나 이상의 제어 신호(113)를 제공할 수 있다. 예를 들어, 제어기(104)는 하나 이상의 업스트림 및/또는 다운스트림 프로세스 툴을 조정하도록 구성되는 하나 이상의 피드포워드 및/또는 피드백 제어 신호를 생성할 수 있다. 조정될 수 있는 프로세스 툴은 리소그래피 툴, 성막 툴, 연마 툴, 에칭 툴, 본더 등을 포함할 수 있지만 이에 제한되는 것은 아니다. 이와 관련하여, 본딩된 웨이퍼 쌍에서 관찰되는 오버레이를 최소화(또는 적어도 완화)하기 위해 예측된 오버레이 정보가 사용될 수 있다.
실시예들에서, 제어기(104)는 피드백 제어를 제공할 수 있다. 예를 들어, 예측된 포스트 본딩 오버레이는 본더에서 프로세스 제어들을 조정하는 데 사용될 수 있다. 이러한 프로세스 조정들의 예들은 본딩 동안 적용되는 진공 압력의 조정들 또는 불균일한 온도 분포들에 대한 조정들을 포함한다. 이러한 변경들의 영향은 제어 시그니처에 의해 특징지어질 수 있다. 본더 조정들을 위해 특성화된 시그니처 및 표준 최적화 알고리즘들을 사용하여 시그니처들의 스케일링된 조합이 사용되어 결과 오버레이를 최소화할 수 있다.
추가적 및/또는 대안적 실시예들에서, 제어기(104)는 피드포워드 제어를 제공할 수 있다. 실시예들에서, 본딩 프로세스 이전에, 제어기(104)는 제1 웨이퍼 형상을 제1 기준 구조와 비교함으로써 제1 웨이퍼(110a)의 제1 형상 왜곡을 결정하고, 제2 웨이퍼 형상을 제2 기준 구조와 비교함으로써 제2 웨이퍼(110a)의 제2 형상 왜곡을 결정하기 위한 모델을 적용할 수 있다. 제1 기준 구조 및 제2 기준 구조는 이상적인 평면 웨이퍼를 포함할 수 있으나 이에 제한되는 것은 아니다. 결국, 제어기(104)는 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)의 형상 측정들, 제1 형상 왜곡, 및 제2 웨이퍼 형상 왜곡에 기초하여 제1 웨이퍼(110a) 상의 하나 이상의 피처와 제2 웨이퍼(110b) 상의 하나 이상의 피처 사이의 오버레이를 예측할 수 있다. 이와 관련하여, 제어기(104)는 본 명세서에서 이전에 논의된 바와 같이 머신 러닝 알고리즘 및/또는 기계적 모델을 적용할 수 있다. 그 후, 제어기(104)는 예측된 오버레이에 기초하여 하나 이상의 프로세스 툴(예를 들어, 본더)에 피드포워드 조정을 제공할 수 있다. 예를 들어, 초기 휨이 높은 웨이퍼들의 경우, 인커밍 웨이퍼 휨의 다양한 시그니처들이 아웃고잉 포스트 본딩 왜곡들에 영향을 미친다. 이 경우, 수정된 프로세스에서 포스트 본딩 시그니처가 생성될 수 있다. 2개의 인커밍 및 1개의 아웃고잉 본딩된 웨이퍼의 이전 측정들을 사용하여, 본딩 시그니처가 초기 교정 실행으로부터 생성될 수 있다. 피드포워드 제어의 경우, 인커밍 시그니처들이 결합되어 예측된 오버레이 결과를 생성한다. 이것은 가장 낮은 가능한 포스트 본딩 오버레이를 제공하기 위해 본 명세서에 설명된 프로시저들에 따라 최적화될 수 있다. 여기서 왜곡들을 결정하기 위한 모델과 결합된 웨이퍼(들110a, 110b)의 프리 본딩 형상 측정들이 오버레이 오류들을 최소화하기 위해 본딩을 위한 웨이퍼 쌍을 선택하는 데 사용될 수 있음에 주목한다.
제어기(104)의 하나 이상의 프로세서(106)는 당업계에 공지된 임의의 프로세서 또는 프로세싱 엘리먼트를 포함할 수 있다. 본 개시물의 목적을 위해, 용어 "프로세서" 또는 "프로세싱 요소"는 하나 이상의 프로세싱 또는 로직 요소들(예를 들어, 하나 이상의 마이크로프로세서 디바이스, 하나 이상의 애플리케이션 특정 집적 회로(ASIC, Application Specific Integrated Circuit) 장치, 하나 이상의 필드 프로그램가능 게이트 어레이(FPGA, Field Programmable Gate Array), 또는 하나 이상의 디지털 신호 프로세서(DSP, Digital Signal Processor))를 갖는 임의의 디바이스를 포함하도록 광범위하게 규정될 수 있다. 이러한 의미에서, 하나 이상의 프로세서(106)는 알고리즘들 및/또는 명령어들(예를 들어, 메모리에 저장된 프로그램 명령어들)을 실행하도록 구성되는 임의의 디바이스를 포함할 수 있다. 일 실시예에서, 하나 이상의 프로세서(106)는 데스크탑 컴퓨터, 메인프레임 컴퓨터 시스템, 워크스테이션, 이미지 컴퓨터, 병렬 프로세서, 네트워크 컴퓨터, 또는 본 개시물 전반에 걸쳐 설명되는 바와 같이 계측 시스템(100)을 작동시키도록 또는 그와 함께 작동하도록 구성되는 프로그램을 실행하게끔 구성된 임의의 다른 컴퓨터 시스템으로 구현될 수 있다. 더욱이, 시스템(100)의 상이한 서브시스템들은 본 개시물에서 설명된 단계들의 적어도 일부를 실행하기에 적합한 프로세서 또는 로직 요소들을 포함할 수 있다. 따라서, 위의 설명은 본 개시물의 실시예들에 대한 제한이 아니라 단지 예시로 해석되어야 한다. 또한, 본 개시물 전반에 걸쳐 설명된 단계들은 단일 제어기 또는 대안적으로 다수의 제어기들에 의해 수행될 수 있다. 추가로, 제어기(104)는 공통 하우징에 또는 다수의 하우징들 내에 하우징된 하나 이상의 제어기를 포함할 수 있다. 이러한 방식으로, 임의의 제어기 또는 제어기들의 조합은 계측 시스템(100)으로의 통합에 적합한 모듈로서 개별적으로 패키징될 수 있다. 또한, 제어기(104)는 웨이퍼 계측 서브시스템(102)으로부터 수신된 데이터를 분석하고 데이터를 계측 시스템(100) 내부 또는 계측 시스템(100) 외부의 추가 컴포넌트들에 공급할 수 있다.
메모리 매체(108)는 연관된 하나 이상의 프로세서(106)에 의해 실행 가능한 프로그램 명령어들을 저장하기에 적합한 당업계에 알려진 임의의 저장 매체를 포함할 수 있다. 예를 들어, 메모리 매체(108)는 비일시적 메모리 매체를 포함할 수 있다. 다른 예로서, 메모리 매체(108)는 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 또는 광학 메모리 디바이스(예를 들어, 디스크), 자기 테이프, 솔리드 스테이트 드라이브 등을 포함할 수 있다(그러나 이에 제한되는 것은 아님). 메모리 매체(108)는 하나 이상의 프로세서(106)와 함께 공통 제어기 하우징에 하우징될 수 있다는 것이 또한 주목된다. 일 실시예에서, 메모리 매체(108)는 하나 이상의 프로세서(106) 및 제어기(104)의 물리적 위치에 대해 멀리 떨어져 위치될 수 있다. 예를 들어, 제어기(104)의 하나 이상의 프로세서(106)는 네트워크(예를 들어, 인터넷, 인트라넷 등)를 통해 액세스 가능한 원격 메모리(예를 들어, 서버)에 액세스할 수 있다.
개시된 시스템(100)의 하나 이상의 컴포넌트는 당업계에 공지된 임의의 방식으로 시스템의 다양한 다른 컴포넌트들에 통신가능하게 커플링될 수 있다는 것이 여기에서 주목된다. 예를 들어, 웨이퍼 계측 서브시스템(102), 제어기(104), 프로세스 툴(112) 및 사용자 인터페이스는 유선(예를 들어, 구리선, 광섬유 케이블 등) 또는 무선 연결(예를 들어, RF 커플링, IR 커플링, 데이터 네트워크 통신(예를 들어, WiFi, WiMax, 3G, 4G, 4G LTE, 5G, 블루투스 등))을 통해 서로 그리고 다른 컴포넌트들에 통신 가능하게 커플링될 수 있다.
도 2는 본 개시물의 하나 이상의 실시예에 따른, 포스트 본딩된 웨이퍼 쌍 상의 피처들 사이의 오버레이를 측정하는 방법을 예시한다. 여기서 방법(200)의 단계들은 웨이퍼 계측 시스템(100)에 의해 전부 또는 부분적으로 구현될 수 있다는 것에 주목한다. 그러나, 방법(200)은 추가적인 또는 대안적인 시스템 레벨 실시예들이 방법(200)의 단계들의 전부 또는 일부를 실행할 수 있다는 점에서 웨이퍼 계측 시스템(100)으로 제한되지 않는다는 것이 또한 인식된다.
단계(202)에서, 웨이퍼 형상 측정이 제1 웨이퍼 상에서 수행된다. 예를 들어, 도 1b에 도시된 바와 같이, 웨이퍼 형상 서브시스템(102)은 웨이퍼 본딩 프로세스 이전에 제1 웨이퍼(110a) 상에서 웨이퍼 형상 측정을 수행할 수 있다.
단계(204)에서, 웨이퍼 형상 측정이 제2 웨이퍼 상에서 수행된다. 예를 들어, 도 1b에 도시된 바와 같이, 웨이퍼 형상 서브시스템(102)은 웨이퍼 본딩 프로세스 이전에 제2 웨이퍼(110b) 상에서 웨이퍼 형상 측정을 수행할 수 있다.
단계(206)에서, 제1 웨이퍼 및 제2 웨이퍼는 본딩되어 접합된 웨이퍼 쌍을 형성한다. 예를 들어, 본더(미도시)는 웨이퍼-웨이퍼 본딩 프로세스에서 제1 웨이퍼(110a)와 제2 웨이퍼(110b)를 본딩할 수 있다. 본더는 하이브리드 웨이퍼 본딩 또는 퓨전 웨이퍼 본딩을 위해 구성될 수 있다.
단계(208)에서, 웨이퍼 형상 측정이 제2 웨이퍼 포스트-본딩된 웨이퍼 쌍에 대해 수행된다. 예를 들어, 도 1b에 도시된 바와 같이, 웨이퍼 형상 서브시스템(102)은 본딩 프로세스 후에 포스트 본딩된 웨이퍼 쌍(110c)에 대한 웨이퍼 형상 측정을 수행할 수 있다.
단계(210)에서, 제1 웨이퍼, 제2 웨이퍼 및 본딩된 웨이퍼 쌍으로부터의 형상 측정들에 기초하여 제1 웨이퍼 상의 피처들과 제2 웨이퍼 상의 피처들 사이의 오버레이가 예측된다. 실시예들에서, 제어기(104)는 제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 본딩된 웨이퍼 쌍(110c)으로부터의 형상 측정들에 기초하여 제1 웨이퍼(110a) 상의 피처들과 제2 웨이퍼(110b) 상의 피처들 사이의 오버레이를 결정하거나 예측할 수 있다. 예를 들어, 제어기(104)는 제1 웨이퍼(110a), 제2 웨이퍼(110b) 및 본딩된 웨이퍼 쌍(110c)에 대한 형상 정보를 제1 웨이퍼(110a) 및 제2 웨이퍼(110b) 상의 피처들 사이의 오버레이에 상관시키는 알고리즘을 실행할 수 있다. 제1 단계에서, 단계(204, 206 및 208)의 측정된 형상 정보는 제어기(104)에 의해 국부 형상 특성들을 특징화하는 국부 형상 파라미터들로 변환될 수 있다. 이러한 파라미터들의 예들은 국소화된 형상 곡률, IPD, 및 웨이퍼 왜곡들(예를 들어, 평판 이론, 유한 요소법, 또는 KLA Corporation의 Gen3, Gen4 및/또는 Gen5로부터의 파라미터들과 같은 독점 모델링 접근법들과 같은 접근법들에 기초하여 웨이퍼 형상과 오버레이 사이의 관계를 설명하는 데 사용되는 기계적 모델들에 의해 예측되는 스캐너의 왜곡들)을 예측하기 위해 당업계에서 사용되는 임의의 다른 형상 메트릭이다. 그 후, 획득된 파라미터들은 오버레이를 예측하기 위해 제어기(104)에 의해 사용된다. 예를 들어, 제어기(104)는 취득한 형상 파라미터들을 머신 러닝 알고리즘(예를 들어, 신경망)에 입력할 수 있고, 이는 취득한 형상 파라미터들을 웨이퍼 쌍(110c)의 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)의 피처들 사이의 오버레이에 상관시킨다. 머신 러닝 알고리즘에 적합한 형상 파라미터들에는 곡률 또는 형상 기울기와 같은 국부 메트릭이 포함되거나 또는 웨이퍼의 형상을 다항식(예를 들어, X, Y, X2, XY, Y2,…) 또는 디스크에서 자연적으로 정의되는 제르니케(Zernike) 다항식에 맞추는 것과 같은 전역 메트릭이 포함될 수 있다. 이러한 용어들은 제한적이지 않으며 예시로만 제공된다. 다른 예로서, 제어기(104)는 웨이퍼 쌍(110c)에서 제1 웨이퍼(110a)와 제2 웨이퍼(110b)의 피처들 사이의 오버레이를 예측하기 위해 획득된 형상 파라미터들 중 하나 이상을 물리적/기계적 모델에 입력할 수 있다.
단계(212)에서, 하나 이상의 피드백 조정이 프로세스 툴에 제공된다. 예를 들어, 도 1c에 도시된 바와 같이, 하나 이상의 제어 신호(113)는 제1 웨이퍼(110a)와 제1 웨이퍼(110a)와 제2 웨이퍼(110b) 사이의 오버레이를 최소화/완화하기 위해 하나 이상의 프로세스 툴(112)의 하나 이상의 상태를 조정하기 위해 하나 이상의 프로세스 툴(112)로 송신될 수 있다. 예를 들어, 제어기(104)는 하나 이상의 업스트림 프로세스 툴을 조정하도록 구성되는 하나 이상의 피드백 제어 신호를 생성할 수 있다. 조정될 수 있는 프로세스 툴은 리소그래피 툴, 성막 툴, 연마 툴, 에칭 툴, 본더 등을 포함할 수 있지만 이에 제한되는 것은 아니다. 이와 관련하여, 예측된 오버레이 정보는 미래의 본딩된 웨이퍼 쌍들에서 관찰되는 오버레이를 최소화(또는 적어도 완화)하는 데 사용될 수 있다.
도 3은 본 개시물의 하나 이상의 실시예에 따른, 포스트 본딩된 웨이퍼 쌍 상의 피처들 사이의 오버레이를 예측하는 방법을 예시한다. 여기서 방법(300)의 단계들은 웨이퍼 계측 시스템(100)에 의해 전부 또는 부분적으로 구현될 수 있다는 것에 주목한다. 그러나, 방법(300)은 추가적인 또는 대안적인 시스템 레벨 실시예들이 방법(300)의 단계들의 전부 또는 일부를 실행할 수 있다는 점에서 웨이퍼 계측 시스템(100)으로 제한되지 않는다는 것이 또한 인식된다. 또한, 달리 언급되지 않는 한, 방법(200)의 다양한 단계들은 방법(300)에 적용되는 것으로 해석될 수 있음에 주목한다.
단계(302)에서, 웨이퍼 형상 측정이 제1 웨이퍼 상에서 수행된다. 예를 들어, 도 1b에 도시된 바와 같이, 웨이퍼 형상 서브시스템(102)은 웨이퍼 본딩 프로세스 이전에 제1 웨이퍼(110a) 상에서 웨이퍼 형상 측정을 수행할 수 있다.
단계(304)에서, 웨이퍼 형상 측정이 제2 웨이퍼 상에서 수행된다. 예를 들어, 도 1b에 도시된 바와 같이, 웨이퍼 형상 서브시스템(102)은 웨이퍼 본딩 프로세스 이전에 제2 웨이퍼(110b) 상에서 웨이퍼 형상 측정을 수행할 수 있다.
단계(306)에서, 제1 웨이퍼의 제1 형상 왜곡 및 제2 웨이퍼의 제2 형상 왜곡이 결정된다. 예를 들어, 제어기(104)는 제1 웨이퍼(110a) 내의 왜곡들을 식별하기 위해 제1 웨이퍼(110a)의 형상을 기준 구조와 비교하기 위한 모델(예를 들어, 플레이트 이론에 기초한 기계적 모델)을 적용할 수 있다. 유사하게, 제어기(104)는 제2 웨이퍼(110b) 내의 왜곡들을 식별하기 위해 제2 웨이퍼(110b)의 형상을 기준 구조와 비교하기 위한 모델을 적용할 수 있다. 실시예들에서, 기준 구조는 이상적인 평면 웨이퍼를 포함할 수 있다. 추가적인 실시예들에서, 기준 구조는 이전에 측정된 웨이퍼들로부터 획득된 형상 정보를 포함할 수 있다.
단계(308)에서, 제1 웨이퍼 및 제2 웨이퍼로부터의 형상 측정들 및 제1 및 제2 웨이퍼의 형상 왜곡들에 기초하여 제1 웨이퍼 상의 피처들과 제2 웨이퍼 상의 피처들 사이의 오버레이가 예측된다. 실시예들에서, 웨이퍼 계측 서브시스템(102)으로부터 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)에 대한 형상 정보를 수신하고 기준 구조에 기초하여 형상 왜곡들을 결정할 때, 제어기(104)는 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)의 형상 측정들 및 형상 왜곡들에 기초하여 제1 웨이퍼(110a) 상의 피처들과 제2 웨이퍼(110b) 상의 피처들 사이의 오버레이를 예측할 수 있다. 예를 들어, 제어기(104)는 제1 웨이퍼(110a) 및 제2 웨이퍼(110b) 상의 피처들 사이의 오버레이에 제1 웨이퍼(110a) 및 제2 웨이퍼(110b)에 대한 형상 및 형상 왜곡들을 상관시키는 알고리즘을 실행할 수 있다. 제1 단계에서, 단계(204, 206)의 측정된 형상 정보는 제어기(104)에 의해 국부 형상 특성들을 특성화하는 국부 형상 파라미터들로 변환될 수 있다. 방법(200)에서와 같이, 이러한 파라미터들의 예들은 국부 형상 곡률, IPD, 및 웨이퍼 왜곡들(예를 들어, 스캐너 상의 왜곡들(예를 들어, Gen3, Gen4, Gen5 파라미터들))을 예측하기 위해 당업계에서 사용되는 임의의 다른 형상 메트릭들이다. 그 후, 단계(306)의 획득된 파라미터들 및 형상 왜곡 정보는 오버레이를 예측하기 위해 제어기(104)에 의해 사용된다. 예를 들어, 제어기(104)는 획득된 형상 파라미터들 및 형상 왜곡 정보를 머신 러닝 알고리즘(예를 들어, 신경망)에 입력할 수 있으며, 이는 웨이퍼들(110a, 110b)이 본딩된 경우에 제1 웨이퍼(110a)와 제2 웨이퍼(110b)의 피처들 사이의 오버레이에 획득된 형상 파라미터들 및 형상 왜곡(본딩 이전)을 상관시킨다. 방법(200)에서와 같이, 머신 러닝 알고리즘에 적합한 형상 파라미터들에는 곡률 또는 형상 기울기와 같은 국부 메트릭이 포함되거나 또는 웨이퍼의 형상을 다항식(예를 들어, X, Y, X2, XY, Y2,…) 또는 디스크에서 자연적으로 정의되는 제르니케(Zernike) 다항식에 맞추는 것과 같은 전역 메트릭이 포함될 수 있다. 다른 예로서, 제어기(104)는 웨이퍼 쌍(110c)에서 제1 웨이퍼(110a)와 제2 웨이퍼(110b)의 피처들 사이의 오버레이를 예측하기 위해 획득된 형상 파라미터들 및 형상 왜곡들 중 하나 이상을 물리적/기계적 모델에 입력할 수 있다. 머신 러닝 모델과 기계적 모델은 서로 결합하여 사용될 수 있음을 추가로 주목한다.
단계(310)에서 하나 이상의 피드포워드 조정이 프로세스 툴에 제공된다. 예를 들어, 도 1c에 도시된 바와 같이, 하나 이상의 피드포워드 제어 신호(113)는 제1 웨이퍼(110a)와 제1 웨이퍼(110a)와 제2 웨이퍼(110b) 사이의 오버레이를 최소화/완화하기 위해 하나 이상의 프로세스 툴(112)의 하나 이상의 상태를 조정하기 위해 하나 이상의 프로세스 툴(112)로 송신될 수 있다. 예를 들어, 제어기(104)는 하나 이상의 다운스트림 프로세스 툴을 조정하도록 구성되는 하나 이상의 피드포워드 제어 신호를 생성할 수 있다. 조정될 수 있는 프로세스 툴은 리소그래피 툴, 성막 툴, 연마 툴, 에칭 툴, 본더 등을 포함할 수 있지만 이에 제한되는 것은 아니다. 이와 관련하여, 본딩된 웨이퍼 쌍(110c)에서 관찰되는 오버레이를 최소화(또는 적어도 완화)하기 위해 예측된 오버레이 정보가 사용될 수 있다.
실시예에서, 왜곡들을 결정하기 위한 모델과 결합된 웨이퍼(들110a, 110b)의 프리 본딩 형상 측정들이 오버레이 오류들을 최소화하기 위해 본딩을 위한 웨이퍼 쌍을 선택하는 데 사용될 수 있음에 주목한다.
당업자는 본 명세서에 설명된 컴포넌트들, 동작들, 디바이스들, 객체들 및 이들에 수반되는 논의가 개념적 명확성을 위해 예로서 사용되며 다양한 구성 수정들이 고려된다는 것을 인식할 것이다. 결과적으로, 본 명세서에서 사용된 바와 같이, 제시된 구체적인 예시들 및 수반되는 논의는 이들의 보다 일반적인 부류를 대표하기 위한 것이다. 일반적으로 특정 예시의 사용은 그 부류를 대표하기 위한 것이며 특정 컴포넌트들, 동작들, 디바이스들 및 객체들을 포함하지 않는 것이 제한적인 것으로 간주되어서는 안 된다.
당업자들은 본 명세서에 설명된 프로세스들 및/또는 시스템들 및/또는 다른 기술들(예를 들어, 하드웨어, 소프트웨어 및/또는 펌웨어)이 영향을 받을 수 있는 다양한 수단들이 있으며, 바람직한 수단은 프로세스들 및/또는 시스템들 및/또는 다른 기술들이 사용되는 상황에 따라 달라진다는 것을 이해할 것이다. 예를 들어, 구현자가 속도와 정확성이 가장 중요하다고 판단하는 경우, 구현자는 주로 하드웨어 및/또는 펌웨어 차량을 선택할 수 있다; 대안적으로, 유연성이 가장 중요한 경우, 구현자는 주로 소프트웨어 구현을 선택할 수 있다; 또는 다시 대안적으로, 구현자는 하드웨어, 소프트웨어 및/또는 펌웨어의 일부 조합을 선택할 수 있다. 따라서, 본 명세서에 설명된 프로세스들 및/또는 디바이스들 및/또는 기타 기술들이 영향을 받을 수 있는 몇 가지 가능한 수단(vehicle)들이 있는데, 어떤 수단이 이용될지는 해당 수단이 배포될 상황과 구현자의 특정 관심사(예를 들어 속도, 유연성 또는 예측 가능성)에 따라 달라질 수 있다는 점에서 그 어느 것도 본질적으로 다른 수단에 비해 우월하지 않다.
앞선 설명은 당업자가 특정 애플리케이션 및 그 요건들의 맥락에서 제공된 바와 같이 발명을 만들고 사용할 수 있도록 하기 위해 제시된다. 본 명세서에서 사용되는 바와 같이, "상단", "하단", "위", "아래", "상부", "위쪽", "하부", "아래" 및 "아래쪽"과 같은 방향성 용어들은 설명의 목적을 위해 상대적인 위치들을 제공하기 위한 것이며 절대적인 참조 프레임을 지정하려는 것은 아니다. 설명된 실시예들에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이고, 본원에서 정의되는 일반적인 원리들은 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 도시되고 설명된 특정 실시예들로 제한되도록 의도되는 것이 아니라, 본 명세서에 개시되는 원리들 및 신규한 피처들과 일치하는 가장 넓은 범위가 부여되어야 한다.
본원의 실질적으로 임의의 복수 및/또는 단수 용어들의 사용과 관련하여, 관련 기술분야의 통상의 기술자는 문맥 및/또는 애플리케이션에 적절하게 복수로부터 단수로 그리고/또는 단수로부터 복수로 변환할 수 있다. 명확성을 위해 다양한 단수/복수 순열이 본 명세서에서 명시적으로 설명되지 않는다.
본 명세서에서 설명한 모든 방법들은 메모리에서 방법 실시예들의 하나 이상의 단계들의 결과들을 저장하는 단계를 포함할 수 있다. 결과들은 본 명세서에서 설명한 결과들 중 임의의 결과를 포함할 수 있고 본 업계에서 알려진 임의의 방법으로 저장될 수 있다. 메모리는 본 명세서에서 설명한 임의의 메모리 또는 본 업계에서 알려진 임의의 다른 적합한 저장 매체를 포함할 수 있다. 결과들이 저장된 후, 결과들은 메모리 내에서 액세스될 수 있고 본 명세서에서 설명한 방법 또는 시스템 실시예들 중 임의의 것에 의해 이용될 수 있으며, 사용자에 대한 디스플레이를 위해 포맷팅되고, 또다른 소프트웨어 모듈, 방법, 또는 시스템 등에 의해 이용될 수 있다. 또한 결과들은 "영구적으로", "반영구적으로", "임시적으로" 또는 일정 기간 동안 저장될 수 있다. 예를 들어, 메모리는 랜덤 액세스 메모리(RAM, Random Access Memory)일 수 있으며 결과들이 반드시 메모리에서 무한정 지속되지는 않을 수 있다.
상술한 방법의 실시예들 각각은 본 명세서에서 설명된 임의의 다른 방법(들)의 임의의 다른 단계(들)을 포함할 수 있다는 것이 추가로 고려된다. 게다가, 상술한 방법의 실시예들 각각은 본 명세서에서 설명된 시스템들 중 임의의 시스템에 의해 수행될 수 있다.
본 명세서에 설명된 주제는 때때로 다른 컴포넌트들 내에 포함되거나 다른 컴포넌트들과 연결된 상이한 컴포넌트들을 예시한다. 그러한 묘사된 아키텍처들은 단지 예시일 뿐이며 실제로 동일한 기능을 달성하는 많은 다른 아키텍처들이 구현될 수 있음을 이해해야 한다. 개념적으로 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은 원하는 기능이 달성되도록 효과적으로 "연관"된다. 따라서 특정 기능을 달성하기 위해 여기에서 결합된 임의의 2개 컴포넌트들은 아키텍처 또는 중간 컴포넌트들에 관계없이 원하는 기능이 달성되도록 서로 "연관된" 것으로 볼 수 있다. 마찬가지로, 이렇게 연관된 임의의 2개 컴포넌트들은 원하는 기능을 달성하기 위해 서로 "연결"되거나 "커플링"되는 것으로 볼 수도 있으며, 이렇게 연관될 수 있는 임의의 2개 컴포넌트들은 원하는 기능을 달성하기 위해 서로 "커플링 가능한" 것으로 볼 수도 있다. 커플링가능의 특정 예들은 물리적 상호작용가능 및/또는 물리적 상호작용 컴포넌트들 및/또는 무선 상호작용가능 및/또는 무선 상호작용 컴포넌트들 및/또는 논리적 상호작용가능 및/또는 논리적 상호작용 컴포넌트들을 포함한다(그러나 이에 제한되는 것은 아님).
게다가, 발명은 첨부된 청구항들에 의해 규정된다는 것을 이해해야 한다. 일반적으로, 여기에서 사용된 용어, 특히 첨부된 청구범위(예를 들어, 첨부된 청구범위의 본문)는 일반적으로 "개방형" 용어들로 의도된다(예를 들어, "포함하는"이라는 용어는 "포함하지만 이에 제한되지 않는"으로 해석되어야 하고, "갖는다"라는 용어는 "적어도 ~를 갖는"으로 해석되어야 하고, "포함한다"라는 용어는 "포함하지만 이에 제한되는 것은 아닌"으로 해석되어야 함)는 것이 당업자에 의해 이해될 것이다. 또한, 도입된 청구범위 인용의 특정 번호가 의도된 경우, 그러한 의도는 청구범위에 명시적으로 기재될 것이며, 그러한 기재가 없으면 그러한 의도가 존재하지 않는다는 것이 당업자에 의해 이해될 것이다. 예를 들어, 이해를 돕기 위해 다음의 첨부된 청구범위는 청구범위 인용을 소개하기 위해 "적어도 하나" 및 "하나 이상"이라는 도입 문구의 사용을 포함할 수 있다. 그러나 그러한 문구의 사용은, 동일한 청구범위가 "하나 이상" 또는 "적어도 하나"라는 도입구와 "a" 또는 "an"과 같은 부정관사를 포함하는 경우에도(예를 들어, "a" 및/또는 "an"은 일반적으로 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 함), 부정관사 "a" 또는 "an"에 의한 청구범위 인용의 도입이 그러한 도입된 청구범위 인용을 포함하는 임의의 특정 청구범위를 그러한 인용만을 포함하는 발명으로 제한한다는 것을 의미하는 것으로 해석되어서는 안 된다; 이는 청구범위 인용을 도입하기 위해 사용되는 정관사의 사용에 대해서도 마찬가지이다. 또한, 도입된 청구범위 인용의 특정 번호가 명시적으로 인용되더라도, 당업자는 그러한 인용이 일반적으로 적어도 인용된 번호를 의미하는 것으로 해석되어야 함을 인지할 것이다(예를 들어, 다른 수식어들이 없는 "두 번의 인용"의 단순 인용은 일반적으로 적어도 두 번의 인용 또는 두 번 이상의 인용을 의미함). 게다가, "A, B 및 C 등 중 적어도 하나"와 유사한 규칙이 사용되는 경우, 일반적으로 그러한 구성은 당업자가 관례를 이해할 것이라는 의미에서 의도된다(예를 들어, "A, B 및 C 중 적어도 하나를 갖는 시스템"은 A 단독으로, B 단독으로, C 단독으로, A와 B를 함께, A와 C를 함께, B와 C를 함께, 그리고/또는 A, B 및 C를 함께 등을 갖는 시스템들을 포함하지만 이에 제한되는 것은 아님). "A, B 또는 C 등 중 적어도 하나"와 유사한 규칙이 사용되는 경우, 일반적으로 그러한 구성은 당업자가 관례를 이해할 것이라는 의미에서 의도된다(예를 들어, "A, B 또는 C 중 적어도 하나를 갖는 시스템"은 A 단독으로, B 단독으로, C 단독으로, A와 B를 함께, A와 C를 함께, B와 C를 함께, 그리고/또는 A, B 및 C를 함께 등을 갖는 시스템들을 포함하지만 이에 제한되는 것은 아님). 상세한 설명, 청구범위 또는 도면에서 둘 이상의 대체 용어를 제시하는 거의 모든 분리 단어 및/또는 문구는 용어들 중 하나, 용어들 중 어느 하나, 또는 두 용어 모두를 포함할 가능성들을 고려하는 것으로 이해되어야 한다. 예를 들어, "A 또는 B"라는 문구는 "A" 또는 "B" 또는 "A 및 B"의 가능성들을 포함하는 것으로 이해될 것이다.
본 개시내용 및 이의 다수의 수반되는 이점들이 전술한 설명에 의해 이해될 것이고, 개시되는 내용으로부터 벗어나지 않으면서, 또는 이의 모든 물질적 이점들을 희생하지 않으면서, 컴포넌트들의 형태, 구성, 및 배열의 다양한 변화들이 이루어질 수 있다는 것이 자명할 것으로 여겨진다. 기술된 형태는 단지 설명을 위한 것이며, 그러한 변화들을 망라하고 포함하는 것이 다음 청구범위의 의도이다. 게다가, 발명은 첨부된 청구항들에 의해 규정된다는 것을 이해해야 한다.

Claims (40)

  1. 웨이퍼 형상 계측 시스템에 있어서,
    제1 웨이퍼, 제2 웨이퍼, 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩 쌍에 대해 하나 이상의 무응력(stress-free) 형상 측정을 수행하도록 구성되는 웨이퍼 형상 계측 서브시스템; 및
    상기 웨이퍼 형상 계측 서브시스템에 통신 가능하게 커플링되는 제어기
    를 포함하고, 상기 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어 세트는 상기 하나 이상의 프로세서로 하여금:
    상기 웨이퍼 형상 서브시스템으로부터 상기 하나 이상의 무응력 형상 측정을 수신하고;
    상기 제1 웨이퍼, 상기 제2 웨이퍼 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며;
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드백 조정을 제공하게 하도록
    구성되는 것인, 웨이퍼 형상 계측 시스템.
  2. 제1항에 있어서,
    상기 제1 웨이퍼, 상기 제2 웨이퍼 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것은:
    상기 제1 웨이퍼, 상기 제2 웨이퍼, 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트 본딩 쌍의 하나 이상의 무응력 형상 측정으로부터 하나 이상의 웨이퍼 형상 파라미터를 추출하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  3. 제2항에 있어서,
    상기 추출된 하나 이상의 웨이퍼 형상 파라미터는 국부 형상 곡률(LSC, local shape curvature) 또는 평면 내 왜곡(IPD, in-plane distortion) 중 적어도 하나를 포함하는 것인, 웨이퍼 형상 계측 시스템.
  4. 제2항에 있어서,
    추출된 하나 이상의 웨이퍼 형상 파라미터를 머신 러닝 알고리즘에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  5. 제4항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  6. 제5항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것은:
    적외선 오버레이 데이터로 상기 머신 러닝 알고리즘을 트레이닝하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  7. 제2항에 있어서,
    추출된 하나 이상의 웨이퍼 형상 파라미터를 기계적 모델에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  8. 제1항에 있어서,
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 하나 이상의 피드백 제어 신호를 제공하는 것은:
    본더(bonder)의 하나 이상의 프로세스 제어를 조정하기 위해 상기 예측된 오버레이에 기초하여 상기 본더에 하나 이상의 피드백 제어 신호를 제공하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  9. 제1항에 있어서,
    상기 웨이퍼 형상 계측 서브시스템은 제1 간섭계 서브시스템 및 제2 간섭계 서브시스템을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  10. 시스템에 있어서,
    웨이퍼 형상 계측 서브시스템으로부터 형상 측정들을 수신하도록 구성되는 제어기
    를 포함하고, 상기 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어 세트는 상기 하나 이상의 프로세서로 하여금:
    웨이퍼 형상 서브시스템으로부터 하나 이상의 무응력 형상 측정을 수신하고;
    제1 웨이퍼, 제2 웨이퍼 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며;
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드백 조정을 제공하게 하도록
    구성되는 것인, 시스템.
  11. 제10항에 있어서,
    상기 제1 웨이퍼, 상기 제2 웨이퍼 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것은:
    상기 제1 웨이퍼, 상기 제2 웨이퍼, 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트 본딩 쌍의 하나 이상의 무응력 형상 측정으로부터 하나 이상의 웨이퍼 형상 파라미터를 추출하는 것
    을 포함하는 것인, 시스템.
  12. 제11항에 있어서,
    상기 추출된 하나 이상의 웨이퍼 형상 파라미터는 국부 형상 곡률(LSC) 또는 평면 내 왜곡(IPD) 중 적어도 하나를 포함하는 것인, 시스템.
  13. 제11항에 있어서,
    추출된 하나 이상의 웨이퍼 형상 파라미터를 머신 러닝 알고리즘에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 시스템.
  14. 제13항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것을 더 포함하는, 시스템.
  15. 제14항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것은:
    적외선 오버레이 데이터로 상기 머신 러닝 알고리즘을 트레이닝하는 것
    을 포함하는 것인, 시스템.
  16. 제10항에 있어서,
    추출된 하나 이상의 웨이퍼 형상 파라미터를 기계적 모델에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 시스템.
  17. 제10항에 있어서,
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 하나 이상의 피드백 제어 신호를 제공하는 것은:
    본더의 하나 이상의 프로세스 제어를 조정하기 위해 상기 예측된 오버레이에 기초하여 상기 본더에 하나 이상의 피드백 제어 신호를 제공하는 것
    을 포함하는 것인, 시스템.
  18. 제10항에 있어서,
    상기 웨이퍼 형상 계측 서브시스템은 제1 간섭계 서브시스템 및 제2 간섭계 서브시스템을 포함하는 것인, 시스템.
  19. 방법에 있어서,
    제1 웨이퍼, 제2 웨이퍼, 및 제1 웨이퍼와 제2 웨이퍼의 포스트-본딩 쌍에 대해 하나 이상의 무응력 형상 측정을 획득하는 단계;
    상기 제1 웨이퍼, 상기 제2 웨이퍼 및 상기 제1 웨이퍼와 상기 제2 웨이퍼의 포스트-본딩 쌍의 하나 이상의 무응력 형상 측정에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 단계; 및
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드백 조정을 제공하는 단계
    를 포함하는, 방법.
  20. 웨이퍼 형상 계측 시스템에 있어서,
    제1 웨이퍼 및 제2 웨이퍼에 대해 하나 이상의 무응력 형상 측정을 수행하도록 구성되는 웨이퍼 형상 계측 서브시스템; 및
    상기 웨이퍼 형상 계측 서브시스템에 통신 가능하게 커플링되는 제어기
    를 포함하고, 상기 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어 세트는 상기 하나 이상의 프로세서로 하여금:
    상기 웨이퍼 형상 서브시스템으로부터 상기 제1 웨이퍼 및 상기 제2 웨이퍼에 대한 상기 하나 이상의 무응력 형상 측정을 수신하고;
    상기 제1 웨이퍼 형상을 제1 기준 구조와 비교함으로써 상기 제1 웨이퍼의 제1 웨이퍼 형상 왜곡을 결정하고, 상기 제2 웨이퍼 형상을 제2 기준 구조와 비교함으로써 상기 제2 웨이퍼의 제2 웨이퍼 형상 왜곡을 결정하고;
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며;
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드포워드(feedforward) 조정을 제공하게 하도록
    구성되는 것인, 웨이퍼 형상 계측 시스템.
  21. 제20항에 있어서,
    상기 제1 기준 구조 또는 상기 제2 기준 구조 중 적어도 하나는 이상화된 평판을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  22. 제20항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것은:
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정으로부터 하나 이상의 웨이퍼 형상 파라미터를 추출하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  23. 제22항에 있어서,
    상기 추출된 하나 이상의 웨이퍼 형상 파라미터는 국부 형상 곡률(LSC) 또는 평면 내 왜곡(IPD) 중 적어도 하나를 포함하는 것인, 웨이퍼 형상 계측 시스템.
  24. 제22항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 추출된 하나 이상의 웨이퍼 형상 파라미터, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡을 머신 러닝 알고리즘에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  25. 제24항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  26. 제25항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것은:
    적외선 오버레이 데이터로 상기 머신 러닝 알고리즘을 트레이닝하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  27. 제22항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 추출된 하나 이상의 웨이퍼 형상 파라미터, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡을 기계적 모델에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 웨이퍼 형상 계측 시스템.
  28. 제20항에 있어서,
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 하나 이상의 피드포워드 제어를 제공하는 것은:
    예측된 오버레이에 기초하여 본더에 하나 이상의 피드포워드 제어 신호를 제공하는 것
    을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  29. 제20항에 있어서,
    상기 웨이퍼 형상 계측 서브시스템은 제1 간섭계 서브시스템 및 제2 간섭계 서브시스템을 포함하는 것인, 웨이퍼 형상 계측 시스템.
  30. 시스템에 있어서,
    웨이퍼 형상 계측 서브시스템으로부터 웨이퍼 형상 측정들을 수신하도록 구성되는 제어기
    를 포함하고, 상기 제어기는 메모리에 저장된 프로그램 명령어 세트를 실행하도록 구성되는 하나 이상의 프로세서를 포함하며, 상기 프로그램 명령어 세트는 상기 하나 이상의 프로세서로 하여금:
    상기 웨이퍼 형상 서브시스템으로부터 제1 웨이퍼 및 제2 웨이퍼에 대한 하나 이상의 무응력 형상 측정을 수신하고;
    상기 제1 웨이퍼 형상을 제1 기준 구조와 비교함으로써 상기 제1 웨이퍼의 제1 웨이퍼 형상 왜곡을 결정하고, 상기 제2 웨이퍼 형상을 제2 기준 구조와 비교함으로써 상기 제2 웨이퍼의 제2 웨이퍼 형상 왜곡을 결정하고;
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하며;
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드포워드 조정을 제공하게 하도록
    구성되는 것인, 시스템.
  31. 제30항에 있어서,
    상기 제1 기준 구조 또는 상기 제2 기준 구조 중 적어도 하나는 이상화된 평판을 포함하는 것인, 시스템.
  32. 제30항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것은:
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정으로부터 하나 이상의 웨이퍼 형상 파라미터를 추출하는 것
    을 포함하는 것인, 시스템.
  33. 제32항에 있어서,
    상기 추출된 하나 이상의 웨이퍼 형상 파라미터는 국부 형상 곡률(LSC) 또는 평면 내 왜곡(IPD) 중 적어도 하나를 포함하는 것인, 시스템.
  34. 제32항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 추출된 하나 이상의 웨이퍼 형상 파라미터, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡을 머신 러닝 알고리즘에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 시스템.
  35. 제34항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것을 더 포함하는, 시스템.
  36. 제35항에 있어서,
    상기 머신 러닝 알고리즘을 트레이닝하는 것은:
    적외선 오버레이 데이터로 상기 머신 러닝 알고리즘을 트레이닝하는 것
    을 포함하는 것인, 시스템.
  37. 제32항에 있어서,
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 추출된 하나 이상의 웨이퍼 형상 파라미터, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡을 기계적 모델에 입력하여, 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 것을 더 포함하는, 시스템.
  38. 제30항에 있어서,
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 하나 이상의 피드포워드 제어를 제공하는 것은:
    예측된 오버레이에 기초하여 본더에 하나 이상의 피드포워드 제어 신호를 제공하는 것
    을 포함하는, 시스템.
  39. 제30항에 있어서,
    상기 웨이퍼 형상 계측 서브시스템은 제1 간섭계 서브시스템 및 제2 간섭계 서브시스템을 포함하는 것인, 시스템.
  40. 방법에 있어서,
    제1 웨이퍼 및 제2 웨이퍼에 대한 하나 이상의 무응력 형상 측정을 획득하는 단계;
    상기 제1 웨이퍼 형상을 제1 기준 구조와 비교함으로써 상기 제1 웨이퍼의 제1 웨이퍼 형상 왜곡을 결정하고, 상기 제2 웨이퍼 형상을 제2 기준 구조와 비교함으로써 상기 제2 웨이퍼의 제2 웨이퍼 형상 왜곡을 결정하는 단계;
    상기 제1 웨이퍼와 상기 제2 웨이퍼의 하나 이상의 무응력 형상 측정, 상기 제1 웨이퍼 형상 왜곡, 및 상기 제2 웨이퍼 형상 왜곡에 기초하여 상기 제1 웨이퍼 상의 하나 이상의 피처와 상기 제2 웨이퍼 상의 하나 이상의 피처 사이의 오버레이를 예측하는 단계; 및
    예측된 오버레이에 기초하여 하나 이상의 프로세스 툴에 피드포워드 조정을 제공하는 단계
    를 포함하는, 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11829077B2 (en) * 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US20230032406A1 (en) * 2021-07-28 2023-02-02 Kla Corporation System and method for detecting particle contamination on a bonding tool
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
US20240170317A1 (en) * 2022-11-23 2024-05-23 Applied Materials, Inc. Subsurface alignment metrology system for packaging applications

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202748A (en) 1991-06-07 1993-04-13 Litel Instruments In situ process control system for steppers
JPH11176749A (ja) 1997-10-09 1999-07-02 Canon Inc 露光方法およびデバイス製造方法
JPH11135413A (ja) 1997-10-30 1999-05-21 Canon Inc 描画方法
JP3279979B2 (ja) 1998-02-26 2002-04-30 住友重機械工業株式会社 ウエハとマスクとの位置検出装置及び変形誤差検出方法
US6064486A (en) 1998-05-21 2000-05-16 Leland Stanford Junior University Systems, methods and computer program products for detecting the position of a new alignment mark on a substrate based on fitting to sample alignment signals
US6424879B1 (en) 1999-04-13 2002-07-23 Applied Materials, Inc. System and method to correct for distortion caused by bulk heating in a substrate
US6238939B1 (en) 1999-04-30 2001-05-29 Tower Semiconductor Ltd. Method of quality control in semiconductor device fabrication
JP3505678B2 (ja) 1999-08-25 2004-03-08 住友重機械工業株式会社 ウエハの歪修正装置
JP4434372B2 (ja) 1999-09-09 2010-03-17 キヤノン株式会社 投影露光装置およびデバイス製造方法
US6600565B1 (en) 2000-04-25 2003-07-29 California Institute Of Technology Real-time evaluation of stress fields and properties in line features formed on substrates
JP4618859B2 (ja) 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
JP3742000B2 (ja) 2000-11-30 2006-02-01 富士通株式会社 プレス装置
US6573986B2 (en) 2000-12-08 2003-06-03 Litel Instruments Method and apparatus for self-referenced projection lens distortion mapping
US6734971B2 (en) 2000-12-08 2004-05-11 Lael Instruments Method and apparatus for self-referenced wafer stage positional error mapping
US7079257B1 (en) 2002-04-08 2006-07-18 Providence Health System Methods and apparatus for evaluating mechanical and thermal strains in electronic materials, semiconductor materials, and other structures
KR100483956B1 (ko) 2002-08-10 2005-04-18 한국과학기술원 화합물 반도체의 가역 웨이퍼 접합기술에서 열응력 최소화방법
US6762846B1 (en) 2002-09-19 2004-07-13 Nanometrics Incorporated Substrate surface profile and stress measurement
EP1573788A3 (en) * 2002-11-20 2005-11-02 Reveo, Inc. Method and system for fabricating multi layer devices on a substrate
KR20040046696A (ko) 2002-11-28 2004-06-05 주식회사 하이닉스반도체 반도체 소자의 응력 측정방법
US6847458B2 (en) 2003-03-20 2005-01-25 Phase Shift Technology, Inc. Method and apparatus for measuring the shape and thickness variation of polished opaque plates
US20050066739A1 (en) 2003-09-26 2005-03-31 Lam Research Corporation Method and apparatus for wafer mechanical stress monitoring and wafer thermal stress monitoring
US7121496B2 (en) 2003-10-23 2006-10-17 Hewlett-Packard Development Company, L.P. Method and system for correcting web deformation during a roll-to-roll process
US7565219B2 (en) 2003-12-09 2009-07-21 Asml Netherlands B.V. Lithographic apparatus, method of determining a model parameter, device manufacturing method, and device manufactured thereby
KR101137064B1 (ko) 2004-01-07 2012-04-19 가부시키가이샤 니콘 적층 장치 및 집적 회로 소자의 적층 방법
JP2005233928A (ja) 2004-01-23 2005-09-02 Horiba Ltd 基板検査装置
JP4626160B2 (ja) 2004-03-04 2011-02-02 株式会社ニコン ウェハ重ね合わせ方法及びウェハ重ね合わせ装置
US7259828B2 (en) 2004-05-14 2007-08-21 Asml Netherlands B.V. Alignment system and method and device manufactured thereby
CN101379435A (zh) 2004-06-03 2009-03-04 得克萨斯州大学系统董事会 用于改进显微蚀刻的对齐和覆盖的系统和方法
GB0510497D0 (en) 2004-08-04 2005-06-29 Horiba Ltd Substrate examining device
EP1796136B1 (en) 2004-08-19 2015-09-30 Nikon Corporation Alignment information display method, program thereof, alignment method, exposure method, device manufacturing method, display system, display device, program, and measurement/inspection device
EP1829130B1 (en) 2004-12-03 2016-07-13 Flexenable Limited Method for alignment tolerant patterning on flexible substrates
US7442476B2 (en) 2004-12-27 2008-10-28 Asml Netherlands B.V. Method and system for 3D alignment in wafer scale integration
US7796800B2 (en) 2005-01-28 2010-09-14 Hewlett-Packard Development Company, L.P. Determining a dimensional change in a surface using images acquired before and after the dimensional change
JP4794882B2 (ja) 2005-03-25 2011-10-19 キヤノン株式会社 走査型露光装置、走査型露光方法
KR101113850B1 (ko) 2005-08-11 2012-02-29 삼성테크윈 주식회사 플립 칩 본딩 방법 및 이를 채택한 플립 칩 본딩 장치
US20070064243A1 (en) 2005-09-20 2007-03-22 Yunus Yusri M Method of characterizing substrate warpage
US7570796B2 (en) 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US7676077B2 (en) 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
JP4720469B2 (ja) 2005-12-08 2011-07-13 株式会社ニコン 貼り合わせ半導体装置製造用の露光方法
JP5073943B2 (ja) 2005-12-22 2012-11-14 学校法人明治大学 シリコンウェーハ表面歪分布測定装置
WO2007103566A2 (en) 2006-03-09 2007-09-13 Ultratech, Inc. Determination of lithography misalignment based on curvature and stress mapping data of substrates
US7800761B2 (en) 2006-04-12 2010-09-21 Massachusetts Institute Of Technology Infrared interferometric-spatial-phase imaging using backside wafer marks
US7808613B2 (en) 2006-08-03 2010-10-05 Asml Netherlands B.V. Individual wafer history storage for overlay corrections
US7842442B2 (en) 2006-08-31 2010-11-30 Advanced Micro Devices, Inc. Method and system for reducing overlay errors within exposure fields by APC control strategies
KR101395821B1 (ko) 2006-11-29 2014-05-16 엘아이지에이디피 주식회사 기판 합착기
US7827519B2 (en) * 2006-12-29 2010-11-02 Cadence Design Systems, Inc. Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs
US20080182344A1 (en) 2007-01-30 2008-07-31 Steffen Mueller Method and system for determining deformations on a substrate
US7875528B2 (en) 2007-02-07 2011-01-25 International Business Machines Corporation Method, system, program product for bonding two circuitry-including substrates and related stage
US7805258B2 (en) 2007-02-16 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for film stress and curvature gradient mapping for screening problematic wafers
WO2008151083A1 (en) 2007-05-30 2008-12-11 Kla-Tencor Corporation Feedforward/feedback litho process control of stress and overlay
JP5228446B2 (ja) 2007-11-06 2013-07-03 セイコーエプソン株式会社 液体噴射装置、及び、液体噴射装置の制御方法
JP5569390B2 (ja) 2008-03-13 2014-08-13 株式会社ニコン 半導体装置の設計システム、半導体装置の製造方法および基板貼り合わせ装置
KR20090099871A (ko) 2008-03-18 2009-09-23 주식회사 하이닉스반도체 반도체 소자의 정렬키 및 그 형성 방법
JP5422901B2 (ja) 2008-03-27 2014-02-19 株式会社ニコン 接合方法および接合装置
JP5369500B2 (ja) 2008-06-03 2013-12-18 株式会社ニコン 基板接合方法および歪計測装置
FR2935537B1 (fr) 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
US8628712B2 (en) 2008-10-27 2014-01-14 Molecular Imprints, Inc. Misalignment management
CN101727011B (zh) 2008-10-28 2011-08-24 上海华虹Nec电子有限公司 光刻机对准方法
KR100914446B1 (ko) 2008-12-24 2009-08-28 주식회사 이큐스팜 다층기판 자동정렬기구 및 이를 구비한 다층기판 가접합장치
US8394719B2 (en) * 2009-04-01 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for implementing multi-resolution advanced process control
JP2010272707A (ja) 2009-05-22 2010-12-02 Panasonic Corp アライメント接合方法
EP3731258A1 (de) 2009-09-22 2020-10-28 EV Group E. Thallner GmbH Vorrichtung zum ausrichten zweier substrate
US8768665B2 (en) * 2010-01-08 2014-07-01 Kla-Tencor Technologies Corporation Site based quantification of substrate topography and its relation to lithography defocus and overlay
FR2955654B1 (fr) * 2010-01-25 2012-03-30 Soitec Silicon Insulator Technologies Systeme et procede d'evaluation de deformations inhomogenes dans des plaques multicouches
KR101926423B1 (ko) 2010-02-26 2018-12-07 마이크로닉 아베 패턴 정렬을 수행하기 위한 방법 및 장치
US8534135B2 (en) 2010-04-30 2013-09-17 Nanometrics Incorporated Local stress measurement
FR2962594B1 (fr) 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
FR2965398B1 (fr) * 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
EP2463892B1 (de) 2010-12-13 2013-04-03 EV Group E. Thallner GmbH Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern
CN104658950B (zh) 2010-12-20 2018-01-19 Ev 集团 E·索尔纳有限责任公司 用于保持晶片的容纳装置及用于将晶片对齐的装置和方法
KR101866719B1 (ko) 2010-12-20 2018-06-11 에베 그룹 에. 탈너 게엠베하 웨이퍼의 장착을 위한 수용 수단
KR101896483B1 (ko) 2011-02-28 2018-09-10 다우 실리콘즈 코포레이션 웨이퍼 본딩 시스템 및 그의 본딩 및 디본딩 방법
FR2972848A1 (fr) 2011-03-18 2012-09-21 Soitec Silicon On Insulator Appareil et procédé de collage par adhésion moléculaire avec minimisation de déformations locales
WO2012135513A1 (en) 2011-03-31 2012-10-04 Rudolph Technologies, Inc. Method of manufacturing semiconductor devices
SG194935A1 (en) 2011-06-06 2013-12-30 Ev Group E Thallner Gmbh Method and device for determining the pressure distribution for bonding
KR102350216B1 (ko) 2011-08-12 2022-01-11 에베 그룹 에. 탈너 게엠베하 기판의 접합을 위한 장치 및 방법
US9354526B2 (en) * 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
US8949057B1 (en) 2011-10-27 2015-02-03 Kla-Tencor Corporation Method for compensating for wafer shape measurement variation due to variation of environment temperature
US9121684B2 (en) 2012-01-17 2015-09-01 Kla-Tencor Corporation Method for reducing wafer shape and thickness measurement errors resulted from cavity shape changes
US20150069247A1 (en) 2012-04-17 2015-03-12 Nanyang Technologial University Method and system for real time inspection of a silicon wafer
US8703368B2 (en) * 2012-07-16 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process
US8859335B2 (en) * 2012-11-02 2014-10-14 Fujitsu Limited Method and system for controlling chip inclination during flip-chip mounting
US8892237B2 (en) * 2013-03-15 2014-11-18 GlobalFoundries, Inc. Systems and methods for fabricating semiconductor device structures using different metrology tools
US8900885B1 (en) 2013-05-28 2014-12-02 International Business Machines Corporation Wafer bonding misalignment reduction
US9646860B2 (en) 2013-08-09 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment systems and wafer bonding systems and methods
US9059039B2 (en) 2013-09-06 2015-06-16 International Business Machines Corporation Reducing wafer bonding misalignment by varying thermal treatment prior to bonding
US10401279B2 (en) * 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors
US9087176B1 (en) * 2014-03-06 2015-07-21 Kla-Tencor Corporation Statistical overlay error prediction for feed forward and feedback correction of overlay errors, root cause analysis and process control
WO2016003575A2 (en) 2014-07-02 2016-01-07 Applied Materials, Inc. Localized stress modulation for overlay and epe
US10267746B2 (en) 2014-10-22 2019-04-23 Kla-Tencor Corp. Automated pattern fidelity measurement plan generation
US10036964B2 (en) 2015-02-15 2018-07-31 Kla-Tencor Corporation Prediction based chucking and lithography control optimization
US10024654B2 (en) * 2015-04-06 2018-07-17 Kla-Tencor Corporation Method and system for determining in-plane distortions in a substrate
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
CN104977816B (zh) 2015-08-05 2018-01-23 哈尔滨工业大学 基于Compact Particle Swarm Optimization算法的光刻机掩模台微动台的机械参数软测量方法
US9893058B2 (en) 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
CN106547171B (zh) 2015-09-17 2019-01-18 上海微电子装备（集团）股份有限公司 一种用于光刻装置的套刻补偿系统及方法
US9864280B2 (en) * 2015-10-02 2018-01-09 Applied Materials, Inc. Overlay error correction
US9466538B1 (en) * 2015-11-25 2016-10-11 Globalfoundries Inc. Method to achieve ultra-high chip-to-chip alignment accuracy for wafer-to-wafer bonding process
NL2017860B1 (en) * 2015-12-07 2017-07-27 Ultratech Inc Systems and methods of characterizing process-induced wafer shape for process control using cgs interferometry
US9915625B2 (en) 2016-01-04 2018-03-13 Kla-Tencor Corp. Optical die to database inspection
WO2017217431A1 (ja) * 2016-06-16 2017-12-21 株式会社ニコン 積層装置および積層方法
US10185800B2 (en) 2016-06-27 2019-01-22 Kla-Tencor Corporation Apparatus and method for the measurement of pattern placement and size of pattern and computer program therefor
WO2018012300A1 (ja) * 2016-07-12 2018-01-18 株式会社ニコン 積層基板製造方法、積層基板製造装置、積層基板製造システム、および基板処理装置
JP7164289B2 (ja) 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
US10475712B2 (en) * 2016-09-30 2019-11-12 Kla-Tencor Corporation System and method for process-induced distortion prediction during wafer deposition
TW201909235A (zh) 2017-05-29 2019-03-01 日商尼康股份有限公司 基板貼合方法、積層基板製造裝置及積層基板製造系統
TWI823598B (zh) 2018-01-23 2023-11-21 日商東京威力科創股份有限公司 接合系統及接合方法
US10847419B2 (en) 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
WO2019218306A1 (en) 2018-05-17 2019-11-21 Yangtze Memory Technologies Co., Ltd. Methods and systems for adjusting wafer deformation during wafer bonding
US20200018709A1 (en) * 2018-07-16 2020-01-16 Globalfoundries Inc. Wafer distortion measurement and overlay correction
JP7180515B2 (ja) 2019-04-11 2022-11-30 株式会社ニューフレアテクノロジー マルチ荷電粒子ビーム描画装置及びマルチ荷電粒子ビーム描画方法
TWI822993B (zh) 2019-05-08 2023-11-21 日商尼康股份有限公司 基板貼合裝置及基板貼合方法
JP2022188313A (ja) 2019-11-27 2022-12-21 株式会社ニコン 基板貼り合わせ装置及び方法
KR20220137074A (ko) * 2020-03-03 2022-10-11 에이에스엠엘 네델란즈 비.브이. 제조 프로세스를 제어하기 위한 방법 및 연관된 장치
JP7355687B2 (ja) * 2020-03-19 2023-10-03 キオクシア株式会社 貼合装置および貼合方法
US11335607B2 (en) * 2020-07-09 2022-05-17 Tokyo Electron Limited Apparatus and methods for wafer to wafer bonding
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
JP2022098312A (ja) 2020-12-21 2022-07-01 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
US20220230099A1 (en) 2021-01-18 2022-07-21 Rockwell Collins, Inc. Touch-free check-in kiosk
WO2022232224A1 (en) * 2021-04-27 2022-11-03 Applied Materials, Inc. Stress and overlay management for semiconductor processing
US20230032406A1 (en) 2021-07-28 2023-02-02 Kla Corporation System and method for detecting particle contamination on a bonding tool
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
US20230030116A1 (en) 2021-07-28 2023-02-02 Kla Corporation System and method for optimizing through silicon via overlay

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