JP7355687B2 - 貼合装置および貼合方法 - Google Patents

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Description

本実施形態は、貼合装置および貼合方法に関する。
複数の半導体基板を貼り合わせて配線同士を接合させる技術が開発されている。このような半導体基板の貼り合わせに用いられる基板貼り合わせ装置は、複数の半導体基板の配線同士を接合するために、半導体基板を高精度で位置合わせする必要がある。
しかし、半導体基板の反りや歪みによって転写パターンの倍率が変化する場合がある。このような半導体基板の倍率成分のずれは、半導体基板の位置を補正しても解消されない。そのため、半導体回基板の形状の変動により、貼合させる半導体基板同士のパターンのアライメントずれが問題となっていた。
特許第５９７９１３５号公報 特開２０１３－１８７３９３号公報 特許第６３４８５００号公報
半導体基板の形状に適した応力で半導体基板の形状を補正しつつ、複数の半導体基板を貼り合わせることができる貼合装置および貼合方法を提供する。
本実施形態による貼合装置は、第１ステージと、第２ステージとを備える。第１ステージは、第１半導体基板を保持する。第２ステージは、第２半導体基板を保持し、第１ステージに対向して第２半導体基板を第１半導体基板へ貼合する。応力印加部は、第１ステージに設けられ、第１半導体基板の形状または大きさを調整するための倍率値に基づいて該第１半導体基板に応力を印加する。算出部は、第１学習用基板の平坦度、倍率値、および、貼合された第１学習用基板と第２学習用基板のパターンずれ量の関係を示す平坦度関係式に基づいて、第１半導体基板の平坦度から第１半導体基板に対応する倍率値を補正倍率値として算出する。第１および第２半導体基板を貼合させるときに、応力印加部は、補正倍率値に基づいて、第１ステージ上の第１半導体基板に応力を印加する。
本実施形態に係る貼り合わせ装置の構成を示す図。 第１実施形態による倍率補正値算出装置の構成を示す図。 第１学習用基板の形状、倍率入力値、および、パターンずれ量の具体例を示す図。 第１学習用基板の形状、倍率入力値、および、パターンずれ量の具体例を示す図。 第１学習用基板の形状、倍率入力値、および、パターンずれ量の具体例を示す図。 パターンずれ量と倍率入力値との対応関係を示すグラフ。 補正倍率値の算出処理手順を示すフローチャート。 実際の貼合処理の手順を示すフローチャート。 パターンずれ量の成分の例を示す図。 ゼルニケ項を説明するための図。 本実施形態に係る平坦度計算値の算出例を示す図。 本実施形態に係る補正情報算出装置のハードウェア構成を示す図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施形態に係る貼り合わせ装置の構成を示す図である。図１では、貼り合わせ装置１０１をＹ軸方向から見た場合の構成を示している。なお、本実施形態では、半導体基板Ｗ１、Ｗ２の載置される面がＸＹ平面であり、半導体基板Ｗ１、Ｗ２の表面はＺ軸と直交している。
貼り合わせ装置１０１は、複数の半導体基板Ｗ１、Ｗ２を貼り合わせて、例えば、一方の第１半導体基板Ｗ１の配線等を他方の第２半導体基板Ｗ２の配線等に電気的に接続する装置である。半導体基板Ｗ１、Ｗ２は、例えば、表面上にトランジスタ等の半導体素子や配線を形成したシリコンウェハでよい。図示しない半導体素子は、絶縁膜で被覆され保護されているが、配線の一部はシリコンウェハの上面に露出されている。貼り合わせ装置１０１は、このような半導体基板Ｗ１上に露出されている配線を、他の半導体基板Ｗ２の配線と貼り合わせることにより電気的に接続する。
貼り合わせ装置１０１は、下側の第１ステージ１に吸着させた第１半導体基板Ｗ１と上側の第２ステージ２に吸着させた第２半導体基板Ｗ２とを位置合わせして貼り合わせる。位置ずれは、第１または第２ステージ１、２の相対的な平行移動または回転移動によって或る程度補正することができる。しかし、第１または第２半導体基板Ｗ１、Ｗ２に歪み（反り）がある場合、第１および第２半導体基板Ｗ１、Ｗ２は、倍率成分においてずれることとなり、最適なアライメントができない。このような倍率成分のずれは、第１または第２ステージ１、２の移動や回転だけでは補正することができないので、第１または第２ステージ１、２を変形または拡張して第１または第２半導体基板Ｗ１、Ｗ２の倍率成分のずれを補正する。例えば、第１ステージ１をその下部から圧力を掛けて変形させ、第１半導体基板Ｗ１のパターンの歪みを補正する。そして、パターンの歪みを補正した状態で、第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる。
しかし、貼り合わせる第１および第２半導体基板Ｗ１、Ｗ２ごとに歪みは異なるため、貼り合わせ装置１０１の倍率入力値が一定である場合には、倍率成分のずれは補正されない場合がある。一方、貼り合わせ処理毎に適切な倍率入力値を求めることは、非常に手間が掛かり現実的ではない。
そこで、本実施形態の貼り合わせ装置１０１は、学習用のサンプル基板を用いて、半導体基板の平坦度（反り量）と倍率入力値との関係式（以下、平坦度関係式ともいう）を予め算出しておく。倍率入力値は、第１半導体基板Ｗ１に応力をかけるための入力値（倍率調整値）である。貼り合わせ装置１０１は、貼合処理を実行する際に、第１半導体基板Ｗ１の平坦度（反り量）と、平坦度関係式と、に基づいて、第１半導体基板Ｗ１の平坦度に対応する適切な倍率入力値を算出する。
第１半導体基板Ｗ１に応力をかけるための倍率入力値が適切でない場合、実際に貼合された第１および第２半導体基板Ｗ１、Ｗ２のパターンにずれ（パターンずれ）が生じる。したがって、倍率入力値が適切であり、第１半導体基板Ｗ１のパターンと第２半導体基板Ｗ２のパターンとが一致する（パターンずれがない）。
平坦度関係式を算出するために、複数の第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓがサンプル基板として用いられる。尚、図１では、便宜的に、第１および第２半導体基板（実際の貼合基板）をＷ１、Ｗ２と示し、第１および第２学習用基板をＷ１ｓ、Ｗ２ｓと示している。第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓは、第１および第２半導体基板Ｗ１、Ｗ２と同じ材質で構成されており、例えば、シリコンウェハである。各第１学習用基板Ｗ１ｓは、第１学習用基板Ｗ１ｓ毎に種々の平坦度（反り量）を有している。一方、複数の第２学習用基板Ｗ２ｓは、互いにほぼ同等の平坦度を有しており、好ましくは、ほぼ平坦（反り量がほぼ０）であることが好ましい。
貼り合わせ装置１０１は、複数の第１学習用基板Ｗ１ｓを用いることによって、第１学習用基板Ｗ１ｓの平坦度毎に平坦度関係式を作成する。例えば、貼り合わせ装置１０１は、第１平坦度を有する複数の第１学習用基板Ｗ１ｓを用いることによって、第１平坦度に対応する平坦度関係式を作成する。このとき、実際に、第１平坦度を有する複数の第１学習用基板Ｗ１ｓに対して倍率入力値を変化させながら、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓを貼合してパターンずれの量（オーバーレイ）を測定する。第１平坦度、複数の倍率入力値および実際のパターンずれの量から第１平坦度に対応する平坦度関係式を求めればよい。
また、貼り合わせ装置１０１は、第ｍ（ｍは自然数）平坦度を有する複数の第１学習用基板Ｗ１ｓを用いることによって、第ｍ平坦度に対応する平坦度関係式を作成する。このとき、実際に、第ｍ平坦度を有する複数の第１学習用基板Ｗ１ｓに対して倍率入力値を変化させながら、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓを貼合してパターンずれの量を測定する。第ｍ平坦度、倍率入力値および実際のパターンずれの量から第ｍ平坦度に対応する平坦度関係式を求めればよい。
実際の貼合処理時に用いる第１貼合基板としての第１半導体基板Ｗ１は、種々の平坦度を有する半導体基板である。貼り合わせ装置１０１は、第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる際に、第１半導体基板Ｗ１の平坦度を測定し、その測定された実際の平坦度に最も近い平坦度に対応する平坦度関係式を用いて倍率入力値を算出する。以下、第１半導体基板Ｗ１の実際の平坦度を用いて平坦度関係式から得られた倍率入力値を補正倍率値と呼ぶ。
貼り合わせ装置１０１は、第１ステージ１と、第２ステージ２と、吸着チャック３、４と、カメラ５と、押当ピン７と、応力装置８と、補正情報算出装置２０と、制御装置３０と、平坦度計測装置３５と、パターンずれ計測装置３６と、駆動機構３７と、を備えている。
第１ステージ１は、第１半導体基板Ｗ１を保持するとともに、第１半導体基板Ｗ１の表面と略平行なＸＹ面内（水平面内）を移動可能とする。また、第１ステージ１は、第１半導体基板Ｗ１をＺ方向へ移動可能にしてもよい。第１ステージ１は、第１および第２半導体基板Ｗ１、Ｗ２の位置合わせをする際に、第１半導体基板Ｗ１をＸＹ面内で平行移動させたり、回転移動させることができる。また、第１ステージ１は、第１および第２半導体基板Ｗ１、Ｗ２を貼合する際に、第１半導体基板Ｗ１をＺ方向に移動させることができる。
第１ステージ１上には、吸着チャック３が設けられている。吸着チャック３は、第１半導体基板Ｗ１の裏面を第１ステージ１上の所定位置に固定する。吸着チャック３は、例えば、真空チャック、あるいは、静電チャックでよい。また、第１ステージ１上には、カメラ５が設けられている。カメラ５は、第１および第２ステージ１、２の相対位置を検出し、第１および第２半導体基板Ｗ１、Ｗ２の位置合わせに用いられる。なお、カメラ５の位置は特に限定されない。
第１ステージ１の底面には、応力装置８が設けられている。応力装置８は、例えば、気圧等を第１ステージ１に印加することによって第１半導体基板Ｗ１に応力を印加する装置である。応力装置８は、アクチュエータなどを用いて第１ステージ１および第１半導体基板Ｗ１に応力を印加してもよい。応力装置８は、補正情報算出装置２０からの倍率入力値に応じた量だけ第１半導体基板Ｗ１の形状および大きさを調整する。これにより、第１ステージ１の台座面（mesa）が変形するとともに、第１半導体基板Ｗ１の形状および大きさが変化する。即ち、第１半導体基板Ｗ１のパターンの倍率成分が調整される。その結果、第１および第２半導体基板Ｗ１、Ｗ２のパターンの位置ずれが補正され得る。
第２ステージ２は、第２半導体基板Ｗ２を保持するとともに、第２半導体基板Ｗ２の表面と略平行なＸＹ面内（水平面内）を移動可能とする。また、第２ステージ２は、第２半導体基板Ｗ２をＺ方向へ移動可能にしてもよい。第２ステージ２は、第１および第２半導体基板Ｗ１、Ｗ２の位置合わせをする際に、第２半導体基板Ｗ２をＸＹ面内で平行移動させたり、回転移動させることができる。また、第２ステージ２は、第１および第２半導体基板Ｗ１、Ｗ２を貼合する際に、第２半導体基板Ｗ２をＺ方向に移動させることができる。尚、第１および第２ステージ１、２は、両方ともＸＹ面内、あるいは、Ｘ方向に移動可能であってもよいが、いずれか一方のみが移動可能であってもよい。
第２ステージ２上には、吸着チャック４が設けられている。吸着チャック４は、第２半導体基板Ｗ２の裏面を第２ステージ２上の所定位置に固定する。吸着チャック４は、例えば、真空チャック、あるいは、静電チャックでよい。
第２ステージ２の中心部には、押当ピン７が設けられている。押当ピン７は、第２ステージ２の裏面側から第２ステージ２を貫通している。押当ピン７は、第２半導体基板Ｗ２を第１半導体基板Ｗ１へ貼り合わせるときに第２ステージ２の裏側から第２半導体基板Ｗ２へ向かって駆動され、第２半導体基板Ｗ２を第２ステージ２から引き離すように第２半導体基板Ｗ２を裏面から押す。これにより、第２半導体基板Ｗ２は、その中心から外周に向かって放射状に第１半導体基板Ｗ１へ貼り合わされる。
制御装置３０は、貼り合わせ装置１０１の各構成要素に接続され、各構成要素を制御する。例えば、制御装置３０は、倍率入力値に基づいて応力装置８を制御して第１ステージ１に応力を印加する。また、制御装置３０は、第１ステージ１および／または第２ステージ２を移動させる駆動機構３７を制御して第１および第２半導体基板Ｗ１、Ｗ２を位置合わせする。さらに、制御装置３０は、押当ピン７を制御して、第２半導体基板Ｗ２を押し出して第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる。
第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓを貼り合わせて平坦度関係式を導出する際には、制御装置３０は、倍率入力値を補正することなく、倍率入力値に基づいて応力装置８を駆動する。また、制御装置３０は、補正なしの倍率入力値を平坦度計測装置３５に送る。
一方、制御装置３０は、第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる際には、補正情報算出装置２０から送られてくる補正倍率値を用いて応力装置８を駆動する。
平坦度計測装置３５は、第１半導体基板Ｗ１や第１学習用基板Ｗ１ｓの平坦度を計測する。平坦度計測装置３５は、吸着チャック３によって吸着される前の第１半導体基板Ｗ１や第１学習用基板Ｗ１ｓの平坦度を計測する。即ち、平坦度計測装置３５は、応力の印加されていない解放された状態の第１半導体基板Ｗ１および第１学習用基板Ｗ１ｓの正確な平坦度（反り量あるいは歪み量）を計測する。平坦度計測装置３５は、計測した平坦度を補正情報算出装置２０に送る。
パターンずれ計測装置３６は、貼合された第１学習用基板Ｗ１ｓと第２学習用基板Ｗ２ｓとのパターンずれの量（オーバーレイ）を計測する。パターンずれ計測装置３６は、計測したパターンずれ量を補正情報算出装置２０に送る。ここで、パターンずれ量とは、第１学習用基板Ｗ１ｓと第２学習用基板Ｗ２ｓとの倍率成分のずれ量と考え得る。
補正情報算出装置２０は、第１学習用基板Ｗ１ｓの平坦度、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓのパターンずれ量、並びに、倍率入力値を用いて、第１学習用基板Ｗ１ｓごとの平坦度関係式を導出する。また、補正情報算出装置２０は、第１半導体基板Ｗ１の平坦度を平坦度関係式に適用して、補正倍率値を算出する。補正情報算出装置２０は、算出した補正倍率値を制御装置３０に送る。
補正情報算出装置２０は、ユーザインタフェース（図１２の入力部９５）を含み、倍率入力値を入力することができる。あるいは、補正情報算出装置２０のユーザインタフェースは、平坦度関係式を算出する学習動作と、その平坦度関係式を用いて得られた補正倍率値で貼合処理を行う実際の貼合動作とを切り替えるためにも用いられ得る。
図２は、第１実施形態による倍率補正値算出装置の構成を示す図である。補正情報算出装置２０は、入力部２１、球面近似部２３、平坦度算出部２４、関係式作成部２５、補正情報算出部２６、出力部２７を備えている。
貼り合わせ装置１０１では、応力装置８が第１ステージ１に応力を印加する。また、制御装置３０は、応力装置８およびパターンずれ計測装置３６に接続されている。制御装置３０は、倍率入力値または補正倍率値を応力装置８およびパターンずれ計測装置３６に送る。
平坦度計測装置３５は、第１ステージ１に設けられており、第１半導体基板Ｗ１または第１学習用基板Ｗ１ｓの平坦度（反り量）を計測して、計測結果（平坦度計測値）を補正情報算出装置２０に送る。パターンずれ計測装置３６は、補正情報算出装置２０に接続されている。パターンずれ計測装置３６は、実際に貼合された第１および第２半導体基板Ｗ１、Ｗ２のパターンずれ、あるいは、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓのパターンずれの量を測定する。パターンずれ計測装置３６は、測定結果であるパターンずれの量と、制御装置３０からの倍率入力値とが対応付けされた対応関係情報を補正情報算出装置２０に送る。
入力部２１は、平坦度計測装置３５から送られてくる平坦度計測値を入力して、球面近似部２３に送る。また、入力部２１は、パターンずれ計測装置３６から送られてくる対応関係情報を入力して、関係式作成部２５に送る。
球面近似部２３は、平坦度計測値を極座標で関数近似した場合の係数を算出する。具体的には、球面近似部２３は、平坦度計測値をゼルニケ級数で近似することによって、ゼルニケ係数を算出する。球面近似部２３は、ゼルニケ係数を平坦度算出部２４に送る。
平坦度算出部２４は、ゼルニケ係数に基づいて、第１半導体基板Ｗ１または第１学習用基板Ｗ１ｓの平坦度（反り量）を算出する。ここで算出された平坦度（反り量）を便宜的に、平坦度計算値と呼ぶ。
平坦度算出部２４は、第１学習用基板Ｗ１ｓの平坦度計算値を算出した場合には、算出した平坦度計算値を関係式作成部２５に送る。また、平坦度算出部２４は、第１半導体基板Ｗ１の平坦度計算値を算出した場合には、平坦度計算値を補正情報算出部２６に送る。
関係式作成部２５が第１学習用基板Ｗ１ｓの平坦度計算値を受けると、関係式作成部２５は、様々な平坦度計算値および様々なパターンずれ量を用いて平坦度関係式を算出する。関係式作成部２５は、平坦度関係式を第１学習用基板Ｗ１ｓの平坦度計算値ごとに算出する。
補正情報算出部２６が第１半導体基板Ｗ１の平坦度計算値を受けると、補正情報算出部２６は、該第１半導体基板Ｗ１の平坦度計算値に最も近い平坦度を有する第１学習用基板Ｗ１ｓを用いて算出された平坦度関係式を選択する。補正情報算出部２６は、該第１半導体基板Ｗ１の平坦度計算値を関係式作成部２５から選択された平坦度関係式に代入して、補正倍率値を算出する。さらに、補正情報算出部２６は、算出した補正倍率値を出力部２７に送る。出力部２７は、補正倍率値を制御装置３０に送る。
制御装置３０は、補正倍率値に従って応力装置８を制御する。制御装置３０は、補正情報算出装置２０からの倍率入力値に優先して補正倍率値を応力装置８に適用する。あるいは、制御装置３０は、倍率入力値を補正倍率値で補正する。これにより、応力装置８は、第１半導体基板Ｗ１の平坦度に対応した適切な補正倍率値で第１半導体基板Ｗ１に応力を印加することができる。その結果、貼り合わせ装置１０１は、貼り合わせ後の第１および第２半導体基板Ｗ１、Ｗ２のパターンずれ量をより低減させることができる。
学習動作において、貼り合わせ装置１０１は、制御装置３０からの指示により、略同一の平坦度計算値を有する複数の第１学習用基板Ｗ１ｓに対して種々の倍率入力値で貼り合わせ処理を実行する。種々の倍率入力値は、制御装置３０において自動で生成してもよく、オペレータが補正情報算出装置２０から入力してもよい。例えば、貼り合わせ装置１０１は、第１平坦度計算値を有する複数の第１学習用基板Ｗ１ｓに対して第１～第Ｐ（Ｐは２以上の自然数）の倍率入力値で貼り合わせ処理を実行する。また、貼り合わせ装置１０１は、第２平坦度計算値を有する複数の第１学習用基板Ｗ１ｓに対して第１～第Ｐの倍率入力値で貼り合わせ処理を実行する。なお、Ｐは、同一平坦度を有する第１学習用基板Ｗ１ｓと同数またはそれよりも小さい数である。
例えば、図３（Ａ）～図５（Ｃ）は、第１学習用基板の形状、倍率入力値、および、パターンずれ量の具体例を示す図である。図３（Ａ）に示すように、椀型の反りを有しかつ略同一の平坦度計算値Ｃ１を有する複数の第１学習用基板Ｗ１ｓに対して、図３（Ｂ）に示すように、倍率入力値（ｘ，ｙ）＝（２．０ｐｐｍ，２．０ｐｐｍ）～（８．０ｐｐｍ，８．０ｐｐｍ）で貼り合わせ処理を実行している。倍率入力値（ｘ、ｙ）は、図３（Ａ）のｘｙ平面におけるｘおよびｙ方向への基板の伸ばし量（ｐｐｍ(parts per million)）を示す。このとき、図３（Ｃ）に示すように、パターンずれ計測装置３６で測定されたパターンずれの量（ｘ，ｙ）は、（１．０ｐｐｍ，１．０ｐｐｍ）～（７．０ｐｐｍ，７．０ｐｐｍ）となっている。
図４（Ａ）は、略平坦であり略同一の平坦度計算値Ｃ２を有する複数の第１学習用基板Ｗ１ｓに対して、図４（Ｂ）に示すように、倍率入力値（ｘ，ｙ）＝（２．０ｐｐｍ，２．０ｐｐｍ）～（８．０ｐｐｍ，８．０ｐｐｍ）で貼り合わせ処理を実行している。その結果、得られるパターンずれ量が図５（Ｃ）に記載されている。
図５（Ａ）は、凸形状であり略同一の平坦度計算値Ｃ３を有する複数の第１学習用基板Ｗ１ｓに対して、図５（Ｂ）に示すように、倍率入力値（ｘ，ｙ）＝（２．０ｐｐｍ，２．０ｐｐｍ）～（８．０ｐｐｍ，８．０ｐｐｍ）で貼り合わせ処理を実行している。その結果、得られるパターンずれ量が図６（Ｃ）に記載されている。
貼り合わせ処理によって貼合された第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓは、パターンずれ計測装置３６によってパターンずれ量が計測される。この平坦度計算値Ｃ１～Ｃ３と、パターンずれ量と、倍率入力値とが関係付けられた対応関係情報は、入力部２１を介して関係式作成部２５に送られる。対応関係情報は、第１学習用基板Ｗ１ｓの平坦度計算値Ｃ１～Ｃ３と、倍率入力値と、それぞれのパターンずれ量とが関連付けられた情報である。
関係式作成部２５は、対応関係情報に基づいて、平坦度関係式を算出する。関係式作成部２５は、計測されたパターンずれ量と倍率入力値との対応関係に基づいて、第１学習用基板Ｗ１ｓの平坦度計算値ごとの（平坦度計算値Ｃ１～Ｃ３のそれぞれに対応する）平坦度関係式を算出する。
図６は、パターンずれ量と倍率入力値との対応関係を示すグラフである。ラインＬ１は、図３（Ａ）の平坦度計算値Ｃ１（椀型）の第１学習用基板Ｗ１ｓを用いて得られたグラフである。ラインＬ２は、図４（Ａ）の平坦度計算値Ｃ２の（略平坦な）第１学習用基板Ｗ１ｓを用いて得られたグラフである。ラインＬ３は、図５（Ａ）の平坦度計算値Ｃ３（凸形状）の第１学習用基板Ｗ１ｓを用いて得られたグラフである。尚、図６のグラフは、あくまでも模式的なグラフであり、図３～図５の数値とは必ずしも一致しない。
このように、平坦度計算値ごとに、倍率入力値とパターンずれ量との対応関係が得られる。パターンずれ量（倍率成分のずれ量）をＯＬとし、倍率入力値をＳとし、平坦度計算値（反り量）Ｃとし、係数をｋとすると、パターンずれ量ＯＬは、式１の平坦度関係式で表される。
ＯＬ＝Ｓ＋ｋ×Ｃ （式１）
平坦度関係式は、第１学習用基板Ｗ１ｓの平坦度、倍率入力値、および、貼合された第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓのパターンずれ量の関係を示す。尚、本実施形態では、便宜的に式１を一次関数で表しているが、式１は、二次以上の高次関数式であってもよい。
式１に平坦度計算値Ｃ１～Ｃ３のときの倍率入力値Ｓおよびパターンずれ量ＯＬを入力することによって、係数ｋ１～ｋ３が算出され得る。係数ｋ１～ｋ３は、それぞれ平坦度計算値Ｃ１～Ｃ３における式１の係数である。関係式作成部２５は、ラインＬ１～Ｌ３のそれぞれに対応する係数ｋ１～ｋ３を格納する。あるいは、関係式作成部２５は、算出された係数ｋ１～ｋ３を入れた式１を格納してもよい。さらに、関係式作成部２５は、式１からパターンずれ量ＯＬがゼロとなる倍率入力値Ｓ１～Ｓ３と平坦度Ｃ１～Ｃ３との関係式を求め、その関係式を格納してもよい。以下、関係式作成部２５は、式１の平坦度関係式を格納するものとして説明する。関係式作成部２５は、メモリ２５ａを有する。対応関係情報、平坦度関係式、係数ｋ１～ｋ３、倍率入力値Ｓ１～Ｓ３と平坦度計算値Ｃ１～Ｃ３との関係式等は、メモリ２５ａに格納すればよい。
上記例では、関係式作成部２５は、３種類の平坦度計算値Ｃ１～Ｃ３のそれぞれについて係数ｋ１～ｋ３を算出している。しかし、関係式作成部２５は、４種類以上の様々な平坦度(反り量)を有する第１学習用基板Ｗ１ｓを用いて、係数ｋを算出してもよい。平坦度関係式は、実際に第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる際に用いられる。
このように、本実施形態では、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓを用いて平坦度関係式が予め生成される。これにより、第１学習用基板Ｗ１ｓの各平坦度に対応する平坦度関係式が算出される。さらに、実際の貼合処理において、第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる際には、第１半導体基板Ｗ１の平坦度に対応する平坦度関係式から補正倍率値が算出される。そして、補正倍率値に基づいて応力装置８が第１半導体基板Ｗ１に応力を印加する。
図７は、補正倍率値の算出処理手順を示すフローチャートである。
まず、平坦度計測装置３５は、複数の第１学習用基板Ｗ１ｓの基板平坦度（基板の反り量）を計測する（ステップＳ１０）。このとき、平坦度計測装置３５は、第１ステージ１が第１学習用基板Ｗ１ｓを吸着する前に、第１学習用基板Ｗ１ｓが解放された状態で基板の平坦度を計測する。平坦度計測装置３５は、計測した基板平坦度を補正情報算出装置２０に送る。
球面近似部２３は、基板平坦度を用いてゼルニケ級数で近似することによって、ゼルニケ係数を算出する。これにより、球面近似部２３は、第１学習用基板Ｗ１ｓ毎に、基板平坦度を球面近似する（ステップＳ３０）。
平坦度算出部２４は、ゼルニケ係数に基づいて、第１学習用基板Ｗ１ｓの素子形成面に影響を与える平坦度計算値を算出する（ステップＳ４０）。
貼り合わせ装置１０１は、第１学習用基板Ｗ１ｓの平坦度ごとに、種々の倍率入力値で第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓの貼り合わせ処理を行う（ステップＳ５０）。これにより、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓは、平坦度毎、倍率入力値毎に貼り合わされる。なお、倍率入力を行わない第２ステージ２側には、第１学習用基板Ｗ１ｓと形状が同等な第２学習用基板Ｗ２ｓを使用することが望ましい。
パターンずれ計測装置３６は、貼合後の第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓのパターンずれ量（オーバーレイ）を測定する（ステップＳ６０）。パターンずれ計測装置３６は、第１学習用基板Ｗ１ｓの平坦度計算値と、パターンずれ量と、制御装置３０からの倍率入力値とを関連付けした対応関係情報を作成する。パターンずれ計測装置３６は、第１学習用基板Ｗ１ｓの平坦度毎に対応関係情報を作成する。
各対応関係情報は、入力部２１を介して関係式作成部２５に送られる。関係式作成部２５は、対応関係情報を平坦度関係式（式１）に代入して、係数ｋ１～ｋ３を算出する。係数ｋ１～ｋ３は、メモリ２５ａに格納される。または、係数ｋ１～ｋ３を入力した平坦度関係式がメモリ２５ａに格納される。あるいは、ＯＬ＝０としたときの倍率入力値Ｓ１からＳ３と平坦度計算値Ｃ１～Ｃ３との関係式（例えば、Ｓ１＝－Ｃ１／ｋ１、Ｓ２＝－Ｃ２／ｋ２、Ｓ３＝－Ｃ３／ｋ３）がメモリ２５ａに格納される。
図８は、実際の貼合処理の手順を示すフローチャートである。製品用の第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせる際には、まず、第１および第２半導体基板Ｗ１、Ｗ２が貼り合わせ装置１０１に搬入される。
平坦度計測装置３５は、第１半導体基板Ｗ１の基板平坦度を計測する（ステップＳ１１０）。平坦度計測装置３５は、第１ステージ１が第１半導体基板Ｗ１を吸着する前に基板平坦度を計測する。平坦度計測装置３５は、計測した基板平坦度を補正情報算出装置２０に送る。
補正情報算出装置２０は、ステップＳ３０と同様に、第１半導体基板Ｗ１の裏面平坦度を用いて、ゼルニケ級数で近似することによって、基板平坦度を球面近似する（ステップＳ１３０）。
平坦度算出部２４は、第１半導体基板Ｗ１の素子形成面（貼合面）に影響を与える平坦度計算値を算出する（ステップＳ１４０）。
補正情報算出部２６は、第１半導体基板Ｗ１の平坦度計算値と関係式作成部２５のメモリ２５ａに格納された平坦度関係式とに基づいて、第１半導体基板Ｗ１の補正倍率値を算出する。具体的には、補正情報算出部２６は、第１半導体基板Ｗ１の平坦度計算値に最も近い平坦度計算値に対応する係数ｋ１～ｋ３入力済みの平坦度関係式に、該第１半導体基板Ｗ１の平坦度計算値を代入して補正倍率値を算出する（ステップＳ１５０）。あるいは、補正情報算出部２６は、第１半導体基板Ｗ１の平坦度計算値に最も近い平坦度計算値に対応する係数（例えば、ｋ１～ｋ３のいずれか）と、第１半導体基板Ｗ１の平坦度計算値とを平坦度関係式（式１）に代入して補正倍率値を算出する。あるいは、補正情報算出部２６は、第１半導体基板Ｗ１の平坦度計算値に最も近い平坦度計算値に対応する倍率入力値Ｓ１からＳ３と平坦度計算値Ｃ１～Ｃ３との関係式から補正倍率値を得る。出力部２７は、補正倍率値を制御装置３０に送る。
さらに、制御装置３０は、算出した補正倍率値を用いて応力装置８を制御し、第１半導体基板Ｗ１に応力を印加する（ステップＳ１６０）。その後、貼り合わせ装置１０１は、補正倍率値に基づいた応力を印加しつつ、第１および第２半導体基板Ｗ１、Ｗ２を貼合する（ステップＳ１７０）。
このように、本実施形態による貼り合わせ装置１０１は、第１および第２学習用基板Ｗ１ｓ、Ｗ２ｓを用いて様々な平坦度（反り量）に対応する平坦度関係式を予め算出しておく。実際の貼合処理においては、第１半導体基板Ｗ１の平坦度に対応する平坦度関係式を用いて補正倍率値を算出する。貼り合わせ装置１０１は、この補正倍率値を用いて第１および第２半導体基板Ｗ１、Ｗ２を貼り合わせることによって、第１および第２半導体基板Ｗ１、Ｗ２のパターンずれ量を小さくする(ゼロに近づける)ことができる。即ち、本実施形態による貼り合わせ装置１０１は、半導体基板Ｗ１、Ｗ２の形状に適した補正倍率値で第１半導体基板Ｗ１の形状を補正しつつ、第２半導体基板Ｗ２を貼り合わせることができる。
また、本実施形態によれば、実際の貼合処理において、オペレータが倍率入力値を、補正情報算出装置２０を介して入力する必要が無い。あるいは、オペレータが入力した倍率入力値を補正倍率値で補正することができる。さらに、貼り合わせ装置１０１は、実際の貼合処理時には、第１半導体基板Ｗ１の平坦度に基づいて、平坦度関係式を選択し、該平坦度関係式を用いて補正倍率値を算出すればよい。従って、実際の貼合処理時において、貼り合わせ装置１０１は、複雑な計算をする必要が無く、負荷の軽い計算をすれば足りる。また、オペレータによる倍率入力値の入力エラーを防止することができる。
ところで、パターンずれ量には、種々の成分がある。ここで、パターンずれ量の成分について説明する。図９は、パターンずれ量の成分の例を示す図である。
図９では、（ａ）オフセット成分、（ｂ）倍率成分、（ｃ）菱形成分、（ｄ）偏心倍率
成分、（ｅ）台形成分、（ｆ）扇形成分、（ｇ）Ｃ字倍率成分、（ｈ）アコーディオン成
分、（ｉ）Ｃ字ひずみ成分、（ｊ）川の流れ成分を示している。
（ａ）オフセット成分は、Δｄｘ＝Ｋ１、Δｄｙ＝Ｋ２である。
（ｂ）倍率成分は、Δｄｘ＝Ｋ３・ｘ、Δｄｙ＝Ｋ４・ｙである。
（ｃ）菱形成分は、Δｄｘ＝Ｋ５・ｙ、Δｄｙ＝Ｋ６・ｘである。
（ｄ）偏心倍率成分は、Δｄｘ＝Ｋ７・ｘ２、Δｄｙ＝Ｋ８・ｙ２である。
（ｅ）台形成分は、Δｄｘ＝Ｋ９・ｘ・ｙ、Δｄｙ＝Ｋ１０・ｘ・ｙである。
（ｆ）扇形成分は、Δｄｘ＝Ｋ１１・ｙ２、Δｄｙ＝Ｋ１２・ｘ２である。
（ｇ）Ｃ字倍率成分は、Δｄｘ＝Ｋ１３・ｘ３、Δｄｙ＝Ｋ１４・ｙ３である。
（ｈ）アコーディオン成分は、Δｄｘ＝Ｋ１５・ｘ２・ｙ、Δｄｙ＝Ｋ１６・ｘ・ｙ２である。
（ｉ）Ｃ字歪み成分は、Δｄｘ＝Ｋ１７・ｘ・ｙ２、Δｄｙ＝Ｋ１８・ｘ２・ｙである。
（ｊ）川の流れ成分は、Δｄｘ＝Ｋ１９・ｙ３、Δｄｙ＝Ｋ２０・ｘ３である。
第１半導体基板Ｗ１と第２半導体基板Ｗ２との間のパターンずれ量は、これらの成分の組合せである。このような位置ずれは、基板平坦度に対応しているので、球面近似部２３は、基板平坦度をゼルニケ級数で近似することによって、ゼルニケ係数を算出する。ここで、ゼルニケ多項式のゼルニケ項について説明する。
図１０は、ゼルニケ項を説明するための図である。ゼルニケ多項式（円形多項式）のゼルニケ項Ｚ１～Ｚ８１のうち、基板平坦度に影響を与えるゼルニケ項は、図１０（ａ）に示すＺ４、図１０（ｂ）に示すＺ５などである。ただし、図１０に示すゼルニケ項は一例である。
図１１は、本実施形態に係る平坦度計算値の算出工程の一部を示す図である。図１１（ａ）では、複数の第１学習用基板Ｗ１ｓの基板平坦度４５－１，４５－２を示している。また、図１１の（ｂ）では、複数の第１学習用基板Ｗ１ｓのゼルニケ多項式の成分のうちの抽出分４６－１，４６－２を示している。
図１１の（ｂ）に示すゼルニケ多項式の成分４６－１，４６－２は、図１１の（ａ）に示す基板平坦度４５－１，４５－２を用いて算出されたものである。或る第１学習用基板Ｗ１ｓのゼルニケ多項式の成分４６－１は、ゼルニケ多項式のＺ４成分を有している。また、他の第１学習用基板Ｗ１ｓのゼルニケ多項式の成分４６－２は、ゼルニケ多項式のＺ５成分を有している。
本実施形態による貼り合わせ装置１０１は、このように抽出されたゼルニケ多項式の成分に基づいて算出された平坦度計算値を用いて平坦度関係式を作成する。
図１２は、本実施形態に係る補正情報算出装置のハードウェア構成を示す図である。補正情報算出装置２０は、ＣＰＵ（Central Processing Unit）９１、ＲＯＭ（Read Only Memory）９２、ＲＡＭ（Random Access Memory）９３、表示部９４、入力部９５を有している。補正情報算出装置２０では、これらのＣＰＵ９１、ＲＯＭ９２、ＲＡＭ９３、表示部９４、入力部９５がバスラインを介して接続されている。
ＣＰＵ９１は、コンピュータプログラムである補正情報算出プログラム９７を用いて倍率応答係数を算出する。補正情報算出プログラム９７は、コンピュータで実行可能な、倍率応答係数を算出するための複数の命令を含むコンピュータ読取り可能かつ非遷移的な記録媒体（nontransitory computer readable recording medium）を有するコンピュータプログラムプロダクトである。補正情報算出プログラム９７では、前記複数の命令が倍率補正値を算出することをコンピュータに実行させる。
表示部９４は、液晶モニタなどの表示装置であり、ＣＰＵ９１からの指示に基づいて、基板平坦度、位置ずれ量、対応関係情報、平坦度関係式、補正倍率値などを表示する。
入力部９５は、マウスやキーボードを備えて構成され、使用者から外部入力される指示情報（倍率応答係数の算出に必要なパラメータ等）を入力する。入力部９５へ入力された指示情報は、ＣＰＵ９１へ送られる。
補正情報算出プログラム９７は、ＲＯＭ９２内に格納されており、バスラインを介してＲＡＭ９３へロードされる。図１２では、補正情報算出プログラム９７がＲＡＭ９３へロードされた状態を示している。
ＣＰＵ９１はＲＡＭ９３内にロードされた補正情報算出プログラム９７を実行する。具体的には、補正情報算出装置２０では、使用者による入力部９５からの指示入力に従って、ＣＰＵ９１がＲＯＭ９２内から補正情報算出プログラム９７を読み出してＲＡＭ９３内のプログラム格納領域に展開して各種処理を実行する。ＣＰＵ９１は、この各種処理に際して生じる各種データをＲＡＭ９３内に形成されるデータ格納領域に一時的に記憶させておく。
補正情報算出装置２０で実行される補正情報算出プログラム９７は、球面近似部２３、平坦度算出部２４、関係式作成部２５、補正情報算出部２６を含むモジュール構成となっており、これらが主記憶装置上にロードされ、これらが主記憶装置上に生成される。
半導体基板Ｗ１、Ｗ２が貼合される際には、応力装置８が補正倍率値に基づいて半導体基板Ｗ１に応力を与える。これにより、貼り合わせ装置１０１は、半導体基板Ｗ１の貼合パターンを倍率補正したうえで、貼合処理が実行される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０１ 貼り合わせ装置、１ 第１ステージ、２ 第２ステージ、３,４ 吸着チャック、５ カメラ、７ 押当ピン、８ 応力装置、２０ 補正情報算出装置、３０ 制御装置、３５ 平坦度計測装置、３６ パターンずれ計測装置、３７ 駆動機構、２１ 入力部、２３ 球面近似部、２４ 平坦度算出部、２５ 関係式作成部、２６ 補正情報算出部、２７ 出力部

Claims (8)

  1. 第１半導体基板を保持する第１ステージと、
    第２半導体基板を保持し、前記第１ステージに対向して前記第２半導体基板を前記第１半導体基板へ貼合する第２ステージと、
    前記第１ステージに設けられ、前記第１半導体基板の形状または大きさを調整するための倍率値に基づいて該第１半導体基板に応力を印加する応力印加部と、
    第１学習用基板の平坦度、前記倍率値、および、貼合された前記第１学習用基板と第２学習用基板のパターンずれ量の関係を示す平坦度関係式に基づいて、前記第１半導体基板の平坦度から前記第１半導体基板に対応する前記倍率値を補正倍率値として算出する算出部とを備え、
    前記第１および第２半導体基板を貼合させるときに、前記応力印加部は、前記補正倍率値に基づいて、前記第１ステージ上の前記第１半導体基板に応力を印加する、貼合装置。
  2. 前記平坦度関係式は、前記第１学習用基板の平坦度ごとに作成されており、
    前記算出部は、前記第１半導体基板の平坦度に応じて前記平坦度関係式を選択して前記補正倍率値を算出する、請求項１に記載の装置。
  3. 前記平坦度関係式は、前記パターンずれ量がゼロとなる前記倍率値と前記平坦度との関係式である、請求項１または請求項２に記載の装置。
  4. 前記算出部は、前記第１学習用基板の平坦度Ｃごとに、前記倍率値Ｓおよび貼合された前記第１学習用基板と第２学習用基板とのパターンずれ量ＯＬを用いて式１から係数ｋを算出し、
    ＯＬ＝Ｓ＋ｋ×Ｃ （式１）
    算出された該係数ｋを式１に入れることにより前記平坦度関係式を算出する、請求項１から請求項３のいずれか一項に記載の装置。
  5. 第１半導体基板を保持する第１ステージと、第２半導体基板を保持し、前記第１ステージに対向して前記第２半導体基板を前記第１半導体基板へ貼合する第２ステージと、前記第１ステージに設けられ前記第１半導体基板に応力を印加する応力印加部と、前記第１半導体基板の形状または大きさを調整するための倍率値を算出する算出部とを備えた貼合装置を用いた貼合方法であって、
    第１学習用基板の平坦度、前記倍率値、および、貼合された前記第１学習用基板と第２学習用基板のパターンずれ量の関係を示す平坦度関係式に基づいて、前記第１半導体基板の平坦度から前記第１半導体基板に対応する前記倍率値を補正倍率値として算出し、
    前記補正倍率値に基づいて、前記第１ステージ上の前記第１半導体基板に応力を印加し、
    前記第１および第２半導体基板を貼合させることを具備した、貼合方法。
  6. 前記平坦度関係式は、前記第１学習用基板の平坦度ごとに作成されており、
    前記算出部は、前記第１半導体基板の平坦度に応じて前記平坦度関係式を選択して前記補正倍率値を算出する、請求項５に記載の方法。
  7. 前記平坦度関係式は、前記パターンずれ量がゼロとなる前記倍率値と前記平坦度との関係式である、請求項５または請求項６に記載の方法。
  8. 前記算出部は、前記第１学習用基板の平坦度Ｃごとに、前記倍率値Ｓおよび貼合された前記第１学習用基板と第２学習用基板とのパターンずれ量ＯＬを用いて式１から係数ｋを算出し、
    ＯＬ＝Ｓ＋ｋ×Ｃ （式１）
    算出された該係数ｋを式１に入れることにより前記平坦度関係式を算出する、請求項５から請求項７のいずれか一項に記載の方法。


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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11829077B2 (en) * 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009113312A1 (ja) 2008-03-13 2009-09-17 株式会社ニコン 半導体装置の設計システム、半導体装置の製造方法、半導体装置および基板貼り合わせ装置
JP2013187393A (ja) 2012-03-08 2013-09-19 Tokyo Electron Ltd 貼り合わせ装置及び貼り合わせ方法
WO2018012300A1 (ja) 2016-07-12 2018-01-18 株式会社ニコン 積層基板製造方法、積層基板製造装置、積層基板製造システム、および基板処理装置
WO2018221391A1 (ja) 2017-05-29 2018-12-06 株式会社ニコン 基板貼り合わせ方法、積層基板製造装置及び積層基板製造システム
JP2019129286A (ja) 2018-01-26 2019-08-01 株式会社ニコン 積層装置、活性化装置、制御装置、積層体の製造装置、および積層体の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2704182B1 (en) * 2011-04-26 2018-01-03 Nikon Corporation Substrate bonding apparatus and substrate bonding method
JP6348500B2 (ja) 2013-09-25 2018-06-27 芝浦メカトロニクス株式会社 吸着ステージ、貼合装置、および貼合基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009113312A1 (ja) 2008-03-13 2009-09-17 株式会社ニコン 半導体装置の設計システム、半導体装置の製造方法、半導体装置および基板貼り合わせ装置
JP2013187393A (ja) 2012-03-08 2013-09-19 Tokyo Electron Ltd 貼り合わせ装置及び貼り合わせ方法
WO2018012300A1 (ja) 2016-07-12 2018-01-18 株式会社ニコン 積層基板製造方法、積層基板製造装置、積層基板製造システム、および基板処理装置
WO2018221391A1 (ja) 2017-05-29 2018-12-06 株式会社ニコン 基板貼り合わせ方法、積層基板製造装置及び積層基板製造システム
JP2019129286A (ja) 2018-01-26 2019-08-01 株式会社ニコン 積層装置、活性化装置、制御装置、積層体の製造装置、および積層体の製造方法

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