JP5569390B2 - 半導体装置の設計システム、半導体装置の製造方法および基板貼り合わせ装置 - Google Patents

半導体装置の設計システム、半導体装置の製造方法および基板貼り合わせ装置 Download PDF

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Description

本発明は、半導体装置の設計システム、半導体装置の製造方法、半導体装置および基板貼り合わせ装置に関する。本発明は、特に、複数の基板を貼り合わせることにより製造される半導体装置の設計システム、半導体装置の製造方法、半導体装置および基板貼り合わせ装置に関する。
本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００８−０６４９２４ 出願日 ２００８年３月１３日
半導体装置において、装置全体の面積を増やすことなく当該装置の性能を向上させるべく、複数の基板を貼り合わせて三次元に積層するものがある。複数の基板を貼り合わせる場合に、基板間は、それぞれの基板に配されたバンプと称される端子が接合されることにより電気的に接続される（例えば、特許文献１を参照）。
特開２００７−１１５９７８号公報
しかしながら、基板に配されたバンプの高さにバラツキがあると、低いバンプ同士は接合されず、接合不良が生じる。
そこで本発明の１つの側面においては、上記の課題を解決することのできる半導体装置の設計システム、半導体装置の製造方法、半導体装置および基板貼り合わせ装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１の形態においては、少なくとも一つの計算パラメータの数値を取得する数値取得部と、前記数値取得部で取得した前記計算パラメータの前記数値に基づき、複数の端子が設けられた少なくとも二つの基板間で互いに対応する前記各端子の先端面が当接するように前記各基板を所定の圧力で押圧した場合に、互いに相対する前記各端子のそれぞれが接合されるか否かを推定する接合推定部と、前記接合推定部で前記各端子のいずれかが接合されないと推定された場合に、前記数値取得部で取得した前記計算パラメータのうち少なくとも一つの計算パラメータの数値を変更するよう警告または処理する変更処理部と、を備えた半導体装置の設計システムが提供される。
また、本発明の第２の形態においては、少なくとも一つの計算パラメータの数値を取得する数値取得段階と、前記数値取得段階で取得した前記計算パラメータの前記数値に基づき、複数の端子が設けられた少なくとも二つの基板を該両基板間で互いに対応する前記各端子の先端面が当接するよう所定の圧力で押圧した場合に、互いに相対する前記各端子のそれぞれが接合されるか否かを推定する接合推定段階と、前記接合推定段階で前記各端子のいずれかが接合されないと推定された場合に、前記数値取得段階で取得した前記計算パラメータのうち少なくとも一つの計算パラメータの数値を変更するよう警告または処理する変更処理段階と、を備えた半導体装置の製造方法が提供される。
本発明の第３の形態においては、少なくとも一つの計算パラメータの数値を取得する数値取得段階と、前記数値取得段階で取得した前記計算パラメータの前記数値に基づき、複数の端子が設けられた少なくとも二つ基板を該両基板間で互いに対応する前記各端子の先端面が当接するよう所定の圧力で押圧した場合に、互いに相対する前記各端子のそれぞれが接合されるか否かを推定する接合推定段階と、前記接合推定段階で前記各端子のいずれかが接合されないと推定された場合に、前記数値取得段階で取得した計算パラメータのうち少なくとも一つの計算パラメータの数値を変更するよう警告または処理する変更処理段階と、により製造された半導体装置が提供される。
本発明の第４の形態においては、複数の端子を有する第１基板を保持する第１基板保持部と、複数の端子を有する第２基板を保持する第２基板保持部と、少なくとも一つの計算パラメータの数値を入力する数値入力部と、前記第１基板の前記各端子の先端面がそれぞれ前記第２基板の前記各端子うち対応する端子の先端面と当接するよう前記第１基板および前記第２基板を押圧したときの、前記各端子の縮み量および前記各基板の撓み量を、前記数値入力部から入力した前記計算パラメータの数値に基づき計算する計算部と、前記計算部が計算した前記縮み量と前記撓み量との合計が所定値より大きくなるようプロセスパラメータ値を決定するパラメータ決定部と、前記パラメータ決定部で決定したプロセスパラメータ値に基づいて、前記第１基板保持部に保持した前記第１基板と前記第２基板保持部に保持した前記第２基板とを、前記第１基板の前記各端子の前記先端面と前記第２基板の前記各端子の前記先端面とが当接するよう押圧する押圧部と、を備えた基板貼り合わせ装置が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
基板貼り合わせ装置２００の構造を模式的に示す断面図である。 （ａ）は、基板２０、５０を模式的に示す断面図であり（ｂ）はその平面図である。 設計システム１０の機能ブロックを示す。 複数の計算パラメータを説明する模式図である。 設計システム１０の処理動作Ｓ１０を示すフローチャートである。 設計システム１０による計算結果の一例である。 設計システム１０による計算結果の一例である。 基板２０、５０の他の例を示す模式図である。 バンプ２２等の高さのバラツキＣを近似する方法の一例を説明する模式図である。 他の実施形態における制御部２７０の機能ブロックを示す。
符号の説明
１０ 設計システム、１２ 記憶媒体、２０ 基板、２２ バンプ、２４ バンプ、２６ バンプ、２８ バンプ、３０ バンプ、３２ バンプ、３４ バンプ、３６ バンプ、３８ バンプ、４０ バンプ、５０ 基板、５２ バンプ、５４ バンプ、５６ バンプ、５８ バンプ、６０ バンプ、６２ バンプ、６４ バンプ、６６ バンプ、６８ バンプ、７０ バンプ、９０ 平板、１００ 数値取得部、１１０ 数値格納部、１２０ 計算部、１３０ 接合推定部、１４０ 変更処理部、１５０ 圧力推定部、１６０ 歪み推定部、１９０ 固定部、２００ 基板貼り合わせ装置、２１０ 枠体、２１２ 天板、２１４ 支柱、２１６ 底板、２２０ 押圧部、２２２ シリンダ、２２４ ピストン、２３０ 加圧ステージ、２３２ 支持部、２３４ 第１基板保持部、２３５ アクチュエータ、２３６ ヒータ、２４０ 受圧ステージ、２４２ 第２基板保持部、２４４ 懸架部、２４６ ヒータ、２５０ 圧力検知部、２５２ ロードセル、２５４ ロードセル、２５６ ロードセル、２７０ 制御部、２７２ 数値取得部、２７４ 数値格納部、２７６ 計算部、２７８ パラメータ決定部
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、基板貼り合わせ装置２００の構造を模式的に示す断面図である。基板貼り合わせ装置２００は、複数の機能素子が形成された基板２０、５０を加圧および加熱して貼り合わせることにより、三次元的な半導体装置を製造する。各基板２０，５０は、図示の例では、それぞれ従来よく知られたウエハで構成されている。基板貼り合わせ装置２００は、枠体２１０の内側に配置された、押圧部２２０、加圧ステージ２３０、受圧ステージ２４０、圧力検知部２５０を備える。
枠体２１０は、互いに平行で水平な天板２１２および底板２１６と、天板２１２および底板２１６を結合する複数の支柱２１４とを備える。天板２１２、支柱２１４および底板２１６は、それぞれ剛性が高い材料により形成され、基板２０、５０への加圧の反力が作用した場合も変形が生じない。
枠体２１０の内側において、底板２１６の上には、押圧部２２０が配置される。押圧部２２０は、底板２１６の上面に固定されたシリンダ２２２と、シリンダ２２２の内側に配置されたピストン２２４とを有する。ピストン２２４は、図示されていない流体回路、カム、輪列等により駆動されて、図中に矢印Ｚにより示す、底板２１６に対して直角な方向に昇降する。
ピストン２２４の上端には、加圧ステージ２３０が搭載される。加圧ステージ２３０は、ピストン２２４の上端に結合された水平な板状の支持部２３２と、支持部２３２に平行な板状の第１基板保持部２３４とを有する。
第１基板保持部２３４は、複数のアクチュエータ２３５を介して、支持部２３２から支持される。アクチュエータ２３５は、図示された一対のアクチュエータ２３５の他に、紙面に対して前方および後方にも配置される。また、これらアクチュエータ２３５の各々は、相互に独立して動作させることができる。このような構造により、アクチュエータ２３５を適宜動作させることにより、第１基板保持部２３４の傾斜を任意に変えることができる。また、第１基板保持部２３４は、ヒータ２３６を有し、当該ヒータ２３６により加熱される。
なお、第１基板保持部２３４は、静電吸着、真空吸着等により上面に基板５０を吸着する。これにより第１基板保持部２３４に吸着された基板５０は、第１基板保持部２３４と共に揺動する一方、第１基板保持部２３４からの移動あるいは脱落が抑制される。
受圧ステージ２４０は、第２基板保持部２４２および複数の懸架部２４４を有する。懸架部２４４は、天板２１２の下面から垂下される。第２基板保持部２４２は、懸架部２４４の下端近傍において下方から支持され、加圧ステージ２３０に対向して配置される。また、第２基板保持部２４２も、静電吸着、負圧吸着等による吸着機構を有し、下面に基板２０を吸着する。さらに、懸架部２４４は、ヒータ２４６を有し、当該ヒータ２４６により加熱される。
第２基板保持部２４２は、下方から懸架部２４４により支持される一方、上方への移動は規制されない。ただし、天板２１２および第２基板保持部２４２の間には、複数のロードセル２５２、２５４、２５６が挟まれる。複数のロードセル２５２、２５４、２５６は、圧力検知部２５０の一部を形成して、第２基板保持部２４２の上方移動を規制すると共に、第２基板保持部２４２に対して上方に印加された圧力を検出する。
図１に示された状態は、この状態では、押圧部２２０の支柱２１４はシリンダ２２２の中に引き込まれており、加圧ステージ２３０は降下した状態にある。従って、加圧ステージ２３０および受圧ステージ２４０の間には広い間隙がある。
接合の対象となる一対の基板２０、５０のうち、一方の基板５０は、上記間隙に対して側方から挿入されて、加圧ステージ２３０の上に載せられる。他方の基板２０も同様に挿入され、基板５０に対向して受圧ステージ２４０に保持される。基板２０、５０は、Ｚ方向に直交する平面内で相互に位置合わせされている。なお、基板貼り合わせ装置２００が基板２０、５０を位置合わせしてもよいし、他の位置合わせ装置によって位置合わせされた基板２０、５０が基板貼り合わせ装置２００に搬送されてもよい。
ここで、加圧ステージ２３０が受圧ステージ２４０に向かって上昇し、基板２０と基板５０とを押圧する。さらに、押圧中に、ヒータ２４６、２３６が加圧ステージ２３０および受圧ステージ２４０を加熱する。これにより、基板２０、５０が接合される。
図２は、基板貼り合わせ装置２００により貼り合わされる基板２０、５０を模式的に示し、図２（ａ）は、基板２０、５０の断面図であり、図２（ｂ）はその平面図である。基板２０には、複数の機能素子が形成される。基板２０の機能素子は、厚み方向に貫通する複数の基板貫通ビアおよび当該基板貫通ビア上に設けられたバンプ２２、２４、２６、２８、３０を有する。同様に、基板５０にも、複数の半導体装置が形成される。基板５０の機能素子は、基板２０のバンプ２２、２４、２６、２８、３０に相対する位置に配され、厚み方向に貫通する複数の基板貫通ビアおよび当該基板貫通ビア上にもうけられたバンプ５２、５４、５６、５８、６０を有する。基板２０と基板５０とが貼り合わされる場合に、これら相対するバンプ２２、５２等が押圧されて接合されることにより、基板２０とバンプ５２との間が、電気的に接続される。これらバンプ２２、２４、２６、２８、３０、５２、５４、５６、５８、６０（以下、バンプ２２等と称す。）は、端子の一例である。
しかしながら、これらバンプ２２等の高さの間には、バンプ２２の製造誤差等によるバラツキがある。図２に示す例において、高さＬ、幅ｂ、ピッチａで配されたバンプ２２等のうち、中央のバンプ３０、６０は、周囲のバンプ２２、５２等よりも高さＣだけ低い。よって、バンプ２２の先端面とバンプ５２の先端面とがちょうど接する基板２０、５０の相対距離において、バンプ３０とバンプ６０とは離間しており、互いに電気的に接続されていない。
ここで、基板２０と基板５０とをさらに押圧すると、バンプ２２等の縮みおよび基板２０等の撓みでバンプ３０の先端面とバンプ６０の先端面とが近接するが、これらが接合されるかどうかは、バンプ２２等の縮み量および基板２０等の撓み量に依存する。よって、本実施形態は、複数のバンプ２２、２４・・・、３０間の高さのバラツキがあっても、対応する各バンプ２２、５２のそれぞれの先端面が接合されるバンプ２２等の縮み量および基板２０等の撓み量を有する基板２０、５０上の半導体装置のレイアウトを設計する。
図３は、基板２０、５０上の半導体装置のレイアウトを設計する設計システム１０の機能ブロックを示す。設計システム１０は、計算パラメータの数値を取得する数値取得部１００と、取得した数値を格納する数値格納部１１０と、数値格納部１１０に格納された数値からバンプ２２等の縮み量および基板２０等の撓み量を計算する計算部１２０と、計算部１２０により計算されたバンプ２２等の縮み量等に基づいて各バンプ２２が接合されるかどうか推定する接合推定部１３０と、接合推定部１３０によりバンプ２２が接合されないと推定された場合に、数値を変更する処理をする変更処理部１４０とを有する。ここで、計算部１２０は、バンプ２２等の縮み量および基板２０等の撓み量を、有限要素法を用いて計算をしてもよいし、材料力学により近似的に計算をしてもよい。さらに、設計システム１０は、各バンプ２２が必要圧力以上の圧力で接合されているか否かを推定する圧力推定部１５０と、基板２０等に形成されている機能素子の受ける圧力が最大許容圧力に達しているか否かを推定する歪み推定部１６０とを備える。
ここで、設計システム１０は入力装置としてのキーボードおよび出力装置としてのディスプレイを有するＰＣ等の計算機であって、上記数値取得部１００から歪み推定部１６０までの機能を有するプログラムをインストールすることにより、上記機能が実現されてもよい。その場合に、設計システム１０は、当該プログラムを格納した記憶媒体１２からインストールしてもよいし、ネットワークから取得することによりインストールしてもよい。
図４は、設計システム１０で用いられる複数の計算パラメータを説明する模式図である。図４（ａ）は、基板２０と基板５０とが圧力Ｐで押圧された場合に、図２（ａ）の高さのバラツキＣにもかかわらず、バンプ３０とバンプ６０とが当接した状態を示している。また、図４（ｂ）は、図２（ｂ）を単位エリアとして、計算部１２０が材料力学を用いて近似的に計算をする場合の、モデルを示す。
図４（ｂ）のモデルにおいて、基板２０の撓み量は、周囲４辺が固定部１９０に固定された一辺の長さ（２ａ−ｂ）の正方形の平板９０に、等分布の荷重がかかった材料力学の撓み問題として計算される。さらに、図４（ｂ）のモデルにおいては、単位エリアの中央のバンプ３０、６０が周囲のバンプ２２等よりもバラツキＣと同じ分だけ低いと仮定し、当該バンプ３０とバンプ６０とが接合される条件が満たされたときに、基板２０、５０において相対する各基板２０等が接合されるものとみなす。なお、半導体装置の製造において、基板２０は例えば７２５μｍの厚みを有しており、これがベースとなる基板に接合された後に基板２０が５０μｍに薄化され、薄化された基板２０上に、７２５μｍの厚みを有する基板５０が接合されて、さらに当該基板５０が５０μｍに薄化されるが、当該モデルにおいては、計算を簡略化すべく、上下対称の形状を仮定している。
図４に示す基板２０、５０の撓みは、当該基板２０、５０をメンブレンまたは流体等で加圧することにより顕著に生じる。また、基板２０、５０をセラミック等の保持部材で保持して当該保持部材を加圧する場合に、保持部材が十分薄ければ当該撓みが生じる。さらに、基板の裏面および保持部材の表面に微小な凹凸がある場合に、当該凹凸が圧力を受けるに従って潰れてクッション的な働きをして、基板２０、５０が撓むことも考えられる。
図５は、設計システム１０の処理動作Ｓ１０を示すフローチャートである。当該処理動作Ｓ１０において、まず、数値取得部１００は、複数の計算パラメータの各数値を外部から取得し、数値格納部１１０に格納する（Ｓ１００）。この場合に、数値取得部１００は、当該数値を、ユーザによるキーボードへの入力によって取得してもよいし、他のデータベースから読み出すことによって取得してもよい。
数値取得部１００が取得する複数の計算パラメータの一例を表１に示す。ここで、数値取得部１００は、計算パラメータの数値として、基板２０、５０の形状パラメータ、バンプ２２等の形状パラメータおよび基板２０、５０におけるバンプ２２の配置パラメータの各数値を取得する。数値取得部１００がいずれの計算パラメータを取得すべきかは、計算部１２０による計算の方式に依存する。例えば、下記表１に示す計算パラメータは、図４（ｂ）で示した材料力学のモデルを用いた計算をする場合に数値取得部１００により外部から取得される。
Figure 0005569390
上記ステップＳ１００において、数値格納部１１０は、格納している計算パラメータのうち、計算中に数値の変更を許容するものとしないものとを区別するフラグを、当該計算パラメータに対応付けて格納してもよい。この場合に、数値格納部１１０は、物性値のように材料を特定すると設計上変更できないまたは変更が困難である計算パラメータについて、計算中において数値の変更を許容しないフラグを対応付ける。表１において、変更を許容しない計算パラメータの一例は、基板のヤング率Ｅｓである。一方、数値格納部１１０は、レイアウトに関する数値のように変更できる計算パラメータについて、計算中において数値の変更を許容するフラグを対応付ける。表１において、変更を許容する計算パラメータの一例は、バンプピッチａである。
なお、計算パラメータのうち変更を許容するかどうかは、代替案の有無、および、プロセス全体に対する波及効果の大小によって区別しても良い。この場合に、バンプ及び基板の材料は、代替案が少なく、プロセス的、性能的およびコスト的に全体に対する波及効果が大きく、プロセス全体に大きな変更を伴う。一方、配線ピッチ、バンプ高さ、全体レイアウト等は、設計者レベルで変更が許されるパラメータであり、全体に対する波及効果が小さいので、バンプ及び基板の材料よりも優先して変更を許容してよい。
次に、計算部１２０は、数値格納部１１０に格納されている計算パラメータの各数値に基づき、基板２０に形成されたバンプ２２等の先端面が他の基板５０に形成されたバンプ５２等の先端面と当接するよう所定圧力Ｐで基板２０、５０を押圧したときの、当該バンプ２２等の縮み量ΔＬ、および、基板２０等の撓み量ｗを計算する（Ｓ１１０）。例えば、計算部１２０は、図４（ｂ）に示すモデルを用いてバンプの縮み量ΔＬおよび基板の撓み量ｗを、下記数１および数２に、数値格納部１１０に格納されている数値を代入することにより計算する。
Figure 0005569390
Figure 0005569390
なお、上記数１において、係数２をつけているのは、低いバンプ３０、６０が接触するまでは、単位エリア内の他の４つバンプ２２、２４、２６、２８が１／４つづ、すなわち、実質的に１つのバンプで圧力Ｐｂを受けることを考慮したからである。また、数２において、（−ｂ）の項は、平板９０の有効長がバンプ２２等の存在によってその分だけ短くなることを考慮したからである。
上記ステップＳ１１０の次に、接合推定部１３０は、相対するバンプ３０、６０等が接合されるか否かを推定する（Ｓ１２０）。この場合に、接合推定部１３０は、計算部１２０が計算した縮み量ΔＬと撓み量ｗとの合計が、所定値より大きい場合に、相対するバンプ３０、６０が接合されると推定し（Ｓ１２０：Ｙｅｓ）、所定値より小さい場合に、相対するバンプ３０、６０が接合されないと推定する（Ｓ１２０：Ｎｏ）。
ここで、所定値の一例は、基板２０、５０を押圧する前のバンプ２２等の先端面における平面度である。当該平面度の一例は、数値格納部１１０に格納されている隣接バンプ間の高さバラツキＣであり、また、このバラツキＣにマージン分を加えた値であってもよい。この場合に、図４（ｂ）に示すモデルにおいて、接合推定部１３０は、上記計算式３および計算式４により計算された縮み量ΔＬと撓み量ｗの合計と、上記所定値とを比較することにより、バンプ３０とバンプ６０との接合の有無を推定する。
上記ステップＳ１２０において、相対するバンプのいずれかが接合されないと推定された場合に（Ｓ１２０：Ｎｏ）、変更処理部１４０は、複数の計算パラメータのうち少なくとも一つの計算パラメータの数値を変更して数値格納部１１０に格納する（Ｓ１３０）。次いで、ステップＳ１１０からＳ１３０の動作が、相対するバンプ３０、６０が接合されると推定される（Ｓ１２０：Ｙｅｓ）まで繰り返される。
ステップＳ１３０において、いずれの計算パラメータを変更するかについて、優先順位がつけられていてもよい。この場合に、変更処理部１４０は優先順位の高い計算パラメータの数値を所定範囲内で変更して、計算部１２０は変更された数値に基づいた計算をし、接合推定部１３０はバンプ３０、６０が当接したか否かを推定する。当該計算パラメータを所定範囲内で変更したにも係わらず、接合推定部１３０によってバンプ３０の先端面とバンプ６０の先端面とが当接すると推定されない場合に、変更処理部１４０は、当該計算パラメータについて当該範囲内における最適数値を設定して、次の優先順位の計算パラメータの数値を変更し、計算処理を続行する。
例えば、変更処理部１４０は、計算パラメータのうち、バンプピッチａの数値を大きい値に変更し、バンプ幅ｂの数値を小さい値に変更し、基板に加える圧力Ｐの数値を大きい値に変更する。さらに、変更処理部１４０は、上記計算パラメータの数値を変更する範囲を予め設定しておき、上記範囲で、相対するバンプ３０、６０が接合されると推定されない場合に、さらに、基板厚みｈの数値を小さい値に変更し、バンプ高さＬの値を大きい値に変更し、高さバラツキＣの数値を小さい値に変更する。ここで、数値格納部１１０が、計算中に数値の変更を許容するものとしないものとを区別するフラグを格納している場合には、変更処理部１４０は、数値格納部１１０を参照し、変更を許容するフラグに対応付けられた計算パラメータの数値を変更して、数値格納部１１０に格納してもよい。
なお、優先順位は、コスト、プロセス、性能に対する影響が少ない計算パラメータほど高くしてよい。また、一の計算パラメータを変更した場合における影響度合いが算出されることが好ましい。例えば、バンプピッチを拡げたときに、歩留まり、性能、及び、コストがそれぞれどのように影響を受けるかが算出されて提示されることが好ましい。
上記ステップＳ１２０において、相対するバンプ３０、６０が接合されると推定された場合に（Ｓ１２０：Ｙｅｓ）、圧力推定部１５０は、バンプ３０等がそれぞれ必要圧力以上の圧力で接合されているか否かを推定する（Ｓ１４０）。例えば、圧力推定部１５０は、バンプ一個当たりに加わる圧力Ｐｂの値が、予め設定した閾値よりも大きい場合に、バンプ３０等がそれぞれ必要圧力以上の圧力で接合されていると判断する。この場合に、圧力推定部１５０は、バンプ一つあたりの押圧力Ｐｂのうち最小押圧力が印加されているバンプにおける剥離力が、当該最小押圧力より小さい場合に、バンプ２２等の各々が必要圧力以上の圧力で接合されていると推定してもよい。ここで剥離力は、基板２０，５０からバンプ３０，６０に作用する力であり、基板２０、５０が撓み変形をしたときに元の形状に戻ろうとする復元力でバンプ３０、６０を互いに離間させる力をいう。
上記ステップＳ１４０において、バンプ３０等のいずれかが必要圧力以上の圧力で接合されていないと推定された場合に（Ｓ１４０：Ｎｏ）、変更処理部１４０は、計算パラメータの数値を変更するよう処理する（Ｓ１５０）。次いで、ステップＳ１１０からＳ１５０の動作が、バンプ３０等がそれぞれ必要圧力以上の圧力で接合されていると推定されるまで繰り返される（Ｓ１４０：Ｙｅｓ）。
例えば、変更処理部１４０は、計算パラメータのうち、基板に加える圧力Ｐを大きくするよう、圧力Ｐの数値を変更する。さらに、変更処理部１４０は、上記計算パラメータの数値を変更する範囲を予め設定しておき、上記範囲で、相対するバンプ３０、６０が接合されると推定されない場合に、さらに、計算パラメータのうち、バンプピッチａの数値を大きい値に変更し、バンプ幅ｂの値を小さい値に変更し、基板厚みｈの数値を小さい値に変更し、バンプ高さＬの数値を大きい値に変更し、高さバラツキＣの値を小さい値に変更してもよい。ここで、数値格納部１１０のフラグを参照してもよいこと、所定範囲内で最適数値を設定してもよいこと、および、計算パラメータに優先順位がつけられていてもよいこと、はステップＳ１３０と同じである。
上記ステップＳ１４０において、バンプ３０、６０が必要圧力以上の圧力で接合されると推定された場合に（Ｓ１４０：Ｙｅｓ）、歪み推定部１６０は、バンプ３０等の近傍の基板２０、５０に形成されている機能素子の受ける圧力が最大許容圧力に達しているか否かを推定する（Ｓ１６０）。機能素子の受ける圧力は、有限要素法により計算してもよいし、図４（ｂ）のモデルを用いている場合には、バンプ２２等の１個当たりにかかる圧力Ｐｂで近似してもよい。
上記ステップＳ１６０において、機能素子の受ける圧力が前記最大許容圧力に達していると推定された場合に（Ｓ１６０：Ｙｅｓ）、変更処理部１４０は、計算パラメータの数値を変更するよう処理する（Ｓ１７０）。次いで、ステップＳ１１０からＳ１７０の動作が、機能素子の受ける圧力が最大許容圧力に達していないと推定されるまで繰り返される（Ｓ１６０：Ｎｏ）。
例えば、変更処理部１４０は、計算パラメータのうち、基板に加える圧力Ｐの数値を小さい値に変更し、バンプピッチａの数値を大きい値に変更し、バンプ幅ｂの数値を小さい値に変更する。さらに、変更処理部１４０は、上記計算パラメータの数値を変更する範囲が予め設定されており、上記範囲で、機能素子の受ける圧力が最大許容圧力に達していないと推定されない場合に、さらに、計算パラメータのうち、基板厚みｈの数値を大きい値に変更してもよい。ここで、数値格納部１１０のフラグを参照してもよいこと、所定範囲内で最適数値を設定してもよいこと、および、計算パラメータに優先順位がつけられていてもよいこと、はステップＳ１３０と同じである。
上記ステップＳ１６０において、機能素子の受ける圧力が最大許容圧力に達していないと推定された場合に（Ｓ１６０：Ｎｏ）、変更処理部１４０は、計算パラメータの各数値、すなわち、数値格納部１１０に格納されている各数値を出力し（Ｓ１８０）、当フローチャートによる動作が終了する。この場合に、変更処理部１４０は、各数値をディスプレイ上に表示してもよいし、他の設計ツールにデータを受け渡してもよい。
なお、上記ステップＳ１３０、Ｓ１５０、Ｓ１７０において、変更処理部１４０は、計算パラメータの数値を自動的に変更することに替えて、当該計算パラメータを変更すべき旨を例えばディスプレイ上に警告し、ユーザから新たな数値の入力を待ってもよい。この場合に、変更処理部１４０は、当該計算パラメータにおける最適数値をディスプレイ上に表示してもよい。また、この場合、ユーザが新たな数値を入力したとき、その数値が各バンプ２２の接合に最適な数値ではない場合は、その数値の入力を不能にすることができる。
図６は、設計システム１０による計算結果の一例である。図６は、変更処理部１４０が基板に加える圧力Ｐの数値を変更して、変更した数値に基づいて、数値格納部１１０が、ギャップ解消量、すなわち、当該バンプ２２等の縮み量ΔＬおよび基板２０等の撓み量ｗの合計と、隣接バンプ間の高さバラツキＣとを算出した結果を示す。
図６から明らかな通り、圧力Ｐを変化させて、他の計算パラメータを一定にした場合に、ある圧力Ｐ１以上において、ギャップの解消量ｗ＋ΔＬがバラツキＣを超える。よって、当該設計において、基板２０と基板５０とを押圧する圧力Ｐを上記圧力Ｐ１以上することにより、基板２０のバンプ２２等と基板５０のバンプ５２等とを接触させることができる。
図７は、設計システム１０により、バンプ３０等がそれぞれ必要圧力以上の圧力で接合され、かつ、機能素子の受ける圧力が最大許容圧力に達しない範囲が計算された結果を示す一例である。図７（ａ）は、基板２０を押圧する圧力Ｐに対する、バンプ２２の先端面およびバンプ３０の先端面の変位量を、破線および実線で示す。また、図７（ｂ）は、基板２０を押圧する圧力Ｐに対する、バンプ２２とバンプ５２とが接触する圧力、および、バンプ３０とバンプ６０とが接触する圧力を示す。
図７（ａ）に示すように、バンプ２２とバンプ５２とは始めから当接しているので、さらに圧力Ｐをかけても、バンプ２２の先端面は変位しない。これに対し、バンプ３０の先端面は、圧力Ｐをかけない状態においてバンプ６０から離間しており、圧力Ｐがかかると基板２０が撓んでバンプ６０に近接するように変位する。さらに圧力Ｐを加えると、図６における圧力Ｐ１においてバンプ３０の先端面がバンプ６０の先端面に当接し、それ以上の圧力をかけても、バンプ３０の先端面は変位しない。
また、図７（ｂ）に示すように、接触圧力における領域（１）において、バンプ３０の先端面とバンプ６０の先端面との接触圧力が上記必要圧力以下である。また、領域（２）において、バンプ３０の先端面とバンプ６０の先端面との接触圧力が上記必要圧力以上であって、機能素子の受ける圧力が最大許容圧力に達していない。さらに、領域（３）において、バンプ３０の先端面とバンプ６０の先端面との接触圧力が上記必要圧力以上であるが、機能素子の受ける圧力が最大許容圧力以上となっている。よって、領域（２）の範囲に対応した加圧力Ｐ２からＰ３が最適圧力である。上記設計システム１０によれば、圧力Ｐ１はステップＳ１２０の推定により決定し、圧力Ｐ２はステップＳ１４０の推定により決定し、圧力Ｐ３はステップＳ１６０の推定により決定することができる。
図８は、基板２０、５０の他の例を示す模式図である。図８において、基板２０のバンプ３２、４０に隣接しているバンプ３４、３８の高さが、バンプ３２，４０の高さに比べてバラツキＣ分だけ低く、さらに、当該バンプ３４、３８に隣接しているバンプ３６の高さが、バンプ３４，３８の高さに比べてバラツキＣ分だけ低い。基板５０のバンプ６２、６４、６６、６８、７０についても高さの関係は同じである。
図８に示す基板２０、５０についても、例えば有限要素法により、設計システム１０でステップＳ１２０からＳ１７０の計算をし、ステップＳ１８０で数値を出力することができる。また、有限要素法に替えて、図４（ｂ）に示すのと同様のモデルを用いることもできる。この場合に、まず、接合推定部１３０が図４（ｂ）においてバンプピッチを２ａとしたモデルでギャップの解消量ｗ＋ΔＬがバラツキＣを超えると推定されるまで、変更処理部１４０が計算パラメータを変更して計算部１２０が当該ギャップの解消量ｗ＋ΔＬを計算する。次に、ギャップの解消量ｗ＋ΔＬがバラツキＣを超えると推定されたときに、バンプ３４、６４が当接したと推定し、変更処理部１４０が当該計算パラメータのうちバンプピッチをａに変更して、これに基づいて計算部１２０がギャップの解消量ｗ＋ΔＬを計算し、接合推定部１３０がバラツキＣを超えるか否かを推定する。これにより、図４（ｂ）と同様のモデルを用いて、図８の基板２０、５０についても計算をすることができる。
図９は、バンプ２２等の高さのバラツキＣを近似する方法の一例を説明する模式図である。隣接バンプ間の高さの差を正確に測定することは、困難である。そこで、高さのバラツキＣを、基板全体の、いわゆるグローバルな値を用いて近似してもよい。例えば、基板全体での平面度Ｒ、うねり最小波長の１／４長さＵおよびバンプピッチａを用いて、Ｒ×（ａ／Ｕ）をバラツキＣの値として用いてもよい。この場合に、基板全体での平面度Ｒおよびうねり最小波長の１／４長さＵを計算パラメータとしてもよい。
以上、本実施形態によれば、基板２０、５０を接合して半導体装置を製造する場合の当該半導体装置の設計段階において、基板２０、５０の相対するバンプ３０、６０の先端面が接触するように、各計算パラメータの数値を決定することができる。また、上記設計において、バンプ３０等がそれぞれ必要圧力以上の圧力で接合されるように各計算パラメータの数値を決定するので、より確実にバンプ３０、６０の先端面が電気的に接続するように各計算パラメータの数値を決定することができる。さらにまた、上記設計において、機能素子の受ける圧力が最大許容圧力に達しないように各計算パラメータの数値を決定するので、機能素子の特性の変動を抑えるように各計算パラメータの数値を決定することができる。よって、本実施形態によれば、三次元に積層された半導体装置における接合不良を回路設計段階で判定して、それを回避することができる。また、接合が可能であっても応力的に問題があれば、当該応力の問題を回避した設計をすることできる。これにより、接合不良および機能素子の異常のない三次元積層半導体を設計することができる。
図１０は、他の実施形態における制御部２７０の機能ブロックを示す。制御部２７０は、基板貼り合わせ装置２００のプロセスパラメータを制御する。制御部２７０は、計算パラメータの数値を取得する数値取得部２７２と、取得した数値を格納する数値格納部２７４と、数値格納部２７４に格納された数値からバンプ２２等の縮み量および基板２０等の撓み量を計算する計算部２７６と、計算部２７６により計算された縮み量と撓み量との合計が所定値より大きくなるようプロセスパラメータ値を決定するパラメータ決定部２７８とを備える。
数値取得部２７２は、図２で説明した設計システム１０の数値取得部１００と同様に、計算パラメータの数値を取得し、数値格納部２７４に格納する。数値格納部２７４の構成および動作は、設計システム１０の数値格納部１１０と同様なので説明を省略する。計算パラメータの例は、表１に示したものであって、特に、プロセスで変更することができないまたは困難なパラメータであり、例えば、基板のヤング率Ｅｓ等である。
数値格納部２７４は、基板貼り合わせ装置２００において、基板２０のバンプ２２等の先端面が基板５０のバンプ５２等の先端面と当接するよう基板２０、５０を押圧したときの、バンプ２２等の縮み量および基板２０、５０の撓み量を、数値格納部２７４に格納された計算パラメータの各数値に基づき計算する。この場合に、数値格納部２７４は、計算部１２０と同様に、有限要素法を用いてもよいし、材料力学的なモデルにより計算してもよい。
パラメータ決定部２７８は、計算部２７６により計算された縮み量と撓み量との合計が所定値より大きくなるようプロセスパラメータ値を決定する。この場合にパラメータ決定部２７８は、プロセスパラメータとして、基板貼り合わせ装置２００において制御できるパラメータ、例えば、基板に加える圧力Ｐを決定する。数値取得部２７２による計算およびパラメータ決定部２７８による決定の方法は、設計システム１０の動作フローチャートと同様であるので、説明を省略する。また、パラメータ決定部２７８は、温度と他の計算パラメータとの関連付けがされている場合に、プロセスパラメータの他の例として、ヒータ２３６、２４６の温度を決定してもよい。例えば、ヤング率Ｅｓは、温度が高くなるほど下がるという温度依存性を有する。よって、ヤング率Ｅｓを温度の関数として扱い、ヒータ２３６、２４６の温度をプロセスパラメータとして決定することにより、ヤング率Ｅｓを間接的に変更してもよい。
さらに、パラメータ決定部２７８は、決定したプロセスパラメータ値で、第２基板保持部２４２に保持した基板２０と第１基板保持部２３４に保持した基板５０とを押圧するように押圧部２２０を制御する。これにより、基板貼り合わせ装置２００において、基板２０のバンプ２２等の先端面と基板５０のバンプ５２等の先端面とが当接する。
以上、本実施形態によれば、基板貼り合わせ装置２００において、基板２０のバンプ２２等の先端面と基板５０のバンプ５２等の先端面とを確実に当接させることができる。よって、三次元に積層した半導体装置において、垂直方向の接合不良をより確実に抑えることができる。
本実施形態では、数値取得部１００で取得された計算パラメータのうち、バンプピッチａ、バンプ幅ｂ、圧力Ｐ、基板厚みｈ、バンプ高さＬ、及び、高さバラツキＣの数値をそれぞれ変更処理部１４０で変更する例を示したが、これに代えて、または、これに加えて、他の計算パラメータを変更処理部１４０で変更することができる。
また、本実施形態では、複数の計算パラメータのうち、バンプピッチａ、バンプ幅ｂ、圧力Ｐ、基板厚みｈ、バンプ高さＬ、及び、高さバラツキＣの変更が許容された例を示したが、これに代えて、例えば各基板２０，５０へのバンプ２２等の配置間隔すなわちバンプピッチａ以外の計算パラメータを固定し、バンプピッチａのみの変更を許容することができる。
この場合、バンプピッチａ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバンプピッチａの値のみを数値取得部１００に取得させることができる。
また、この場合、バンプピッチａの値が所定の値よりも大きい場合に、互いに対応する互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。このとき、バンプピッチａの値が大きくなるに従って、各基板２０，５０が圧力Ｐによって撓み易くなる。従って、各基板２０，５０の撓み量ｗの値が互いに対応する各バンプ２２等の接合が可能になるときの値になったときのバンプピッチａの値が、前記所定の値となる。
更に、本実施形態に代えて、各バンプ２２等の幅寸法すなわちバンプ幅ｂ以外の計算パラメータを固定し、バンプ幅ｂのみの変更を許容することができる。
この場合、バンプ幅ｂ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバンプ幅ｂの値のみを数値取得部１００に取得させることができる。
また、この場合、各バンプ２２等のバンプ幅ｂの値が所定の値よりも小さい場合に、互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。このとき、バンプ幅ｂの値が小さくなるに従って、各バンプ２２等がそれぞれ圧力Ｐｂによって縮み易くなる。従って、各バンプ２２等の縮み量ΔＬの値が互いに対応する各バンプ２２等の接合が可能になるときの値になったときのバンプ幅ｂの値が、前記所定の値となる。
また、本実施形態に代えて、各基板２０，５０からの各バンプ２２等の高さの差すなわちバラツキＣ以外の計算パラメータを固定し、バラツキＣのみの変更を許容することができる。
この場合、バラツキＣ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバラツキＣの値のみを数値取得部１００に取得させることができる。
また、この場合、各バンプ２２等のバンプ幅ｂの値が所定の値よりも小さい場合に、互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。このとき、バラツキＣの値が小さくなるに従って、各基板２０，５０の撓み及び各バンプ２２等の縮みにより、互いに対応する各バンプ２２等の接合が容易になる。従って、各基板２０，５０が一定の撓み量ｗで撓み且つ各バンプ２２等が一定の縮み量ΔＬで縮んだときに、互いに対応する各バンプ２２等の先端面が互いに当接可能となる範囲が、前記所定の範囲となる。この場合、複数のバンプ２２等の高さがそれぞれ異なる場合、いずれかの高さを基準にして他のバンプとの高さの差を求めることができる。
更に、本実施形態に代えて、バンプピッチａ及びバラツキＣ以外の計算パラメータを固定し、バンプピッチａ及びバラツキＣのみの変更を許容することができる。
この場合、バンプピッチａ及びバラツキＣ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバンプピッチａ及びバラツキＣの値のみを数値取得部１００に取得させることができる。
また、この場合、バラツキＣの値がバンプピッチａの値に応じて設定される所定の範囲内にある場合に、互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。
例えば、バンプピッチａの値と、各基板２０，５０の撓み量ｗ及び各バンプ２２等の縮み量ΔＬの和の値との関係を、数値格納部１１０に予め格納しておき、入力されたバンプピッチａの値から前記和の値を求め、入力されたバラツキＣの値と前記和の値とを比較することにより、入力されたバンプピッチａ及びバラツキＣの値で各バンプ２２等が互いに接合されるかを推定する。接合推定部１３０で非接合であると推定した場合は、変更処理部１４０で例えばバラツキＣの値を変更するように警告または処理する。
また、本実施形態に代えて、バンプピッチａ及びバンプ幅ｂ以外の計算パラメータを固定し、バンプピッチａ及びバンプ幅ｂのみの変更を許容することができる。
この場合、バンプピッチａ及びバンプ幅ｂ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバンプピッチａ及びバンプ幅ｂの値のみを数値取得部１００に取得させることができる。
また、この場合、バンプ幅ｂの値がバンプピッチａの値に応じて設定される所定の範囲内にある場合に、互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。
接合推定部１３０で非接合であると推定した場合は、変更処理部１４０で例えばバンプ幅ｂの値を変更するように警告または処理する。
更に、本実施形態に代えて、バンプ幅ｂ及びバラツキＣ以外の計算パラメータを固定し、バンプ幅ｂ及びバラツキＣのみの変更を許容することができる。
この場合、バンプ幅ｂ及びバラツキＣ以外の計算パラメータを数値格納部１１０に予め格納しておき、変数パラメータであるバンプ幅ｂ及びバラツキＣの値のみを数値取得部１００に取得させることができる。
また、この場合、バラツキＣの値がバンプピッチａの値に応じて設定される所定の範囲内にある場合に、互いに対応する各バンプ２２等が互いに接合されると接合推定部１３０で推定することができる。
接合推定部１３０で非接合であると推定した場合は、変更処理部１４０で例えばバンプ幅ｂの値を変更するように警告または処理する。
また、本実施形態では、各基板２０，５０がそれぞれウエハで構成された例を示したが、これに代えて、前記ウエハを切断することにより形成される半導体チップで各基板２０，５０をそれぞれ構成することができる。また、各基板２０，５０が単一のウエハで構成された例を示したが、これに代えて、複数の前記ウエハまたは複数の前記チップが既に積層された積層体で各基板２０，５０を構成することができる。
なお、バンプ２２等の高さのバラツキＣは、基板２０、５０上に設けられたバンプ２２等の高さを実際に測ることにより検証してもよい。この場合に、バンプ２２等の個々の高さを共焦点顕微鏡により計測して、それらのバラツキＣを算出しても良い。また、圧力推定部１５０が圧力を推定するのに用いる剥離力を、接合後の基板２０、５０から求めてもよい。この場合に、接合後の基板２０、５０の裏面の凹凸を測定することにより接合不良バンプを推定しても良い。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (35)

  1. 複数の基板を貼り合わせて製造される半導体装置の設計システムであって、
    ２つの基板の接合の状態を計算するためのモデルに含まれる少なくともひとつの計算パラメータの数値を取得する数値取得部と、
    前記２つの基板を対向させて押圧した場合に、前記２つの基板のそれぞれに設けられた複数の端子のうち前記２つの基板間で互いに対応する前記複数の端子が接触するか否かを、前記数値取得部で取得した前記計算パラメータの前記数値に基づいて推定する接合推定部と、
    前記接合推定部で前記複数の端子のいずれかが接触しないと推定された場合に、前記数値取得部で取得した前記計算パラメータのうちの少なくとも一つの数値を変更するよう処理または警告する変更処理部と
    を備えた半導体装置の設計システム。
  2. 前記接合推定部は、前記２つの基板を加圧したときの前記複数の端子の各々の縮み量および前記２つの基板の各々の撓み量との合計が所定値より大きい場合に、互いに対応する前記複数の端子のそれぞれが接触すると推定する請求項１に記載の設計システム。
  3. 前記数値取得部は、前記計算パラメータとして、隣接する端子の間の高さバラツキに基づく平面度の数値を取得し、
    前記接合推定部は、前記縮み量と前記撓み量との合計が、前記２つの基板の各々を押圧する前の前記平面度より大きい場合に、互いに相対する前記複数の端子の各々がそれぞれ接触すると推定する請求項２に記載の設計システム。
  4. 前記数値取得部が取得した前記計算パラメータの各数値に基づいて、前記縮み量および前記撓み量を計算する計算部を備える請求項２または３に記載の設計システム。
  5. 前記数値取得部は、前記計算パラメータとして、前記複数の端子の１つあたりに加わる圧力、前記複数の端子の高さ、前記複数の端子のヤング率、前記複数の端子のピッチ、前記複数の端子の幅、前記基板のヤング率、前記基板の厚さ、前記基板の撓み係数、および、前記２つの基板を押圧する圧力のそれぞれの数値を取得し、
    前記計算部は、前記縮み量ΔＬを、
    Figure 0005569390
     ただし、Ｐｂは前記複数の端子の１つあたりに加わる圧力、Ｌは前記複数の端子の高さ、Ｅｂは前記複数の端子のヤング率である、
    に基づき計算して、
    前記撓み量ｗを、
    Figure 0005569390
     ただし、αは前記基板の撓み係数、Ｐは前記２つの基板を押圧する圧力、ａは前記複数の端子のピッチ、ｂは前記複数の端子の幅、Ｅｓは前記基板のヤング率、ｈは前記基板の厚さである、
    に基づき計算する、
    請求項４に記載の設計システム。
  6. 前記計算部は、前記縮み量および前記撓み量を、有限要素法を用いて計算する、
    請求項４または請求項５に記載の設計システム。
  7. 前記数値取得部は、前記計算パラメータとして、前記２つの基板の厚みを含む基板の形状パラメータ、前記複数の端子の幅寸法および高さ寸法の少なくとも１つを含む端子の形状パラメータ、および、前記複数の端子の配置間隔を含むレイアウトのパラメータの少なくとも１つの数値を取得する請求項１から６のいずれか一項に記載の設計システム。
  8. 前記数値取得部は、前記レイアウトのパラメータとして、前記２つの基板の各々における前記複数の端子の各々の配置間隔の値を取得することを特徴とする請求項７に記載の設計システム。
  9. 前記変更処理部は、前記接合推定部で前記複数の端子のいずれかが接触しないと推定された場合に、前記配置間隔を大きい値に変更する請求項８に記載の設計システム。
  10. 前記接合推定部は、前記配置間隔の値が所定の値よりも大きい場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項８または９に記載の設計システム。
  11. 前記数値取得部は、前記複数の端子の形状パラメータとして、複数の端子の各々の幅寸法の値を取得することを特徴とする請求項７から１０のいずれか一項に記載の設計システム。
  12. 前記変更処理部は、前記接合推定部で前記複数の端子のいずれかが接触しないと推定された場合に、複数の端子の各々の幅寸法を小さい値に変更する請求項１１に記載の設計システム。
  13. 前記接合推定部は、複数の端子の各々の幅寸法の値が所定の値よりも小さい場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項１１または１２に記載の設計システム。
  14. 前記数値取得部は、前記複数の端子の形状パラメータとして、前記２つの基板の各々からの複数の端子の各々の高さの差の値を取得することを特徴とする請求項７から１３のいずれか一項に記載の設計システム。
  15. 前記変更処理部は、前記接合推定部で前記複数の端子のいずれかが接触しないと推定された場合に、複数の端子の各々の高さの差を小さい値に変更する請求項１４に記載の設計システム。
  16. 前記接合推定部は、複数の端子の各々の前記高さの差の値がそれぞれ所定の範囲内にある場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項１４または１５に記載の設計システム。
  17. 前記数値取得部は、前記レイアウトのパラメータとして、前記２つの基板の各々における複数の端子の各々の配置間隔の値を取得し、
    前記複数の端子の形状パラメータとして、前記２つの基板の各々からの複数の端子の各々の高さの差の値を取得することを特徴とする
    請求項７から１６のいずれか一項に記載の設計システム。
  18. 前記接合推定部は、複数の端子の各々の高さの差の値が、複数の端子の各々の配置間隔に応じて設定される所定の範囲内にある場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項１７に記載の設計システム。
  19. 前記数値取得部は、前記レイアウトのパラメータとして、前記２つの基板の各々における複数の端子の各々の配置間隔の値を取得し、
    前記複数の端子の形状パラメータとして、複数の端子の各々の幅寸法の値を取得することを特徴とする請求項７から１８のいずれか一項に記載の設計システム。
  20. 前記接合推定部は、複数の端子の各々の幅寸法の値が、複数の端子の各々の配置間隔に応じて設定される所定の範囲内にある場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項１９に記載の設計システム。
  21. 前記数値取得部は、前記複数の端子の形状パラメータとして、複数の端子の各々の幅寸法、および、前記２つの基板の各々からの複数の端子の各々の高さの差の値を取得することを特徴とする請求項７から２０のいずれか一項に記載の設計システム。
  22. 前記接合推定部は、複数の端子の各々の高さの差の値が、複数の端子の各々の幅寸法に応じて設定される所定の範囲内にある場合に、互いに対応する複数の端子の各々が互いに接触すると推定することを特徴とする請求項２１に記載の設計システム。
  23. 前記複数の端子の全てが接触していると前記接合推定部が推定した場合に、複数の端子の各々がそれぞれ必要圧力以上の圧力で加圧されているか否かを推定する圧力推定部をさらに備え、
    前記変更処理部は、前記複数の端子のいずれかが前記必要圧力以上の圧力で加圧されていないと前記圧力推定部が推定した場合に、前記計算パラメータの数値を変更するよう処理または警告する請求項１から請求項２２の何れか一項に記載の設計システム。
  24. 前記数値取得部は、前記計算パラメータとして、加圧力、前記複数の端子の配置間隔、前記複数の端子の幅寸法、前記複数の端子の高さ寸法、前記複数の端子の高さの差、及び、前記基板の厚みの少なくとも１つの数値を取得し、
    前記変更処理部は、加圧力の値を小さくすること、前記複数の端子の配置間隔の値を大きくすること、前記複数の端子の幅寸法の値を小さくすること、前記複数の端子の高さ寸法の値を大きくすること、前記複数の端子の高さの差の値を小さくすること、及び、前記基板の厚みの値を小さくすることの少なくとも１つを実施する請求項２３に記載の設計システム。
  25. 前記圧力推定部は、前記複数の端子の１つあたりの押圧力のうち最小押圧力が印加されている端子における剥離力が前記最小押圧力より小さい場合に、前記複数の端子のいずれかが必要圧力以上の圧力で加圧されていると推定する請求項２４に記載の設計システム。
  26. 前記複数の端子のそれぞれが必要圧力以上の圧力で加圧されていると前記圧力推定部が推定した場合に、前記２つの基板の各々に形成されている機能素子が受ける圧力が最大許容圧力に達しているか否かを推定する歪み推定部をさらに備え、
    前記変更処理部は、前記機能素子の受ける圧力が前記最大許容圧力に達していると前記歪み推定部が推定した場合に、前記計算パラメータの数値を変更するよう処理または警告する請求項２４または２５に記載の設計システム。
  27. 前記数値取得部は、前記計算パラメータとして、加圧力、前記複数の端子の配置間隔、前記複数の端子の幅寸法、及び、前記基板の厚みの少なくとも１つの数値を取得し、
    前記変更処理部は、加圧力の値を小さくすること、前記複数の端子の配置間隔の値を大きくすること、前記複数の端子の幅寸法の値を小さくすること、及び、前記基板の厚みの値を大きくすることの少なくとも１つを実施する請求項２６に記載の設計システム。
  28. 前記数値取得部は、前記計算パラメータとして、前記２つの基板を加熱する加熱温度を取得し、前記変更処理部は、前記接合推定部で前記複数の端子のいずれかが接触しないと推定された場合に、前記加熱温度を変更する請求項１から２７のいずれか一項に記載の設計システム。
  29. 複数の基板を貼り合わせて製造される半導体装置の設計システムであって、
    ２つの基板の接合の状態を計算するためのモデルに含まれる少なくともひとつの計算パラメータの数値を取得する数値取得部と、
    前記２つの基板を対向させて押圧した場合に、前記２つの基板のそれぞれに設けられた複数の端子のうち前記２つの基板間で互いに対応する前記複数の端子が電気的に接続するか否かを、前記数値取得部で取得した前記計算パラメータの前記数値に基づいて推定する接合推定部と、
    前記接合推定部で前記複数の端子のいずれかが電気的に接続しないと推定された場合に、前記数値取得部で取得した前記計算パラメータのうちの少なくとも一つの数値を変更するよう処理または警告する変更処理部と
    を備えた半導体装置の設計システム。
  30. 複数の基板を貼り合わせて製造される半導体装置を製造する製造方法であって、
    ２つの基板の接合の状態を計算するためのモデルに含まれる少なくとも１つの計算パラメータの数値を取得する数値取得段階と、
    前記２つの基板を対向させて押圧した場合に、前記２つの基板のそれぞれに設けられた複数の端子のうち前記２つの基板間で互いに対応する前記複数の端子が接触するか否かを、前記数値取得段階で取得した前記計算パラメータの前記数値に基づいて推定する接合推定段階と、
    前記複数の端子のいずれかが接触しないと前記接合推定段階で推定された場合に、前記数値取得段階で取得した前記計算パラメータのうち少なくとも１つの数値を変更するよう処理または警告する変更処理段階と、
    を含む半導体装置の製造方法。
  31. 複数の基板を貼り合わせて製造される半導体装置を製造する製造方法であって、
    ２つの基板の接合の状態を計算するためのモデルに含まれる少なくとも１つの計算パラメータの数値を取得する数値取得段階と、
    前記２つの基板を対向させて押圧した場合に、前記２つの基板のそれぞれに設けられた複数の端子のうち前記２つの基板間で互いに対応する前記複数の端子が電気的に接続するか否かを、前記数値取得段階で取得した前記計算パラメータの前記数値に基づいて推定する接合推定段階と、
    前記複数の端子のいずれかが電気的に接続されないと前記接合推定段階で推定された場合に、前記数値取得段階で取得した前記計算パラメータのうち少なくとも１つの数値を変更するよう処理または警告する変更処理段階と、
    を含む半導体装置の製造方法。
  32. 複数の端子を有する第１基板を保持する第１基板保持部と、
    複数の端子を有する第２基板を保持する第２基板保持部と、
    前記第１基板および前記第２基板の接合の状態を計算するためのモデルに含まれる少なくとも１つの計算パラメータの数値を取得する数値取得部と、
    前記第１基板および前記第２基板を対向させて押圧した場合に、前記第１基板および前記第２基板のそれぞれに設けられた前記複数の端子のうち前記第１基板および前記第２基板間で互いに対応する前記複数の端子が接触する否かを、前記数値取得部で取得した前記計算パラメータの前記数値に基づいて推定する接合推定部と、
    前記複数の端子のいずれかが接触しないと前記接合推定部で推定された場合に、互いに対応する前記複数の端子同士が互いに接触するように、前記計算パラメータのうち変更を許容する計算パラメータの値であるプロセスパラメータ値を決定するパラメータ決定部とを備え、
    前記パラメータ決定部で決定したプロセスパラメータ値に基づいて、前記第１基板保持部に保持した前記第１基板と前記第２基板保持部に保持した前記第２基板とを貼り合わせる基板貼り合わせ装置。
  33. 前記第１基板及び前記第２基板を押圧したときの複数の端子の各々の縮み量および前記２つの基板の各々の撓み量を前記計算パラメータの数値に基づき計算する計算部を備え、
    前記接合推定部は、前記計算部が計算した前記縮み量と前記撓み量との合計が所定値より大きくなったときに前記複数の端子同士が互いに接触すると推定し、
    前記パラメータ決定部は、前記計算部が計算した前記縮み量と前記撓み量との合計が所定値より大きくなるよう前記プロセスパラメータ値を決定する請求項３２に記載の基板貼り合わせ装置。
  34. 前記プロセスパラメータ値に基づいて、前記第１基板保持部に保持した前記第１基板と前記第２基板保持部に保持した前記第２基板とを押圧する押圧部を備える請求項３２または３３に記載の基板貼り合わせ装置。
  35. 前記プロセスパラメータ値に基づいて、前記第１基板保持部に保持した前記第１基板と前記第２基板保持部に保持した前記第２基板とを加熱する加熱部を備える請求項３２から３４のいずれか一項に記載の基板貼り合わせ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180035476A (ko) * 2016-09-29 2018-04-06 코스텍시스템(주) 임시접합장치 및 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204081A (ja) * 2010-03-26 2011-10-13 Fujitsu Ltd 半導体設計プログラム、半導体設計方法および半導体設計装置
JP5989655B2 (ja) * 2011-10-20 2016-09-07 株式会社図研 マルチボード設計装置、マルチボード設計方法、プログラムおよびコンピューター読み取り可能な記録媒体
SI2934944T1 (sl) * 2012-12-21 2020-03-31 HYMER GmbH & Co. KG Podvozje z majhno težo
CN112602168B (zh) * 2018-08-29 2024-06-18 东京毅力科创株式会社 接合装置的参数调整方法和接合系统
JP7355687B2 (ja) * 2020-03-19 2023-10-03 キオクシア株式会社 貼合装置および貼合方法
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US12105677B2 (en) * 2020-12-14 2024-10-01 Dropbox, Inc. Per-node metadata for custom node behaviors across platforms
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024030A (ja) * 1999-07-06 2001-01-26 Denso Corp 電子部品実装構造の解析方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5598344A (en) * 1990-04-06 1997-01-28 Lsi Logic Corporation Method and system for creating, validating, and scaling structural description of electronic device
US6145117A (en) * 1998-01-30 2000-11-07 Tera Systems Incorporated Creating optimized physical implementations from high-level descriptions of electronic design using placement based information
US6836877B1 (en) * 1998-02-20 2004-12-28 Lsi Logic Corporation Automatic synthesis script generation for synopsys design compiler
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
EP1907957A4 (en) * 2005-06-29 2013-03-20 Otrsotech Ltd Liability Company INVESTMENT METHODS AND SYSTEMS
US20070245280A1 (en) * 2006-04-14 2007-10-18 Magma Design Automation, Inc. System and method for placement of soft macros
US7739642B2 (en) * 2007-05-02 2010-06-15 Cadence Design Systems, Inc. Optimizing integrated circuit design through balanced combinational slack plus sequential slack
US7846813B2 (en) * 2008-02-04 2010-12-07 Fairchild Semiconductor Corporation Method and apparatus for bonded substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024030A (ja) * 1999-07-06 2001-01-26 Denso Corp 電子部品実装構造の解析方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180035476A (ko) * 2016-09-29 2018-04-06 코스텍시스템(주) 임시접합장치 및 방법

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