KR20220137074A - 제조 프로세스를 제어하기 위한 방법 및 연관된 장치 - Google Patents
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Abstract
반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서, 제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치와 연관된 제 1 제어 그리드를 획득하는 단계; 제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치와 연관된 제 2 제어 그리드를 획득하는 단계; 상기 제 1 제어 그리드 및 제 2 제어 그리드에 기반하여, 결합된 기판을 획득하도록 상기 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계; 결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계; 및 상기 결합된 기판 계측 데이터에 기반하여 후속 기판들에 대한 상기 결합 단계의 수행에 대한 정정을 결정하는 단계를 포함하고, 상기 정정을 결정하는 단계는, 상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법이 개시된다.
Description
관련 출원에 대한 상호 참조
본 출원은 2020 년 3 월 3 일에 출원된 EP 출원 번호 제 20160538.3 및 2020 년 3 월 19 일에 출원된 EP 출원 번호 제 20164221.2의 우선권을 주장하고, 이들은 그 전체 내용이 원용되어 본원에 통합된다.
본 발명은 리소그래피 제조 프로세스에서 기판에 패턴을 적용하고 후속하여 두 개 이상의 기판을 결합시키기 위한 방법 및 장치에 관한 것이다.
리소그래피 장치는 기판 상에, 통상적으로는 기판의 타겟부 상에 원하는 패턴을 부여하는 장치이다. 리소그래피 장치는 예컨대 집적회로(IC)의 제조 시에 사용될 수 있다. 그 경우, 마스크 또는 레티클(reticle)이라고도 불리는 패터닝 장치가 집적회로의 개별 층 상에 형성될 회로 패턴을 생성하기 위해 사용될 수 있다. 이러한 패턴은 기판(예컨대, 실리콘 웨이퍼) 상의 타겟 영역(예컨대, 하나의 다이(die)의 일부분, 하나의 다이, 또는 여러 개의 다이를 포함) 상으로 전사(transfer)될 수 있다. 패턴의 전사는 통상적으로 기판 상에 제공된 방사선-감응재(레지스트)층 상으로의 이미징(imaging)을 통해 수행된다. 일반적으로, 단일 기판은 연속적으로 패터닝되는 인접한 타겟부들의 네트워크를 포함할 것이다. 공지된 리소그래피 장치는, 한 번에 타겟부 상으로 전체 패턴을 노광함으로써 각 타겟부가 조사(irradiate)되는 이른바 스테퍼, 및 주어진 방향("스캐닝" 방향)으로 방사선 빔을 통해 패턴을 스캔하는 동시에 이러한 방향에 평행 또는 반-평행하게 기판을 스캔함으로써 각 타겟부가 조사되는 이른바 스캐너를 포함한다. 또한, 기판 상에 패턴을 임프린트(imprint)함으로써 패터닝 장치로부터 기판으로 패턴을 전사할 수도 있다.
리소그래피 공정을 모니터하기 위해서는 패터닝된 기판의 파라미터를 측정한다. 이러한 파라미터에는 예컨대 패터닝된 기판 내에 형성되거나 또는 패터닝된 기판 상에 형성된 연속층 간의 오버레이 오차 및 현상된 감광성 레지스트의 임계 선폭(critical linewidth; CD)이 포함될 수 있다. 이러한 측정은 제품 기판 및/또는 전용의 계측 타겟 상에서 수행될 수 있다. 리소그래피 공정으로 형성된 미세 구조물의 측정을 행하기 위한 다양한 기술이 있으며, 이들 기술에는 주사 전자 현미경(scanning electron microscope) 및 다양한 특수 기기를 사용하는 것이 포함된다. 신속하고 비침투식 형태의 특수 검사 기기인 산란계(scatterometer)는 방사선의 빔을 기판의 표면 상의 타겟으로 향하게 하여 산란 또는 반사된 빔의 성질을 측정한다. 두 가지 주요 유형의 산란계가 알려져 있다. 분광 산란계(spectroscopic scatterometer)는 광대역 방사선 빔을 기판 상으로 지향시키고 특정한 좁은 각도 범위로 산란된 방사선의 스펙트럼(예컨대, 파장을 함수로 하는 세기)을 측정한다. 각도 분해 산란계(angularly resolved scatterometer)는 단색성 방사선 빔(monochromatic radiation beam)을 이용하고, 산란된 방사선의 세기를 각도를 함수로 하여 측정한다.
알려진 산란계의 예들은 US2006033921A1 호 및 US2010201963A1에 기술되는 타입의 각도-분해된 산란계를 포함한다. 이러한 산란계에 의하여 사용되는 타겟은, 예를 들어 40μm * 40μm인 상대적으로 큰 격자들이고, 측정 빔은 격자보다 더 작은 스폿을 생성한다(즉, 격자는 언더필된다). 복원에 의해 피쳐 형상을 측정하는 것과 함께, 공개 특허 출원 제 US2006066855A1에 기술된 것처럼, 이러한 장치를 사용하여 회절 기초 오버레이가 측정될 수 있다. 회절 차수들의 암-시야 이미징을 사용하는 회절-기초 오버레이를 통해, 더 작은 타겟에 대한 오버레이 측정이 가능해진다. 암시야 이미징 계측의 예는 국제 특허 출원 제 WO 2009/078708 및 제 WO 2009/106279에서 발견될 수 있는데, 이들은 그 전체 내용이 원용되어 본원에 통합된다. 이러한 기술의 추가적인 개발예들은 특허 공개 번호 US20110027704A, US20110043791A, US2011102753A1, US20120044470A, US20120123581A, US20130258310A, US20130271740A 및 WO2013178422A1에 설명되었다. 이러한 타겟은 조명 스폿 보다 더 작을 수 있고, 웨이퍼 상의 제품 구조체에 의하여 둘러싸일 수도 있다. 복합 격자 타겟을 사용하여 하나의 이미지 내의 다수의 격자들이 측정될 수 있다. 이러한 출원들 모두의 내용도 참조되어 본 명세서에 원용된다.
기판 상에 패턴을 적용하거나 이러한 패턴의 측정을 하는 프로세스를 모니터링하고 제어하기 위해서 집적된 디바이스의 제조 시에 프로세스 제어 방법이 사용된다. 이러한 프로세스 제어 기법은 통상적으로, 프로세스의 제어를 위한 정정을 얻기 위해서 수행된다. 후속하여, 기판들을 결합하는 것이 가끔 요구된다(특정 디바이스에 대하여). 결합 프로세스는 다이-다이, 다이-웨이퍼 및 웨이퍼-웨이퍼 결합을 포함한다. 전체 웨이퍼가 다이싱 이전에 영구적으로 결합되는 웨이퍼-웨이퍼 결합은 높은 정확도 및 높은 쓰루풋의 결합 솔루션을 제공하는 잠재 능력을 가진다.
집적된 디바이스의 제조 시에 프로세스 제어 방법을 개선하는 것이 바람직할 것이다.
본 발명의 제 1 양태에서, 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서, 제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치와 연관된 제 1 제어 그리드를 획득하는 단계; 제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치와 연관된 제 2 제어 그리드를 획득하는 단계; 상기 제 1 제어 그리드 및 제 2 제어 그리드에 기반하여, 결합된 기판을 획득하도록 상기 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계; 결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계; 및 상기 결합된 기판 계측 데이터에 기반하여 후속 기판들에 대한 상기 결합 단계의 수행에 대한 정정을 결정하는 단계를 포함하고, 상기 정정을 결정하는 단계는, 상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법이 제공된다.
본 발명의 제 2 양태에서는, 리소그래피 프로세스 중에 기판에 제품 구조체를 제공하도록 구성되는 리소그래피 장치로서, 제 1 양태의 방법을 수행함으로써, 상기 리소그래피 프로세스 도중에 상기 리소그래피 장치의 제어를 최적화하도록 동작가능한 프로세서를 포함하는, 리소그래피 장치가 제공된다.
본 발명의 제 3 양태에서, 적합한 장치에서 실행될 때 제 1 양태의 방법을 수행하도록 동작가능한 프로그램 명령을 포함하는 컴퓨터 프로그램이 제공된다.
본 발명의 다른 양태, 특징 및 장점 및 본 발명의 다양한 실시형태의 구조 및 동작은 첨부 도면들을 참조하여 아래에서 상세하게 설명된다. 본 발명이 본 명세서에서 설명되는 특정 실시형태로 한정되지 않는다는 것에 주의한다. 이러한 실시형태는 본 명세서에서 예시를 위해 제공될 뿐이다. 본 명세서에 포함된 교시에 기초하는 추가적인 실시형태들이 당업자에게 명백해질 것이다.
이제, 본 발명의 실시형태들이 첨부된 도면을 참조하여 오직 예시에 의하여 설명될 것이다:
도 1은 반도체 디바이스용 생산 설비를 제조하는 다른 장치와 함께 리소그래피 장치를 도시한다;
도 2는 본 발명의 실시형태에 따라 타겟을 측정하는 데에 사용되기 위한 산란계의 개략도를 포함한다;
도 3은 스캐너 안정성 모듈을 이용하는 리소그래피 프로세스에서의 제어 메커니즘의 개략도이다.
도 4는 웨이퍼-웨이퍼 결합을 활용하는, 집적된 디바이스를 제조하는 본 발명의 방법을 설명하는 흐름도이다;
도 5는 웨이퍼-웨이퍼 결합을 활용하는, 집적된 디바이스를 제조하기 위한 본 발명의 실시형태에 따른 방법을 설명하는 흐름도이다;
도 6은 본 발명의 일 실시형태에 따라서 결합후 리소그래피 정정을 결정하기 위한 추가적인 구현형태에 대한 흐름도를 도시한다; 그리고
도 7은 본 발명의 일 실시형태에 따르는, 결합 계측을 위한 산란 계측 타겟의 개략도이다.
도 1은 반도체 디바이스용 생산 설비를 제조하는 다른 장치와 함께 리소그래피 장치를 도시한다;
도 2는 본 발명의 실시형태에 따라 타겟을 측정하는 데에 사용되기 위한 산란계의 개략도를 포함한다;
도 3은 스캐너 안정성 모듈을 이용하는 리소그래피 프로세스에서의 제어 메커니즘의 개략도이다.
도 4는 웨이퍼-웨이퍼 결합을 활용하는, 집적된 디바이스를 제조하는 본 발명의 방법을 설명하는 흐름도이다;
도 5는 웨이퍼-웨이퍼 결합을 활용하는, 집적된 디바이스를 제조하기 위한 본 발명의 실시형태에 따른 방법을 설명하는 흐름도이다;
도 6은 본 발명의 일 실시형태에 따라서 결합후 리소그래피 정정을 결정하기 위한 추가적인 구현형태에 대한 흐름도를 도시한다; 그리고
도 7은 본 발명의 일 실시형태에 따르는, 결합 계측을 위한 산란 계측 타겟의 개략도이다.
본 발명의 실시형태들을 상세하게 설명하기 이전에, 본 발명의 실시형태들이 구현될 수 있는 예시적인 환경을 제시하는 것이 유익하다.
도 1은 대량의 리소그래피 제조 프로세스를 구현하는 산업 생산 설비의 일부로서, 리소그래피 장치(LA)를 200에서 도시한다. 제공된 예에서, 제조 프로세스는 반도체 웨이퍼와 같은 기판 상에 반도체 제품(집적 회로)을 제조하기 위해 적응된다. 상이한 타입의 기판을 이러한 프로세스를 변형하여 처리함으로써 매우 다양한 제품이 제조될 수 있다는 것을 당업자는 이해할 것이다. 반도체 제품의 생산은 오늘날 상업적으로 매우 중요한 일 예로서만 사용된다.
리소그래피 장치(또는 간략히 "리소 툴(200)") 내에는 202에 측정 스테이션(MEA)이 도시되고, 204에 노광 스테이션(EXP)이 도시된다. 제어 유닛(LACU)은 206에 도시된다. 이러한 예에서, 각각의 기판은 패턴이 적용되게 하기 위해 측정 스테이션 및 노광 스테이션에 진입한다. 광학 리소그래피 장치에서, 조절된 방사선 및 투영 시스템을 사용하여 패터닝 디바이스(MA)로부터 기판 상에 제품 패턴을 전사하기 위해서 예를 들어 투영 시스템이 사용된다. 이것은 패턴의 이미지를 방사선-감응 레지스트 재료의 층에 형성함으로써 이루어진다.
본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 이용되고 있는 노광 방사선(exposure radiation)에 대해 적합하거나 또는 침지액(immersion liquid)의 사용 또는 진공의 사용과 같은 다른 요인들에 대해 적합한, 굴절식, 반사식, 반사 굴절식(catadioptric), 자기식, 전자기식, 및 정전식 광학 시스템, 또는 이들의 임의의 조합을 포함하는 어떠한 타입의 투영 시스템도 포함하는 것으로 넓게 해석되어야 한다. 패터닝(MA) 디바이스는 마스크 또는 레티클일 수 있고, 이것은 패터닝 디바이스에 의해 투과되거나 반사된 방사선 빔에 패턴을 부여한다. 알려진 동작 모드는 스테핑 모드 및 스캐닝 모드를 포함한다. 잘 알려진 바와 같이, 투영 시스템은 기판에 대한 지지 및 위치설정 시스템 및 패터닝 디바이스와 다양한 방식으로 협동하여 원하는 패턴을 기판에 걸친 많은 타겟 부분에 적용시킬 수 있다. 프로그램가능한 패터닝 디바이스는 고정된 패턴을 가지는 레티클 대신에 사용될 수 있다. 예를 들어, 방사선은 심자외선(DUV) 또는 극자외(EUV) 파대역에 있는 전자기 방사선을 포함할 수 있다. 본 발명은 다른 타입의 리소그래피 프로세스, 예를 들어 전자 빔에 의한, 예를 들어 임프린트 리소그래피 및 다이렉트 라이팅(direct writing) 리소그래피에도 역시 적용가능하다.
리소그래피 장치 제어 유닛(LACU)은 다양한 액츄에이터 및 센서의 모든 이동 및 측정을 제어하여, 기판(W) 및 레티클(MA)을 수용하고 패터닝 동작을 구현한다. . LACU는 장치의 동작과 관련된 원하는 계산을 구현하는 신호 처리와 데이터 처리 능력을 더 포함한다. 실무상, 제어 유닛(LACU)은, 이러한 장치 내의 서브시스템 또는 컴포넌트의 실시간 데이터 획득, 처리 및 제어를 각각 처리하는 많은 서브유닛들의 시스템으로서 구현될 것이다.
패턴이 노광 스테이션(EXP)에서 기판에 적용되기 전에, 기판은 측정 스테이션(MEA)에서 처리되어 다양한 준비 단계들이 수행될 수 있게 한다. 준비 단계는 레벨 센서를 사용하여 기판의 표면 높이를 매핑하는 것과 정렬 센서를 사용하여 기판 상의 정렬 마크의 위치를 측정하는 것을 포함할 수도 있다. 공칭적으로, 정렬 마크는 규칙적인 그리드 패턴으로 배치된다. 그러나, 마크를 생성할 때 생기는 부정확성과 처리되는 동안 발생하는 기판의 변형 때문에, 마크들은 이상적인 그리드로부터 벗어나게 된다. 결과적으로, 이러한 장치가 제품 피쳐를 매우 높은 정확도로 올바른 위치에 인쇄하려면, 기판의 위치 및 배향을 측정하는 것에 추가하여, 실무상 정렬 센서는 기판 면적에 걸쳐 많은 마크의 위치를 자세하게 측정해야 한다. 이러한 장치는 두 개의 기판 테이블을 가지는 소위 이중 스테이지 타입일 수 있고, 각 테이블에는 제어 유닛(LACU)에 의해 제어되는 위치설정 시스템이 있다. 하나의 기판 테이블에 있는 하나의 기판이 노광 스테이션(EXP)에서 노광되는 동안, 다른 기판은 측정 스테이션(MEA)에 있는 다른 기판 테이블에 로딩될 수 있어서, 다양한 준비 단계들이 수행될 수 있다. 그러므로, 정렬 마크를 측정하는 것은 시간이 많이 걸리는 작업이고, 두 개의 기판 테이블을 제공하면 장치의 쓰루풋이 크게 증가하게 될 수 있다. 기판 테이블이 측정 스테이션과 노광 스테이션에 있는 동안 기판 테이블의 위치를 위치 센서(IF)가 측정할 수 없다면, 이러한 스테이션 양자 모두에서의 기판 테이블의 위치를 측정할 수 있도록 제 2 위치 센서가 제공될 수 있다. 예를 들어, 리소그래피 장치(LA)는 두 개의 기판 테이블과 그들 사이에서 기판 테이블이 교환될 수 있는 두 개의 스테이션 - 노광 스테이션 및 측정 스테이션 - 을 가지는, 소위 듀얼 스테이지 타입일 수 있다.
생산 설비 내에서, 장치(200)는, 이러한 장치(200)에 의한 패터닝을 위해서 감광성 레지스트 및 다른 코팅을 기판(W)에 적용시키기 위한 코팅 장치(208)를 역시 포함하는 "리소 셀" 또는 "리소 클러스터"의 일부를 형성한다. 장치(200)의 출력측에는, 노광된 패턴을 물리적 레지스트 패턴으로 현상하기 위해서 베이킹 장치(210) 및 현상 장치(212)가 제공된다. 이러한 장치들 모두 사이에서, 기판 핸들링 시스템은 기판을 지지하고 이들을 장치의 일부에서 다른 부분으로 전달하는 것을 담당한다. 통칭하여 트랙으로도 지칭되는 이들 장치는 감독 제어 시스템(supervisory control system; SCS)에 의해 제어되는 트랙 제어 유닛의 제어 하에 있게 되며, 감독 제어 시스템은 또한 리소그래피 장치 제어 유닛(LACU)을 통해 리소그래피 장치를 제어한다. 그러므로, 처리량 및 처리 효율을 최대화하기 위해 상이한 장치가 작동될 수 있다. 감독 제어 시스템(SCS)은 각각의 패터닝된 기판을 생성하기 위해 수행될 단계들의 정의를 상세히 제공하는 레시피 정보(R)를 수신한다.
리소셀 내에서 패턴이 적용되고 현상되면, 패터닝된 기판(220)은 222, 224, 226에 예시되는 것과 같은 다른 처리 장치로 전달된다. 통상적인 제조 설비 내에는 다양한 장치에 의해 광범위한 처리 단계들이 구현된다. 예시를 위하여, 이러한 실시형태에서 장치(222)는 에칭 스테이션이고, 및 장치(224)는 에칭후 어닐링 단계를 수행한다. 더 나아가 물리적 및/또는 화학적 처리 단계들이 추가적인 장치(226 등) 내에 적용된다. 재료의 증착, 표면 재료 특성의 수정(산화, 도핑, 이온 주입 등), 화학적-기계적 연마(CMP) 등과 같은 여러 타입의 동작들이 실제 디바이스를 제작하기 위해 요구될 수 있다. 실무상, 장치(226)는 하나 이상의 장치에서 수행되는 일련의 상이한 프로세스 단계를 나타낸다. 다른 예로서, 리소그래피 장치에 의해 도포된 전조 패턴에 기초하여 다수의 더 작은 피쳐를 생성하기 위한, 자기-정렬 다중 패터닝을 구현하기 위한 장치 및 처리 단계가 제공될 수 있다.
잘 알려진 바와 같이, 반도체 디바이스를 제작하려면, 적합한 재료 및 패턴을 가지는 디바이스 구조체를 기판 위에 층별로 쌓아올리기 위해 이러한 처리들의 반복이 수반된다. 이에 따라, 리소 클러스터에 도달하는 기판(230)은 새롭게 준비된 기판일 수도 있고, 또는 기판은 이러한 클러스터 또는 완전히 다른 장치에서 이전에 처리된 기판일 수도 있다. 이와 유사하게, 요구되는 처리에 따라서, 장치(226)를 떠나는 기판(232)은 동일한 리소 클러스터 내에서의 후속 패터닝 동작을 위해 반환될 수 있거나, 상이한 클러스터 내에서의 패터닝 동작을 위해 보내질 수 있거나, 다이싱 및 패키징을 위해 보내져야 할 마감된 제품일 수도 있다.
제품 구조체의 각각의 층은 상이한 세트의 프로세스 단계를 요구하고, 각각의 층에서 사용되는 장치(226)는 타입이 완전히 다를 수도 있다. 더 나아가, 장치(226)에 의해 적용될 처리 단계들이 공칭적으로 동일한 경우에도, 큰 설비 내에서는 단계(226)를 상이한 기판들에서 수행하도록 병렬로 작동하는 동일하다고 가정되는 여러 머신들이 존재할 수 있다. 셋업에서의 작은 차이 또는 이러한 머신들 사이에서의 고장은, 이들이 상이한 방식으로 상이한 기판에 영향을 준다는 것을 의미할 수 있다. 심지어, 에칭(장치(222))과 같이 각각의 층에 대해 상대적으로 공통인 단계들도, 공칭적으로 동일하지만 병렬적으로 작동하여 쓰루풋을 최대화하는 여러 에칭 장치들에 의해 구현될 수 있다. 더욱이, 실무적으로는, 다른 층들은 에칭될 재료의 세부사항과 예를 들어 이방성 에칭과 같은 특별한 요구 사항에 따라서 다른 에칭 프로세스, 예를 들어 화학적 에칭, 플라즈마 에칭을 요구한다.
선행 및/또는 후속 프로세스는 전술된 것처럼 다른 리소그래피 장치에서 수행될 수 있고, 심지어 상이한 타입의 리소그래피 장치에서 수행될 수도 있다. 예를 들어, 분해능 및 오버레이와 같은 파라미터에 대해서 엄격한 디바이스 제조 프로세스에서의 일부 층들은 덜 엄격한 다른 층들보다 더 발전된 리소그래피 툴에서 수행될 수 있다. 그러므로 일부 층들은 침지 타입 리소그래피 툴에서 노광될 수 있는 반면에, 다른 층들은 '건식(dry') 툴에서 노광된다. 일부 층들은 DUV 파장에서 동작하는 툴 안에서 노광될 수 있는 반면에, 다른 층들은 EUV 파장 방사선을 사용하여 노광된다.
리소그래피 장치에 의해 노광되는 기판이 정확하고 일정하게 노광되도록 하기 위해서는, 노광된 기판을 검사하여 후속 층들 사이의 오버레이 에러, 라인 두께, 임계 치수(CD) 등과 같은 특성을 측정하는 것이 바람직할 수 있다. 따라서, 리소셀(LC)이 그 안에 위치되는 제조 설비는, 리소셀 내에서 처리된 기판(W)의 일부 또는 전부를 수납하는 계측 시스템을 더 포함한다. 계측 결과는 감독 제어 시스템(SCS)으로 직접적으로 또는 간접적으로 제공된다. 오차가 검출되는 경우, 특히 동일 배치(batch)의 다른 기판이 여전히 노광되기에 충분한 정도로 계측이 곧바로 신속하게 행해질 수 있으면, 후속 기판의 노광에 대한 조정이 이루어질 수 있다. 또한, 이미 노광된 기판들은 스트리핑되고 재작업(rework) 되며 - 수율을 개선하기 위하여 - 또는 폐기되어, 이를 통하여 오류가 있는 것으로 알려진 기판에 다른 처리를 수행하는 것을 회피할 수도 있다. 기판의 일부 타겟부에만 오류가 있는 경우, 양호한 것으로 간주되는 타겟부에만 추가의 노광이 수행될 수 있다.
도 1에는 제조 프로세스의 원하는 스테이지에서 제품의 파라미터를 측정하기 위해 제공되는 계측 장치(240)도 역시 도시된다. 현대의 리소그래피 생산 설비 내에 있는 계측 스테이션의 공통적인 예는, 예를 들어 암시야 산란계, 각도-분해된 산란계 또는 분광식 산란계인데, 이것은 장치(222)에서의 에칭 이전에 220에서 현상된 기판의 특성을 측정하기 위해 적용될 수 있다. 계측 장치(240)를 사용하면, 예를 들어 오버레이 또는 임계 치수(CD)와 같은 중요한 성능 파라미터가 현상된 레지스트 내의 규정된 정확도 요구 사항을 만족시키지 않는다는 것이 결정될 수 있다. 에칭 단계 이전에, 현상된 레지스트를 벗겨내고 리소 클러스터를 통해 기판(220)을 재처리할 기회가 있다. 장치(240)로부터의 계측 결과(242)는, 시간에 따라 미세하게 조절하는 감독 제어 시스템(SCS) 및/또는 제어 유닛(LACU)(206)에 의해서, 패터닝 동작의 정확한 성능을 유지하여 제품이 사양에 벗어나게 제작되거나 재작업해야 하는 위험을 최소화시키기 위해 사용될 수 있다.
또한, 계측 장치(240) 및/또는 다른 계측 장치(미도시)는 처리된 기판(232, 234), 및 인입하는 기판(230)의 특성을 측정하기 위해 적용될 수 있다. 계측 장치는 오버레이 또는 CD와 같은 중요한 파라미터를 결정하기 위하여, 처리된 기판 상에서 사용될 수 있다.
본 발명의 실시형태에서 사용하기에 적합한 계측 장치가 도 2의 (a)에 도시된다. 타겟(T) 및 타겟을 조명하기 위해 사용되는 측정 방사선의 회절광선이 도 2의 (b)에 더 상세히 도시되어 있다. 도시된 계측 장치는 암시야 계측 장치라고 알려진 타입이다. 이러한 측정 장치는 독립형 디바이스이거나 리소그래피 장치(LA), 예를 들어 측정 스테이션, 또는 리소그래피 셀(LC) 중 하나에 통합될 수 있다. 장치에 걸쳐서 여러 브랜치를 가지는 광축이 점선 O로 표현된다. 이러한 장치에서, 소스(11)(예를 들어, 제논 램프)에 의하여 방출된 광은 렌즈(12, 14) 및 대물 렌즈(16)를 포함하는 광학 시스템에 의하여 빔 분할기(15)를 통해 기판(W)으로 지향된다. 이러한 렌즈들은(4F) 배치구성(4F arrangement)의 이중 시퀀스로 배치된다. 다른 렌즈 장치가 기판 이미지를 검출기에 여전히 제공하고, 공간적-주파수 필터링을 위하여 중간 퓨필-평면의 액세스를 동시에 허용하기만 하면, 이것도 역시 사용될 수 있다. 그러므로, 방사선이 기판에 입사하는 각도 범위는, 본 명세서에서 (공액(conjugate)) 퓨필 평면이라고 불리는 기판 평면의 공간적 스펙트럼을 제공하는 평면에서의 공간적 세기 분포를 정의함으로써 선택될 수 있다. 특히, 이것은 대물 렌즈 퓨필 평면의 역-투영된(back-projected) 이미지인 평면에, 렌즈들(12 및 14) 사이에 적합한 형태의 애퍼쳐 플레이트(13)를 삽입함으로써 수행될 수 있다. 예시된 예에서, 애퍼쳐 플레이트(13)는, 다른 조명 모드가 선택되게 하는 13N 및 13S 라고 명명되는 다른 형태들을 가진다. 이러한 예에서 조명 시스템은 오프-축 조명 모드를 형성한다. 제 1 조명 모드에서, 애퍼쳐 플레이트(13N)는, 오직 설명의 편의를 위해서 '북쪽'이라고 지정되는 방향으로부터 오프-축을 제공한다. 제 2 조명 모드에서, 애퍼쳐 플레이트(13S)는 유사하지만 '남쪽'이라고 명명되는 방향으로부터 오는 조명을 제공하기 위하여 사용된다. 다른 애퍼쳐를 사용하면 조명의 다른 모드들도 가능해진다. 퓨필 평면의 나머지는 어두운 것이 선호되는데, 이것은 원하는 조명 모드 외부의 임의의 불필요한 광이 원하는 측정 신호와 간섭을 일으킬 것이기 때문이다.
도 2의 (b)에 도시된 바와 같이, 타겟(T)은 대물 렌즈(16)의 광축(O)에 법선을 이루는 기판(W)과 함께 배치된다. 기판(W)은 지지대(미도시)에 의해 지지될 수 있다. 축(O)에서 벗어난 각도로부터 타겟(T)에 충돌하는 측정 방사선(I)의 광선은 0차 광선(실선 0) 및 두 개의 1차 광선(일점쇄선 +1 및 이점쇄선 -1)이 발생되게 한다. 오버필된 소타겟의 경우에, 이러한 광선들은 계측 타겟(T) 및 다른 피쳐를 포함하는 기판의 영역을 커버하는 많은 평행 광선들 중 단지 하나일 분이라는 것을 기억해야 한다. 플레이트(13)에 있는 애퍼쳐가 유한한 폭(광의 유용한 양을 허락하기에 필요한 폭)을 가지기 때문에, 입사 광선(I)은 사실상 각도의 일정한 범위를 점유할 것이고, 회절된 광선 0 및 +1/-1은 어느 정도 확산될 것이다. 소타겟의 점확산 함수에 따라서, 각각의 차수 +1 및 -1은 도시된 바와 같은 단일한 이상적인 광선이 아니라 각도의 일정 범위에 걸쳐 더 넓게 확산될 것이다. 대물 렌즈에 진입하는 1차 광선이 중심 광축과 가깝게 정렬되도록 타겟의 격자 피치 및 조명 각도가 설계되거나 조절될 수 있다는 점에 주의한다. 도 2의 (a) 및 도 2의 (b)에 예시된 광선들은 다소 오프 축이어서 도면에서 더 쉽게 구별될 수 있게 도시된다.
기판(W) 상의 타겟(T)에 의하여 회전된 것 중 적어도 0 및 +1 차 광선들은 대물 렌즈(16)에 의하여 수집되고 다시 빔 분할기(15)로 지향된다. 도 2의 (a)로 돌아가면, 제 1 및 제 2 조명 모드 모두가 북쪽(N) 및 남쪽(S)이라고 명명된 서로 반대인 애퍼쳐를 지정함으로써 예시된다. 측정 방사선의 입사 광선(I)이 광축의 북쪽으로부터 입사하는 경우, 즉 제 1 조명 모드가 애퍼쳐 플레이트(13N)를 사용하여 적용되면, +1(N) 이라고 명명된 +1 회절 광선이 대물 렌즈(16)에 입사한다. 이에 반해, 제 2 조명 모드가 애퍼쳐 플레이트(13S)를 사용하면 적용되는 경우, -1 회절 광선(1(S)라고 명명됨)이 렌즈(16)에 진입한다.
제 2 빔 분할기(17)는 회절된 빔을 두 개의 측정 브랜치를 향해 분할한다. 제 1 측정 브랜치에서, 광학 시스템(18)은 0차와 1차 회절빔을 사용하여 제 1 센서(19)(예를 들어, CCD 또는 CMOS 센서) 상에 타겟의 회절 스펙트럼(퓨필 평면 이미지)을 형성한다. 각각의 회절 차수는 센서 상의 다른 포인트에 도달하여, 이미지 처리를 통하여 차수를 비교하고 대조할 수 있다. 센서(19)에 의해 캡쳐된 퓨필 평면 이미지는 본 명세서에서 설명되는 방법에서 사용되는 재구성과 같은 많은 측정 목적을 위해 사용될 수 있다. 퓨필 평면 이미지는 계측 장치를 포커싱하는 것 및/또는 1차 빔의 세기 측정을 정규화하기 위해서도 사용될 수 있다.
제 2 측정 브랜치에서, 광학 시스템(20, 22)은 타겟(T)의 이미지를 센서(23)(예를 들어, CCD 또는 CMOS 센서)에 형성한다. 제 2 측정 브랜치에서, 애퍼쳐 스톱(aperture stop; 21)이 퓨필-평면에 대하여 켤레인 평면에 제공된다. 애퍼쳐 스톱(21)은 0차 회절빔을 차단하여 센서(23)에 형성된 타겟의 이미지가 -1 또는 +1 일차 빔에 의해서만 형성되게 하는 기능을 한다. 센서(19 및 23)에 의하여 캡쳐된 이미지는 이미지 프로세서(PU)로 출력되고, 이것의 기능은 수행되는 특정 타입의 측정에 따라서 달라질 것이다. '이미지'라는 용어는 본 명세서에서 광의로 사용된다는 것에 주의한다. 이와 같이 격자 라인의 이미지는, -1 및 +1 차수 중 오직 하나만 존재할 경우에는 형성되지 않을 것이다.
도 2에 도시되는 애퍼쳐 플레이트(13) 및 필드 스톱(21)의 특정 형태들은 순전히 예일 뿐이다. 본 발명의 다른 실시형태에서, 타겟의 온-축 조명이 사용되며, 오프-축 애퍼쳐를 가지는 애퍼쳐 스톱이 회절된 광의 오직 하나의 1차 광만을 센서로 실질적으로 전달하도록 사용된다. 또 다른 실시형태에서, 2차, 3차 및 더 고차인 빔(도 2에는 미도시)이 1차 빔 대신에 또는 이에 추가하여 측정에 사용될 수 있다.
타겟(T)은 다수의 격자를 포함할 수 있고, 이들은 복합 격자의 다른 부분들이 형성되는 층들 사이의 오버레이의 측정을 용이하게 하기 위하여 상이하게 바이어스된 오버레이 오프셋을 가질 수 있다. 격자는 인입하는 방사선을 X 및 Y 방향으로 회절하기 위하여 배향에 있어서도 다를 수 있다. 일 예에서, 타겟은 바이어스된 오버레이 오프셋 +d 및 -d를 가지는 두 X-방향 격자, 바이어스된 오버레이 오프셋 +d 및 -d를 가지는 Y-방향 격자를 포함할 수 있다. 이러한 격자들의 개별 이미지는 센서(23)에 의하여 캡쳐된 이미지에서 식별될 수 있다. 격자들의 개별 이미지가 식별되면, 예를 들어 식별된 영역 내의 선택된 픽셀 세기 값을 평균화하거나 합산함으로써 그러한 개별 이미지의 세기가 측정될 수 있다. 이미지의 세기 및/또는 다른 속성이 서로 비교될 수 있다. 이러한 결과는 리소그래피 프로세스의 다른 파라미터를 측정하도록 결합될 수 있다.
다양한 기법들이 기판 상의 패턴의 재현의 정확도를 개선하기 위하여 사용될 수 있다. 기판 상으로의 패턴의 정확한 재현은 IC의 생산에서의 유일한 관심 대상은 아니다. 다른 관심 대상은 수율인데, 이것은 일반적으로 디바이스 제조사 또는 디바이스 제조 프로세스가 하나의 기판마다 얼마나 많은 기능성 디바이스를 생산할 수 있는지를 측정한다. 수율을 향상시키기 위하여 다양한 접근법이 채용될 수 있다. 이러한 하나의 접근법은, 디바이스를 생성하는 것이(예를 들어, 디자인 레이아웃의 일부를 스캐너와 같은 리소그래피 장치를 사용하여 기판 상으로 이미징하는 것) 기판을 처리하는 동안, 예를 들어 디자인 레이아웃의 일부를 리소그래피 장치를 사용하여 기판 상에 이미징하는 동안, 처리 파라미터 중 적어도 하나의 섭동(perturbation)에 대해서 더 잘 견디게 하려고 시도한다. 중첩 프로세스 윈도우(overlapping process window; OPW)의 개념이 이러한 접근법을 위한 유용한 툴이다. 디바이스(예를 들어, IC)를 생산하는 것은, 이미징 전후 또는 이미징 중의 기판 측정, 기판의 로딩 또는 언로딩, 패터닝 디바이스의 로딩 또는 언로딩, 다이를 노광 전에 투영 광학기 아래에 위치시키는 것, 하나의 다이로부터 다른 다이로 스테핑하는 것 등과 같은 다른 단계를 포함할 수 있다. 더 나아가, 패터닝 디바이스 상의 다양한 패턴은 상이한 프로세스 윈도우(즉, 패턴이 사양 안에서 생설될 처리 파라미터의 공간)를 가질 수 있다. 잠재적으로 생길 수 있는 시스템적 결함에 관련된 패턴 사양의 예에는, 네킹(necking), 라인 풀백(line pull back), 라인 박형화, CD, 에지 배치, 중첩, 레지스트 상단 손실, 레지스트 언더컷 및/또는 브리징(bridging)에 대한 체크가 있다. 패터닝 디바이스 상의 패턴의 전부 또는 일부(보통, 특정 구역 내의 패턴)의 프로세스 윈도우는 각각의 개별 패턴의(예를 들어, 중첩하는) 프로세스 윈도우를 병합함으로써 획득될 수 있다. 따라서, 이러한 패턴의 프로세스 윈도우는 중첩 프로세스 윈도우라고 불린다. OPW의 경계는 개별 피쳐 중 일부의 프로세스 윈도우의 경계를 포함할 수 있다. 다르게 말하면, 이러한 개별 패턴이 OPW를 한정한다. 이러한 개별 패턴은 "핫 스폿" 또는 "프로세스 윈도우 한정 패턴(process window limiting pattern; PWLP)"이라고 불릴 수 있고, 이들은 본 명세서에서 상호교환가능하도록 사용된다. 리소그래피 프로세스를 제어할 때, 핫 스폿에 포커싱하는 것이 가능하고 통상적으로 경제적이다. 핫 스폿에 결함이 없으면, 모든 패턴들이 무결함일 가능성이 있다. 처리 파라미터의 값이 OPW의 밖에 있는 경우에는 처리 파라미터의 값이 OPW에 더 가까울 때, 또는 처리 파라미터의 값이 OPW 내에 있는 경우에는 처리 파라미터의 값이 OPW의 경계로부터 더 멀리 있을 때, 이미징은 섭동에 대해 더 관대해진다.
처리 파라미터의 값은, 처리 파라미터가 OPW 밖으로 천이하고 따라서 결함을 초래하고 수율을 감소시킬 가능성을 줄이기 위하여, 이들이 OPW 또는 근사화된 OPW의 경계로부터 떨어져 있도록 선택될 수 있다. 처리 파라미터의 값을 선택하는 하나의 접근법은, 실제 이미징 이전에, (1) 리소그래피 장치를 최적화하는 것(예를 들어, 소스 및 투영 광학기를 최적화하는 것) 및 디자인 레이아웃을 최적화하는 것, (2) OPW 또는 근사화된 OPW를 결정하는 것(예를 들어, 시뮬레이션에 의하여), 및(3) OPW 또는 근사화된 OPW의 경계로부터 가능한 멀리 떨어져 있는 포인트를 처리 파라미터의 공간에서 결정하는 것(즉, 처리 파라미터의 값을 결정하는 것)(이러한 포인트는 OPW 또는 근사화된 OPW의 "중심"이라고 불릴 수 있음)을 포함한다.
실제 이미징 중에 또는 실제 이미징 이전에, 처리 파라미터는 OPW 또는 근사화된 OPW의 경계로부터 가능한 먼 포인트로부터 벗어나게 되는 섭동을 가질 수 있다. 예를 들어, 초점은 노광될 기판의 토포그래피, 기판 스테이지에서의 드리프트, 투영 광학기의 변형 등에 의해서 변할 수 있다; 선량은 소스 세기 내의 드리프트, 드웰(dwell) 시간 등에 의해서 변할 수 있다. 섭동은 처리 파라미터가 OPW 밖으로 벗어나서, 결함을 일으킬 수 있게 하도록 충분히 클 수 있다. 섭동되는 처리 파라미터를 식별하고 해당 처리 파라미터를 정정하기 위해서 다양한 기법이 사용될 수 있다. 예를 들어, 초점이, 예를 들어 기판의 나머지로부터 다소 올라간 기판의 어느 구역이 노광되는 중이어서 섭동되면, 기판 스테이지는 이러한 섭동을 보상하기 위해서 이동되거나 틸트될 수 있다.
리소그래피 프로세스의 제어는 통상적으로, 피드백되거나 피드포워드된 후, 예를 들어 필드간(기판에 걸친 지문) 또는 필드내(필드에 걸친 지문) 모델을 사용하여 모델링된 측정에 기반한다. 한 다이 내에는, 메모리 구역, 로직 구역, 콘택 구역 등과 같은 별개의 기능성 구역이 존재할 수 있다. 각각의 상이한 기능성 구역, 또는 상이한 기능성 구역 타입은, 각각 상이한 프로세스 윈도우 중심을 가지는 상이한 프로세스 윈도우를 가질 수 있다. 예를 들어, 상이한 기능성 구역 타입은 상이한 높이, 및 따라서 상이한 최선 초점 설정을 가질 수 있다. 또한, 상이한 기능성 구역 타입은 상이한 구조체 복잡성, 및 따라서 각각의 최선 초점 주위의 상이한 초점 공차(초점 프로세스 윈도우)를 가질 수 있다. 그러나, 이러한 상이한 기능성 구역 각각은 통상적으로, 제어 그리드 분해능 제한사항에 기인하여 동일한 초점(또는 선량 또는 위치 등) 설정을 사용하여 형성될 것이다.
도 3은 안정성 모듈(300)을 통합하는 전체적인 리소그래피 및 계측 방법(본질적으로 이러한 예에서는 서버 상에서 실행되는 애플리케이션)을 묘사한다. LP1, LP2, LP3으로 명명된 3 개의 메인 프로세스 제어 루프가 도시되어 있다. 제 1 루프(LP1)는 안정성 모듈(300) 및 모니터 웨이퍼를 사용하는 리소그래피 장치의 안정성 제어를 위한 반복 모니터링을 제공한다. 리소그래피 장치 교정 직후에, 베이스라인 웨이퍼 또는 웨이퍼 세트가 리소그래피 장치 또는 스캐너(310) 상에 노광되고, 예를 들어 초점 및/또는 오버레이에 대한 베이스라인 파라미터(예를 들어, 스캐너의 오버레이 및/또는 초점 베이스라인 지문)를 설정하도록 계측 툴(315)에 의해 측정된다. 추후에(예를 들어, 주기적으로), 모니터 웨이퍼(305)가 스캐너(310) 상에서 노광되고 계측 툴(315)에 의해 측정된다. 안정성 모듈(300)은 모니터 웨이퍼(305) 측정치(예를 들어, 스캐너의 현재의 오버레이 및/또는 초점 지문)로부터의 파라미터들을 비교하고, 이들을 (저장된) 베이스라인 파라미터와 비교한다. 비교에 기반하여, 안정성 모듈(300)이 이러한 파라미터에 있는 드리프트를 정정하기 위한 정정 루틴(350)을 계산하고, 이것이 스캐너(310)로 다시 공급되고 추가적인 노광을 수행할 때에 사용된다. 이것이 스캐너 드리프트를 제어하기 위하여, 예를 들어 스캐너 동작을 베이스라인 파라미터로(또는 베이스라인 파라미터에 가깝게) 복귀시키는 정정을 결정하기 위하여 주기적으로 반복될 수 있다. 모니터 웨이퍼의 노광은 마크의 패턴을 레퍼런스 마크 위에 인쇄하는 것을 수반할 수 있다. 상단 및 하단 마크 사이의 오버레이 오차를 측정하기 위하여, 웨이퍼가 장치로부터 제거되고 계측 툴 안에 배치되는 경우에도 리소그래피 장치의 성능에서의 편차가 측정될 수 있다. 이러한 모니터 웨이퍼는 초점의 모니터링을 위한 초점 마크를 더 포함할 수 있다.
일부 실시형태들에서, 모니터 웨이퍼는 특정 리소그래피 장치에 전속된다. 다른 실시형태들에서, 모든 리소그래피 장치에 대해서 사용될 수 있는 "골든 레퍼런스(golden reference)" 베이스라인 모니터 웨이퍼가, 베이스라인 파라미터를 각각의 개별적인 리소그래피 장치에 대하여 적응시키기 위한 연관된 차분 세트와 함께 규정된다. 안정성 모듈(300)은 각각의 스캐너 상에서 노광된 골든 레퍼런스 웨이퍼와 표준 모니터 웨이퍼 사이의 차분을 계산한다(차분 세트 또는 정정 세트로서). 표준 모니터 웨이퍼에 차분 세트를 더한 것이 레퍼런스의 새로운 복제본으로서의 역할을 수행한다. 이러한 방식으로, 스캐너 타입 또는 모델 및 그리드 차분과 무관하게, 제작 사이트(fab) 내의 모든 스캐너가 이러한 골든 레퍼런스에 매칭되어, 팹(fab) 효율을 크게 증가시킬 수 있다.
제 2의 APC 루프는 제품-내 국소 스캐너 제어(초점, 선량, 및 제품 웨이퍼 상의 오버레이를 결정하는 것)를 위한 것이다. 노광된 제품 웨이퍼(320)가 계측 유닛(315)으로 전달되는데, 여기서 유닛 예를 들어 파라미터 이러한 임계 치수 발전된 크리티컬 디멘전, 측벽 각도 및 오버레이와 같은 파라미터들에 관련되는 정보가 결정되고, APC(Advanced Process Control) 모듈(325)로 전달된다. 이러한 데이터는 안정성 모듈(300)에도 건네진다. 프로세스 정정(340)이 MES(Manufacturing Execution System)(335)가 역할을 넘겨받기 전에 이루어져서, 스캐너 안정성 모듈(300)과 통신하면서 스캐너(310)의 제어를 제공한다.
제 3 제어 루프는 제 2 APC 루프로의 계측 통합(metrology integration)을 허용하기 위한 것이다(예컨대, 더블 패터닝을 위해). 에칭 후의 웨이퍼(330)가 계측 유닛(315)에 전달되고, 이것은 웨이퍼로부터 판독된 크리티컬 디멘전, 측벽 각도, 및 오버레이와 같은 파라미터들을 다시 측정한다. 이러한 파라미터가 진보된 프로세스 제어(APC) 모듈(325)로 전달된다. 이러한 루프는 제 2 루프와 동일하게 진행한다.
도 4는 제 1 제조 리소셀(LC1) 및 제 2 제조 리소셀(LC2)을 포함하는 결합된 기판(및, 따라서 결합된 기판에 기반한 IC)을 제작하기 위한 디바이스 제조 장치를 도시한다. 각각의 리소셀 내에는 한 쌍의 리소그래피 처리 시스템(400a, 400b) 및 제 1 계측 시스템(410a, 410b)이 있다. 리소그래피 처리 시스템(400a, 400b)은 풀 패터닝 시스템을 포함할 수 있다. 이러한 시스템은, 예를 들어 도 1에서 설명된 것과 같은 광 리소그래피 장치 또는 스캐너, 추적 툴, 증착 툴, 에칭 툴, 패터닝 프로세스에서 사용되는 임의의 다른 장치, 또는 이들로부터 선택된 임의의 조합을 포함할 수 있다. 또한, 시스템은, 리소그래피 처리 시스템(400a, 400b) 및/또는 계측 장치(410a, 410b)의 결과, 설계, 데이터, 등이 소프트웨어 애플리케이션(420a, 420b)에 의하여 동시에 또는 상이한 시각에 저장되고 분석될 수 있도록, 자신의 각각의 리소그래피 처리 시스템(400a, 400b) 및 계측 시스템(410a, 410b)과 통신하는 소프트웨어 애플리케이션(420a, 420b)을 각각 포함한다.
리소셀(LC1) 및 리소셀(LC2)의 각각으로부터 기판 또는 웨이퍼의 쌍이 완료되면, 이들은 결합 툴(440) 내에서 결합되어 결합된 웨이퍼를 획득할 수 있다. 이러한 콘텍스트에서 결합은, 각각의 웨이퍼 상의 개별적인 다이들이 정렬되도록 전체 웨이퍼들이 함께 정렬되고 결합되는 웨이퍼-웨이퍼 결합이다. 웨이퍼-웨이퍼 결합의 개념은 알려져 있고 많은 IC 제조 프로세스에서 사용된다. 결합 툴(440)은 결합하기 위해서 웨이퍼들을 함께 정렬시키기 위한 결합 정렬 디바이스를 포함할 수 있다. 예를 들어, 결합 툴(440)은 웨이퍼에 제공된 박스-인-박스(box-in-box) 마크(예를 들어, 각각의 웨이퍼 상에 하나의 박스가 있음)를 사용하여 사전 정렬을 수행할 수 있고, 정렬 품질/ 위치 제어를 위하여 시각적 검사가 사용된다. 다른 방법은, 그들의 상대적인 위치를 찾기 위해서 우선 함께 교정되는 두 개의 이미징 센서(예를 들어, 면끼리 바라봄)를 사용한다; 그러면 각각의 센서가 결합될 각각의 웨이퍼를 별개로 정렬시키기 위해서 사용된다.
리소셀(LC1) 및 리소셀(LC2)은 동일한 리소셀이거나, 상이한 리소셀이지만 하나 이상의 공유된 툴 및 요소를 포함하거나, 또는 심지어 상이한 사이트 또는 팹에 존재할 수도 있는, 완전히 상이한 세트의 장치 및 툴을 가지는 완전히 상이한 리소셀일 수도 있다. 예를 들어, 리소그래피 처리 시스템(400a 및 400b)의 툴 또는 장치 중 하나 이상은 각각의 개별 시스템 내에 상이한 툴 또는 동일한 툴을 포함할 수 있다. 이와 유사하게, 계측 장치(410 및 410b)는 동일한 장치이거나 상이한 장치일 수 있다. 소프트웨어 애플리케이션(420a, 420b)은 각각의 리소그래피 처리 시스템(400a, 400b) 중 하나 또는 양자 모두 및/또는 제 1 계측 시스템(410a, 410b) 중 하나 또는 양자 모두, 또는 다른 곳에 포함될 수 있다.
위에서 언급된 바와 같이, 리소그래피 처리 시스템(400a, 400b)은 도 1의 리소그래피 장치(LA)를 포함하도록 구성될 수 있다. 리소그래피 처리 시스템(400a, 400b)은 패터닝 프로세스의 패터닝 양태를 실행시키기 위해 설정될 수 있고, 선택적으로는 리소그래피 처리 시스템(400a, 400b) 내에 또는 패터닝 프로세스 내의 하나 이상의 다른 프로세스 또는 장치에서 발생하는 편차를 정정하도록 구성될 수 있다. 리소그래피 처리 시스템(400a, 400b)은 리소그래피 처리 시스템(400a, 400b)의 하나 이상의 수정 장치를 조절함으로써 오차(예를 들어, 이미징 오차, 초점 오차, 선량 오차 등)의 정정을 적용할 수 있는 것이 가능하다. 즉, 패터닝 오차를 수정하는 목적을 가질 수 있는, 리소그래피 처리 시스템(400a, 400b) 내의 임의의 제조 처리 툴에 의해서 정정이 이루어질 수 있다. 그러나, 본 발명의 시스템에서는 이러한 정정(스캐너 정정 및 다른 처리 툴 정정)이 결합 툴(440)에 의해 수행되는 결합 프로세스들 중 임의의 것을 고려하지 않는다.
예를 들어, 오차의 정정은, 예를 들어 광수차를 정정하거나 적용하기 위하여 조절 메커니즘(AM)을 적용하는 것, 조명 세기 분포를 정정 또는 수정하기 위하여 조절기(AD)를 채용하는 것, 패터닝 디바이스 지지 구조체(MT) 및/또는 웨이퍼 테이블(WT) 각각의 위치를 정정 또는 수정하기 위하여 패터닝 디바이스 지지 구조체(MT)의 위치설정기(PM) 및/또는 웨이퍼 테이블(WT)의 위치설정기(PW)를 채용하는 것 등에 의하여 리소그래피 장치의 하나 이상의 수정 장치를 조절함으로써 이루어질 수 있다. 예를 들어, 리소그래피 처리 시스템(400a, 400b)이 트랙 툴을 포함하는 경우, 오차의 정정은 트랙 툴의 하나 이상의 수정 장치를 조절함으로써, 예를 들어 트랙의 베이크 툴의 베이크 온도를 수정하는 것, 트랙의 현상 툴의 현상 파라미터를 수정하는 것 등에 의하여 이루어질 수 있다. 이와 유사하게, 예를 들어 리소그래피 처리 시스템(400a, 400b)이 에치 툴을 포함하는 경우, 오차의 정정은 에치 툴의 하나 이상의 수정 장치를 수정함으로써, 예를 들어 에천트 타입, 에천트 레이트 등과 같은 에칭 파라미터를 수정함으로써 이루어질 수 있다. 이와 유사하게, 예를 들어 리소그래피 처리 시스템(400a, 400b)이 평탄화 툴을 포함하는 경우, 오차의 정정은 평탄화 툴의 하나 이상의 수정 장치를 조절함으로써, 예를 들어 평탄화 파라미터를 수정함으로써 이루어질 수 있다. 이와 유사하게, 예를 들어 리소그래피 처리 시스템(400a, 400b)이 증착 툴을 포함하는 경우, 오차의 정정은 증착 툴의 하나 이상의 수정 장치를 조절함으로써, 예를 들어 증착 파라미터를 수정함으로써 이루어질 수 있다.
리소그래피 처리 시스템(400a, 400b)의 하나 이상의 수정 장치는 오차(예를 들어, 이미징 오차, 초점 오차, 선량 오차 등)의 3 차 다항식 정정까지를 적용할 수 있을 수 있다.
계측 장치(410a, 410b)는 리소그래피 처리 시스템(400a, 400b)에 의해 패턴이 인쇄된 웨이퍼에 관련된 측정치를 획득하도록 구성될 수 있다. 계측 장치(410a, 410b)는 리소그래피 처리 시스템(400a, 400b)에 의해 인쇄된 패턴의 하나 이상의 파라미터(예를 들어, 오버레이 오차, 선량, 초점, CD 등)를 측정 또는 결정하도록 구성될 수 있다. 계측 장치(410a, 410b)는, 예를 들어 오버레이, 임계 치수 및/또는 다른 파라미터를 측정할 수 있는 회절-기초 오버레이 계측 툴일 수 있다. 계측 장치(410a, 410b)는 두 개의 오브젝트들 사이, 예컨대 패터닝 디바이스와 웨이퍼 사이의 상대 위치를 측정하기 위하여 사용되는 정렬 장치일 수 있다. 계측 장치(410a, 410b)는 표면의 위치, 예를 들어 웨이퍼 표면의 높이 및/또는 회전 위치를 측정하기 위한 레벨 센서일 수 있다. 계측 장치(410a, 410b)는 이러한 디바이스들의 임의의 조합을 포함하는 복수 개의 계측 장치일 수 있다.
계측 장치(410a, 410b)는 패터닝 프로세스에 존재하는 오차와 연관된 하나 이상의 파라미터(예를 들어, 오버레이 오차, CD, 초점, 선량 등)의 하나 이상의 값을 측정 및/또는 결정할 수 있다. 계측 장치(410a, 410b)가 측정 또는 결정을 완료한 이후에, 소프트웨어 애플리케이션(420a, 420b)은 측정 데이터(예를 들어, 오버레이 오차, CD, 초점, 선량 등)에 기초하여 수정 정보를 생성한다. 소프트웨어 애플리케이션(420a, 420b)은 하나 이상의 파라미터의 하나 이상의 값을 평가하여, 이들이 공차 범위 내에 속하는지를 결정할 수 있다. 속하지 않는다면, 소프트웨어 애플리케이션(420a, 420b)은 하나 이상의 파라미터의 공차 밖의 하나 이상의 값에 의해 반영되는 오차를 정정하기 위한 수정 정보를 결정한다. 소프트웨어 애플리케이션(420a, 420b)은 하나 이상의 수학 모델을 사용하여 리소그래피 처리 시스템(400a, 400b)의 하나 이상의 수정 장치에 의해 정정가능한 오차를 결정하고, 리소그래피 처리 시스템(400a, 400b)의 하나 이상의 수정 장치의 하나 이상의 파라미터에 대한 정보(예를 들어 수정 정보)를 제공할 수 있는데, 이러한 하나 이상의 파라미터에 의해 오차를 정정(예를 들어, 제거 또는 공차 범위 내로 감소)하도록 리소그래피 처리 시스템(400a, 400b)의 하나 이상의 수정 장치가 구성될 수 있게 된다. 수학 모델 중 하나 이상은 파라미터화된 데이터에 피팅되는 기저 함수의 세트를 규정할 수 있다. 하나 이상의 수학 모델은 리소그래피 처리 시스템(400a, 400b)에 대한 정정가능 오차를 시뮬레이션하도록 구성되는 모델을 포함할 수 있다. 이러한 모델은 리소그래피 처리 시스템(400a, 400b)의 수정 장치 중 하나 이상이 수정할 수 있는 수정 범위를 특정할 수 있고, 이러한 범위 내에서 정정가능 오차를 결정한다. 즉, 이러한 범위는 리소그래피 처리 시스템(400a, 400b)의 특정 수정 장치가 수행할 수 있는 수정의 양에 대한 상한, 하한, 및/또는 양자 모두를 규정할 수 있다.
도 4와 관련하여 설명된 방법에는 여러 단점이 존재한다. 현재의 스캐너 제어 방법은 다른 웨이퍼와의 잠재적인 결합 단계에 대해서 알지 못하고, 따라서 이것을 고려하지 않는다. 호환되지 않거나 열악하게 최적화된 그리드 / 형상 / 데드 다이(dead die) 위치를 가지는 웨이퍼들이 함께 결합될 수 있다. 예를 들어, 제 1 웨이퍼는 사발 형상(bowl shaped) 지문을 가질 수 있고 데드 다이(또는 사양을 충족하지 않는 다이)가 에지에서 발견되며, 제 2 웨이퍼는 데드 다이가 중심 근처에서 발견되도록 뒤집힌 사발 형상인 지문을 가질 수 있다. 이러한 웨이퍼들을 결합하는 것은 유사한 지문을 가지는 웨이퍼들을 결합하는 것과 비교할 때 최적이 아니고 낭비가 될 것이다. 결합이 사용되는 케이스를 위하여, 웨이퍼는 현재의 웨이퍼의 그리드에 반드시 매칭될 필요가 없는 특정한 그리드를 가지는 다른 웨이퍼와 쌍을 이룰 수 있다.
두 개 이상의 웨이퍼의 웨이퍼-웨이퍼 결합을 사용하는 현재의 제작 기법을 개선시키는 여러 방법들이 지금부터 설명될 것이다. 이러한 방법들은 다음을 포함한다:
- 웨이퍼 결합-프로세스에 의해 유발된 결합 지문의 오버레이 피드포워드 정정;
- 스캐너 및 웨이퍼 결합기(bonder) 제어 능력의 정정 능력들의 공동-최적화;
- 결합될 웨이퍼들의 그리드 매칭이 가능해지게 하기 위한, 레퍼런스 스캐너 모니터링 웨이퍼의 적용;
- 계산적 계측 접근법의 적용함에 의한, 수율-인식(yield-aware) 정정 및 예측;
- 회절 기반 결합 정렬 방법 및 연관된 마크 구조체.
도 5는 이러한 개념 중 첫 번째 네 가지의 예들을 단일 흐름으로 예시하는 흐름도이다. 그러나, 다섯 개의 이러한 개념들 모두가 개별적으로 구현될 수 있고, 및/또는 본 명세서에서 개시된 방법이 임의의 조합 내의 임의의 두 개 이상을 포함할 수 있다는 것이 이해되어야 한다. 각각의 개념이 이제 개별적으로 설명될 것이다. 도 5의 흐름도는 도 4의 흐름도에 기반하고 있고, 동일한 요소들은 동일한 라벨을 가지며, 따라서 꼭 더 상세히 설명되는 것은 아닐 것이다. 도 5에 표현된 바와 같이, 결합 장치(440)는 연관된 결합 계측 툴(450) 및 결합 소프트웨어 애플리케이션(460)을 가질 수 있다. 전술된 바와 같이, 결합 계측 툴(450)은 도면 내의 다른 계측 툴에 대해 별개일 수 있고, 동일한 계측 툴이 계측 툴(450, 410a, 410b) 중 임의의 두 개 또는 세 개 모두에 의해서 표현되는 것도 가능할 수 있다. 이와 유사하게, 소프트웨어 애플리케이션(460)은 소프트웨어 애플리케이션(420a, 420b) 중 하나 또는 양자 모두와 같을 수 있고(또는 동일한 장치에서 실행될 수 있음), 도면에 표시된 장치들, 및/또는 하나 이상의 별개의 처리 장치(미도시) 중 임의의 것에서 실행될 수도 있다. 또한, 후속하는 설명이 결합 프로세스를 두 개의 웨이퍼를 결합하는 것으로서 설명한다는 것에 주의한다. 그러나, 이러한 개념들은 세 개 이상의 웨이퍼를 결합시키는 것에도 마찬가지로 적용가능하고, 따라서 "웨이퍼 쌍"과 같은 용어를 가리키는 것은 함께 결합될 3 개 이상의 웨이퍼들의 세트를 망라하는 것으로 이해되어야 한다.
도 4에서와 같이, 리소셀(LC1) 및 리소셀(LC2)은 동일한 리소셀이거나, 상이한 리소셀이지만 하나 이상의 공유된 툴 및 요소를 포함하거나, 또는 심지어 상이한 사이트 또는 팹에 존재할 수도 있는, 완전히 상이한 세트의 장치 및 툴을 가지는 완전히 상이한 리소셀일 수도 있다.
웨이퍼 결합-프로세스에 의해 유발된 결합 지문의 오버레이 피드포워드 정정
이러한 실시형태에서는, 결합 이후에 웨이퍼 파라미터(예를 들어, 오버레이) 지문에 걸쳐서 측정하고, 이러한 지문을 후속 웨이퍼의 결합을 위한 결합 프로세스에 대한 정정 또는 최적화를 결정하기 위한 입력으로서 사용하는 것이 제안된다. 예를 들어, 제 1 및 제 2 웨이퍼(W1, W2)의 결합 이후에, 지문이 계측 툴(450)에 의해서 측정될 수 있고, 정정 또는 결합 최적화가 제 3 및 제 4 웨이퍼(W3 및 W4)를 결합하기 위한 소프트웨어 애플리케이션(460)에 의해서 결정될 수 있다. 소프트웨어 애플리케이션이 결합 툴 지문 기여도를 최종 결합된 지문 및 두 개의 사전 결합 웨이퍼 지문들로부터 추론하도록, 정정은 각각의 웨이퍼의 개별적인 지문(예를 들어, 계측 툴(410a, 410b)에 의해 측정됨)에도 기반하여 결정될 수 있다. 이제 소프트웨어 애플리케이션(460)은 결합 툴(440)을 능동적으로 작동시켜서(예를 들어, 정정 및/또는 최적화를 통하여) 다음 웨이퍼 쌍을 결합시키기 위한 오버레이를 최적화할 수 있다. 그러므로, 이러한 개념이 요소들(440, 450, 460)의 루프 및 계측 디바이스(410a, 410b)로부터 소프트웨어 애플리케이션(460)으로의 데이터의 피드포워드에 의해서 도 5에 표현될 수 있다.
일 실시형태에서, 이러한 방법은 APC 제어 루프(예를 들어, 도 3의 루프(LP2)) 내에서 그리고 이러한 루프에 의해서 구현될 수 있다. 일 실시형태에서, 예를 들어, 불안정한 제어(예를 들어, 바로 앞의 웨이퍼 쌍에 대한 지문 데이터가 프로세스를 일반적으로 대표하지 않는 경우)를 방지하기 위하여, 피드포워드는 더 큰 세트의 이력 오버레이 데이터(결합전 및 결합후 지문)를 고려함으로써 더 광범위해질 수 있다(예를 들어 APC 제어기 또는 다른 것을 통하여).
스캐너 및 웨이퍼 결합기 제어 능력의 정정 능력들의 공동-최적화
결합 툴 지문의 정보에 기반하여(예를 들어, 이전의 실시형태에서 설명된 방법을 사용함), 결합 툴 지문 및 스캐너 지문들 중 하나 또는 양자 모두에 대한 공동-최적화된 정정이 결정될 수 있다. 그러므로, 공동-최적화는 결합될 각각의 웨이퍼 쌍에 대한 하나 또는 양자 모두의 노광 프로세스에 대한 그리고 결합 프로세스에 대한 공동-최적화된 정정들을 결정할 수 있는데, 이들은 최종 결합된 웨이퍼 내의 오버레이를 함께 최소화한다. 공동-최적화는 다른 툴, 예컨대 에칭 툴(이것도 자기 자신의 지문 기여도를 유발함)에 대한 정정을 더 포함할 수 있다. 예를 들어, 이러한 공동-최적화 방법이 결합되지 않은 웨이퍼들 중 하나 또는 양자 모두에 대한 오버레이(또는 심지어 사양 충족 다이)를 실제로는 열악하게 만들 수 있지만, 결합된 웨이퍼에 걸친 오버레이는 최소화하고 및/또는 결합된 웨이퍼의 사양 충족 다이는 최대화하는 방식으로 이것이 일어난다는 것이 인정될 수 있다. 사양 충족 다이 공동-최적화, 최대-절대값(max-abs) 최적화, 최소제곱 공동-최적화 또는 임의의 다른 적절한 최적화를 포함하는 임의의 공동-최적화 전략이 사용될 수 있다. 공동-최적화 개념은, 예를 들어 US2018/0252998 및 WO2019/110261에서 설명되는데, 이들 양자 모두는 본 명세서에서 원용에 의해 통합된다. 본 명세서에서 설명되지만 결합 프로세스로 확장되는 공동-최적화 개념 중 임의의 것이 이러한 실시형태에서 예상된다.
예를 들어, 공동-최적화는, 스캐너 정정이 전체 결합된 웨이퍼 오버레이 지문에 대한 결합 툴 기여도를 사전에 정정하도록, 결합 툴 및 하나 또는 양자 모두의 스캐너 지문을 제어하는 것을 포함할 수 있다. 예를 들어, 이러한 최적화는, 제 2 웨이퍼 (결합전) 지문과 제 1 웨이퍼 (결합전) 지문 및 결합 툴 지문(상기 제 1 웨이퍼 및 제 2 웨이퍼의 결합될 웨이퍼 쌍에 대한 지문)의 합 사이의 차이를 최소화하는 스캐너 및/또는 결합 툴(및/또는 에칭 툴 또는 다른 툴) 정정을 찾는 것을 포함할 수 있다. 공동-최적화는, 제 1 및/또는 제 2 웨이퍼를 패터닝하기 위하여 사용되는 패터닝 디바이스 또는 레티클 패턴(예를 들어, 레티클 패터닝 장치를 통한 패턴)을 공동-최적화하는 것을 더 포함할 수 있다.
이러한 공동-최적화는, 예를 들어 패턴 충실도 제어(pattern fidelity control; PFC) 타입 접근법을 사용하여 관심 파라미터(예를 들어, 오버레이)에 대한 최저 정정불가능 오차(non-correctable error; NCE)를 획득하기 위해서 이러한 툴들에 걸쳐서 정정을 분산시키기 위하여, 관련된 툴(예를 들어, 스캐너, 결합 툴 및/또는 에칭 툴)의 정정 능력에 기반할 수 있다. 스캐너 및 결합기(및 가능한 다른 툴) 사이에서 정정 능력을 이렇게 분산시키는 것은, 정정 능력의 타입(예를 들어, 공간 주파수, 차수, 필드별 정정 능력)에만 기반하는 것이 아니라, 이러한 정정 능력의 범위 에도 기반할 수 있다. 특정한 예로서, 스캐너 작동에 오프셋을 추가함으로써, 결과적으로 얻어지는 지문이 결합 툴의 정정 범위의 중심으로 더 가깝게 이동될 수 있다(또는 그 반대의 경우도 마찬가지이다). 이러한 개념들이, 예를 들어 앞서 언급된 US2018/0252998에서 설명된다.
이러한 실시형태에서, 공동-최적화는, 리소그래피 처리 시스템(400a, 400b) 및/또는 결합 툴(440)의 하나 이상의 장치에 의해 정정가능한 오차를 결정하는 것(예를 들어, 하나 이상의 수학적 모델을 사용함), 및 오프셋(예를 들어, 의도적인 오차)을 이러한 장치 중 하나에 의해서 수행되는 프로세스들 중 하나에(또는 레티클 패턴 자체에) 추가하는 것을 포함할 수 있다. 예를 들어, 오프셋은 리소그래피 처리 시스템(400a, 400b) 또는 결합 툴(440)의 장치에 의해 정정될 수 없는 오차를 리소그래피 처리 시스템(400a, 400b), 결합 툴(440) 및/또는 레티클 패턴의 하나 이상의 다른 장치에 의해 정정될 수 있는 오차로 변환하는 결과를 초래할 수 있다. 이러한 변환의 일 예로서, 하나 또는 양자 모두의 리소그래피 처리 시스템(400a, 400b) 및/또는 결합 툴(440)의 특정 장치에 대한 정정불가능한 공간 분해능을 가지는 오차가, 총 오차가 하나 또는 양자 모두의 리소그래피 처리 시스템(400a, 400b) 및/또는 결합 툴(440)의 장치에 의해 정정가능한 공간 분해능을 가지도록 추가적인 오차를 가산함으로써, 정정 가능해질 수 있다. 일 실시형태에서, 가산된 오차는 복수 개의 관련된 장치 및/또는 레티클 패턴들 사이에서 분할될 수 있다(예를 들어, 레티클 수정 툴을 통하여).
공동-최적화는, 제 1 제어 그리드 및 제 2 제어 그리드의 매칭을 최적화하기 위하여, 제 1 리소그래피 처리 시스템(400a) 및 리소그래피 처리 시스템(400b) 중 하나 또는 양자 모두에 대한 제어 레시피를, 제 1 리소그래피 처리 시스템(400a)과 연관된 제 1 제어 그리드(예를 들어, 산란계 및/또는 정렬 센서를 사용하여 측정됨) 및 제 2 리소그래피 처리 시스템(400b)과 연관된 제 2 제어 그리드(예를 들어, 산란계 및/또는 정렬 센서를 사용하여 측정됨)로부터 결정하는 것을 더 포함할 수 있다.
결합될 웨이퍼들의 그리드 매칭이 가능해지게 하기 위한 레퍼런스 스캐너 모니터링 웨이퍼
모니터 웨이퍼를 사용하는 스캐너 안정성 모니터링의 개념이 도 3(루프 LP1)과 조합되어 전술되었다. 웨이퍼 쌍(또는 더 큰 웨이퍼 세트)의 각각의 웨이퍼에 대한 제어 그리드들을 매칭시키기 위하여 유사한 방법이 사용되는 것이 제안된다. 전술된 바와 같이, 제 1 및 제 2 웨이퍼는 상이한 스캐너(400a, 400b)로부터 얻어질 수 있다. 이러한 상이한 스캐너는 상이한 팹 내에 위치될 수 있고, 완전히 상이한 시스템 또는 플랫폼을 포함할 수 있다(예를 들어, 하나는 EUV 스캐너일 수 있고, 다른 것은 DUV 스캐너일 수 있음). 이와 같이, 스캐너는 완전히 상이한 제어 및 정렬 전략을 포함할 수 있고, 따라서 상이하고 호환되지 않는 제어 그리드 정의를 가질 수 있다. 이러한 스캐너 그리드 차분이 결합된 웨이퍼의 전체 오버레이 버짓(budget) 내에서 예비될 수 있지만, 그 영향은 공통 그리드 정의를 사용함으로써 감소되거나 최소화될 수 있다.
제 1 구현형태에서, 이것은 이미 전술된 것과 같은 매칭되거나 복제된 모니터 웨이퍼들을 사용함으로써 달성될 수 있다. 적절한 처리 모듈(예를 들어 도 5에서 소프트웨어 애플리케이션(460)에 의해서 표현될 수 있는 안정성 모듈(300)과 같은 모듈)은 각각의 스캐너 상에서 노광되는 골든 레퍼런스 웨이퍼 및 표준 모니터 웨이퍼 사이의 차분을 계산할 수 있다(차분 세트 또는 정정 세트로서). 결합 툴(440)에 의한 결합 프로세스에 대한 제어 그리드로서 사용될 수 있는 공통 그리드를 규정하기 위하여, 각각의 모니터 웨이퍼에 차분 세트를 합한 것이 매칭될 것이다.
도 6은 모니터 웨이퍼 그리드들의 델타를 사용하여 결합된 웨이퍼들의 그리드들 사이의 그리드 델타(그리드 차분)의 결합후 리소그래피 정정을 결정하기 위한 추가적인 구현형태에 대한 흐름을 예시한다. 상단 실리콘 기판을 결합 및 그라인딩 / 박형화한 이후에, 결합후 리소그래피 층들이 타겟 오버레이 개선을 위한 목표일 수 있다. 이러한 방법은, 웨이퍼 스택 내의 그리드의 델타 / 드리프트를, 이들을 모니터 웨이퍼 그리드에 대하여 제어함으로써 제어한다. 이러한 방법은, 웨이퍼 스택에 대하여 그리고 결합후 리소그래피에 대해서, 웨이퍼를 제조하는 데에 수반된 각각의 팹 또는 스캐너를 위한 매칭된 모니터 웨이퍼들의 하나의 세트가 존재한다고 가정한다. 또는, 이것이 가능하거나 실현가능하지 않으면, 모니터 웨이퍼들 사이의 계산된 델타 그리드(정정 세트)가 프로세스 흐름에 추가될 수 있다(예를 들어, 예시된 흐름의 단계 620에서).
단계(600a)는 제 1 웨이퍼(W1)가 처리될 제 1 스캐너(TL A)를 포함하는 제 1 팹(FAB A)에 관련된다. 모니터 웨이퍼(예를 들어, 매칭된 세트로부터의 웨이퍼)는 모니터 웨이퍼 그리드(MWGA)를 그 위에서 노광되게 한 바 있다. 이에 후속하여, 모니터 웨이퍼에 리소그래피 단계를 수행하기 위하여 스캐너(TL A)가 사용되고, 그 위에 자신의 각각의 스캐너 그리드(SGAA)를 부과한다. 그러면, 모니터 웨이퍼는 양자 모두의 그리드로부터 초래되는 오버레이 지문(OVLAA)을 획득하기 위하여 측정된다. 이것에 기반하여, 정정 그리드(CGAA)가 결정된다(예를 들어, 스캐너 그리드(SGAA)의 역수로서).
단계(600b)는 제 2 웨이퍼(W2)가 처리될 제 2 스캐너(TL X)를 포함하는 제 2 팹(FAB B)에 관련된다. 모니터 웨이퍼(예를 들어, 매칭된 세트로부터의 웨이퍼)는 모니터 웨이퍼 그리드(MWGB)를 그 위에서 노광되게 한 바 있다. 이에 후속하여, 모니터 웨이퍼에 리소그래피 단계를 수행하기 위하여 스캐너(TL X)가 사용되고, 그 위에 자신의 각각의 스캐너 그리드(SGBX)를 부과한다. 그러면, 모니터 웨이퍼는 양자 모두의 그리드로부터 초래되는 오버레이 지문(OVLBX)을 획득하기 위하여 측정된다. 이것에 기반하여, 정정 그리드(CGBX)가 결정된다(예를 들어, 스캐너 그리드(SGBX)의 역수로서).
단계(610)는 결합된 웨이퍼 쌍(W1, W2)을 포함하는 웨이퍼 스택(WS)이 결합후 리소그래피 단계에서 처리될 제 3 스캐너(TL Y)를 포함하는 제 3 팹(FAB C)에 관련된다. 모니터 웨이퍼(예를 들어, 매칭된 세트로부터의 웨이퍼)는 모니터 웨이퍼 그리드(MWGC)를 그 위에서 노광되게 한 바 있다. 이에 후속하여, 모니터 웨이퍼에 리소그래피 단계를 수행하기 위하여 스캐너(TL C)가 사용되고, 그 위에 자신의 각각의 스캐너 그리드(SGCY)를 부과한다. 그러면, 모니터 웨이퍼는 양자 모두의 그리드로부터 초래되는 오버레이 지문(OVLCY)을 획득하기 위하여 측정된다. 이것에 기반하여, 정정 그리드(CGCY)가 결정된다(예를 들어, 스캐너 그리드(SGCY)의 역수로서).
단계 620에서, 결합 스캐너 정정 그리드(CGBond)가 이전의 단계에서 결정된 바와 같은 정정 그리드(CGAA, CGBX, CGCY)로부터 결정된다. 예를 들어, 결합 스캐너 정정 그리드(CGBond)는 정정 그리드(CGAA, CGBX, CGCY)의 조합(예를 들어, 합)으로서 결정될 수 있다. 그러므로, 결합 스캐너 정정 그리드(CGBond)는 관련된 스캐너 그리드의 역수의 조합(예를 들어, 합)(예를 들어 -SGAA, -SGBX, -SGCY의 조합)으로서 결정될 수 있다. 결합 스캐너 정정 그리드(CGBond)는 적절하게 매칭된 모니터 웨이퍼가 정정 그리드를 결정하는 데에 사용되지 않은 각각의 정정 그리드에 대한 하나 이상의 계산된 델타 그리드로부터의 기여도를 더 포함할 수 있다. 결합 스캐너 정정 그리드(CGBond)는 결합후 리소그래피를 위하여 스캐너(TL Y)를 사용할 경우, 제 3 팹(FAB C)에서 웨이퍼 스택을 처리할 때에 적용될 수 있다. 이것은, 제 3 팹(FAB C)에서 또는 외부 인터페이스(예를 들어, 제 3 팹에서 사용자에 의해 제어됨)를 통하여 안정성 모듈 제어 루프에 이것을 추가함으로써 달성될 수 있다.
이러한 방식으로, 결합 스캐너 정정 그리드(CGBond)를 각각의 별개의 팹 내에서의 스캐너 정정 그리드와 같은 빈도로(예를 들어, 며칠에 한 번씩) 업데이트함으로써, 스캐너 그리드 드리프트(스캐너들(TL A, TL X, TL Y)에 대한 것임)가 고려된다. 이러한 방법이 세 개 이상의 웨이퍼를 포함하는 결합된 스택에 대한 결합후 리소그래피 단계 에도 확장될 수 있다는 것이 쉽게 이해될 것이다.
계산적 계측 접근법의 적용함에 의한 수율-인식 정정 및 예측
이러한 실시형태는 결합된 다이들에 대한 사양 충족 다이를 증가시키기 위해서 계산적 계측을 수행하는 것을 포함한다. 이러한 방법은 소프트웨어 툴(도 5에서 소프트웨어 애플리케이션(460)으로 표현될 수 있음)을 사용하거나 규정하는 것을 포함할 수 있다.
"사양 충족 다이(die-in-spec)" 최적화는, 기판에 걸친 전체 또는 평균 잔차가 아니라 사양을 충족하는 다이들의 개수를 최대화하는 것을 목적으로 한다. 이와 같이, "사양 충족 다이" 최적화는 프로세스 파라미터를 최적화할 때 제품(다이 레이아웃)의 종래의 지식을 사용한다. 최소제곱 최적화는 통상적으로, 다이 레이아웃을 고려하지 않고 각각의 위치를 동등하게 취급한다. 이러한 이유 때문에, 최소제곱 최적화는 사양을 충족하지 못하지만 각각 다른 다이에 있는 "오직" 네 개의 위치를 초래하는 정정을, 두 개의 다이에만 영향을 주며 일곱 개의 사양을 충족하지 못하는 위치를 가지는(예를 들어, 하나의 다이 내에 네 개의 결함과 다른 다이 내의 세 개의 결함) 정정보다 선호할 수 있다. 그러나, 단일 결함만 있으면 결함 있는 다이를 제공할 경향이 있을 것이므로, 무결함 다이(즉, 사양 충족 다이)의 개수를 최대화하는 것이 단지 기판별 결함의 개수 또는 평균 잔차를 최소화하는 것보다 궁금적으로는 더 중요하다.
사양 충족 다이 최적화의 하나의 타입은 다이 최적화별 최대 절대값(max abs)을 포함할 수 있다. 이러한 최대 절대값 최적화는 제어 타겟으로부터의 성능 파라미터의 최대 편차를 최소화할 수 있다. 이것은 하나의 솔루션을 생성할 것이지만, 다이가 사양을 충족하지 않는 것을 방지하지 않는다(오직 사양 충족 다이의 개수를 최소화하려고 시도함). 다른 사양 충족 다이 전략은 제약 제한형 전략(constraint limited strategy)을 포함할 수 있는데, 여기에서는, 예를 들어 하나 이상의 파라미터 또는 메트릭이 그들이 사양을 충족하지 못하도록 허용되지 않게끔 어떤 범위 내로 제약되도록, 최적화 문제에 제약을 추가하는 것을 포함하는 방식으로 목적(목표)이 공식화된다. 물론, 다른 제약들, 예컨대 필드 크기와 같은 시스템의 물리적 제약 및 필드별로 변경될 수 있는 것에 있어서의 제약, 슬릿 폭 및 슬릿별로 변경될 수 있는 것에 있어서의 제약, 스테이지가 어떻게 물리적으로 이동할 수 있는지에 있어서의 작동 제약 등이 존재한다.
일 실시예에서, 사양 충족 다이 최적화는 "데드 다이(dead die)" 데이터베이스를 사용함으로써 더욱 개선될 수 있다. 이러한 데이터베이스는 동적으로 유지되고, 다이가 적어도 하나의 결함을 가지는 것으로 여겨지거나 결함을 가질 것으로 추정되어 데드 상태라고(결함있음) 여겨지는 모든 인스턴스를 기록한다(예를 들어, 이전의 수율 데이터, 다른 리소그래피 프로세스로부터의 데이터 및/또는 디포커스 추정 맵을 사용함). 그러면, 이러한 데드 다이는 임의의 최적화 중에 더욱 희생될 수 있다. 결합 툴 내에서, 이것은 데드 다이와 결합된 양호한 다이(이것은 실질적으로 결합되지 않은 양호한 다이들을 낭비하게 됨)의 개수를 최소화하고, 및/또는 함께 결합되는 데드 다이(및/또는 경계성 다이)의 개수를 최대화하는 것을 포함할 수 있다. 이러한 최적화가 스캐너 공동-최적화를 포함하는 경우, 데드-다이 난절(scarification)은, 결합 이전에(예를 들어, 패터닝 및/또는 에칭 프로세스에서) 다른 다이들에 대한 최적화 또는 제어를 위한 더 많은 유연성을 제공하기 위하여, 매우 크거나 무제한인 프로세스 윈도우를, 데드 다이가 기능을 하기 위한 실제 한계의 프로세스 윈도우를 넘어서 데드 다이에 부여함으로써도 달성될 수 있다. 그러므로, 그러한 동일한 층, 또는 연속적인 층에 대한 최적화에서 다른 다이에 결함이 있을 가능성이 낮아질 수 있어서, 사양 충족 다이의 개수를 더욱 최대화한다.
이러한 실시형태의 방법은, 웨이퍼 특성(그리드 / 형상(예를 들어, 레벨링 및/또는 정렬 데이터로부터의 그리드/형상) / 데드 다이)를 입력으로서 사용하고 전체적으로 가장 높은 수율을 제공하는 조합(예를 들어, 웨이퍼 쌍)을 계산하는 것을 포함할 수 있다. 이것은 수율 예측 기법(수율 인식 정정)을 사용하는 특정한 경우이다. 추가적으로, 예를 들어, 어떠한 웨이퍼가 어떤 결합 툴로 가야 하는지 및/또는 어떤 제어 레시피가 해당 결합 프로세스를 위하여 사용되어야 하는지에 대한 바람직한 라우팅을 제공하기 위하여 정정 능력 및 개체 결합 툴 지문이 고려될 수 있다.
프로세스 흐름은, 전술된 웨이퍼 쌍 선택 방법/소프트웨어에 의해 예측된 바와 같이, 더 높은 수율의 솔루션과 연관된 특정한 쓰레드(특정 다이를 제조하기 위하여 사용되는 툴들의 조합)를 결정하기 위하여 최적화될 수 있다. 이러한 수율 예측이 핫스폿 위치(프로세스의 프로세스 윈도우를 흔히 제한하는 좁은 프로세스 윈도우를 가지는 임계 피쳐들의 위치)를 식별하기 위해서 더 확장될 수 있다. 이것은 지도된 검사(예를 들어, 전기적 테스트) 및/또는 수율 예측 및/또는 데드 다이 식별을 위한 데이터를 제공할 수 있다.
회절 기반 결합 정렬 방법 및 연관된 마크 구조체
결합을 위하여 웨이퍼를 정렬하기 위하여 현재 사용되는 이미지 기반 마크(예를 들어, 박스-인-박스)는 오버레이가 소망되는 정확도로 측정되도록 허용되지 않는다. 따라서, 결합 프로세스에서의 웨이퍼들의 정렬을 위하여 복합 회절 마크가 제안된다. 연관된 방법은 복합 마크의 제 1 컴포넌트를 웨이퍼 쌍의 제 1 웨이퍼 상에, 그리고 복합 마크의 제 2 컴포넌트를 해당 쌍의 제 2 웨이퍼 상에 제공하는 것을 포함할 수 있다. 그러면, 결합형 복합 마크가, 오버레이를 현재 측정할 수 있는 임의의 것(예를 들어, 상보적인 더 높은 차수의(예를 들어, +1, -1) 회절 차수 내의 세기 비대칭의 측정을 통해 구조체 비대칭을 측정하는 툴)과 같은 산란측정 기반 계측 툴을 사용하여 판독/측정될 수 있다.
일 예로서, WO2015185166A1은 리소그래피 오버레이 성능의 측정 및 제어를 위하여 웨이퍼 상의 회절 기반 마크를 어떻게 사용하는지를 설명한다. 여기에서, 계측은 리소그래피에서의 오버레이 성능을 결정하기 위하여 언더라잉 층 내의 제 2 구조체 또는 격자에 대한, 레지스트 내의 제 1 구조체 또는 격자의 개별적인 변위에 관련되지 않고, 그 대신에, 결합 오버레이 성능을 제어하기 위하여, 별개의 웨이퍼 상의 두 개의 물리적으로 형성된 구조체 또는 격자(예를 들어, 에칭 후의 격자) 사이의 개별적인 변위의 측정에 관련된다.
도 7은 결합 계측을 위한 복합 회절 마크 또는 타겟을 예시한다. 이것은 결합된 쌍 중 제 1 웨이퍼(W1) 상의 제 1 구조체 또는 격자(G1) 및 결합된 쌍 중 제 2 웨이퍼(W2) 상의 제 2 격자(G2)를 포함한다. 제 1 웨이퍼(W1)가 제 2 웨이퍼(W2)에 대해서 뒤집혀 있다는 것에 주의해야 한다; 따라서, 격자들은 그들의 간섭이 결합 정렬 또는 결합 오버레이를 결정하기 위하여 사용될 수 있도록 미러링된다. 결합된 이후에, 격자를 포함하는 두 개의 층(또는 그 위의 층)들이 접촉되고, 마크가 그들의 상대적인 변위 X를 측정함으로써 측정될 수 있다. 마크 디자인이, 모두 참조될 수 있는 복수의 층을 포함할 수 있다는 것에 주의한다.
격자 들(G1 및 G2)의 상대 위치는, 오정렬에 기인한 오정렬을 오버레이 콘텍스트에서 알려진 바와 같은 다른 비대칭 기여도(예를 들어, 하나 또는 양자 모두의 격자에서의 처리 비대칭)로부터 구별하는 것을 돕기 위한 의도된 바이어스를 규정하기 위한 것일 수 있다.
측정하기 위하여 사용된 계측 툴 방사선의 파장은, 웨이퍼가 해당 방사선에 대해서 충분히 투명하게 하는 것이어야 한다(예를 들어, 적외선 구역 내의 하나 이상의 파장이 사용될 수 있음). 기판에 대해서 투명한 이러한 파장을 사용하면, 웨이퍼들이 접촉된 직후에 계측이 수행될 수 있어서, 성능이 불충분한 경우에 고속의 재작업이 가능해지게 한다.
적절한 계측 플랫폼(예를 들어, 도 2에 도시된 바와 같음)에서, 이러한 마크가 고밀도 오버레이 지문을 측정하기 위하여 사용될 수 있는데, 그 이유는 이러한 작은 마크가 임의의 밀도로 웨이퍼에 걸쳐서 확산될 수 있기 때문이다. 마크들은 X 및 Y 양자 모두에서(기판 평면에서) 오버레이를 측정하도록 배향될 수 있다.
특정한 경우에, 금속 라인이 양자 모두의 웨이퍼 상에서 동일한 피치를 가지고 공동-위치된다면, (예를 들어, 단일 방향) 측정이 금속 라인에서 수행될 수 있다. 그러므로, 이러한 경우에 대해서, 추가적인 계측 공간이 요구되지 않는다.
선택적으로, 커버 필름이 최적 콘트라스트 & 정확도를 위해서 조절될 수 있다.
본 발명에서 설명된 회절 기반 계측 접근법이 현재의 표준 이미지 기반 접근법과 비교할 때 수 십 배 더 양호한 오버레이 계측 성능을 가지는 오버레이 제어가 가능해지게 할 것이라는 것을 알 수 있다.
또한, 이러한 마크는 추가적인 회절 특성에 기반하여, 마크 컴포넌트들 사이의 Z 방향으로의 국소 거리를 측정하기 위하여 사용될 수 있다(예를 들어, 결합 성공을 증명하기 위하여). 이것은, 마크 컴포넌트들 사이의 Z 방향에서의 이러한 국소 거리를 (다색) 회절 스펙트럼 또는 다른 계측 신호에 기반하여 추론하는 것을 포함할 수 있다. 이것은 회절 기반 계측을 사용하면, 두 개의 격자들 사이의 거리가 복귀된 신호에 큰 영향을 가진다는 사실에 관련된다. 기대된 신호는 CMP 제어 및 결합 이전의 필름 두께 계측치로부터 알려지게 된다(또는 추론될 수 있음). 이러한 기대된 신호로부터의 임의의 편차가 마크들 사이의 실제 필름 두께를 결정하기 위하여 사용될 수 있다. 이러한 접근법은 인터페이스를 전체로서 결정하기 위해서 사용될 수 있다. 마크 위치에서 결합이 실패한 더 극단적인 경우에, 신호는 층들 사이에서 포획될 공기 방울에 기인하여, 기대된 것과 크게 달라질 것이다. 이것이 결합 프로세스 도중에 보이드(voiding)가 존재한다는 것을 시그널링하기 위해서 사용될 수 있다.
추가적인 실시형태들이 아래의 번호가 매겨진 절들에 의하여 개시된다:
1. 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계 - 상기 결합된 기판은 함께 결합된 두 개 이상의 패터닝된 기판을 포함함 -; 및
두 개 이상의 후속 기판을 결합하도록 수행된 결합 단계에 대한 정정을 상기 결합된 기판 계측 데이터에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 절에 있어서,
상기 결합된 기판 계측 데이터는 오버레이 데이터를 포함하고,
상기 정정은 결합된 기판의 사양 충족 다이 및/또는 오버레이를 최대화하기 위한 것인, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 1 절 또는 제 2 절에 있어서,
상기 정정을 결정하는 단계는,
결합 이전의 제 1 기판에 관련된 제 1 계측 데이터를 획득하는 것;
결합 이전의 제 2 기판에 관련된 제 2 계측 데이터를 획득하는 것; 및
상기 결합된 기판 계측 데이터, 제 1 계측 데이터 및 제 2 계측 데이터로부터 결합 프로세스 기여도 데이터를 결정하는 것을 포함하고,
상기 결합 프로세스 기여도 데이터는, 결합 프로세스 및/또는 결합 프로세스를 위해 사용된 결합 장치로부터 초래된 상기 계측 데이터에 대한 기여도를 기술하는 것인, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 1 절 내지 제 3 절 중 어느 한 절에 있어서,
상기 정정을 결정하는 단계는,
상기 정정을, 상기 결합된 기판 계측 데이터 및 더 일찍 측정된 추가적인 결합된 기판으로부터의 이력 결합된 기판 계측 데이터에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 1 절 내지 제 4 절 중 어느 한 절에 있어서,
상기 정정을 결정하는 단계는,
상기 결합 단계에 대한 그리고 상기 결합 단계 이전에 두 개 이상의 패터닝된 기판을 제조하기 위하여 사용되는 패터닝 프로세스 중 임의의 것에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
6. 제 5 절에 있어서,
패터닝 프로세스들 중 임의의 것에 대한 상기 공동-최적화된 정정은,
패터닝 프로세스들 중 임의의 것의 리소그래피 노광 프로세스;
상기 패터닝 프로세스들 중 임의의 것 내에 사용된 패터닝 디바이스 상의 패턴을 규정하기 위한 패터닝 디바이스 패터닝 프로세스; 또는
상기 패터닝 프로세스들 중 임의의 것의 에칭 프로세스
중 하나 이상에 대한 공동-최적화된 정정을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
7. 제 6 절에 있어서,
상기 공동-최적화된 정정은, 상기 프로세스들에서 사용되는 관련된 툴 중 하나 이상의 정정 능력에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
8. 제 7 절에 있어서,
상기 공동-최적화된 정정은, 상기 정정 능력의 이용가능한 범위에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
9. 제 7 절 또는 제 8 절에 있어서,
최적화된 정정은, 관심 파라미터, 예컨대 오버레이에 대한 최저 정정불가능 오차를 획득하도록 이러한 툴들에 걸쳐 정정을 분산하는, 반도체 디바이스 제조 프로세스 제어 방법.
10. 제 5 절 내지 제 9 절 중 어느 한 절에 있어서,
공동-최적화는,
두 개 이상의 패터닝된 기판과 연관된 제어 그리드의 매칭을 최적화하기 위하여, 상기 패터닝 프로세스들 중 임의의 것에 대한 제어 동작 및/또는 설정을, 상기 두 개 이상의 패터닝된 기판 각각에 관련된 계측 데이터로부터 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
11. 제 1 절 내지 제 10 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 하나 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
12. 제 11 절에 있어서,
상기 최적 페어링 또는 그룹화를 결정하는 단계는,
쌍을 이루거나 그룹화된 기판에 대한 수율을 예측하고, 최적 페어링을 수율을 최대화하는 것으로서 선택하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
13. 제 12 절에 있어서,
예측된 수율들의 결과가, 프로세스 제어 한계가 더 엄격해지는 임계 위치의 식별을 위하여 사용되는, 반도체 디바이스 제조 프로세스 제어 방법.
14. 제 11 절 내지 제 13 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대해서 사용가능한 이용가능한 결합 툴들 각각의 특성을 고려하고, 결합 툴 및/또는 결합 툴을 위한 제어 레시피를 기판들의 각각의 쌍 또는 그룹화에 대하여 할당하는 것을, 각각의 기판의 상기 기판 특성 또는 처리 이력 중 하나 또는 양자 모두에 기반하여 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
15. 제 14 절에 있어서,
상기 방법은,
각각의 기판에서 사용된 대응하는 패터닝 프로세스의 처리 단계들 중 일부 또는 전부를 위하여 사용되는 이용가능한 장치들을 통하여, 각각의 기판의 바람직한 라우팅을 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
추가적인 실시형태들이 아래의 번호가 매겨진 절들에 의하여 개시된다:
1. 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
두 개 이상의 기판을 결합하기 위하여 수행되는 결합 단계에 대한, 그리고 상기 결합 단계 이전에 두 개 이상의 패터닝된 기판을 제조하기 위하여 사용된 패터닝 프로세스들 중 임의의 것에 대한 공동-최적화된 정정을 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 절에 있어서,
패터닝 프로세스들 중 임의의 것에 대한 상기 공동-최적화된 정정은,
패터닝 프로세스들 중 임의의 것의 리소그래피 노광 프로세스;
상기 패터닝 프로세스들 중 임의의 것 내에 사용된 패터닝 디바이스 상의 패턴을 규정하기 위한 패터닝 디바이스 패터닝 프로세스; 또는
상기 패터닝 프로세스들 중 임의의 것의 에칭 프로세스
중 하나 이상에 대한 공동-최적화된 정정을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 2 절에 있어서,
상기 공동-최적화된 정정은, 상기 프로세스들에서 사용되는 관련된 툴 중 하나 이상의 정정 능력에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 3 절에 있어서,
상기 공동-최적화된 정정은, 상기 정정 능력의 이용가능한 범위에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 3 절 또는 제 4 절에 있어서,
최적화된 정정은, 관심 파라미터, 예컨대 오버레이에 대한 최저 정정불가능 오차를 획득하도록 이러한 툴들에 걸쳐 정정을 분산하는, 반도체 디바이스 제조 프로세스 제어 방법.
6. 제 1 절 내지 제 5 절 중 어느 한 절에 있어서,
공동-최적화는,
두 개 이상의 패터닝된 기판과 연관된 제어 그리드의 매칭을 최적화하기 위하여, 상기 패터닝 프로세스들 중 임의의 것에 대한 제어 동작 및/또는 설정을, 상기 두 개 이상의 패터닝된 기판 각각에 관련된 계측 데이터로부터 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
7. 제 1 절 내지 제 6 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 하나 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
8. 제 7 절에 있어서,
상기 최적 페어링 또는 그룹화를 결정하는 단계는,
쌍을 이루거나 그룹화된 기판에 대한 수율을 예측하고, 최적 페어링을 수율을 최대화하는 것으로서 선택하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
9. 제 8 절에 있어서,
예측된 수율들의 결과가, 프로세스 제어 한계가 더 엄격해지는 임계 위치의 식별을 위하여 사용되는, 반도체 디바이스 제조 프로세스 제어 방법.
10. 제 7 절 내지 제 9 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대해서 사용가능한 이용가능한 결합 툴들 각각의 특성을 고려하고, 결합 툴 및/또는 결합 툴을 위한 제어 레시피를 기판들의 각각의 쌍 또는 그룹화에 대하여 할당하는 것을, 각각의 기판의 상기 기판 특성 또는 처리 이력 중 하나 또는 양자 모두에 기반하여 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
11. 제 10 절에 있어서,
상기 방법은,
각각의 기판에서 사용된 대응하는 패터닝 프로세스의 처리 단계들 중 일부 또는 전부를 위하여 사용되는 이용가능한 장치들을 통하여, 각각의 기판의 바람직한 라우팅을 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
추가적인 실시형태들이 아래의 번호가 매겨진 절들에 의하여 개시된다:
1. 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
두 개 이상의 기판을 결합하기 위하여 수행되는 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 둘 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 절에 있어서,
상기 최적 페어링 또는 그룹화를 결정하는 단계는,
쌍을 이루거나 그룹화된 기판에 대한 수율을 예측하고, 최적 페어링을 수율을 최대화하는 것으로서 선택하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 2 절에 있어서,
예측된 수율들의 결과가, 프로세스 제어 한계가 더 엄격해지는 임계 위치의 식별을 위하여 사용되는, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 1 절 내지 제 3 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대해서 사용가능한 이용가능한 결합 툴들 각각의 특성을 고려하고, 결합 툴 및/또는 결합 툴을 위한 제어 레시피를 기판들의 각각의 쌍 또는 그룹화에 대하여 할당하는 것을, 각각의 기판의 상기 기판 특성 또는 처리 이력 중 하나 또는 양자 모두에 기반하여 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 4 절에 있어서,
상기 방법은,
각각의 기판에서 사용된 대응하는 패터닝 프로세스의 처리 단계들 중 일부 또는 전부를 위하여 사용되는 이용가능한 장치들을 통하여, 각각의 기판의 바람직한 라우팅을 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
추가적인 실시형태들이 아래의 번호가 매겨진 절들에 의하여 개시된다:
1. 제 1 기판 및 제 2 기판을 적어도 포함하는 결합된 기판 스택의 정렬을 결정하기 위한 방법으로서,
상기 제 1 기판 상의 제 1 회절 구조체 및 상기 제 2 기판 상의 제 2 회절 구조체를 포함하는 복합 정렬 구조체를 조명하는 단계; 및
상기 제 1 기판 및 제 2 기판의 상대 정렬을 상기 복합 구조체의 조명으로부터 초래된 회절된 차수에 기반하여 결정하는 단계를 포함하는, 기판 스택 정렬 결정 방법.
2. 제 1 절에 있어서,
상기 결정하는 단계는,
상기 정렬을 상기 복합 구조체의 조명으로부터 초래된 상보적인 더 높은 회절 차수들 사이의 세기차에 기반하여 결정하는 것을 포함하는, 기판 스택 정렬 결정 방법.
3. 제 1 절 또는 제 2 절에 있어서,
상기 제 1 회절 구조체는 제 1 에칭된 주기적 구조체를 포함하고,
상기 제 2 회절 구조체는 제 2 에칭된 주기적 구조체를 포함하는, 기판 스택 정렬 결정 방법.
4. 제 1 절 또는 제 2 절에 있어서,
상기 제 1 회절 구조체 및 상기 제 2 회절 구조체는 복수 개의 금속 라인을 각각 포함하는, 기판 스택 정렬 결정 방법.
5. 제 1 절 내지 제 4 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은, 나머지 기판에 대하여, 상기 기판들 중 하나가 뒤집히고 그것의 각각의 회절 구조체가 반전된 상태로 함께 결합된, 기판 스택 정렬 결정 방법.
6. 제 1 절 내지 제 5 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은 상기 조명 단계에서 사용되는 조명에 대해서 실질적으로 투명한, 기판 스택 정렬 결정 방법.
7. 제 1 절 내지 제 6 절 중 어느 한 절에 있어서,
상기 방법은,
상대 정렬의 기술(description)을 복수 개의 상기 복합 정렬 구조체로부터의 결합된 기판 스택에 걸친 위치의 함수로서 결정하는 단계를 포함하는, 기판 스택 정렬 결정 방법.
8. 제 1 절 내지 제 7 절 중 어느 한 절에 있어서,
상기 방법은,
결합 품질을 정량화하기 위하여, 제 1 회절 구조체 및 제 2 회절 구조체 사이의 기판 평면에 수직인 방향으로의 국소 거리를, 기대된 회절 특성에 대한 상기 복합 정렬 구조체로부터의 회절 특성에 기반하여 측정하는 단계를 포함하는, 기판 스택 정렬 결정 방법.
추가적인 실시형태들이 아래의 번호가 매겨진 절들에 의하여 개시된다:
1. 제 1 기판 및 제 2 기판을 적어도 포함하는 결합된 기판 스택으로서,
상기 제 1 기판은 제 1 회절 구조체를 포함하고 상기 제 2 기판은 제 2 회절 구조체를 포함하며,
상기 제 1 회절 구조체 및 제 2 회절 구조체는, 상기 제 2 기판 상의 상기 제 1 기판 상에 상기 제 1 기판 및 제 2 기판의 상대 정렬이 측정될 수 있는 복합 정렬 구조체를 형성하도록 위치된, 결합된 기판 스택.
2. 제 1 절에 있어서,
상기 제 1 회절 구조체는 제 1 에칭된 주기적 구조체를 포함하고,
상기 제 2 회절 구조체는 제 2 에칭된 주기적 구조체를 포함하는, 결합된 기판 스택.
3. 제 1 절에 있어서,
상기 제 1 회절 구조체 및 상기 제 2 회절 구조체는 복수 개의 금속 라인을 각각 포함하는, 결합된 기판 스택.
4. 제 1 절 내지 제 3 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은, 나머지 기판에 대하여, 상기 기판들 중 하나가 뒤집히고 그것의 각각의 회절 구조체가 반전된 상태로 함께 결합된, 결합된 기판 스택.
5. 제 1 절 내지 제 4 절 중 어느 한 절에 있어서,
상기 결합된 기판 스택은,
각각의 기판 표면의 범위에 걸쳐 복수의 제 1 및 제 2 회절 구조체에 의하여 형성된 복수 개의 상기 복합 정렬 구조체를 포함하는, 결합된 기판 스택.
다른 실시형태들이 아래의 번호가 매겨진 절들의 목록에 의하여 개시된다:
1. 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 1 모니터링 데이터를 획득하는 단계 - 상기 제 1 모니터링 데이터는 제 1 제어 그리드를 규정함 -;
제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 2 모니터링 데이터를 획득하는 단계 - 상기 제 2 모니터링 데이터는 제 2 제어 그리드를 규정함 -; 및
상기 제 1 모니터링 데이터 및 제 2 모니터링 데이터에 기반하여, 결합된 기판을 획득하도록 상기 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 절에 있어서,
상기 제 1 모니터링 데이터는, 상기 제 1 리소그래피 장치에 대한 제 1 모니터링 데이터를 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 1 차분 데이터 세트를 포함하고,
상기 제 2 모니터링 데이터는, 상기 제 2 리소그래피 장치에 대한 제 2 모니터링 데이터를 상기 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 2 차분 데이터 세트를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 1 절 또는 제 2 절에 있어서,
상기 공통 제어 그리드 정의를 결정하는 단계는,
결합된 기판에 대한 사양 충족(in specification) 다이 및/또는 관심 파라미터를 최적화하는 공통 제어 그리드 정의를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 1 절 내지 제 3 절 중 어느 한 절에 있어서,
상기 방법은,
결합된 제 1 및 제 2 기판을 패터닝하기 위한 제 3 패터닝 프로세스를 위해 사용되는 제 3 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 3 모니터링 데이터를 결합후 리소그래피 단계에서 획득하는 단계 - 상기 제 3 모니터링 데이터는 제 3 제어 그리드를 규정함 -;
상기 제 1 모니터링 데이터로부터 제 1 정정 그리드를, 상기 제 2 모니터링 데이터로부터 제 2 정정 그리드를, 그리고 상기 제 3 모니터링 데이터로부터 제 3 정정 그리드를 결정하는 단계; 및
상기 제 3 리소그래피 장치를 사용하여 스택들에 대한 후속하는 결합후 계측을 위한 결합후 정정을 결정하는 단계를 포함하고,
상기 스택들은, 상기 제 1 리소그래피 장치에서 처리된 제 1 기판 및 상기 제 2 리소그래피 장치에서 처리된 제 2 기판을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 4 절에 있어서,
상기 제 1 모니터링 데이터, 제 2 모니터링 데이터 및 제 3 모니터링 데이터가 개개의 모니터 기판을 사용하여 각각 획득되거나 - 이러한 모니터링 기판들 각각은 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드가 모두 매칭되도록 매칭되었음 -,
상기 결합후 정정을 결정하는 단계가 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드를 매칭시키도록 추가적 정정 세트를 더 사용하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
6. 제 4 절 또는 제 5 절에 있어서,
제 1 정정 그리드, 제 2 정정 그리드 및 제 3 정정 그리드는, 상기 제 1 리소그래피 장치에 의해 부과된 제 1 리소그래피 장치 그리드, 상기 제 2 리소그래피 장치에 의해 부과된 제 2 리소그래피 장치 그리드 및 상기 제 3 리소그래피 장치에 의해 부과된 제 3 리소그래피 장치 그리드의 반전 그리드(inverse grid)를 각각 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
7. 제 1 절 내지 제 6 절 중 어느 한 절에 있어서,
상기 결합 단계는 세 개 이상의 기판을 함께 결합하는 것을 포함하고,
추가적인 기판들 각각은 제어 그리드를 규정하는 연관된 모니터링 데이터를 포함하며,
공통 제어 그리드 정의를 결정하는 단계는, 상기 기판들 모두에 대한 공통 제어 그리드 정의를 연관된 모니터링 데이터 전부에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
8. 제 1 절 내지 제 7 절 중 어느 한 절에 있어서,
상기 방법은,
결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계; 및
후속 기판 상의 결합 단계의 수행에 대한 정정을 상기 결합된 기판 계측 데이터에 기반하여 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
9. 제 8 절에 있어서,
상기 결합된 기판 계측 데이터는 오버레이 데이터를 포함하고,
상기 정정은 결합된 기판의 사양 충족 다이 및/또는 오버레이를 최대화하기 위한 것인, 반도체 디바이스 제조 프로세스 제어 방법.
10. 제 8 절 또는 제 9 절에 있어서,
상기 정정을 결정하는 단계는,
결합 이전의 상기 제 1 기판에 관련된 제 1 계측 데이터를 획득하는 것;
결합 이전의 상기 제 2 기판에 관련된 제 2 계측 데이터를 획득하는 것; 및
상기 결합된 기판 계측 데이터, 제 1 계측 데이터 및 제 2 계측 데이터로부터 결합 프로세스 기여도 데이터를 결정하는 것을 포함하고,
상기 결합 프로세스 기여도 데이터는, 결합 프로세스 및/또는 결합 프로세스를 위해 사용된 결합 장치로부터 초래된 상기 계측 데이터에 대한 기여도를 기술하는 것인, 반도체 디바이스 제조 프로세스 제어 방법.
11. 제 10 절에 있어서,
상기 정정을 결정하는 단계는,
상기 정정을, 상기 결합된 기판 계측 데이터 및 더 일찍 측정된 추가적인 결합된 기판으로부터의 이력 결합된 기판 계측 데이터에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
12. 제 8 절 내지 제 11 절 중 어느 한 절에 있어서,
상기 정정을 결정하는 방법은,
상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
13. 제 12 절에 있어서,
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스에 대한 공동-최적화된 정정은,
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스의 리소그래피 노광 프로세스;
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스에서 사용되는 패터닝 디바이스 상에 패턴을 형성하기 위한 패터닝 디바이스 패터닝 프로세스; 또는
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스의 에칭 프로세스
중 하나 이상에 대한 공동-최적화된 정정을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
14. 제 12 절 또는 제 13 절에 있어서,
상기 공동-최적화된 정정은, 상기 프로세스들에서 사용되는 관련된 툴 또는 장치 중 하나 이상의 정정 능력에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
15. 제 14 절에 있어서,
상기 공동-최적화된 정정은, 상기 정정 능력의 이용가능한 범위에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
16. 제 14 절 또는 제 15 절에 있어서,
최적화된 정정은, 관심 파라미터에 대한 최저 정정불가능 오차를 획득하도록 이러한 툴들 또는 장치들에 걸쳐 정정을 분산하는, 반도체 디바이스 제조 프로세스 제어 방법.
17. 제 16 절에 있어서,
상기 관심 파라미터는 오버레이인, 반도체 디바이스 제조 프로세스 제어 방법.
18. 제 9 절 내지 제 17 절 중 어느 한 절에 있어서,
상기 공동-최적화는,
제 1 제어 그리드 및 제 2 제어 그리드의 매칭을 최적화하기 위하여, 상기 제 1 계측 데이터 및 제 2 계측 데이터로부터 상기 제 1 패터닝 프로세스 및 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 제어 동작 및/또는 설정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
19. 제 1 절 내지 제 18 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 하나 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
20. 제 19 절에 있어서,
상기 최적 페어링 또는 그룹화를 결정하는 단계는,
쌍을 이루거나 그룹화된 기판에 대한 수율을 예측하고, 최적 페어링을 수율을 최대화하는 것으로서 선택하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
21. 제 20 절에 있어서,
예측된 수율들의 결과가, 프로세스 제어 한계가 더 엄격해지는 임계 위치의 식별을 위하여 사용되는, 반도체 디바이스 제조 프로세스 제어 방법.
22. 제 19 절 내지 제 21 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대해서 사용가능한 이용가능한 결합 툴들 각각의 특성을 고려하고, 결합 툴 및/또는 결합 툴을 위한 제어 레시피를 기판들의 각각의 쌍 또는 그룹화에 대하여, 각각의 기판의 상기 기판 특성 또는 처리 이력 중 하나 또는 양자 모두에 기반하여 할당하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
23. 제 22 절에 있어서,
상기 방법은,
각각의 기판에서 사용된 대응하는 패터닝 프로세스의 처리 단계들 중 일부 또는 전부를 위하여 사용되는 이용가능한 장치들을 통하여, 각각의 기판의 바람직한 라우팅을 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
24. 제 1 절 내지 제 23 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계를 상기 공통 그리드 정의에 기반하여 수행하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
25. 제 24 절에 있어서,
상기 방법은,
후속하는 결합된 기판 스택의 정렬을,
상기 제 1 기판 상의 제 1 회절 구조체 및 상기 제 2 기판 상의 제 2 회절 구조체를 포함하는 복합 정렬 구조체를 조명하는 것; 및
상기 제 1 기판 및 제 2 기판의 상대 정렬을 상기 화합물 구조체의 조명으로부터 초래된 회절된 차수에 기반하여 결정하는 것에 의해서 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
26. 제 25 절에 있어서,
상기 결정하는 단계는,
상기 정렬을 상기 복합 구조체의 조명으로부터 초래된 상보적인 더 높은 회절 차수들 사이의 세기차에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
27. 제 25 절 또는 제 26 절에 있어서,
상기 제 1 회절 구조체는 제 1 에칭된 주기적 구조체를 포함하고,
상기 제 2 회절 구조체는 제 2 에칭된 주기적 구조체를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
28. 제 25 절 또는 제 26 절에 있어서,
상기 제 1 회절 구조체 및 상기 제 2 회절 구조체는 복수 개의 금속 라인을 각각 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
29. 제 22 절 내지 제 28 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은, 나머지 기판에 대하여, 상기 기판들 중 하나가 뒤집히고 그것의 각각의 회절 구조체가 반전된 상태로 함께 결합된, 반도체 디바이스 제조 프로세스 제어 방법.
30. 제 22 절 내지 제 29 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은 상기 조명 단계에서 사용되는 조명에 대해서 실질적으로 투명한, 반도체 디바이스 제조 프로세스 제어 방법.
31. 제 22 절 내지 제 30 절 중 어느 한 절에 있어서,
상기 방법은,
상대 정렬의 기술(description)을 복수 개의 상기 복합 정렬 구조체로부터의 결합된 기판 스택에 걸친 위치의 함수로서 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
32. 제 22 절 내지 제 31 절 중 어느 한 절에 있어서,
상기 방법은,
결합 품질을 정량화하기 위하여, 제 1 회절 구조체 및 제 2 회절 구조체 사이의 기판 평면에 수직인 방향으로의 국소 거리를, 기대된 회절 특성에 대한 상기 복합 정렬 구조체로부터의 회절 특성에 기반하여 측정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
33. 리소그래피 프로세스 중에 기판에 제품 구조체를 제공하도록 구성되는 리소그래피 장치 및 처리된 기판들을 결합하기 위한 결합 장치로서,
제 1 절 내지 제 32 절 중 어느 한 절의 방법을 수행함으로써, 제조 프로세스 도중에 상기 리소그래피 장치 및/또는 결합 장치의 제어를 최적화하도록 동작가능한 프로세서를 더 포함하는, 리소그래피 장치 및 결합 장치.
34. 적합한 장치에서 실행될 때 제 1 절 내지 제 32 절 중 어느 한 절의 방법을 수행하도록 동작가능한 프로그램 명령을 포함하는 컴퓨터 프로그램.
35. 제 34 절의 컴퓨터 프로그램을 포함하는 비일시적 컴퓨터 프로그램 캐리어.
다른 실시형태들이 아래의 번호가 매겨진 절들의 목록에 의하여 개시된다:
1. 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치와 연관된 제 1 제어 그리드를 획득하는 단계;
제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치와 연관된 제 2 제어 그리드를 획득하는 단계; 및
상기 제 1 제어 그리드 및 제 2 제어 그리드에 기반하여, 결합된 기판을 획득하기 위하여 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
2. 제 1 절에 있어서,
상기 제 1 제어 그리드는 상기 제 1 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 1 모니터링 데이터에 기반하여 규정되고,
상기 제 2 제어 그리드는 상기 제 2 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 2 모니터링 데이터에 기반하여 규정된, 반도체 디바이스 제조 프로세스 제어 방법.
3. 제 2 절에 있어서,
상기 제 1 모니터링 데이터는, 상기 제 1 리소그래피 장치에 대한 제 1 모니터링 데이터를 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 1 차분 데이터 세트를 포함하고,
상기 제 2 모니터링 데이터는, 상기 제 2 리소그래피 장치에 대한 제 2 모니터링 데이터를 상기 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 2 차분 데이터 세트를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
4. 제 1 절 내지 제 3 절 중 어느 한 절에 있어서,
상기 공통 제어 그리드 정의를 결정하는 단계는,
결합된 기판에 대한 사양 충족(in specification) 다이 및/또는 관심 파라미터를 최적화하는 공통 제어 그리드 정의를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
5. 제 1 절 내지 제 4 절 중 어느 한 절에 있어서,
상기 방법은,
결합된 기판을 패터닝하기 위한 제 3 패터닝 프로세스를 위해 사용되는 제 3 리소그래피 장치의 제 3 제어 그리드를 결합후 리소그래피 단계에서 획득하는 단계;
상기 제 1 제어 그리드로부터 제 1 정정 그리드를, 상기 제 2 제어 그리드로부터 제 2 정정 그리드를, 그리고 상기 제 3 제어 그리드로부터 제 3 정정 그리드를 결정하는 단계; 및
상기 제 3 리소그래피 장치를 사용하여, 스택들에 대한 후속하는 결합후 계측을 위한 결합후 정정을 결정하는 단계를 포함하고,
상기 스택들은, 상기 제 1 리소그래피 장치에서 처리된 제 1 기판 및 상기 제 2 리소그래피 장치에서 처리된 제 2 기판을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
6. 제 2 절에 있어서,
상기 방법은,
결합된 제 1 및 제 2 기판을 패터닝하기 위한 제 3 패터닝 프로세스를 위해 사용되는 제 3 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 3 모니터링 데이터를 결합후 리소그래피 단계에서 획득하는 단계 - 상기 제 3 모니터링 데이터는 제 3 제어 그리드를 규정함 -;
상기 제 1 모니터링 데이터로부터 제 1 정정 그리드를, 상기 제 2 모니터링 데이터로부터 제 2 정정 그리드를, 그리고 상기 제 3 모니터링 데이터로부터 제 3 정정 그리드를 결정하는 단계; 및
상기 제 3 리소그래피 장치를 사용하여 스택들에 대한 후속하는 결합후 계측을 위한 결합후 정정을 결정하는 단계를 포함하고,
상기 스택들은, 상기 제 1 리소그래피 장치에서 처리된 제 1 기판 및 상기 제 2 리소그래피 장치에서 처리된 제 2 기판을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
7. 제 6 절에 있어서,
상기 제 1 모니터링 데이터, 제 2 모니터링 데이터 및 제 3 모니터링 데이터가 개개의 모니터 기판을 사용하여 각각 획득되거나 - 이러한 모니터링 기판들 각각은 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드가 모두 매칭되도록 매칭되었음 -,
상기 결합후 정정을 결정하는 단계가 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드를 매칭시키도록 추가적 정정 세트를 더 사용하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
8. 제 6 절 또는 제 7 절에 있어서,
제 1 정정 그리드, 제 2 정정 그리드 및 제 3 정정 그리드는, 상기 제 1 리소그래피 장치에 의해 부과된 제 1 리소그래피 장치 그리드, 상기 제 2 리소그래피 장치에 의해 부과된 제 2 리소그래피 장치 그리드 및 상기 제 3 리소그래피 장치에 의해 부과된 제 3 리소그래피 장치 그리드의 반전 그리드(inverse grid)를 각각 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
9. 제 2 절 내지 제 8 절 중 어느 한 절에 있어서,
상기 결합 단계는 세 개 이상의 기판을 함께 결합하는 것을 포함하고,
추가적인 기판들 각각은 제어 그리드를 규정하는 연관된 모니터링 데이터를 포함하며,
공통 제어 그리드 정의를 결정하는 단계는, 상기 기판들 모두에 대한 공통 제어 그리드 정의를 연관된 모니터링 데이터 전부에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
10. 제 1 절 내지 제 9 절 중 어느 한 절에 있어서,
상기 방법은,
결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계; 및
후속 기판 상의 결합 단계의 수행에 대한 정정을 상기 결합된 기판 계측 데이터에 기반하여 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
11. 제 10 절에 있어서,
상기 결합된 기판 계측 데이터는 오버레이 데이터를 포함하고,
상기 정정은 결합된 기판의 사양 충족 다이 및/또는 오버레이를 최대화하기 위한 것인, 반도체 디바이스 제조 프로세스 제어 방법.
12. 제 10 절 또는 제 11 절에 있어서,
상기 정정을 결정하는 단계는,
결합 이전의 상기 제 1 기판에 관련된 제 1 계측 데이터를 획득하는 것;
결합 이전의 상기 제 2 기판에 관련된 제 2 계측 데이터를 획득하는 것; 및
상기 결합된 기판 계측 데이터, 제 1 계측 데이터 및 제 2 계측 데이터로부터 결합 프로세스 기여도 데이터를 결정하는 것을 포함하고,
상기 결합 프로세스 기여도 데이터는, 결합 프로세스 및/또는 결합 프로세스를 위해 사용된 결합 장치로부터 초래된 상기 계측 데이터에 대한 기여도를 기술하는 것인, 반도체 디바이스 제조 프로세스 제어 방법.
13. 제 12 절에 있어서,
상기 정정을 결정하는 단계는,
상기 정정을, 상기 결합된 기판 계측 데이터 및 더 일찍 측정된 추가적인 결합된 기판으로부터의 이력 결합된 기판 계측 데이터에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
14. 제 10 절 내지 제 13 절 중 어느 한 절에 있어서,
상기 정정을 결정하는 방법은,
상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
15. 제 14 절에 있어서,
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스에 대한 공동-최적화된 정정은,
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스의 리소그래피 노광 프로세스;
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스에서 사용되는 패터닝 디바이스 상에 패턴을 형성하기 위한 패터닝 디바이스 패터닝 프로세스; 또는
상기 제 1 패터닝 프로세스 및/또는 제 2 패터닝 프로세스의 에칭 프로세스
중 하나 이상에 대한 공동-최적화된 정정을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
16. 제 14 절 또는 제 15 절에 있어서,
상기 공동-최적화된 정정은, 상기 프로세스들에서 사용되는 관련된 툴 또는 장치 중 하나 이상의 정정 능력에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
17. 제 16 절에 있어서,
상기 공동-최적화된 정정은, 상기 정정 능력의 이용가능한 범위에 기반하여 결정된, 반도체 디바이스 제조 프로세스 제어 방법.
18. 제 16 절 또는 제 17 절에 있어서,
최적화된 정정은, 관심 파라미터에 대한 최저 정정불가능 오차를 획득하도록 이러한 툴들 또는 장치들에 걸쳐 정정을 분산하는, 반도체 디바이스 제조 프로세스 제어 방법.
19. 제 18 절에 있어서,
상기 관심 파라미터는 오버레이인, 반도체 디바이스 제조 프로세스 제어 방법.
20. 제 11 절 내지 제 19 절 중 어느 한 절에 있어서,
상기 공동-최적화는,
제 1 제어 그리드 및 제 2 제어 그리드의 매칭을 최적화하기 위하여, 상기 제 1 계측 데이터 및 제 2 계측 데이터로부터 상기 제 1 패터닝 프로세스 및 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 제어 동작 및/또는 설정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
21. 제 1 절 내지 제 20 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 하나 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
22. 제 21 절에 있어서,
상기 최적 페어링 또는 그룹화를 결정하는 단계는,
쌍을 이루거나 그룹화된 기판에 대한 수율을 예측하고, 최적 페어링을 수율을 최대화하는 것으로서 선택하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
23. 제 22 절에 있어서,
예측된 수율들의 결과가, 프로세스 제어 한계가 더 엄격해지는 임계 위치의 식별을 위하여 사용되는, 반도체 디바이스 제조 프로세스 제어 방법.
24. 제 21 절 내지 제 23 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계에 대해서 사용가능한 이용가능한 결합 툴들 각각의 특성을 고려하고, 결합 툴 및/또는 결합 툴을 위한 제어 레시피를 기판들의 각각의 쌍 또는 그룹화에 대하여, 각각의 기판의 상기 기판 특성 또는 처리 이력 중 하나 또는 양자 모두에 기반하여 할당하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
25. 제 24 절에 있어서,
상기 방법은,
각각의 기판에서 사용된 대응하는 패터닝 프로세스의 처리 단계들 중 일부 또는 전부를 위하여 사용되는 이용가능한 장치들을 통하여, 각각의 기판의 바람직한 라우팅을 결정하는 단계를 더 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
26. 제 1 절 내지 제 25 절 중 어느 한 절에 있어서,
상기 방법은,
상기 결합 단계를 상기 공통 그리드 정의에 기반하여 수행하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
27. 제 26 절에 있어서,
상기 방법은,
후속하는 결합된 기판 스택의 정렬을,
상기 제 1 기판 상의 제 1 회절 구조체 및 상기 제 2 기판 상의 제 2 회절 구조체를 포함하는 복합 정렬 구조체를 조명하는 것; 및
상기 제 1 기판 및 제 2 기판의 상대 정렬을 상기 화합물 구조체의 조명으로부터 초래된 회절된 차수에 기반하여 결정하는 것에 의해서 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
28. 제 27 절에 있어서,
상기 결정하는 단계는,
상기 정렬을 상기 복합 구조체의 조명으로부터 초래된 상보적인 더 높은 회절 차수들 사이의 세기차에 기반하여 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
29. 제 27 절 또는 제 28 절에 있어서,
상기 제 1 회절 구조체는 제 1 에칭된 주기적 구조체를 포함하고,
상기 제 2 회절 구조체는 제 2 에칭된 주기적 구조체를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
30. 제 27 절 또는 제 28 절에 있어서,
상기 제 1 회절 구조체 및 상기 제 2 회절 구조체는 복수 개의 금속 라인을 각각 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
31. 제 24 절 내지 제 30 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은, 나머지 기판에 대하여, 상기 기판들 중 하나가 뒤집히고 그것의 각각의 회절 구조체가 반전된 상태로 함께 결합된, 반도체 디바이스 제조 프로세스 제어 방법.
32. 제 24 절 내지 제 31 절 중 어느 한 절에 있어서,
상기 제 1 기판 및 제 2 기판은 상기 조명 단계에서 사용되는 조명에 대해서 실질적으로 투명한, 반도체 디바이스 제조 프로세스 제어 방법.
33. 제 24 절 내지 제 32 절 중 어느 한 절에 있어서,
상기 방법은,
상대 정렬의 기술(description)을 복수 개의 상기 복합 정렬 구조체로부터의 결합된 기판 스택에 걸친 위치의 함수로서 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
34. 제 24 절 내지 제 33 절 중 어느 한 절에 있어서,
상기 방법은,
결합 품질을 정량화하기 위하여, 제 1 회절 구조체 및 제 2 회절 구조체 사이의 기판 평면에 수직인 방향으로의 국소 거리를, 기대된 회절 특성에 대한 상기 복합 정렬 구조체로부터의 회절 특성에 기반하여 측정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법.
리소그래피 장치와 관련하여 사용된 "방사선" 및 "빔"이라는 용어는, 자외(UV) 방사선(예컨대, 약 365, 355, 248, 193, 157, 또는 126 nm의 파장을 가짐) 및 극자외(EUV) 방사선(예컨대, 5-20 nm 범위의 파장을 가짐), 및 이온 빔 또는 전자 빔과 같은 입자 빔을 포함하는, 모든 타입의 전자기 방사선을 망라한다.
본 명세서에 사용된 "렌즈"라는 용어는, 문맥이 허용한다면, 굴절, 회절, 반사, 자기, 전자자기, 및 정전기 광 성분을 포함하는 다양한 타입의 광 성분 중 임의의 것 또는 조합을 가리킬 수 있다.
특정 실시형태에 대한 전술한 설명은 본 발명의 전반적인 특성을 완전하게 보여주어, 당해 기술 분야에 익숙한 사람이 갖고 있는 지식을 적용함으로써 본 발명의 전반적인 개념으로부터 벗어나지 않고서도 불필요한 실험 없이 이러한 구체적인 실시형태에 대한 다양한 응용을 용이하게 수정 및/또는 적응시킬 수 있을 것이다. 따라서, 이러한 수정 및 적응은 본 명세서에 제공된 교시 및 지침을 기반으로 하는 개시 실시형태의 등가물의 범위 내에 있도록 의도된다. 본 명세서에서 구문 또는 어휘는 예에 의한 설명의 목적을 위한 것이고 한정하기 위한 것이 아니며, 따라서 본 명세서의 용어 또는 구문은 교시 및 지도를 고려하여 당업자에 의하여 해석되어야 한다는 것이 이해되어야 한다.
본 발명의 적용 범위 및 범위는 전술한 예시 실시형태의 어떠한 것에 의해서도 한정되어서는 안되며, 후속하는 청구범위 및 그 균등물에 따라서만 정해져야 한다.
Claims (15)
- 반도체 디바이스를 제조하는 프로세스를 제어하기 위한 방법으로서,
제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치와 연관된 제 1 제어 그리드를 획득하는 단계;
제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치와 연관된 제 2 제어 그리드를 획득하는 단계;
상기 제 1 제어 그리드 및 제 2 제어 그리드에 기반하여, 결합된 기판을 획득하도록 상기 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계;
결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터(bonded substrate metrology data)를 획득하는 단계; 및
상기 결합된 기판 계측 데이터에 기반하여 후속 기판들에 대한 상기 결합 단계의 수행에 대한 정정을 결정하는 단계를 포함하고,
상기 정정을 결정하는 단계는,
상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항에 있어서,
상기 제 1 제어 그리드는 상기 제 1 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 1 모니터링 데이터에 기반하여 규정되고,
상기 제 2 제어 그리드는 상기 제 2 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 2 모니터링 데이터에 기반하여 규정된, 반도체 디바이스 제조 프로세스 제어 방법. - 제 2 항에 있어서,
상기 제 1 모니터링 데이터는, 상기 제 1 리소그래피 장치에 대한 제 1 모니터링 데이터를 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 1 차분 데이터 세트를 포함하고,
상기 제 2 모니터링 데이터는, 상기 제 2 리소그래피 장치에 대한 제 2 모니터링 데이터를 상기 공통 레퍼런스 모니터링 데이터 세트에 대하여 커스터마이징하는 연관된 제 2 차분 데이터 세트를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 공통 제어 그리드 정의를 결정하는 단계는,
결합된 기판에 대한 사양 충족(in specification) 다이 및/또는 관심 파라미터를 최적화하는 공통 제어 그리드 정의를 결정하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 방법은,
결합된 기판을 패터닝하기 위한 제 3 패터닝 프로세스를 위해 사용되는 제 3 리소그래피 장치의 제 3 제어 그리드를 결합후 리소그래피 단계에서 획득하는 단계;
상기 제 1 제어 그리드로부터 제 1 정정 그리드를, 상기 제 2 제어 그리드로부터 제 2 정정 그리드를, 그리고 상기 제 3 제어 그리드로부터 제 3 정정 그리드를 결정하는 단계; 및
상기 제 3 리소그래피 장치를 사용하여, 스택들에 대한 후속하는 결합후 계측을 위한 결합후 정정을 결정하는 단계를 포함하고,
상기 스택들은, 상기 제 1 리소그래피 장치에서 처리된 제 1 기판 및 상기 제 2 리소그래피 장치에서 처리된 제 2 기판을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 2 항에 있어서,
상기 방법은,
결합된 제 1 및 제 2 기판을 패터닝하기 위한 제 3 패터닝 프로세스를 위해 사용되는 제 3 리소그래피 장치의 안정성 제어를 위한 재귀적 모니터링으로부터의 제 3 모니터링 데이터를 결합후 리소그래피 단계에서 획득하는 단계 - 상기 제 3 모니터링 데이터는 제 3 제어 그리드를 규정함 -;
상기 제 1 모니터링 데이터로부터 제 1 정정 그리드를, 상기 제 2 모니터링 데이터로부터 제 2 정정 그리드를, 그리고 상기 제 3 모니터링 데이터로부터 제 3 정정 그리드를 결정하는 단계; 및
상기 제 3 리소그래피 장치를 사용하여 스택들에 대한 후속하는 결합후 계측을 위한 결합후 정정을 결정하는 단계를 포함하고,
상기 스택들은, 상기 제 1 리소그래피 장치에서 처리된 제 1 기판 및 상기 제 2 리소그래피 장치에서 처리된 제 2 기판을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 6 항에 있어서,
상기 제 1 모니터링 데이터, 제 2 모니터링 데이터 및 제 3 모니터링 데이터가 개개의 모니터 기판을 사용하여 각각 획득되거나 - 이러한 모니터링 기판들 각각은 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드가 모두 매칭되도록 매칭되었음 -,
상기 결합후 정정을 결정하는 단계가 상기 제 1 제어 그리드, 제 2 제어 그리드 및 제 3 제어 그리드를 매칭시키도록 추가적 정정 세트를 더 사용하는 것을 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항에 있어서,
상기 결합된 기판 계측 데이터는 오버레이 데이터를 포함하고,
상기 정정은 결합된 기판의 사양 충족 다이 및/또는 오버레이를 최대화하기 위한 것인, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 정정을 결정하는 단계는,
결합 이전의 상기 제 1 기판에 관련된 제 1 계측 데이터를 획득하는 것;
결합 이전의 상기 제 2 기판에 관련된 제 2 계측 데이터를 획득하는 것; 및
상기 결합된 기판 계측 데이터, 제 1 계측 데이터 및 제 2 계측 데이터로부터 결합 프로세스 기여도 데이터를 결정하는 것을 포함하고,
상기 결합 프로세스 기여도 데이터는, 결합 프로세스 및/또는 결합 프로세스를 위해 사용된 결합 장치로부터 초래된 상기 계측 데이터에 대한 기여도를 기술하는 것인, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 방법은,
상기 결합 단계에 대한 기판들의 최적 페어링 또는 그룹화를,
각각의 기판 상의 결함있는 다이의 위치,
제어 그리드,
기판 형상
중 하나 이상을 포함하는 기판 특성에 기반하여 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 방법은,
상기 결합 단계를 상기 공통 그리드 정의에 기반하여 수행하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 11 항에 있어서,
상기 방법은,
후속하는 결합된 기판 스택의 정렬을,
상기 제 1 기판 상의 제 1 회절 구조체 및 상기 제 2 기판 상의 제 2 회절 구조체를 포함하는 복합 정렬 구조체를 조명하는 것; 및
상기 제 1 기판 및 제 2 기판의 상대 정렬을 상기 복합 구조체의 조명으로부터 초래된 회절된 차수에 기반하여 결정하는 것에 의해서 결정하는 단계를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 제 12 항에 있어서,
상기 제 1 회절 구조체는 제 1 에칭된 주기적 구조체를 포함하고,
상기 제 2 회절 구조체는 제 2 에칭된 주기적 구조체를 포함하는, 반도체 디바이스 제조 프로세스 제어 방법. - 프로그램 명령을 포함하는 컴퓨터 프로그램으로서,
상기 프로그램 명령은,
제 1 기판을 패터닝하기 위한 제 1 패터닝 프로세스를 위해 사용되는 제 1 리소그래피 장치와 연관된 제 1 제어 그리드를 획득하는 단계;
제 2 기판을 패터닝하기 위한 제 2 패터닝 프로세스를 위해 사용되는 제 2 리소그래피 장치와 연관된 제 2 제어 그리드를 획득하는 단계;
상기 제 1 제어 그리드 및 제 2 제어 그리드에 기반하여, 결합된 기판을 획득하도록 상기 제 1 기판 및 제 2 기판을 결합하기 위한 결합 단계에 대한 공통 제어 그리드 정의를 결정하는 단계;
결합된 기판에 수행된 계측에 관련된 데이터를 포함하는 결합된 기판 계측 데이터를 획득하는 단계; 및
상기 결합된 기판 계측 데이터에 기반하여 후속 기판들에 대한 상기 결합 단계의 수행에 대한 정정을 결정하는 단계를 수행하도록 동작가능하고,
상기 정정을 결정하는 단계는,
상기 결합 단계에 대한 그리고 상기 제 1 패터닝 프로세스 및/또는 상기 제 2 패터닝 프로세스 중 하나 또는 양자 모두에 대한 공동-최적화된 정정을 결정하는 것을 포함하는, 컴퓨터 프로그램. - 제 14 항의 컴퓨터 프로그램을 포함하는 비일시적 컴퓨터 프로그램 캐리어.
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