CN109920751A - 利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统 - Google Patents
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Abstract
本发明提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统，所述方法包括如下步骤：获取具有键合图形层的第一待键合晶圆和第二待键合晶圆键合时的对准偏差；提供尚未形成所述键合图形层的第三待键合晶圆和第四待键合晶圆，在所述第三待键合晶圆和/或所述第四待键合晶圆的表面形成层间图形层，在形成所述层间图形层的光刻曝光过程中依据所述对准偏差进行光刻曝光补偿。本发明通过在层间图形层的形成过程中引入光刻曝光补偿，对晶圆键合时键合图形层的对准偏差进行修正，避免了晶圆在键合后因对准偏差导致的电性连接断路等缺陷，提高了产品良率。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统。
背景技术
随着对NAND储存器容量和性能的要求不断提高，3D NAND存储器通过引入立体堆叠式的存储器阵列结构，大幅增加了存储容量，成为了业界普遍看好的解决方案。其中，3DNAND存储器的外围电路一般由CMOS器件形成，而CMOS器件的工艺制程无法与存储器阵列的工艺制程集成在一起。为了进一步优化3D NAND的器件性能和工艺制程，可以将存储器阵列和外围电路分别在两片不同的晶圆上通过各自制程独立形成，然后通过晶圆键合技术将两者键合在一起，这不但有效提升了存储器读写速度，也减少了产品生产周期。此外，分离存储器阵列和外围电路的制程也在增加产品功能多样性和缩短产品研发周期上具有独特的优势。
目前，在3D NAND的存储器阵列晶圆和外围电路晶圆的键合过程中，常常会出现由于器件结构及所经工艺制程的不同，而使参与键合的两片晶圆的形变程度存在差异。这就会导致晶圆在键合时出现对准偏差。当对准偏差较大时，原本在版图设计中应上下对准键合的键合层图形就会偏移错位，导致出现电性连接断路等异常，进而影响产品良率。对于上述对准偏差，一般选择通过施加外力使晶圆形变来进行对准偏差的补偿。例如通过在晶圆背面施加气流或生长应力层，拉近两片晶圆的形变程度。然而，上述方法存在使晶圆因额外的应力而导致破片的风险。此外，上述方法需要根据不同产品调节补偿参数，仅能施加晶圆级别的修正，无法细化至曝光区域(shot)级别，且补偿范围局限在±3ppm以内，补偿精度仅为50nm。
因此，有必要提出一种新的利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统，用于解决现有技术中因晶圆键合的对准偏差影响产品良率的问题。
为实现上述目的及其它相关目的，本发明提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于，包括如下步骤：
获取具有键合图形层的第一待键合晶圆和第二待键合晶圆键合时的对准偏差；
提供尚未形成所述键合图形层的第三待键合晶圆和第四待键合晶圆，在所述第三待键合晶圆和/或所述第四待键合晶圆的表面形成层间图形层，在形成所述层间图形层的光刻曝光过程中依据所述对准偏差进行光刻曝光补偿。
作为本发明的一种可选方案，在形成所述层间图形层后还包括如下步骤：
在所述第三待键合晶圆和所述第四待键合晶圆的表面形成键合图形层，在所述层间图形层上形成的所述键合图形层对所述层间图形层套刻对准；
通过所述键合图形层对所述第三待键合晶圆和所述第四待键合晶圆进行键合。
作为本发明的一种可选方案，在对所述第三待键合晶圆和所述第四待键合晶圆进行键合后还包括如下步骤：
对光刻曝光补偿的结果进行评估，并根据评估结果对后续批次待键合晶圆的光刻曝光补偿进行修正。
作为本发明的一种可选方案，所述对准偏差包括晶圆缩放偏差、晶圆偏移偏差、晶圆偏转偏差、曝光区域偏转偏差或曝光区域缩放偏差中的至少一种。
作为本发明的一种可选方案，所述光刻曝光补偿包括晶圆级曝光补偿或曝光区域级曝光补偿中的至少一种。
作为本发明的一种可选方案，在进行所述光刻曝光补偿时，先进行所述晶圆级曝光补偿，再进行所述曝光区域级曝光补偿。
作为本发明的一种可选方案，所述晶圆级曝光补偿包括晶圆缩放补偿、晶圆偏移补偿或晶圆偏转补偿中的至少一种。
作为本发明的一种可选方案，所述曝光区域级曝光补偿包括曝光区域偏转补偿或曝光区域缩放补偿中的至少一种。
作为本发明的一种可选方案，所述第三待键合晶圆和/或所述第四待键合晶圆包含依次形成的多层所述层间图形层；在进行所述光刻曝光补偿时，在多层所述层间图形层中选择非顶层的一层所述层间图形层作为零层图形层，对所述零层图形层进行光刻曝光补偿，后续形成的所述层间图形层基于所述零层图形层依次进行套刻对准。
作为本发明的一种可选方案，在多层所述层间图形层中选择位于底层的所述层间图形层作为零层图形层。
作为本发明的一种可选方案，所述第三待键合晶圆和/或所述第四待键合晶圆包含依次形成的多层所述层间图形层；多层所述层间图形层依次进行所述光刻曝光补偿并套刻对准。
作为本发明的一种可选方案，进行键合的两片所述待键合晶圆分别为存储器阵列晶圆和外围电路晶圆。
作为本发明的一种可选方案，在所述阵列晶圆或所述外围电路晶圆的所述层间图形层的光刻曝光过程中进行光刻曝光补偿。
本发明还提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的系统，包括：对准偏差获取模块、数据处理模块、光刻曝光装置和曝光补偿反馈模块；其中，
所述对准偏差获取模块用于获取晶圆在键合过程中出现的对准偏差；
所述数据处理模块连接所述对准偏差获取模块，用于获取所述对准偏差，并根据所述对准偏差确定对应的光刻曝光补偿参数；
所述曝光补偿反馈模块设置于光刻曝光装置上，连接所述数据处理模块，用于从所述数据处理模块获取所述光刻曝光补偿参数，并将所述光刻曝光补偿参数用于晶圆的光刻曝光过程。
作为本发明的一种可选方案，所述利用光刻曝光补偿修正晶圆键合对准偏差的系统还包括：晶圆键合装置和设置于所述晶圆键合装置上的键合对准偏差量测模块，所述键合对准偏差量测模块连接所述对准偏差获取模块，用于量测具有相同制程工艺条件的待键合晶圆在键合过程中出现的对准偏差，并将所述对准偏差传至所述对准偏差获取模块。
如上所述，本发明提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统，通过在层间图形层的形成过程中引入光刻曝光补偿，对晶圆键合时键合图形层的对准偏差进行修正，避免了晶圆在键合后因对准偏差导致的电性连接断路等缺陷，提高了产品良率。
附图说明
图1显示为本发明中存储器阵列晶圆图形键合层的缩放偏差示意图。
图2显示为本发明中外围电路晶圆图形键合层的缩放偏差示意图。
图3显示为本发明中存储器阵列晶圆和外围电路晶圆在工艺制程中的缩放偏差变化示意图。
图4显示为本发明中晶圆键合时的截面示意图。
图5显示为本发明中键合晶圆的键合电性连接测试结果示意图。
图6显示为本发明实施例一中提供的存储器阵列晶圆的键合图形层的对准偏差示意图。
图7显示为本发明实施例一中提供的无光刻曝光补偿的存储器阵列晶圆和外围电路晶圆在键合时的截面示意图。
图8显示为本发明实施例一中提供的存储器阵列晶圆的层间图形层进行光刻曝光补偿时的截面示意图。
图9显示为本发明实施例一中提供的有光刻曝光补偿的存储器阵列晶圆和外围电路晶圆在键合时的截面示意图。
图10显示为本发明实施例一中提供的存储器阵列晶圆的键合图形层的对准偏差修正示意图。
图11显示为本发明实施例二中提供的键合图形层出现的晶圆偏移偏差的示意图。
图12显示为本发明实施例二中提供的键合图形层出现的晶圆偏转偏差的示意图。
图13显示为本发明实施例二中提供的键合图形层出现的曝光区域偏转偏差的示意图。
图14显示为本发明实施例二中提供的键合图形层出现的曝光区域缩放偏差的示意图。
图15显示为本发明实施例二中提供的键合图形层的晶圆缩放偏差的修正示意图。
图16显示为本发明实施例二中提供的键合图形层的曝光区域缩放偏差的修正示意图。
图17显示为本发明实施例三中提供的存储器阵列晶圆的零层图形层进行光刻曝光补偿时的截面示意图。
图18显示为本发明实施例三中提供的存储器阵列晶圆的多层层间图形层依次进行光刻曝光补偿时的截面示意图。
图19显示为本发明实施例四中提供的分别施行了光刻曝光补偿的存储器阵列晶圆和外围电路晶圆在键合时的截面示意图。
图20显示为本发明实施例五中提供的利用光刻曝光补偿修正晶圆键合对准偏差的系统的连接关系示意图。
元件标号说明
001 存储器阵列晶圆
001a 存储器阵列键合图形
001b 金属连接结构
002 外围电路晶圆
002a 外围电路键合图形
002b 金属连接结构
003 键合面
004 键合晶圆
004a 失效测试单元
004b 合格测试单元
101 存储器阵列晶圆
101a 版图键合图形
101b 实际键合图形
101c 金属连接结构
101d 设计位置
102 外围电路晶圆
102c 金属连接结构
201 存储器阵列晶圆
201a 键合图形
201b 偏移位置
201c 金属连接结构
201d 偏移位置
201e 层间图形层
201f 层间图形层
201g 层间图形层
201h 层间图形层
201i 键合图形层
202 外围电路晶圆
301 存储器阵列晶圆
301a 键合图形
301b 设计位置
401 存储器阵列晶圆
401a 键合图形
401b 设计位置
501 存储器阵列晶圆
501a 键合图形
601 存储器阵列晶圆
601a 键合图形
701 存储器阵列晶圆
701a 键合图形
801 存储器阵列晶圆
801a 层间图形层
801b 层间图形层
801c 层间图形层
801d 层间图形层
801e 键合图形层
901 存储器阵列晶圆
901a 层间图形层
901b 层间图形层
901c 层间图形层
901d 层间图形层
901e 键合图形层
111 存储器阵列晶圆
111a 层间图形层
111b 键合图形层
112 外围电路晶圆
112a 层间图形层
112b 键合图形层
121 对准偏差获取模块
122 数据处理模块
123 光刻曝光装置
124 曝光补偿反馈模块
125 晶圆键合装置
126 键合对准偏差量测模块
X1 存储器阵列晶圆在X轴方向的缩放形变量
Y1 存储器阵列晶圆在Y轴方向的缩放形变量
X2 外围电路晶圆在X轴方向的缩放形变量
Y2 外围电路晶圆在Y轴方向的缩放形变量
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
在3D NAND的存储器阵列晶圆和外围电路晶圆的键合过程中，对准偏差一般是由于两片晶圆间不同的缩放(expansion)形变差异导致的。如图1所示，是存储器阵列晶圆键合图形层的缩放偏差示意图；如图2所示，是外围电路晶圆键合图形层的缩放偏差示意图。对比图1和图2可以看出，存储器阵列晶圆001上的存储器阵列键合图形001a本应与外围电路晶圆002上的外围电路键合图形002a对准键合，但由于两片晶圆形变差异的不同导致键合图形出现了明显的对准偏差。这是由于两片晶圆所经历的工艺制程不同，在不同的热处理、成膜或刻蚀过程中，晶圆发生的形变也不同，最终导致两片晶圆在键合时出现对准偏差。如图3所示，是存储器阵列晶圆和外围电路晶圆在工艺制程中的缩放偏差变化示意图。在图3中，横坐标为晶圆所经过的工艺制程数，纵坐标为晶圆的缩放形变量，曲线X1表示的是存储器阵列晶圆在图1中X轴方向的缩放形变量，曲线Y1表示的是存储器阵列晶圆在图1中Y轴方向的缩放形变量，曲线X2表示的是外围电路晶圆在图2中X轴方向的缩放形变量，曲线Y2表示的是外围电路晶圆在图2中Y轴方向的缩放形变量。从图3中可以看出，在两片晶圆的制程初始阶段，其缩放形变量基本接近，而随着制程工艺的进行，缩放形变量出现差异，最终在制程工艺结尾处进行两片晶圆的键合时，存储器阵列晶圆已产生了约-4ppm的缩放形变，而外围电路晶圆的缩放形变约为0ppm。这是由于存储器阵列晶圆中的3D NAND阵列结构所引入的刻蚀及成膜工艺对晶圆的缩放形变影响较大，最终使晶圆出现整体收缩的倾向。对于300mm晶圆而言，-4ppm的缩放形变已足以使键合图形层中亚微米级别尺寸的金属连接结构在晶圆边缘位置产生键合错位，进而导致金属连线的电阻增大，乃至断路。如图4所示，是晶圆键合时的截面示意图，从图4中可以看出，当存储器阵列晶圆001和外围电路晶圆002间出现因各自的缩放形变不同而导致的对准偏差时，本应上下对准键合的存储器阵列晶圆001上的金属连接结构001b和外围电路晶圆002上的金属连接结构002b就会发生错位，导致无法按照版图设计在键合面003处准确对准键合。这会使电性连接的电阻上升，甚至由于完全错位而导致断路，进而影响产品良率。如图5所示，是键合晶圆004的键合电性连接测试结果示意图。在图5中，深色区域所表示的是失效测试单元004a，浅色区域所表示的是合格测试单元004b。从图中可以看出，由于电阻偏大或断路导致电性不佳的失效测试单元004a环绕键合晶圆004的周边分布，这是因为进行键合的两片晶圆存在缩放形变差异，当晶圆中心的金属连接结构对准键合时，晶圆边缘区域的金属连接结构必然将无法准确对准，进而导致电性连接异常。
实施例一
请参阅图6至图10，本实施例提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的方法，包括如下步骤：
获取具有键合图形层的第一待键合晶圆和第二待键合晶圆键合时的对准偏差；
提供尚未形成所述键合图形层的第三待键合晶圆和第四待键合晶圆，在所述第三待键合晶圆和/或所述第四待键合晶圆的表面形成层间图形层，在形成所述层间图形层的光刻曝光过程中依据所述对准偏差进行光刻曝光补偿。
作为示例，如图6至图10所示，本实施例针对所述待键合晶圆键合时在键合图形层将会出现的对准偏差，在所述待键合晶圆的层间图形层的光刻曝光过程中，对所述对准偏差进行光刻曝光补偿，从而修正在后续键合过程中出现的对准偏差。所述第一待键合晶圆和所述第二待键合晶圆以及所述第三待键合晶圆和所述第四待键合晶圆都属于具有相同工艺制程的同一产品，因此所述第一待键合晶圆和所述第二待键合晶圆的对准偏差可以作为参考，对所述第三待键合晶圆和/或所述第四待键合晶圆的层间图形层进行光刻曝光补偿。可选地，在本实施例中，进行键合的两片待键合晶圆分别为用于制造3D NAND存储器的存储器阵列晶圆和外围电路晶圆。
如图6所示，是存储器阵列晶圆101的键合图形层的对准偏差示意图，所述存储器阵列晶圆101在键合前相比其初始状态产生了-4ppm的晶圆缩放形变。在图6中，虚线所标识的是版图键合图形101a的位置，即在无缩放形变时，键合图形应处的位置，而实线所标识的是实际键合图形101b的位置，即在-4ppm的晶圆缩放形变下，键合图形的实际位置。如图7所示，是存储器阵列晶圆101和外围电路晶圆102在键合时的示意图，由于所述存储器阵列晶圆101产生的-4ppm的缩放形变，所述外围电路晶圆102没有缩放形变，原本应当上下对准键合的键合图形产生了错位，所述存储器阵列晶圆101上的金属连接结构101c相比其设计位置101d产生了偏移，而所述外围电路晶圆102上的金属连接结构102c没有偏移，即所述存储器阵列晶圆101与所述外围电路晶圆102之间存在-4ppm的对准偏差。所述对准偏差可以通过在键合机台进行晶圆键合时进行对准偏差量测得到。
可选地，当获得所述对准偏差后，可以将所述对准偏差用于后续批次的待键合晶圆的所述层间图形层的光刻曝光过程中。获取具有键合图形层的两片待键合晶圆的对准偏差的方法为：通过检测具有相同制程工艺条件的前一批次待键合晶圆在键合过程中出现的对准偏差，并将所述对准偏差用于下一批次待键合晶圆的所述层间图形层的光刻曝光过程中。
如图8所示，在下一批次的存储器阵列晶圆201的层间图形层201e的光刻曝光过程中，引入上一批次待键合晶圆在键合过程中出现的对准偏差，并根据所述对准偏差进行光刻曝光补偿。图8中示意性地表示出在光刻过程后，所述层间图形层201e中图形的偏移。具体地，所述层间图形层201e的形成过程包括成膜、光刻及刻蚀等一般半导体制程工艺。需要指出的是，在本实施例中，在下一批次待键合晶圆的光刻曝光过程中参考上一批次待键合晶圆在键合过程中的对准偏差进行光刻曝光补偿，但本发明并不严格限定仅能参考上一批次的对准偏差，也可以是若干批次前的某批次的对准偏差，或者是多个前批次的对准偏差。
作为示例，根据在图7中的前一批次待键合晶圆在键合过程中量测得到的对准偏差为晶圆缩放偏移-4ppm。参考上述对准偏差，在图8中，在下一批次的存储器阵列晶圆201的层间图形层201e的光刻曝光过程中，引入+4ppm的晶圆缩放补偿，以期修正后续形成键合图形层时的对准偏移。
作为示例，在形成所述层间图形层后还包括如下步骤：
在所述第三待键合晶圆和所述第四待键合晶圆的表面形成键合图形层，在所述层间图形层上形成的所述键合图形层对所述层间图形层套刻对准；
通过所述键合图形层对所述第三待键合晶圆和所述第四待键合晶圆进行键合。
如图9所示，本实施例中，在形成层间图形层201e后，还会继续依次形成对所述层间图形层201e套刻对准的多层层间图形层，依次为层间图形层201f、层间图形层201g和层间图形层201h。需要指出的是，此处仅为了表述各层的光刻对准关系而对各层层间图形层进行了简化描述，而在实际的晶圆工艺制程中，在各层层间图形层间还可能存在例如层间介质层等其他不参与光刻对准的半导体结构层。此外，图9中仅示意性地标出各层层间图形层的形成次序关系，其具体结构在本实施例中不再赘述。各层层间图形层在套刻对准时，可以统一基于层间图形层201e上的对准标记进行套刻对准，也可以按照层间图形层201f对准层间图形层201e、层间图形层201g对准层间图形层201f、层间图形层201h对准层间图形层201g进行依次对准。最后形成的键合图形层201i也按上述方法对层间图形层进行套刻对准。从图9中可以看出，通过在形成层间图形层201e的过程中施加光刻曝光补偿，使所述层间图形层201e基于键合对准偏差作出补偿，在其后套刻对准所述层间图形层201e而形成的各层层间图形层及键合图形层201i就会继承该补偿。最终，所述键合图形层201i上原本会出现的对准偏差就可以得到补偿。所述键合图形层201i上的金属连接结构201c在补偿后相比其未补偿前会偏移的偏移位置201d产生了位移，从而修正到了其版图设计中的正确位置，可以与外围电路晶圆202上的金属连接结构202c准确对准键合。如图10所示，是存储器阵列晶圆201的键合图形层的对准偏差修正示意图，所述存储器阵列晶圆201在键合前相比其初始状态产生了-4ppm的晶圆缩放形变，但通过在层间图形层引入的光刻曝光补偿修正，原本会偏移至虚线所标识的偏移位置201b的键合图形仍然处于其版图设计位置，即实线所标识的键合图形201a，避免了对准偏差导致的键合错位。
作为示例，所述对准偏差包括晶圆缩放偏差(wafer expansion)、晶圆偏移偏差(wafer translation)、晶圆偏转偏差(wafer rotation)、曝光区域偏转偏差(shotrotation)或曝光区域缩放偏差(shot magnification)中的至少一种。本实施例中所述的对准偏差为晶圆缩放偏差，而在本发明的其他案例中，晶圆在经过键合前的多道工艺后，还会出现晶圆偏移偏差、晶圆偏转偏差、曝光区域偏转偏差或曝光区域缩放偏差等对准偏差中的一种或多种共存的情况。本发明可以针对上述对准偏差在层间图形层的形成过程中进行光刻曝光补偿，最终修正在键合图形层出现的对准偏差。
作为示例，所述光刻曝光补偿包括晶圆级曝光补偿或曝光区域级曝光补偿中的至少一种。针对上述晶圆缩放偏差、晶圆偏移偏差、晶圆偏转偏差、曝光区域偏转偏差或曝光区域缩放偏差等对准偏差，本发明通过在层间图形层的形成过程中通过晶圆级曝光补偿或曝光区域级曝光补偿进行光刻曝光补偿，以修正在键合图形层出现的对准偏差。在本实施例中是针对晶圆缩放偏差，在层间图形层的形成过程中进行晶圆级曝光补偿。具体地，是采用了晶圆缩放补偿。在本发明的其他案例中，还可以采用包括晶圆缩放补偿、晶圆偏移补偿或晶圆偏转补偿中的至少一种的晶圆级曝光补偿，以及包括曝光区域偏转补偿或曝光区域缩放补偿中的至少一种的曝光区域级曝光补偿，或者将所述晶圆级曝光补偿与所述曝光区域级曝光补偿相结合。
实施例二
相比实施例一中的方案，在本实施例中，在对所述待键合晶圆进行键合后还包括如下步骤：
对光刻曝光补偿的结果进行评估，并根据评估结果对后续批次待键合晶圆的光刻曝光补偿进行修正。
由于半导体晶圆的制程工艺复杂、变量较多，因此，仅根据键合图形层的对准偏差在层间图形层引入的光刻曝光补偿未必能够完全准确无误地继承到键合图形层上。在本发明的实际实施过程中，还可以经过多批次实验，对光刻曝光补偿进行修正，获得最合适的光刻曝光补偿参数。
例如，对于键合图形层上晶圆缩放偏移-4ppm的对准偏差，在形成层间图形层时，如参考该对准偏差引入+4ppm的晶圆缩放补偿，在完成键合工艺后经量测后发现，由于在层间图形层引入的晶圆缩放补偿并未完全继承至键合图形层，键合图形层仍然存在+1ppm的对准偏差。参考该对准偏差，在下一批次光刻曝光补偿时引入+3ppm的晶圆缩放补偿，以进一步修正所述对准偏差。上述修正过程可以反复执行多轮，以最终获得最适合的光刻曝光补偿参数。
此外，根据晶圆制程中的各个工艺节点的工艺窗口波动，同一产品的晶圆所对应的最适合的光刻曝光补偿参数也会随之产生波动。因此，可以在晶圆生产过程中实时量测本批次晶圆键合时出现的对准偏差，评估本批次光刻曝光补偿的结果，并根据本批次晶圆的对准偏差对光刻曝光补偿的参数进行更新修正，并将其用于后续批次晶圆的光刻曝光补偿。
实施例三
在实施例一中所述的是针对键合图形层出现的晶圆缩放偏差，在层间图形层的光刻曝光过程中通过晶圆缩放补偿进行补偿修正。本实施将对键合图形层出现的其他类型的对准偏差进行说明。例如，发生在晶圆级别的晶圆偏移偏差、晶圆偏转偏差，以及发生在曝光区域级别的曝光区域偏转偏差或曝光区域缩放偏差。
如图11所示，是键合图形层出现的晶圆偏移偏差的情况。在存储器阵列晶圆301中，键合图形层相比版图设计位置出现了晶圆偏移偏差，实线所示的键合图形301a相比虚线所示的设计位置301b向左上方整体偏移。对于上述晶圆偏移偏差，在存储器阵列晶圆301的层间图形层的光刻曝光过程中通过引入晶圆偏移补偿对所述晶圆偏移偏差进行修正补偿。
如图12所示，是键合图形层出现的晶圆偏转偏差的情况。在存储器阵列晶圆401中，键合图形层相比版图设计位置出现了晶圆偏转偏差，实线所示的键合图形401a相比虚线所示的设计位置401b出现了逆时针的偏转。对于上述晶圆偏转偏差，在存储器阵列晶圆401的层间图形层的光刻曝光过程中通过引入晶圆偏转补偿对所述晶圆偏转偏差进行修正补偿。
如图13所示，是键合图形层出现的曝光区域偏转偏差的情况。在键合图形层出现的对准偏差中，除了发生在晶圆级别的对准偏差外，还会出现曝光区域级别的局部性的对准偏差。这是由于半导体制程中由工艺或机台所引入的晶圆面内不均匀性所导致的。对于晶圆级别基本未发生对准偏差，而晶圆的局部区域发生的对准偏差，可以通过在局部区域引入一个或多个曝光区域的光刻补偿进行补偿修正。在图13中，键合图形501a发生了偏转偏差，而其他区域的键合图形都位于版图设计中的正常位置。键合图形501a可以是键合图形层上的一个曝光区域，且对应于层间图形层上的一个曝光区域，通过在层间图形层的光刻曝光过程中引入曝光区域偏转补偿，对键合图形501a的偏转偏差进行修正补偿。当然，上述曝光区域偏转补偿并不局限于单一的曝光区域，可以根据晶圆区域形变的实际情况，对多个曝光区域实施曝光补偿。
如图14所示，是键合图形层出现的曝光区域缩放偏差的情况。在图14中，存储器阵列晶圆601中的键合图形601a发生了缩放偏差，而其他区域的键合图形都处于版图设计中的正常位置。键合图形601a可以是键合图形层上的一个曝光区域，且对应于层间图形层上的一个曝光区域，通过在层间图形层的光刻曝光过程中引入曝光区域缩放补偿，对键合图形601a的缩放偏差进行修正补偿。
上述示例仅对对准偏差中的单一情况进行了例举说明，但实际工艺过程中一般会出现多种对准偏差混合出现的情况。此时就需要在层间图形层的光刻曝光过程中结合多种光刻曝光补偿手段，对上述对准偏差进行针对性的补偿修正。
作为示例，在进行所述光刻曝光补偿时，先进行所述晶圆级曝光补偿，再进行所述曝光区域级曝光补偿。如图15所示，在存储器阵列晶圆701上，相比虚线所示的版图设计位置，实线所示的实际键合图形层整体呈现出晶圆缩放偏差，且其中的一个键合图形701a还出现了曝光区域缩放偏差。针对以上情况，可以在层间图形层的光刻曝光过程中，先进行晶圆缩放补偿，消除晶圆级别的晶圆缩放偏移，如图16所示。在施行了晶圆级曝光补偿后，再针对晶圆上个别区域的曝光区域级别的对准偏差进行曝光区域曝光补偿。例如，在图16中，针对在晶圆级曝光补偿后仍然存在曝光区域缩放偏差的键合图形701a进行曝光区域缩放补偿。当然，实际在晶圆面内可能存在多个需要进行曝光区域曝光补偿的曝光区域，对此可以分别进行曝光区域曝光补偿。还需指出的是，以上分步拆分过程是仅为了清楚阐述晶圆级和曝光区域级的光刻曝光补偿参数的设置过程。在实际制程中，实施光刻曝光补偿的单层层间图形层还是在一次光刻过程中根据所设晶圆级和曝光区域级的光刻曝光补偿参数形成的。
实施例四
本实施例将针对进行光刻曝光补偿的层间图形层的不同选择进行说明。
作为示例，所述待键合晶圆包含依次形成的多层所述层间图形层；在进行所述光刻曝光补偿时，在多层所述层间图形层中选择非顶层的任意一层所述层间图形层作为零层图形层，对所述零层图形层进行光刻曝光补偿，后续形成的所述层间图形层基于所述零层图形层依次进行套刻对准。
作为示例，在多层所述层间图形层中选择位于底层的所述层间图形层作为零层图形层。如实施例一所述，即是将位于底层的所述层间图形层作为零层图形层的示例。
作为示例，如图17所示，在存储器阵列晶圆801上依次形成了层间图形层801a、层间图形层801b、层间图形层801c、层间图形层801d和键合图形层801e。选择层间图形层801c作为所述零层图形层，并在所述层间图形层801c的形成过程中进行光刻曝光补偿，最终消除键合图形层801e的对准偏差。由于各层层间图形层进行光刻曝光补偿的窗口冗余各不相同，本发明在挑选零层图形层时，应该选择光刻曝光补偿窗口较大层次作为零层图形层进行光刻补偿，以免光刻曝光补偿影响正常的半导体器件结构。即是说，在零层图形层施加的光刻曝光补偿应具备足够的工艺窗口，不会因为所引入的缩放、偏移或偏转导致其与下层图形层之间出现结构性的缺陷，如金属连线断路等。具体地，零层图形层可选为在晶圆衬底上的对准标记层，或者前层图形线宽较大而本层图形线宽较小的金属布线层或通孔层等。
作为示例，如图18所示，所述晶圆包含依次形成的多层所述层间图形层；多层所述层间图形层依次进行所述光刻曝光补偿并套刻对准。由于在单层的层间图形层中所能施加的光刻曝光补偿是有限的，既不能超过光刻机台的工艺能力，也不能影响层间连接结构。因此，当键合图形层处产生的键合对准偏差较大时，仅靠单层层间图形层的光刻曝光补偿就可能无法完全补偿对准偏差。此时，可以通过引入多层层间图形层的光刻曝光补偿以解决上述问题。在图18中，在存储器阵列晶圆901上依次形成了层间图形层901a、层间图形层901b、层间图形层901c、层间图形层901d和键合图形层901e。在键合图形层901e中产生了较大的对准偏差，在层间图形层901a、层间图形层901b、层间图形层901c和层间图形层901d的光刻过程中，在套刻对准前层的基础上，都进行了光刻曝光补偿，最终使键合图形层901e中的对准偏差得到修正补偿。
实施例五
实施例一至实施例四都是针对两片待键合晶圆中的一片进行光刻曝光补偿，即在3D NAND存储器的存储器阵列晶圆和外围电路晶圆中挑选一片，例如存储器阵列晶圆，进行光刻曝光补偿。而本实施例中的方案将对两片待键合晶圆都进行光刻曝光补偿。
作为示例，在所述阵列晶圆和所述外围电路晶圆的所述层间图形层的光刻曝光过程中进行光刻曝光补偿。如图19所示，存储器阵列晶圆111的键合图形层111b和外围电路晶圆112的键合图形层112b存在对准偏差，如图中虚线位置所示。通过在存储器阵列晶圆111的层间图形层111a和外围电路晶圆112的层间图形层112a分别施加光刻曝光补偿，以消除两片晶圆在键合图形层的对准偏差，如图19中的实线位置所示。
通过实施例一至实施例五可以看出，本发明通过引入光刻曝光补偿的方法，针对参与键合的两片晶圆中的任意一片或者两片同时进行层间图形层的光刻曝光补偿，以修正其后形成的键合图形层的对准偏差。相比键合时引入外力进行修正的方法，本发明的方法具有以下优势：
补偿能力强，通过晶圆级别和曝光区域级别的单层或多层的光刻曝光补偿，本发明的方法所能补偿的对准偏差可达±220ppm，远超外力补偿方法的±3ppm的补偿极限；
补偿难度低，本发明的方法无需凭借外力实现，不会使晶圆因应力而出现破片，仅需调节光刻过程的工艺参数，不会影响到其他工艺制程；
补偿精度高，由于本发明的方法是通过光刻工艺实现的，对于对准偏差的补偿精度取决于光刻机台的工艺能力，而目前业界领先的光刻机台普遍可将补偿精度控制在小于1nm，补偿精度远高于外力补偿方法的50nm。
实施例六
本实施例还提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的系统，如图20所示，包括：对准偏差获取模块121、数据处理模块122、光刻曝光装置123和曝光补偿反馈模块124；其中，
所述对准偏差获取模块121用于获取晶圆在键合过程中出现的对准偏差；
所述数据处理模块122连接所述对准偏差获取模块121，用于获取所述对准偏差，并根据所述对准偏差确定对应的光刻曝光补偿参数；
所述曝光补偿反馈模块124设置于光刻曝光装置123上，连接所述数据处理模块122，用于从所述数据处理模块122获取所述光刻曝光补偿参数，并将所述光刻曝光补偿参数用于晶圆的光刻曝光过程。
在图20中，所述对准偏差获取模块121用于获取晶圆在键合过程中出现的对准偏差，该对准偏差指的是两片待键合晶圆的键合图形层之间的对准偏差。所述数据处理模块122从所述对准偏差获取模块121处获取所述对准偏差，并基于所述对准偏差确定对应的光刻曝光补偿参数。例如，针对一片晶圆产生的-4ppm晶圆缩放偏差的对准偏差，所述数据处理模块122将给出在光刻过程中引入的晶圆缩放补偿的光刻曝光补偿参数，例如+3ppm，以修正对准偏差。详细过程可参考实施例一至五中的相关描述。
作为示例，如图20所示，所述利用光刻曝光补偿修正晶圆键合对准偏差的系统还包括：晶圆键合装置125和设置于所述晶圆键合装置125上的键合对准偏差量测模块126，所述键合对准偏差量测模块126连接所述对准偏差获取模块121，用于量测具有相同制程工艺条件的前一批次晶圆在键合过程中出现的对准偏差，并将所述对准偏差传至所述对准偏差获取模块121。
在本实施例中，通过在晶圆键合装置125上设置的键合对准偏差量测模块126对具有相同制程工艺条件的前一批次晶圆在键合过程中出现的对准偏差进行量测及收集。通过收集所述对准偏差数据，可以将其用于下一批次的同类产品的层间图形层的光刻过程中。在本发明的其他实施案例中，还可以基于历史数据，结合不同的制程条件和工艺参数建立数据模型，对不同产品的晶圆在键合图形层可能产生的对准偏差进行预估，并将预估的对准偏差用于确定光刻曝光补偿参数。
综上所述，本发明提供了一种利用光刻曝光补偿修正晶圆键合对准偏差的方法及系统，所述利用光刻曝光补偿修正晶圆键合对准偏差的方法包括如下步骤：获取具有键合图形层的两片待键合晶圆的对准偏差；提供两片尚未形成所述键合图形层的待键合晶圆，在其中至少一片所述待键合晶圆的表面形成层间图形层，在形成所述层间图形层的光刻曝光过程中依据所述对准偏差进行光刻曝光补偿。所述利用光刻曝光补偿修正晶圆键合对准偏差的系统包括：对准偏差获取模块、数据处理模块、光刻曝光装置和曝光补偿反馈模块。本发明通过在层间图形层的形成过程中引入光刻曝光补偿，对晶圆键合时键合图形层的对准偏差进行修正，避免了晶圆在键合后因对准偏差导致的电性连接断路等缺陷，提高了产品良率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于，包括如下步骤：
获取具有键合图形层的第一待键合晶圆和第二待键合晶圆键合时的对准偏差；
提供尚未形成所述键合图形层的第三待键合晶圆和第四待键合晶圆，在所述第三待键合晶圆和/或所述第四待键合晶圆的表面形成层间图形层，在形成所述层间图形层的光刻曝光过程中依据所述对准偏差进行光刻曝光补偿。
2.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：在形成所述层间图形层后还包括如下步骤：
在所述第三待键合晶圆和所述第四待键合晶圆的表面形成键合图形层，在所述层间图形层上形成的所述键合图形层对所述层间图形层套刻对准；
通过所述键合图形层对所述第三待键合晶圆和所述第四待键合晶圆进行键合。
3.根据权利要求2所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：在对所述第三待键合晶圆和所述第四待键合晶圆进行键合后还包括如下步骤：
对光刻曝光补偿的结果进行评估，并根据评估结果对后续批次待键合晶圆的光刻曝光补偿进行修正。
4.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述对准偏差包括晶圆缩放偏差、晶圆偏移偏差、晶圆偏转偏差、曝光区域偏转偏差或曝光区域缩放偏差中的至少一种。
5.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述光刻曝光补偿包括晶圆级曝光补偿或曝光区域级曝光补偿中的至少一种。
6.根据权利要求5所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：在进行所述光刻曝光补偿时，先进行所述晶圆级曝光补偿，再进行所述曝光区域级曝光补偿。
7.根据权利要求5所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述晶圆级曝光补偿包括晶圆缩放补偿、晶圆偏移补偿或晶圆偏转补偿中的至少一种。
8.根据权利要求5所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述曝光区域级曝光补偿包括曝光区域偏转补偿或曝光区域缩放补偿中的至少一种。
9.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述第三待键合晶圆和/或所述第四待键合晶圆包含依次形成的多层所述层间图形层；在进行所述光刻曝光补偿时，在多层所述层间图形层中选择非顶层的一层所述层间图形层作为零层图形层，对所述零层图形层进行光刻曝光补偿，后续形成的所述层间图形层基于所述零层图形层依次进行套刻对准。
10.根据权利要求9所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：在多层所述层间图形层中选择位于底层的所述层间图形层作为零层图形层。
11.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：所述第三待键合晶圆和/或所述第四待键合晶圆包含依次形成的多层所述层间图形层；多层所述层间图形层依次进行所述光刻曝光补偿并套刻对准。
12.根据权利要求1所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：进行键合的两片所述待键合晶圆分别为存储器阵列晶圆和外围电路晶圆。
13.根据权利要求12所述的利用光刻曝光补偿修正晶圆键合对准偏差的方法，其特征在于：在所述阵列晶圆或所述外围电路晶圆的所述层间图形层的光刻曝光过程中进行光刻曝光补偿。
14.一种利用光刻曝光补偿修正晶圆键合对准偏差的系统，其特征在于，包括：对准偏差获取模块、数据处理模块、光刻曝光装置和曝光补偿反馈模块；其中，
所述对准偏差获取模块用于获取晶圆在键合过程中出现的对准偏差；
所述数据处理模块连接所述对准偏差获取模块，用于获取所述对准偏差，并根据所述对准偏差确定对应的光刻曝光补偿参数；
所述曝光补偿反馈模块设置于光刻曝光装置上，连接所述数据处理模块，用于从所述数据处理模块获取所述光刻曝光补偿参数，并将所述光刻曝光补偿参数用于晶圆的光刻曝光过程。
15.根据权利要求14所述的利用光刻曝光补偿修正晶圆键合对准偏差的系统，其特征在于，所述利用光刻曝光补偿修正晶圆键合对准偏差的系统还包括：晶圆键合装置和设置于所述晶圆键合装置上的键合对准偏差量测模块，所述键合对准偏差量测模块连接所述对准偏差获取模块，用于量测具有相同制程工艺条件的待键合晶圆在键合过程中出现的对准偏差，并将所述对准偏差传至所述对准偏差获取模块。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190621 |