KR20230110537A - 전기적 특성들을 제어하기 위한 전도성 구성요소를 갖는 화합물 반도체 디바이스들 - Google Patents

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제임스 지. 피오렌자
다니엘 피에드라
조슈아 앤드류 페로제크
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아나로그 디바이시즈 인코포레이티드
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Abstract

집적 회로들은 화합물 반도체 디바이스들의 전기적 특성들을 제어하는 전도성 구성요소들을 갖는 화합물 반도체 디바이스들을 포함한다. 하나 이상의 예들에서, 하나 이상의 전도성 구성요소들은 소스 전기적 접촉부 또는 드레인 전기적 접촉부와 관련하여 전자들의 농도를 증가시키도록 위치될 수 있다. 하나 이상의 추가적인 예들에서, 전도성 구성요소는 게이트 전기적 접촉부와 관련하여 전자들의 농도를 감소시키도록 위치될 수 있다. 화합물 반도체 디바이스들은, 적어도 하나의 13족 원소 및 적어도 하나의 15족 원소를 갖는 하나 이상의 재료들을 포함하는 다수의 화합물 반도체 층들을 포함할 수 있다.

Description

전기적 특성들을 제어하기 위한 전도성 구성요소를 갖는 화합물 반도체 디바이스들
연방 지원 연구에 관한 진술
본 발명은 국방고등연구계획국(Defense Advanced Research Projects Agency)이 수여한 계약 번호 제HR0011-18-3-0014호에 따라 미국 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 대해 특정 권리들을 갖는다.
우선권의 주장
본 특허 출원은 2020년 12월 02일자로 출원된 미국 가특허 출원 번호 제63/120,556호에 대한 우선권의 이익을 주장하며, 이로써 이러한 출원은 그 전체가 본원에 참조로서 포함된다.
기술분야
본 문서는 전반적으로 그렇지만 비제한적으로, 화합물 반도체 디바이스들의 전기적 특성들을 제어하기 위한 전도성 구성요소들을 갖는 화합물 반도체 디바이스들에 대한 장치들 및 방법들에 관한 것이다.
화합물 반도체 재료들로부터 구성된 집적 회로들과 같은 전자 디바이스들은 전형적인 실리콘-기반 전자 디바이스들에 대해 개선된 동작 특성들을 제공하는 속성들을 가질 수 있다. 예를 들어, 화합물 반도체 디바이스들은 실리콘-기반 전자 디바이스들보다 더 큰 밴드갭 및 더 높은 임계 항복 필드를 가질 수 있다. 예시를 위해, 갈륨 질화물(GaN)은 약 3.2 - 3.4 전자볼트(electronvolt; eV)의 밴드갭을 가질 수 있으며, 반면 실리콘은 1.1 eV의 밴드갭을 가지고, GaN은 3MV/cm의 임계 항복 필드를 가질 수 있으며, 반면 Si는 0.3MV/cm의 임계 항복 필드를 갖는다. 결과적으로, 화합물 반도체 디바이스들은 전형적인 실리콘-기반 전자 디바이스들보다 더 높은 전압에서 동작하고 더 높은 온도에서 열적으로 더 안정적일 수 있다. 추가적으로, 실리콘-기반 반도체 재료들보다 더 높은 화합물 반도체 재료들의 전자 이동도는 화합물 반도체 재료들을 포함하는 전자 디바이스들에서 더 빠른 전자들의 이동을 가져올 수 있다. 따라서, 화합물 반도체 재료들을 포함하는 전자 디바이스들은 실리콘-기반 재료들을 포함하는 전자 디바이스들보다 더 높은 주파수에서 동작할 수 있다. 화합물 반도체 재료들을 포함하는 전자 디바이스들이 실리콘-기반 전자 디바이스들의 성능 및 동작에 대한 개선들을 제공할 수 있는 속성들을 가질 수 있지만, 기존 화합물 반도체-기반 전자 디바이스들의 설계는 전하 농도 및 저항과 같은 전자 디바이스들의 전기적 특성들을 제어하는 것에 대해 제한될 수 있다.
집적 회로들은 화합물 반도체 디바이스들의 전기적 특성들을 제어하는 전도성 구성요소들을 갖는 화합물 반도체 디바이스들을 포함한다. 하나 이상의 예들에서, 하나 이상의 전도성 구성요소들은 소스 전기적 접촉부 또는 드레인 전기적 접촉부와 관련하여 전자들의 농도를 증가시키도록 위치될 수 있다. 하나 이상의 추가적인 예들에서, 전도성 구성요소는 게이트 전기적 접촉부와 관련하여 전자들의 농도를 감소시키도록 위치될 수 있다. 화합물 반도체 디바이스들은, 적어도 하나의 13족 원소 및 적어도 하나의 15족 원소를 갖는 하나 이상의 재료들을 포함하는 다수의 화합물 반도체 층들을 포함할 수 있다.
하나 이상의 구현예들에서, 반도체 디바이스는 반도체 디바이스의 전기적 특성들을 제어하기 위한 하나 이상의 전도성 구성요소들을 포함한다. 반도체 디바이스는 기판 및 기판의 표면 상에 배치된 제1 화합물 반도체 층을 포함한다. 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성된다. 반도체 디바이스는 또한 제1 화합물 반도체 층 상에 배치된 제2 화합물 반도체 층을 포함한다. 제2 화합물 반도체 층은 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성된다. 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는다. 또한, 반도체 디바이스는, 제1 화합물 반도체 층 내에 배치되며 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 적어도 약 10 나노미터(nm)의 거리에 위치되는 전도성 구성요소를 포함한다.
하나 이상의 구현예들에서, 반도체 디바이스의 전기적 특성들을 제어하기 위한 프로세스는 기판 상에 제1 화합물 반도체 층을 형성하는 단계를 포함한다. 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성된다. 프로세스는 또한, 제1 화합물 반도체 층 상에 패턴화된 마스크 층을 형성하는 단계, 및 수정된 제1 화합물 반도체 층을 생성하기 위해 패턴화된 마스크 층의 패턴에 따라 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하는 단계를 포함한다. 또한, 프로세스는, 수정된 제1 화합물 반도체 층 위에 제2 화합물 반도체 층을 형성하는 단계를 포함한다. 제2 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성된다. 또한, 프로세스는 제2 화합물 반도체 층 위에 제3 화합물 반도체 층을 형성하는 단계를 포함한다. 제3 화합물 반도체 층은 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성된다. 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는다.
반드시 축적이 맞춰져야만 하는 것은 아닌 도면들 내에서, 유사한 번호들은 상이한 도면들에서 유사한 구성요소들을 설명하기 위하여 사용될 수 있다. 상이한 문자 접미사들을 갖는 유사한 번호들은 유사한 구성요소들의 상이한 사례들을 나타낼 수 있다. 도면들은, 예로서 그리고 비제한적으로, 본 문서에서 논의되는 다양한 구현예들을 전반적으로 예시한다.
도 1은, 화합물 반도체 디바이스의 전기적 특성들을 제어하기 위한 하나 이상의 전도성 구성요소들을 갖는 화합물 반도체 층을 포함하는 예시적인 집적 회로의 적어도 일 부분의 단면을 도시하는 도면이다.
도 2는, 화합물 반도체 디바이스의 전기적 특성들을 제어하기 위한 다수의 전도성 구성요소들을 갖는 화합물 반도체 층을 포함하는 집적 회로의 적어도 일 부분의 단면을 도시하는 도면이다.
도 3은, 화합물 반도체 디바이스의 전기적 특성들을 제어하기 위한 전도성 구성요소를 갖는 화합물 반도체 층을 포함하는 추가적이고 예시적인 집적 회로의 적어도 일 부분의 단면을 도시하는 도면이다.
도 4는, 화합물 반도체 디바이스의 전기적 특성들을 제어하기 위해 화합물 반도체 층 내에 내장된 다수의 장벽 층들 및 하나 이상의 전도성 구성요소들을 갖는 화합물 반도체 층을 포함하는 예시적인 집적 회로의 구성요소들의 적어도 일 부분의 단면을 도시하는 도면이다.
도 5는 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하기 위한 예시적인 프로세스를 도시하는 도면이다.
도 6은 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하기 위한 예시적인 프로세스의 동작들을 도시하는 순서도이다.
집적 회로 구성요소들은 하나 이상의 화합물 반도체들을 사용하여 형성될 수 있다. 하나 이상의 화합물 반도체들은, 하나 이상의 13족 원소들 및 하나 이상의 15족 원소들의 조합을 갖는 화합물 반도체 재료의 원소들의 그룹을 포함할 수 있다. 본원에서 설명되는 집적 회로는 또한, 13족 원소 및 15족 원소 조합과는 상이한 원소들의 하나 이상의 조합들을 갖는 하나 이상의 화합물 반도체들을 포함할 수 있다. 예시를 위해, 본원에서 설명되는 집적 회로는 아연 산화물(ZnO)을 포함할 수 있다.
본원에서 설명되는 집적 회로 구성요소들은 전계 효과 트랜지스터들과 같은 트랜지스터들을 포함한다. 특정 예들에서, 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)들이 생산된다. HEMT들은 하나 이상의제2 화합물 반도체들을 포함하는 하나 이상의 제2 층들과 결합된 제1 화합물 반도체를 포함하는 제1 층을 포함한다. 하나 이상의 제2 화합물 반도체들은 제1 화합물 반도체와는 상이한 밴드갭 및 분극 필드를 가질 수 있다. 제1 층 및 하나 이상의 제2 층들은 함께 하나 이상의 헤테로구조체(heterostructure)들을 형성할 수 있다.
제1 층을 포함하는 제1 화합물 반도체는 하나 이상의 13족 원소들 및 하나 이상의 15족 원소들의 조합을 포함할 수 있다. 예를 들어, 제1 화합물 반도체는 갈륨 질화물(GaN)을 포함할 수 있다. 또한, 제1 화합물 반도체는 알루미늄 질화물(AlN)을 포함할 수 있다. 또한, 제1 화합물 반도체는 갈륨 비화물(GaAs)을 포함할 수 있다. 또한, 제1 화합물 반도체는 인듐 인화물(InP)을 포함할 수 있다.
제1 층에 결합된 제2 층을 포함하는 제2 화합물 반도체는 하나 이상의 13족 원소들 및 하나 이상의 15족 원소들의 조합을 포함할 수 있다. 예시를 위해, 제2 화합물 반도체는 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 추가적으로, 제2 화합물 반도체는 알루미늄 인듐 갈륨 질화물(AlInGaN)을 포함할 수 있다. 또한, 제2 화합물 반도체는 인듐 알루미늄 질화물(InAlN)을 포함할 수 있다.
제1 화합물 반도체 및 하나 이상의 제2 화합물 반도체들을 포함하는 헤테로구조체의 일 예는 AlGaN 층과 결합된 GaN 층을 포함할 수 있다. 제1 화합물 반도체 및 하나 이상의 제2 화합물 반도체들을 포함하는 헤테로구조체의 일 예는 InAlN 층과 결합된 AlN 층을 포함할 수 있다. 헤테로구조체들의 다른 예들은 AlN/GaN/AlN 및 InAlN/GaN을 포함할 수 있다. 또한, 15족으로부터의 원소들(예를 들어, 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi)))과 13족으로부터의 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl))의 다양한 다른 조합들은 화합물 반도체 디바이스들을 형성하기 위해 사용될 수 있는 헤테로구조체들을 형성할 수 있다.
제1 화합물 반도체를 포함하는 제1 층과 하나 이상의 제2 화합물 반도체들로 구성된 하나 이상의 제2 층들을 결합하는 것은 층들 사이의 인터페이스에 근접하여 상대적으로 높은 전자 이동도를 갖는 층을 생성할 수 있다. 층은 2차원 전자 가스(two-dimensional electron gas; 2DEG)일 수 있다. 전압이 화합물 반도체 디바이스의 게이트 전기적 접촉부에 인가될 때, 2DEG를 포함하는 채널 영역 내에서 전자들의 움직임을 야기할 수 있는 전기장이 생성될 수 있다. 이러한 방식으로, 화합물 반도체 디바이스의 소스 영역과 드레인 영역 사이의 전류가 생성될 수 있다.
기존 화합물 반도체 디바이스들은 전형적으로, 저항, 전하 밀도, 및 임계 전압과 같은 반도체 디바이스들의 전기적 속성들을 제어하기 위해 실리콘-기반 반도체 디바이스들에 구현되는 설계 특징들 중 일부를 결여한다. 예를 들어, 실리콘-기반 반도체 디바이스들은 실리콘-기반 반도체 디바이스들의 다양한 영역들 내의 전자들의 농도를 제어하기 위한 하나 이상의 도핑된 영역들을 포함할 수 있다. 예시를 위해, 실리콘-기반 반도체 디바이스들은, 실리콘 원자들의 수에 비해 상대적으로 더 높은 농도의 n-형 도펀트들을 갖는 영역들, 실리콘 원자들에 비해 상대적으로 더 낮은 농도의 n-형 도펀트들을 갖는 영역들, 및 소정의 양의 p-형 도펀트들을 갖는 영역들을 포함할 수 있다. n-형 도펀트들을 포함하는 영역들은 상대적으로 더 높은 전자 농도들 및 상대적으로 더 낮은 임피던스를 가질 수 있다. 또한, p-형 도펀트들을 포함하는 영역들은 상대적으로 더 낮은 전자 농도들, 상대적으로 더 높은 농도의 홀들, 및 더 높은 임피던스를 가질 수 있다. 기존 실리콘-기반 반도체 디바이스들에서의 도핑된 영역들의 위치는 향상 모드(enhancement mode) 동작을 가능하게 하는 것과 같은 반도체 디바이스들의 기능성과 관련될 수 있다. 추가적으로, 기존 실리콘-기반 반도체 디바이스들의 도핑된 영역들은 반도체 디바이스들의 동작 동안 생성되는 전기장들을 수정하기 위해 사용될 수 있다.
인, 비소, 안티몬, 붕소, 알루미늄 및 갈륨과 같은 전형적으로 실리콘-기반 반도체 디바이스들에서 사용되는 n-형 도펀트들 및 p-형 도펀트들을 주입하고 활성화할 수 없기 때문에, 도펀트들은 전형적으로 이러한 화합물 반도체 디바이스들의 전자 농도 및 기능성을 제어하기 위해 기존 GaN-기반 HEMT들에 포함되지 않는다. 예를 들어, 화합물 반도체 칭들의 에피택셜 성장은, 전형적으로 실리콘-기반 반도체 디바이스들에 포함되는 n-형 및 p-형 도펀트들의 사용을 복잡하게 만든다. 결과적으로, 기존 화합물 반도체 디바이스들의 전자 농도는 장벽 층과 채널 층 사이의 인터페이스를 따라 2DEG에서 상대적으로 일정하다. 따라서, 기존 화합물 반도체 디바이스들의 전자 농도 및 기능성을 제어하기 위한 능력은 이러한 화합물 반도체 디바이스들의 설계에서의 변형의 결여로 인해 제한된다.
본원에서 설명되는 구현예들은, 화합물 반도체 디바이스 내의 전자 농도를 제어하기 위해 채널 층 내에 배치되는 하나 이상의 전도성 구성요소들을 갖는 화합물 반도체 디바이스들을 포함한다. 하나 이상의 예들에서, 추가적인 2DEG는 채널 층 내에 내장된 적어도 하나의 전도성 구성요소에 근접하여 채널 층 내에 형성될 수 있다. 이러한 방식으로, 적어도 하나의 전도성 구성요소에 근접한 전자들의 농도는 전도성 구성요소가 존재하지 않는 채널의 영역들에서보다 더 높을 수 있다. 따라서, 채널 층 내의 하나 이상의 위치들에 하나 이상의 전도성 구성요소들을 위치시킴으로써, 화합물 반도체 디바이스들의 기능성이 확장될 수 있다. 다양한 예들에서, 하나 이상의 전도성 구성요소들은 AlN을 포함할 수 있으며, 채널 층은 GaN을 포함할 수 있다.
하나 이상의 예시적인 예들에서, 하나 이상의 전도성 구성요소들은 드레인 전기적 접촉부들에 대응하는 저항을 낮추기 위해 드레인 전기적 접촉부들에 근접하여 위치될 수 있다. 추가적으로, 하나 이상의 전도성 구성요소들은 소스 전기적 접촉부들에 대응하는 저항을 낮추기 위해 소스 전기적 접촉부들에 근접하여 위치될 수 있다. 또한, 하나 이상의 전도성 구성요소들은 게이트 영역에 근접한 2DEG를 공핍(deplete)시키고 화합물 반도체 디바이스가 향상 모드 디바이스로서 동작하는 것을 가능하게 하기 위해 화합물 반도체 디바이스의 게이트 영역에 근접하여 위치될 수 있다. 따라서, 전자 농도를 제어하고 반도체 디바이스들의 다양한 유형들의 기능성을 가능하게 하기 위해 n-형 도펀트들 및/또는 p-형 도펀트들을 사용하는 것이 아니라, 본원에서 설명되는 화합물 반도체 디바이스들의 구현예들은 화합물 반도체 디바이스들의 전기적 특성들을 제어하기 위해 채널 층 내에 위치된 전도성 구성요소들의 사용을 구현한다. 이러한 방식으로, 실리콘-기반 반도체 디바이스의 성능에 비한 화합물 반도체 디바이스들의 성능의 장점들이 실리콘-기반 반도체 디바이스들의 설계 특성들의 유연성과 페어링될 수 있다.
도 1은, 화합물 반도체 디바이스들의 전기적 특성들을 제어하기 위한 하나 이상의 전도성 구성요소들을 갖는 예시적인 화합물 반도체 디바이스(100)의 적어도 일 부분의 단면을 도시하는 도면이다. 화합물 반도체 디바이스(100)는 집적 회로에 포함될 수 있으며, 기판(102), 화합물 반도체 층들(104), 및 전기적 접촉 영역(106)을 포함할 수 있다. 화합물 반도체 층들(104)은 기판(102) 상에 배치될 수 있다. 하나 이상의 예들에서, 화합물 반도체 층들(104)은, 예컨대 하나 이상의 에피택셜 성장 프로세스들을 통해 기판(102) 상에 성장될 수 있다. 기판(102)은 Si-함유 재료를 포함할 수 있다. 예를 들어, 기판(102)은 SiC-함유 기판일 수 있다. 추가적으로, 기판(102)은 사파이어-함유 기판일 수 있다. 기판(102)은 또한 알루미늄 질화물(AlN) 함유 기판일 수 있다. 추가로, 기판(102)은 다결정질 AlN을 포함할 수 있다.
화합물 반도체 층들(104)은 하나 이상의 채널 층들 및 하나 이상의 장벽 층들을 포함할 수 있다. 하나 이상의 채널 층들은 GaN을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 채널 층들은 GaAs를 포함할 수 있다. 하나 이상의 채널 층들은 또한 InP를 포함할 수 있다. 하나 이상의 장벽 층들은 AlGaN을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 장벽 층들은 AlInGaN을 포함할 수 있다. 다양한 예들에서, 화합물 반도체 층들은, 그 위에 채널 층들이 형성되는 하나 이상의 핵형성 층들을 또한 포함할 수 있다.
추가적으로, 화합물 반도체 층들(104)은 드레인 영역, 소스 영역, 및 게이트 영역을 포함할 수 있다. 드레인 영역, 소스 영역, 또는 게이트 영역 중 적어도 하나는 전기적 접촉 영역(106)에 포함된 하나 이상의 전기적 접촉부들에 결합될 수 있다. 예를 들어, 드레인 영역은 드레인 전기적 접촉부에 결합될 수 있으며, 소스 영역은 소스 전기적 접촉부에 결합될 수 있고, 게이트 영역은 게이트 전기적 접촉부에 결합될 수 있다. 드레인 전기적 접촉부, 게이트 전기적 접촉부, 및 소스 전기적 접촉부는 하나 이상의 금속들을 포함할 수 있다. 예를 들어, 드레인 전기적 접촉부, 게이트 전기적 접촉부, 및 소스 전기적 접촉부는, 금, 금, 알루미늄의 하나 이상의 합금들, 알루미늄, 티타늄의 하나 이상의 합금들, 또는 티타늄의 하나 이상의 합금들 중 적어도 하나를 포함할 수 있다. 드레인 영역, 게이트 영역, 및 소스 영역에 대응하는 전기적 접촉부들에 더하여, 전기적 접촉 영역(106)은, 하나 이상의 상호연결부, 하나 이상의 필드 플레이트들, 하나 이상의 인덕터들, 하나 이상의 커패시터들, 또는 이들의 하나 이상의 조합들과 같은 추가적인 금속-함유 특징부들을 포함할 수 있다. 전기적 접촉 영역(106)은 또한 하나 이상의 유전체 층들을 포함할 수 있다. 하나 이상의 유전체 층들은 SiN, SiO2, Si3N4, 또는 Si2N3 중 적어도 하나를 포함할 수 있다.
2차원 전자 가스(two-dimensional electron gas; 2DEG) 층(108)은 화합물 반도체 층들(104) 내에 배치될 수 있다. 2DEG 층(108)은, 화합물 반도체 층들(104) 내에 포함된 적어도 하나의 장벽 층과 적어도 하나의 채널 층의 인터페이스에 근접하여 위치된 증가된 전자 농도의 영역일 수 있다. 추가적인 전자-함유 영역(110)은 전자 농도 프로파일(112)을 포함할 수 있다. 전자 농도 프로파일(112)은, 주어진 전자 농도를 갖는 화합물 반도체 층들의 영역에 대응하는 다수의 영역들을 포함할 수 있다. 전자 농도 프로파일(112)의 적어도 하나의 영역의 전자 농도는 전자 농도 프로파일(112)의 적어도 하나의 추가적인 영역과는 상이할 수 있다. 전자 농도 프로파일(112)은 제1 전자 농도를 갖는 제1 영역(114), 제2 전자 농도를 갖는 제2 영역(116), 및 제3 전자 농도를 갖는 제3 영역(118)을 포함할 수 있다.
전자 농도 프로파일(112)은 화합물 반도체 층들(104) 내에 배치된 하나 이상의 전도성 구성요소들에 의해 생성될 수 있다. 예를 들어, 하나 이상의 전도성 구성요소들은 화합물 반도체 층들(104)에 포함된 채널 층 내에 배치될 수 있다. 추가적인 2DEG는 하나 이상의 전도성 구성요소들에 근접하여 형성될 수 있으며, 하나 이상의 전도성 구성요소들에 근접한 전자들의 농도를 증가시킬 수 있다. 다양한 예들에서, 전도성 구성요소를 포함하지 않는 화합물 반도체 층들(104)의 영역들 내의 전자들의 농도는 전도성 구성요소들을 포함하는 화합물 반도체 층들(104)의 영역들보다 상대적으로 낮을 수 있다. 하나 이상의 추가적인 예들에서, 전도성 구성요소는, 전도성 구성요소가 2DEG(108)의 적어도 일 부분을 공핍시키도록 하나 이상의 화합물 반도체 층들(104) 내에 위치될 수 있다. 이러한 시나리오들에서, 전도성 구성요소에 근접한 화합물 반도체 층들(104)의 하나 이상의 영역들 내의 농도는 전도성 구성요소가 존재하지 않는 화합물 반도체 층들(104)의 영역들보다 상대적으로 더 낮을 수 있다.
하나 이상의 예시적인 예들에서, 제1 영역(114)은 하나 이상의 전도성 구성요소들의 위치에 대응할 수 있으며, 제2 영역(116)은 전도성 구성요소들이 존재하지 않는 위치에 대응할 수 있고, 제3 영역(118)은 하나 이상의 전도성 구성요소들의 위치에 대응할 수 있다. 이러한 경우들에서, 제1 영역(114) 및 제3 영역(118) 내의 전자들의 농도는 제2 영역(116) 내의 전자들의 농도보다 더 클 수 있다. 하나 이상의 추가적인 예시적인 예들에서, 제1 영역(114)은 하나 이상의 전도성 구성요소들이 존재하는 위치에 대응할 수 있으며, 제2 영역(116) 및 제3 영역(118)은 전도성 구성요소들이 존재하지 않는 위치들에 대응할 수 있다. 이러한 상황들에서, 제1 영역(114) 내의 전자들의 농도는 제2 영역(116) 내의 전자들의 농도 및 제3 영역(118) 내의 전자들의 농도보다 더 클 수 있다. 하나 이상의 추가적인 예시적인 예들에서, 제1 영역(114) 및 제2 영역(116)은 전도성 구성요소들이 존재하지 않는 위치들에 대응할 수 있으며, 제3 영역(118)은 하나 이상의 전도성 구성요소들이 존재하는 위치에 대응할 수 있다. 이러한 시나리오들에서, 제3 영역(118) 내의 전자들의 농도는 제1 영역(114) 내의 전자들의 농도 및 제2 영역(116) 내의 전자들의 농도보다 더 클 수 있다.
다양한 예들에서, 2DEG(108)와 추가적인 전자-함유 영역(110) 사이의 거리는 하나 이상의 전도성 구성요소들의 위치에 기초하여 전자 농도 프로파일(112)에 영향을 줄 수 있다. 예를 들어, 하나 이상의 전도성 구성요소들을 포함하는 영역들(114, 116, 118) 내의 전자들의 농도는, 하나 이상의 전도성 구성요소들이 2DEG(108)의 위치로부터 적어도 임계 위치에 위치된 구현예들에서 증가할 수 있다. 하나 이상의 예들에서, 2DEG(108)와 화합물 반도체 층들(104) 내에 위치된 하나 이상의 전도성 구성요소들의 위치 사이의 임계 거리는 적어도 약 50 나노미터(nm)일 수 있다. 하나 이상의 예시적인 예들에서, 화합물 반도체 층들(104) 내에 배치된 하나 이상의 전도성 구성요소들은 2DEG(108)로부터 약 50 nm 내지 약 200 nm에 위치될 수 있다. 하나 이상의 전도성 구성요소들이 2DEG(108)로부터 거리들의 특정 범위 내에 배치되는 시나리오들에서, 하나 이상의 전도성 구성요소들은, 실리콘-기반 반도체 디바이스의 n+ 도핑된 영역과 유사하거나 또는 동일한 전기적 특성들을 갖는 증가된 전자 농도의 영역을 제공할 수 있다.
추가적으로, 하나 이상의 전도성 구성요소들이 임계 거리보다 작은 거리에서 화합물 반도체 층들(104) 내에 배치되는 구현예들에서, 하나 이상의 전도성 구성요소들은 2DEG(108) 내의 전자들의 농도를 감소시킬 수 있다. 예시를 위해, 2DEG(108)로부터 적어도 약 10 nm로부터 약 45 nm 이하까지의 거리에 배치되는 하나 이상의 전도성 구성요소들은 2DEG(108)에 포함된 전자들을 공핍시킬 수 있다. 하나 이상의 예시적인 예들에서, 제2 영역(116)에 그리고 2DEG(108)의 지정된 거리 이내에 위치되는 하나 이상의 전도성 구성요소들은 제2 영역(116)에 근접한 2DEG(108)의 전자 농도를 감소시킬 수 있다. 하나 이상의 전도성 구성요소들이 2DEG(108)로부터 임계 거리 이내에 배치되는 영역들의 전기적 특성들은 실리콘-기반 반도체 디바이스의 n- 도핑된 영역과 유사하거나 또는 동일할 수 있다.
하나 이상의 전도성 구성요소들이 2DEG(108)로부터 거리들의 지정된 범위 외부에 위치되는 상황들에서, 하나 이상의 전도성 구성요소들은 2DEG(108)에 대해 효과를 갖지 않거나 또는 최소 효과를 가질 수 있다. 하나 이상의 예들에서, 2DEG(108)로부터 거리들의 지정된 범위 외부에 위치된 하나 이상의 전도성 구성요소들은 화합물 반도체 디바이스(100)의 동작 동안 생성되는 하나 이상의 전기장들에 영향을 줄 수 있다. 예를 들어, 기판(102) 내에 배치된 하나 이상의 전도성 구성요소들은, 화합물 반도체 디바이스(100)의 동작 동안 생성되는 전기장 프로파일을 수정하는 후면(back-side) 필드 플레이트로서 기능할 수 있다.
도 2는, 화합물 반도체 디바이스(200)의 전기적 특성들을 제어하기 위한 다수의 전도성 구성요소들을 갖는 화합물 반도체 디바이스(200)의 구성요소들의 적어도 일 부분의 단면을 도시하는 도면이다. 화합물 반도체 디바이스(200)는 기판(202)을 포함할 수 있다. 기판(202)은 SiC-함유 기판일 수 있다. 기판(202)은 또한 Si-함유 기판을 포함할 수 있다. 추가로, 기판(202)은 사파이어 기판을 포함할 수 있다. 하나 이상의 예들에서, 기판(202)은 알루미늄 질화물(AlN) 함유 기판을 포함할 수 있다. 기판(202)의 두께는 약 100 마이크로미터 내지 약 800 마이크로미터, 약 200 마이크로미터 내지 약 700 마이크로미터, 또는 약 300 마이크로미터 내지 약 600 마이크로미터일 수 있다.
제1 화합물 반도체 층(204)은 기판(202) 상에 배치될 수 있다. 제1 화합물 반도체 층(204)은 화합물 반도체 디바이스(200)의 채널 층일 수 있다. 제1 화합물 반도체 층(204)은, 약 250 nm 내지 약 1500 nm, 약 400 nm 내지 약 1200 nm, 약 500 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 300 nm, 또는 약 30 nm 내지 약 250 nm의 두께를 가질 수 있다. 제1 화합물 반도체 층(204)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 제1 화합물 반도체 층(204)의 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제1 화합물 반도체 층(204)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체 층(204)은 GaAs를 포함할 수 있다. 또한, 제1 화합물 반도체 층(204)은 AlN을 포함할 수 있다. 제1 화합물 반도체 층(204)은 또한 InP를 포함할 수 있다.
제1 화합물 반도체 층(204)은 제1 섹션(206) 및 제2 섹션(208)을 포함할 수 있다. 제1 섹션(206)이 처음에 형성될 수 있으며, 그런 다음 하나 이상의 전도성 구성요소들이 제1 섹션(206) 내에 형성될 수 있다. 제1 섹션(206)을 형성한 이후에, 제2 섹션(208)은 제1 섹션(206) 상에 형성될 수 있다. 다양한 예들에서, 제2 섹션(208)은 전도성 구성요소들이 없을 수 있다. 제1 섹션(206) 및 제2 섹션(208)은 상이한 특성들을 가질 수 있다. 예를 들어, 제1 섹션(206)은 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(208)은 도펀트들의 제2 농도를 포함할 수 있다. 예시를 위해, 제1 섹션(206)은 탄소 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(208)은 제1 섹션(206)의 도펀트들의 제1 농보보다 더 낮은 탄소 도펀트들의 제2 농도를 포함할 수 있다. 추가적으로, 제1 섹션(206) 및 제2 섹션(208)은 상이한 도펀트들을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제1 섹션(206)은 탄소 도펀트들을 포함할 수 있으며, 제2 섹션(208)은 실리콘 도펀트들을 포함할 수 있다. 제1 섹션(206)과 제2 섹션(208) 사이의 도펀트들의 차이 또는 도펀트 농도의 차이는 제1 화합물 반도체 층(204)에서의 전하의 누설을 최소화할 수 있다.
또한, 제1 섹션(206)은 제2 섹션(208)의 두께와는 상이한 두께를 가질 수 있다. 예를 들어, 제1 섹션(206)은 약 200 nm 내지 약 1300 nm, 약 300 nm 내지 약 1000 nm, 약 400 nm 내지 약 800 nm, 또는 약 100 nm 내지 약 500 nm의 두께를 가질 수 있다. 하나 이상의 예시적인 예들에서, 제2 섹션(208)은 약 20 nm 내지 약 400 nm, 약 50 nm 내지 약 300 nm, 약 100 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm의 두께를 가질 수 있다.
다양한 예들에서, 제1 섹션(206)은 기판(202) 상에 에피택셜적으로 성장될 수 있다. 추가적으로, 제2 섹션(208)은 제1 섹션(206) 상에 에피택셜적으로 성장될 수 있다. 도 2의 예시적인 예에 도시되지는 않았지만, 핵형성 층이 기판(202) 상에 배치될 수 있으며, 제1 섹션(206)은 핵형성 층 상에 성장될 수 있다. 핵형성 층은 약 10 나노미터 내지 약 200 나노미터, 약 20 나노미터 내지 약 100 나노미터, 또는 약 20 나노미터 내지 약 80 나노미터의 두께를 가질 수 있다. 핵형성 층은 AlN-함유 재료를 포함할 수 있다.
제2 화합물 반도체 층(210)은 제1 화합물 반도체 층(204)의 적어도 일 부분 상에 배치될 수 있다. 제2 화합물 반도체 층(210)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제2 화합물 반도체 층(210)은, 다양한 구현예들에서 AlGaN 장벽 층일 수 있다. 제2 화합물 반도체 층(210)은 또한 AlInGaN 장벽 층일 수 있다. 또한, 제2 화합물 반도체층(210)은 약 20 nm 내지 약 120 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 80 nm, 또는 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다.
유전체 층(212)은 제2 화합물 반도체 층(210)의 적어도 일 부분 상에 배치될 수 있다. 제1 유전체 층(212)은 SiN-함유 재료를 포함할 수 있다. 도 2의 예시적인 예에 도시되지는 않았지만, 적어도 하나의 추가적인 유전체 층이 유전체 층(212) 위에 배치될 수 있다. 예를 들어, 적어도 하나의 추가적인 유전체 층은, 하나 이상의 구현예들에서, SiO2 재료를 포함할 수 있다. 적어도 하나의 추가적인 유전체 층은 또한, 하나 이상의 추가적인 구현예들에서, Si2N3 재료 또는 Si3N4 재료를 포함할 수 있다.
소스 전기적 접촉부(214)는 화합물 반도체 디바이스(200)의 소스 영역 위에 배치될 수 있다. 소스 전기적 접촉부(214)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예를 들어, 소스 전기 접촉부(214)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 소스 전기적 접촉부(214)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(214)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(214)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 소스 전기적 접촉부(214)는, 제1 화합물 반도체 층(204), 제2 화합물 반도체 층(210) 및 유전체 층(212) 중 적어도 하나 내에 배치될 수 있다. 소스 전기적 접촉부(214)는 베이스 영역(216) 및 스텝(step) 영역(218)을 가질 수 있다. 스텝 영역(218)은 게이트 전기적 접촉부(220)를 향해 베이스 영역(216)으로부터 멀어지게 연장될 수 있다. 스텝 영역(218)은, 소스 전기적 접촉부(214)와 제2 화합물 반도체 층(210) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
게이트 전기적 접촉부(220)는 제2 화합물 반도체 디바이스 층(210)의 게이트 영역 위에 배치될 수 있다. 게이트 전기적 접촉부(220)는 하나 이상의 금속성 재료들을 포함할 수 있다. 예를 들어, 게이트 전기적 접촉부(220)는 티타늄 질화물(TiN)/Al 재료를 포함할 수 있다. 게이트 전기적 접촉부(220)는 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다. 추가적으로, 게이트 전기적 접촉부(220)는 TiN 재료를 포함할 수 있다. 다양한 예들에서, 게이트 전기적 접촉부(220)는, 베이스 영역(222) 및 베이스 영역(222)에 대해 적어도 실질적으로 수직으로 배치된 가로(transverse) 부분(224)을 갖는 T-형 형상을 가질 수 있다.
추가로, 드레인 전기적 접촉부(226)는 화합물 반도체 디바이스(200)의 드레인 영역 위에 배치될 수 있다. 드레인 전기적 접촉부(226)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예시를 위해, 드레인 전기 접촉부(226)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 드레인 전기적 접촉부(226)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(226)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(226)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 드레인 전기적 접촉부(226)는, 제1 화합물 반도체 층(204), 제2 화합물 반도체 층(210) 및 유전체 층(212) 중 적어도 하나 내에 배치될 수 있다. 드레인 전기적 접촉부(226)는 베이스 영역(228) 및 스텝 영역(230)을 가질 수 있다. 스텝 영역(230)은 게이트 전기적 접촉부(220)를 향해 베이스 영역(228)으로부터 멀어지게 연장될 수 있다. 스텝 영역(230)은, 드레인 전기적 접촉부(226)와 제2 화합물 반도체 층(210) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
제1 2차원 전자 가스(2-dimensional electron gas; 2DEG) 층(232)은 제1 화합물 반도체 층(204)과 제2 화합물 반도체 층(210)의 인터페이스에 형성될 수 있으며, 이는 제1 2DEG 층(232)을 통한 전자들의 흐름을 가능하게 한다. 하나 이상의 예들에서, 제1 2DEG 층(232)은 소스 전기적 접촉부(214)와 드레인 전기적 접촉부(226) 사이에 배치될 수 있다. 하나 이상의 예시적인 예들에서, 제1 2DEG 층(232)은, GaN으로 구성된 제1 화합물 반도체 층(204)과 AlGaN으로 구성된 제2 화합물 반도체 층(210)의 인터페이스에 형성될 수 있다. 제1 2DEG 층(232)은 화합물 반도체 디바이스(200)의 동작 동안 생성되는 전기장에 응답하여 생성될 수 있다.
화합물 반도체 디바이스(200)는 또한 제1 전도성 구성요소(234)를 포함할 수 있다. 제1 전도성 구성요소(234)는 제1 화합물 반도체 층(204) 내에 배치될 수 있다. 또한, 제1 전도성 구성요소(234)는 소스 전기적 접촉부(214)와 관련하여 배치될 수 있다. 다양한 예들에서, 제1 전도성 구성요소(234)는 소스 전기적 접촉부(214)에 대응하는 영역 아래에 배치되고 적어도 소스 전기적 접촉부(214)의 스텝 영역(218)의 종점까지 연장될 수 있다. 제1 전도성 구성요소(234)는 하나 이상의 전도성 재료들을 포함할 수 있다. 예시를 위해, 제1 전도성 구성요소(234)는 AlN을 포함할 수 있다. 또한, 제1 전도성 구성요소(234)는 약 2 nm 내지 약 100 nm, 약 25 nm 내지 약 75 nm, 10 nm 내지 약 50 nm, 또는 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다. 제1 전도성 구성요소(234)의 적어도 일 부분은 소스 전기적 접촉부(214)와 직접적으로 접촉할 수 있다.
화합물 반도체 디바이스(200)는 또한 제2 전도성 구성요소(236)를 포함할 수 있다. 제2 전도성 구성요소(236)는 제1 화합물 반도체 층(204) 내에 배치될 수 있다. 하나 이상의 예들에서, 제2 전도성 구성요소(236)는 제1 전도성 구성요소(234)에 적어도 실질적으로 평행하게 배치될 수 있다. 추가적으로, 제2 전도성 구성요소(236)는 드레인 전기적 접촉부(226)와 관련하여 배치될 수 있다. 다양한 예들에서, 제2 전도성 구성요소(236)는 드레인 전기적 접촉부(226)에 대응하는 영역 아래에 배치되고 적어도 드레인 전기적 접촉부(226)의 스텝 영역(230)의 종점까지 연장될 수 있다. 하나 이상의 구현예들에서, 제2 전도성 구성요소(236)는 드레인 전기적 접촉부(226)를 넘어 연장될 수 있지만, 게이트 전기적 접촉부(220)의 일 부분과 정렬되기 이전에 끝날 수 있다. 제2 전도성 구성요소(236)는 하나 이상의 전도성 재료들을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제2 전도성 구성요소(236)는 AlN을 포함한다. 제2 전도성 구성요소(236)는 약 2 nm 내지 약 100 nm, 약 25 nm 내지 약 75 nm, 10 nm 내지 약 50 nm, 또는 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다. 추가로, 제2 전도성 구성요소(236)의 적어도 일 부분은 드레인 전기적 접촉부(226)와 직접적으로 접촉할 수 있다.
제2 2DEG 층(238)은 제1 전도성 구성요소(234)와 관련하여 생성될 수 있다. 예를 들어, 제2 2DEG 층(238)은, 화합물 반도체 디바이스(200)의 동작 동안 생성되는 전기장이 존재하는 상태에서 제1 전도성 구성요소(234)와 제1 화합물 반도체 층(204) 사이의 인터페이스에 대해 생성될 수 있다. 또한, 제3 2DEG 층(240)은 제2 전도성 구성요소(236)와 관련하여 생성될 수 있다. 예시를 위해, 제3 2DEG 층(240)은, 화합물 반도체 디바이스(200)의 동작 동안 생성되는 전기장이 존재하는 상태에서 제2 전도성 구성요소(236)와 제1 화합물 반도체 층(204) 사이의 인터페이스에 대해 생성될 수 있다.
제1 전도성 구성요소(234)는 제2 화합물 반도체 층(210)으로부터 제1 거리(242)에 배치될 수 있다. 또한, 제2 전도성 구성요소(236)는 제2 화합물 반도체 층(210)으로부터 제2 거리(244)에 배치될 수 있다. 하나 이상의 예들에서, 제1 거리(242)는 제2 거리(244)와 대략 동일할 수 있다. 하나 이상의 추가적인 예들에서, 제1 거리(242) 및 제2 거리(244)는 상이할 수 있다. 다양한 예들에서, 제1 거리(242) 및 제2 거리(244)는 적어도 제1 임계 거리일 수 있으며, 제2 임계 거리 이하일 수 있다.
제1 임계 거리는, 제1 전도성 구성요소(234)가 제1 2DEG(232)의 공핍을 야기하지 않는 거리에 대응할 수 있다. 예를 들어, 제1 임계 거리는, 제1 전도성 구성요소(234)가 2DEG(232)의 전자 농도에서 감소의 최소량 이하를 야기하는 거리에 대응할 수 있다. 추가적으로, 제1 임계 거리는, 제1 2DEG 층(232)이 제2 2DEG 층(238) 또는 제3 2DEG 층(240) 중 적어도 하나와 (도 2에서 측방으로) 중첩하는 개별적인 영역들에서 제2 2DEG 층(238) 및 제3 2DEG 층(240)이 화합물 반도체 디바이스(200)의 전자 농도를 증가시키는 거리에 대응할 수 있다.
제2 임계 거리는, 제1 2DEG 층(232)이 제2 2DEG 층(238) 또는 제3 2DEG 층(240) 중 적어도 하나와 (도 2에서 측방으로) 중첩하는 개별적인 영역들에서 제2 2DEG 층(238) 및 제3 2DEG 층(240)이 화합물 반도체 디바이스(200)의 전자 농도에 대해 최소 기여도 미만을 제공하는 거리에 대응할 수 있다. 다양한 예들에서, 전도성 구성요소가 제2 화합물 반도체 층(210)으로부터 제2 임계 거리보다 더 큰 거리에 배치되는 시나리오들에서, 쇼트 채널 효과(short channel effect)들이 발생할 수 있으며, 화합물 반도체 디바이스(200)는 턴 오프하기 어려울 수 있고, 화합물 반도체 디바이스(200)의 소스 영역과 드레인 영역 사이의 전류의 누설을 방지하는 것이 더 어려울 수 있다. 하나 이상의 예시적인 예들에서, 제1 임계 거리는 약 10 nm 내지 약 30 nm일 수 있으며, 제2 임계 거리는 약 200 nm 내지 약 250 nm일 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 제1 거리(242) 및 제2 거리는 약 10 nm 내지 약 250 nm, 약 20 nm 내지 약 225 nm, 약 30 nm 내지 약 200 nm, 약 50 nm 내지 약 200 nm, 약 50 nm 내지 약 175 nm, 약 75 nm 내지 약 200 nm, 또는 약 100 nm 내지 약 200 nm일 수 있다.
다양한 예들에서, 제1 전도성 구성요소(234)는 전도성 구성요소 연장부(246)를 가질 수 있다. 전도성 구성요소 연장부(246)는, 제1 전도성 구성요소(234)가 게이트 전기적 접촉부(220)의 에지까지 배치되게 할 수 있다. 하나 이상의 예들에서, 전도성 구성요소 연장부(246)는 제2 2DEG 층(238)의 2DEG 층 연장부(248)를 야기할 수 있다. 전도성 구성요소 연장부(246)는 게이트 전기적 접촉부(220)에 의해 생성되는 전기장을 수정할 수 있다. 예시를 위해, 전기장들은 디바이스의 에지 근처에서 상대적으로 더 큰 값들을 가질 수 있다. 따라서, 게이트 전기적 접촉부(220)의 에지들에서 생성되는 전기장은 게이트 전기적 접촉부(220)의 중심에 가까운 전기장의 값들보다 상대적으로 더 큰 값들을 가질 수 있다. 전도성 구성요소 연장부(246)는, 소스 전기적 접촉부(214)에 대응하는 게이트 전기적 접촉부(220)에 근접한 게이트 전기적 접촉부(220)에 의해 생성되는 전기장의 값을 감소시킬 수 있다. 추가로, 제2 전도성 구성요소(236)가 드레인 전기적 접촉부(226)에 근접한 게이트 전기적 접촉부(220)의 에지까지 또는 근처에 배치되는 구현예들에서, 제2 전도성 구성요소(236)는 드레인 전기적 접촉부(226)에 근접한 게이트 전기적 접촉부(220)의 에지 근처에서 게이트 전기적 접촉부(220)에 의해 생성되는 전기장의 값을 감소시킬 수 있다. 게이트 전기적 접촉부(220)의 하나 이상의 에지들에 근접한 전기장의 값들의 감소는 화합물 반도체 디바이스(200)를 고전압 무선 주파수 집적 회로들에 대해 사용하기에 적합하게 만들 수 있다.
도 2의 예시적인 예에서, 전자 농도의 제1 향상된 영역은, 제1 2DEG 층(232) 및 제2 2DEG 층(238)의 존재로 인해 소스 전기적 접촉부(214)에 근접한 제1 화합물 반도체 층(204)의 영역에 생성될 수 있다. 전자 농도의 제2 향상된 영역은, 제1 2DEG 층(232) 및 제3 2DEG 층(240)의 존재로 인해 드레인 전기적 접촉부(226)에 근접한 제1 화합물 반도체 층(204)의 영역에 생성될 수 있다. 하나 이상의 예들에서, 전자 농도의 제1 향상된 영역은 또한, 소스 전기적 접촉부(214)에 근접한 제1 화합물 반도체 층(204)의 영역으로부터 게이트 전기적 접촉부(220)와 정렬되는 제1 화합물 반도체 층(204)의 영역을 향해 연장될 수 있다. 추가적으로, 전자 농도의 제2 향상된 영역은, 드레인 전기적 접촉부(226)에 근접한 제1 화합물 반도체 층(204)의 영역으로부터 게이트 전기적 접촉부(220)와 정렬되는 제1 화합물 반도체 층(204)의 영역을 향해 연장될 수 있다. 이러한 시나리오들에서, 향상된 전자 농도의 영역들은 기존 실리콘-기반 반도체 디바이스들의 n+ 도핑된 영역들과 유사한 전기적 특성들을 가질 수 있다. 예시를 위해, 소스 전기적 접촉부(214) 및 제1 전도성 구성요소(234)에 근접한 제1 화합물 반도체 층(204)의 영역에서의 접촉 저항 및 소스 저항은 기존 화합물 반도체 디바이스들에서보다 더 작을 수 있다. 소스 저항을 낮추는 것은 화합물 반도체 디바이스(200)의 트랜스컨덕턴스(transconductance)를 평평하게 하여(flatten) 화합물 반도체 디바이스(200)의 더 선형적인 동작을 가져올 수 있다. 추가로, 드레인 전기적 접촉부(226) 및 제2 전도성 구성요소(236)에 근접한 제1 화합물 반도체 층(204)의 영역에서의 접촉 저항 및 드레인 저항은 기존 화합물 반도체 디바이스들에서보다 더 작을 수 있다.
추가적으로, 게이트 전기적 접촉부(220)와 정렬되는 제1 화합물 반도체 층(204)의 영역은, 제1 전도성 구성요소(234) 및 제2 전도성 구성요소(236)의 위치들에 대응하는 전자 농도의 향상된 영역들보다 상대적으로 더 낮은 전자들의 농도를 가질 수 있다. 이러한 경우들에서, 게이트 전기적 접촉부(220)와 정렬되는 제1 화합물 반도체 층(204)의 영역은 기존 실리콘-기반 반도체 디바이스들의 n- 도핑된 영역들과 유사한 전기적 특성들을 가질 수 있다.
도 2의 예시적인 예에 도시되지는 않았지만, 화합물 반도체 디바이스(200)는 추가적인 전자 구성요소들을 포함할 수 있다. 예를 들어, 화합물 반도체 디바이스(200)는 하나 이상의 저항기들을 포함할 수 있다. 또한, 화합물 반도체 디바이스(200)는 하나 이상의 커패시터들을 포함할 수 있다. 추가로, 화합물 반도체 디바이스(200)는 유전체 층(212) 상에 또는 내에 배치된 하나 이상의 전면(front-side) 필드 플레이트들을 포함할 수 있다. 화합물 반도체 디바이스(200)는 또한 하나 이상의 인덕터들을 포함할 수 있다. 다양한 예들에서, 화합물 반도체 디바이스(200)는 하나 이상의 상호연결 디바이스들을 포함할 수 있다.
추가로, 화합물 반도체 디바이스(200)는, 후면 필드 플레이트들로서 구성되는 하나 이상의 추가적인 전도성 구성요소들(도 2에 미도시)을 포함할 수 있다. 하나 이상의 추가적인 전도성 구성요소들은 제2 화합물 반도체 층(210)으로부터 제2 임계 거리보다 더 큰 거리에 위치될 수 있다. 예를 들어, 하나 이상의 추가적인 전도성 구성요소들은 제1 화합물 반도체 층(204)과 제2 화합물 반도체 층(210)의 인터페이스로부터 적어도 약 250 nm에 위치될 수 있다. 하나 이상의 예들에서, 하나 이상의 추가적인 전도성 구성요소들은 제1 화합물 반도체 층(204) 내에 배치될 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들은, 기판(202)과 같은 화합물 반도체 디바이스(200)의 다른 층 내에 배치될 수 있다. 하나 이상의 추가적인 전도성 구성요소들을 포함하는 하나 이상의 구현예들에서, 하나 이상의 추가적인 전도성 구성요소들은 화합물 반도체 디바이스(200)의 동작 동안 생성되는 하나 이상의 전기장들을 수정할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들에 의해 운반되는 전류의 양은 최소화될 수 있다. 즉, 하나 이상의 추가적인 전도성 구성요소들의 화합물 반도체 디바이스(200)의 소스에 대해 단락될 수 있다.
도 3은, 화합물 반도체 디바이스(300)의 전기적 특성들을 제어하기 위한 전도성 구성요소를 포함하는 추가적이고 예시적인 화합물 반도체 디바이스(300)의 구성요소들의 적어도 일 부분의 단면을 도시하는 도면이다. 화합물 반도체 디바이스(300)는 도 2와 관련하여 설명된 화합물 반도체 디바이스(200)에 대해 일부 유사한 특징들을 포함할 수 있다. 하나 이상의 구현예들에서, 화합물 반도체 디바이스(300)는, 화합물 반도체 디바이스(300)의 전기적 특성들을 제어하기 위한 적어도 하나의 전도성 구성요소들의 위치와 관련하여 화합물 반도체 디바이스(200)와 상이하다.
화합물 반도체 디바이스(300)는 기판(302)을 포함할 수 있다. 기판(302)은 SiC-함유 기판일 수 있다. 기판(302)은 또한 Si-함유 기판을 포함할 수 있다. 추가로, 기판(302)은 사파이어 기판을 포함할 수 있다. 하나 이상의 예들에서, 기판(302)은 알루미늄 질화물(AlN) 함유 기판을 포함할 수 있다. 기판(302)의 두께는 약 100 마이크로미터 내지 약 800 마이크로미터, 약 200 마이크로미터 내지 약 700 마이크로미터, 또는 약 300 마이크로미터 내지 약 600 마이크로미터일 수 있다.
제1 화합물 반도체 층(304)은 기판(302) 상에 배치될 수 있다. 제1 화합물 반도체 층(304)은 화합물 반도체 디바이스(300)의 채널 층일 수 있다. 제1 화합물 반도체 층(304)은, 약 250 nm 내지 약 1500 nm, 약 400 nm 내지 약 1200 nm, 약 500 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 300 nm, 또는 약 30 nm 내지 약 250 nm의 두께를 가질 수 있다. 제1 화합물 반도체 층(304)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 제1 화합물 반도체 층(304)의 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제1 화합물 반도체 층(304)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체 층(304)은 GaAs를 포함할 수 있다. 또한, 제1 화합물 반도체 층(304)은 AlN을 포함할 수 있다. 제1 화합물 반도체 층(304)은 또한 InP를 포함할 수 있다.
제1 화합물 반도체 층(304)은 제1 섹션(306) 및 제2 섹션(308)을 포함할 수 있다. 제1 섹션(306)이 처음에 형성될 수 있으며, 그런 다음 하나 이상의 전도성 구성요소들이 제1 섹션(306) 내에 형성될 수 있다. 제1 섹션(306)을 형성한 이후에, 제2 섹션(308)은 제1 섹션(306) 상에 형성될 수 있다. 제1 섹션(306) 및 제2 섹션(308)은 상이한 특성들을 가질 수 있다. 예를 들어, 제1 섹션(306)은 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(308)은 도펀트들의 제2 농도를 포함할 수 있다. 예시를 위해, 제1 섹션(306)은 탄소 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(308)은 제1 섹션(306)의 도펀트들의 제1 농보보다 더 낮은 탄소 도펀트들의 제2 농도를 포함할 수 있다. 추가적으로, 제1 섹션(306) 및 제2 섹션(308)은 상이한 도펀트들을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제1 섹션(306)은 탄소 도펀트들을 포함할 수 있으며, 제2 섹션(308)은 실리콘 도펀트들을 포함할 수 있다. 제1 섹션(306)과 제2 섹션(308) 사이의 도펀트들의 차이 또는 도펀트 농도의 차이는 제1 화합물 반도체 층(304)에서의 전하의 누설을 최소화할 수 있다.
또한, 제1 섹션(306)은 제2 섹션(308)의 두께와는 상이한 두께를 가질 수 있다. 예를 들어, 제1 섹션(306)은 약 200 nm 내지 약 1300 nm, 약 300 nm 내지 약 1000 nm, 약 400 nm 내지 약 800 nm, 또는 약 100 nm 내지 약 500 nm의 두께를 가질 수 있다. 하나 이상의 예시적인 예들에서, 제2 섹션(308)은 약 20 nm 내지 약 400 nm, 약 50 nm 내지 약 300 nm, 약 100 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm의 두께를 가질 수 있다.
다양한 예들에서, 제1 섹션(306)은 기판(302) 상에 에피택셜적으로 성장될 수 있다. 추가적으로, 제2 섹션(308)은 제1 섹션(306) 상에 에피택셜적으로 성장될 수 있다. 도 3의 예시적인 예에 도시되지는 않았지만, 핵형성 층이 기판(302) 상에 배치될 수 있으며, 제1 섹션(306)은 핵형성 층 상에 성장될 수 있다. 핵형성 층은 약 10 나노미터 내지 약 200 나노미터, 약 20 나노미터 내지 약 100 나노미터, 또는 약 20 나노미터 내지 약 80 나노미터의 두께를 가질 수 있다. 핵형성 층은 AlN-함유 재료를 포함할 수 있다.
제2 화합물 반도체 층(310)은 제1 화합물 반도체 층(304)의 적어도 일 부분 상에 배치될 수 있다. 제2 화합물 반도체 층(310)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제2 화합물 반도체 층(310)은, 다양한 구현예들에서 AlGaN 장벽 층일 수 있다. 제2 화합물 반도체 층(310)은 또한 AlInGaN 장벽 층일 수 있다. 또한, 제2 화합물 반도체층(310)은 약 20 nm 내지 약 120 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 80 nm, 또는 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다.
유전체 층(312)은 제2 화합물 반도체 층(310)의 적어도 일 부분 상에 배치될 수 있다. 제1 유전체 층(312)은 SiN-함유 재료를 포함할 수 있다. 도 3의 예시적인 예에 도시되지는 않았지만, 적어도 하나의 추가적인 유전체 층이 유전체 층(312) 위에 배치될 수 있다. 예를 들어, 적어도 하나의 추가적인 유전체 층은, 하나 이상의 구현예들에서, SiO2 재료를 포함할 수 있다. 적어도 하나의 추가적인 유전체 층은 또한, 하나 이상의 추가적인 구현예들에서, Si2N3 재료 또는 Si3N4 재료를 포함할 수 있다.
소스 전기적 접촉부(314)는 화합물 반도체 디바이스(300)의 소스 영역 위에 배치될 수 있다. 소스 전기적 접촉부(314)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예를 들어, 소스 전기 접촉부(314)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 소스 전기적 접촉부(314)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(314)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(314)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 소스 전기적 접촉부(314)는, 제1 화합물 반도체 층(304), 제2 화합물 반도체 층(310) 및 유전체 층(312) 중 적어도 하나 내에 배치될 수 있다. 소스 전기적 접촉부(314)는 베이스 영역(316) 및 스텝 영역(318)을 가질 수 있다. 스텝 영역(318)은 게이트 전기적 접촉부(320)를 향해 베이스 영역(316)으로부터 멀어지게 연장될 수 있다. 스텝 영역(318)은, 소스 전기적 접촉부(314)와 제2 화합물 반도체 층(310) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
게이트 전기적 접촉부(320)는 제2 화합물 반도체 디바이스 층(310)의 게이트 영역 위에 배치될 수 있다. 게이트 전기적 접촉부(320)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예를 들어, 게이트 전기적 접촉부(320)는 티타늄 질화물(TiN)/Al 재료를 포함할 수 있다. 게이트 전기적 접촉부(320)는 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다. 추가적으로, 게이트 전기적 접촉부(320)는 TiN 재료를 포함할 수 있다. 다양한 예들에서, 게이트 전기적 접촉부(320)는, 베이스 영역(322) 및 베이스 영역(322)에 대해 적어도 실질적으로 수직으로 배치된 가로 부분(324)을 갖는 T-형 형상을 가질 수 있다.
추가로, 드레인 전기적 접촉부(326)는 화합물 반도체 디바이스(300)의 드레인 영역 위에 배치될 수 있다. 드레인 전기적 접촉부(326)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예시를 위해, 드레인 전기 접촉부(326)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 드레인 전기적 접촉부(326)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(326)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(326)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 드레인 전기적 접촉부(326)는, 제1 화합물 반도체 층(304), 제2 화합물 반도체 층(310) 및 유전체 층(312) 중 적어도 하나 내에 배치될 수 있다. 드레인 전기적 접촉부(326)는 베이스 영역(328) 및 스텝 영역(330)을 가질 수 있다. 스텝 영역(330)은 게이트 전기적 접촉부(320)를 향해 베이스 영역(328)으로부터 멀어지게 연장될 수 있다. 스텝 영역(330)은, 드레인 전기적 접촉부(326)와 제2 화합물 반도체 층(310) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
제1 2차원 전자 가스(2-dimensional electron gas; 2DEG) 층(332)은 제1 화합물 반도체 층(304)과 제2 화합물 반도체 층(310)의 인터페이스에 형성될 수 있으며, 이는 제1 2DEG 층(332)을 통한 전자들의 흐름을 가능하게 한다. 하나 이상의 예들에서, 제1 2DEG 층(332)은 소스 전기적 접촉부(314)와 드레인 전기적 접촉부(326) 사이에 배치될 수 있다. 하나 이상의 예시적인 예들에서, 제1 2DEG 층(332)은, GaN으로 구성된 제1 화합물 반도체 층(304)과 AlGaN으로 구성된 제2 화합물 반도체 층(310)의 인터페이스의 일 부분에 형성될 수 있다. 제1 2DEG 층(332)은 화합물 반도체 디바이스(300)의 동작 동안 생성되는 전기장에 응답하여 생성될 수 있다.
화합물 반도체 디바이스(300)는 또한 전도성 구성요소(334)를 포함할 수 있다. 전도성 구성요소(334)는 제1 화합물 반도체 층(304) 내에 배치될 수 있다. 또한, 전도성 구성요소(334)는 게이트 전기적 접촉부(320)와 관련하여 배치될 수 있다. 다양한 예들에서, 전도성 구성요소(334)는 게이트 전기적 접촉부(320)에 대응하는 영역 아래에 배치되고, 소스 전기적 접촉부(314)에 근접한 가로 부분(324)의 제1 에지로부터 드레인 전기적 접촉부(326)에 근접한 가로 부분(324)의 제2 에지까지 연장될 수 있다. 전도성 구성요소(334)는 하나 이상의 전도성 재료들을 포함할 수 있다. 예시를 위해, 전도성 구성요소(334)는 AlN을 포함할 수 있다. 추가로, 전도성 구성요소(334)는 약 2 nm 내지 약 100 nm, 약 25 nm 내지 약 75 nm, 10 nm 내지 약 50 nm, 또는 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다. 제2 2DEG 층(336)은 전도성 구성요소(334)와 관련하여 생성될 수 있다. 예를 들어, 제2 2DEG 층(336)은, 화합물 반도체 디바이스(300)의 동작 동안 생성되는 전기장이 존재하는 상태에서 전도성 구성요소(334)와 제1 화합물 반도체 층(304) 사이의 인터페이스에 대해 생성될 수 있다.
전도성 구성요소(334)는 제2 화합물 반도체 층(310)으로부터 소정의 거리(338)에 배치될 수 있다. 하나 이상의 예들에서, 거리(338)는 제2 화합물 반도체 층(310)으로부터의 임계 거리 이하일 수 있다. 임계 거리는, 전도성 구성요소(334)가 적어도 부분적으로 제1 2DEG(332)를 공핍시키는 거리에 대응할 수 있다. 예를 들어, 전도성 구성요소(334)는, 제1 2DEG 층(332)의 전자 농도가, 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 부분들에 비해 적어도 50%만큼, 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 부분들에 비해 적어도 75%만큼, 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 부분들에 비해 적어도 85%만큼, 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 부분들에 비해 적어도 90%만큼, 제1 2DEG 층(332)의 부분들에 비해 적어도 95%만큼, 또는 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 부분들에 비해 적어도 99%만큼 감소되도록 제2 화합물 반도체 층(310)으로부터 소정의 거리 이하에 배치될 수 있다. 하나 이상의 예시적인 예들에서, 제1 2DEG 층(332)의 전자 농도는, 전도성 구성요소(334)와 정렬되지 않은 제1 2DEG 층(332)의 하나 이상의 부분들에서의 cm-2당 약 1 x 1015 내지 1 x 1020 전자들로부터 전도성 구성요소(334)와 정렬된 제1 2DEG 층의 하나 이상의 부분들에서의 cm-2당 약 1 x 1010 내지 1 x 1014 전자들로 감소될 수 있다. 하나 이상의 예들에서, 갭 영역(340)은, 제1 2DEG 층(332)에 대한 전도성 구성요소(334)의 근접성으로 인한 제1 2DEG 층(332)의 공핍에 기초하여 제1 2DEG 층(332)에 존재할 수 있다. 하나 이상의 예시적인 예들에서, 거리(338)는 약 10 nm 내지 약 75 nm, 약 10 nm 내지 약 50 nm, 약 10 nm 내지 약 45 nm, 약 10 nm 내지 약 40 nm, 또는 약 10 nm 내지 약 30 nm일 수 있다.
도 3의 예시적인 예에서, 갭 영역(340)에서 제1 2DEG 층(332)의 전자 농도의 감소는 화합물 반도체 디바이스(300)가 향상 모드 디바이스로서 동작하는 것을 가능하게 할 수 있다. 다양한 예들에서, 갭 영역(340)에서 제1 2DEG 층(332)의 공핍은, 게이트 전기적 접촉부(320) 아래의 전자 농도가 전도성 구성요소에 의해 공핍되지 않은 화합물 반도체 디바이스들에 비해 화합물 반도체 디바이스(300)의 임계 전압의 증가를 야기할 수 있다. 따라서, 제2 화합물 반도체 층(310)의 임계 거리 내에 전도성 구성요소(334)를 위치시키는 것은, 게이트 전기적 접촉부 아래에서 전자들의 농도를 공핍시키기 위해 도펀트들을 사용하는 전형적인 실리콘-기반 반도체 디바이스들로 구성된 향상 모드 디바이스들에 대해 유사성을 갖는 전자 농도 프로파일을 생성할 수 있다.
도 3의 예시적인 예에 도시되지는 않았지만, 화합물 반도체 디바이스(300)는 추가적인 전자 구성요소들을 포함할 수 있다. 예를 들어, 화합물 반도체 디바이스(300)는 하나 이상의 저항기들을 포함할 수 있다. 또한, 화합물 반도체 디바이스(300)는 하나 이상의 커패시터들을 포함할 수 있다. 추가로, 화합물 반도체 디바이스(300)는 유전체 층(312) 상에 또는 내에 배치된 하나 이상의 전면 필드 플레이트들을 포함할 수 있다. 화합물 반도체 디바이스(300)는 또한 하나 이상의 인덕터들을 포함할 수 있다. 다양한 예들에서, 화합물 반도체 디바이스(300)는 하나 이상의 상호연결 디바이스들을 포함할 수 있다.
추가로, 화합물 반도체 디바이스(300)는, 후면 필드 플레이트들로서 구성되는 하나 이상의 추가적인 전도성 구성요소들(도 3에 미도시)을 포함할 수 있다. 하나 이상의 추가적인 전도성 구성요소들은 제2 화합물 반도체 층(310)으로부터 추가적인 임계 거리보다 더 큰 거리에 위치될 수 있다. 예를 들어, 하나 이상의 추가적인 전도성 구성요소들은 제2 화합물 반도체 층(310)으로부터 적어도 약 250 nm에 위치될 수 있다. 하나 이상의 예들에서, 하나 이상의 추가적인 전도성 구성요소들은 제1 화합물 반도체 층(304) 내에 배치될 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들은, 기판(302)과 같은 화합물 반도체 디바이스(300)의 다른 층 내에 배치될 수 있다. 하나 이상의 추가적인 전도성 구성요소들을 포함하는 하나 이상의 구현예들에서, 하나 이상의 추가적인 전도성 구성요소들은 화합물 반도체 디바이스(300)의 동작 동안 생성되는 하나 이상의 전기장들을 수정할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들에 의해 운반되는 전류의 양은 최소화될 수 있다. 즉, 하나 이상의 추가적인 전도성 구성요소들의 화합물 반도체 디바이스(300)의 소스에 대해 단락될 수 있다.
도 4는, 화합물 반도체 디바이스(400)의 전기적 특성들을 제어하기 위한 전도성 구성요소 및 다수의 장벽 층들을 포함하는 추가적이고 예시적인 화합물 반도체 디바이스(400)의 구성요소들의 적어도 일 부분의 단면을 도시하는 도면이다. 화합물 반도체 디바이스(400)는 도 2와 관련하여 설명된 화합물 반도체 디바이스(200)에 대해 일부 유사한 특징들을 포함할 수 있다.
기판(402)은 SiC-함유 기판일 수 있다. 기판(402)은 또한 Si-함유 기판을 포함할 수 있다. 추가로, 기판(402)은 사파이어 기판을 포함할 수 있다. 하나 이상의 예들에서, 기판(402)은 알루미늄 질화물(AlN) 함유 기판을 포함할 수 있다. 기판(402)의 두께는 약 100 마이크로미터 내지 약 800 마이크로미터, 약 200 마이크로미터 내지 약 700 마이크로미터, 또는 약 300 마이크로미터 내지 약 600 마이크로미터일 수 있다.
제1 화합물 반도체 층(404)은 기판(402) 상에 배치될 수 있다. 제1 화합물 반도체 층(404)은 화합물 반도체 디바이스(400)의 채널 층일 수 있다. 제1 화합물 반도체 층(404)은, 약 250 nm 내지 약 1500 nm, 약 400 nm 내지 약 1200 nm, 약 500 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 300 nm, 또는 약 30 nm 내지 약 250 nm의 두께를 가질 수 있다. 제1 화합물 반도체 층(404)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 제1 화합물 반도체 층(404)의 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제1 화합물 반도체 층(404)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체 층(404)은 GaAs를 포함할 수 있다. 또한, 제1 화합물 반도체 층(404)은 AlN을 포함할 수 있다. 제1 화합물 반도체 층(404)은 또한 InP를 포함할 수 있다. 다양한 예들에서, 제1 화합물 반도체 층(404)은 제1 채널 층일 수 있다.
제1 화합물 반도체 층(404)은 제1 섹션(406) 및 제2 섹션(408)을 포함할 수 있다. 제1 섹션(406)이 처음에 형성될 수 있으며, 그런 다음 하나 이상의 전도성 구성요소들이 제1 섹션(406) 내에 형성될 수 있다. 제1 섹션(406)을 형성한 이후에, 제2 섹션(408)은 제1 섹션(406) 상에 형성될 수 있다. 제1 섹션(406) 및 제2 섹션(408)은 상이한 특성들을 가질 수 있다. 예를 들어, 제1 섹션(406)은 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(408)은 도펀트들의 제2 농도를 포함할 수 있다. 예시를 위해, 제1 섹션(406)은 탄소 도펀트들의 제1 농도를 포함할 수 있으며, 제2 섹션(408)은 제1 섹션(406)의 도펀트들의 제1 농보보다 더 낮은 탄소 도펀트들의 제2 농도를 포함할 수 있다. 추가적으로, 제1 섹션(406) 및 제2 섹션(408)은 상이한 도펀트들을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제1 섹션(406)은 탄소 도펀트들을 포함할 수 있으며, 제2 섹션(408)은 실리콘 도펀트들을 포함할 수 있다. 제1 섹션(406)과 제2 섹션(408) 사이의 도펀트들의 차이 또는 도펀트 농도의 차이는 제1 화합물 반도체 층(404)에서의 전하의 누설을 최소화할 수 있다.
또한, 제1 섹션(406)은 제2 섹션(408)의 두께와는 상이한 두께를 가질 수 있다. 예를 들어, 제1 섹션(406)은 약 200 nm 내지 약 1300 nm, 약 300 nm 내지 약 1000 nm, 약 400 nm 내지 약 800 nm, 또는 약 100 nm 내지 약 500 nm의 두께를 가질 수 있다. 하나 이상의 예시적인 예들에서, 제2 섹션(408)은 약 20 nm 내지 약 400 nm, 약 50 nm 내지 약 300 nm, 약 100 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm의 두께를 가질 수 있다.
다양한 예들에서, 제1 섹션(406)은 기판(402) 상에 에피택셜적으로 성장될 수 있다. 추가적으로, 제2 섹션(408)은 제1 섹션(406) 상에 에피택셜적으로 성장될 수 있다. 도 4의 예시적인 예에 도시되지는 않았지만, 핵형성 층이 기판(402) 상에 배치될 수 있으며, 제1 섹션(406)은 핵형성 층 상에 성장될 수 있다. 핵형성 층은 약 10 나노미터 내지 약 200 나노미터, 약 20 나노미터 내지 약 100 나노미터, 또는 약 20 나노미터 내지 약 80 나노미터의 두께를 가질 수 있다. 핵형성 층은 AlN-함유 재료를 포함할 수 있다.
제2 화합물 반도체 층(410)은 제1 화합물 반도체 층(404)의 적어도 일 부분 상에 배치될 수 있다. 제2 화합물 반도체 층(410)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제2 화합물 반도체 층(410)은, 다양한 구현예들에서 AlGaN 장벽 층일 수 있다. 제2 화합물 반도체 층(410)은 또한 AlInGaN 장벽 층일 수 있다. 또한, 제2 화합물 반도체층(410)은 약 20 nm 내지 약 120 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 80 nm, 약 2 nm 내지 약 10 nm, 약 2 nm 내지 약 120 nm, 또는 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다. 하나 이상의 예시적인 예들에서, 제2 화합물 반도체 층(410)은, 제2 화합물 반도체 층(410)이 AlGaN을 포함할 때 약 5 nm 내지 약 15 nm의 두께를 가질 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 제2 화합물 반도체 층(410)은, 제2 화합물 반도체 층(410)이 AlN을 포함할 때 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다.
제3 화합물 반도체 층(412)은 제2 화합물 반도체 층(410)의 적어도 일 부분 상에 배치될 수 있다. 제3 화합물 반도체 층(412)은, 제1 화합물 반도체 층(404)의 특성들과 유사한 특성들을 가질 수 있다. 예를 들어, 제3 화합물 반도체 층(412)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 제3 화합물 반도체 층(412)의 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제3 화합물 반도체 층(412)은 GaN을 포함할 수 있다. 또한, 제3 화합물 반도체 층(412)은 GaAs를 포함할 수 있다. 또한, 제3 화합물 반도체 재료(412)는 AlN을 포함할 수 있다. 제3 화합물 반도체 재료 층(412)은 또한 InP를 포함할 수 있다. 하나 이상의 예들에서, 제3 화합물 반도체 층(412)은 하나 이상의 도펀트들을 포함할 수 있다. 예시를 위해, 제3 화합물 반도체 층(412)은 하나 이상의 탄소 도펀트들 또는 하나 이상의 실리콘 도펀트들을 포함할 수 있다. 다양한 예들에서, 제3 화합물 반도체 층(412)은 제2 채널 층일 수 있다. 제3 화합물 반도체층(412)은 약 20 nm 내지 약 120 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 80 nm, 또는 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다.
추가적으로, 제4 화합물 반도체 층(414)은 제3 화합물 반도체 층(412)의 적어도 일 부분 상에 배치될 수 있다. 제4 화합물 반도체 층(414)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 갖는 원소들의 그룹을 포함할 수 있다. 예를 들어, 제4 화합물 반도체 층(414)은, 다양한 구현예들에서 AlGaN 장벽 층일 수 있다. 제4 화합물 반도체 층(414)은 또한 AlInGaN 장벽 층일 수 있다. 다양한 예들에서,
또한, 제4 화합물 반도체층(414)은 약 20 nm 내지 약 120 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 80 nm, 약 2 nm 내지 약 10 nm, 약 2 nm 내지 약 120 nm, 또는 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다. 하나 이상의 예시적인 예들에서, 제4 화합물 반도체 층(414)은, 제4 화합물 반도체 층(414)이 AlGaN을 포함할 때 약 5 nm 내지 약 15 nm의 두께를 가질 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 제4 화합물 반도체 층(414)은, 제2 화합물 반도체 층(410)이 AlN을 포함할 때 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다.
유전체 층(416)은 제4 화합물 반도체 층(414)의 적어도 일 부분 상에 배치될 수 있다. 유전체 층(416)은 SiN-함유 재료를 포함할 수 있다. 도 4의 예시적인 예에 도시되지는 않았지만, 적어도 하나의 추가적인 유전체 층이 유전체 층(416) 위에 배치될 수 있다. 예를 들어, 적어도 하나의 추가적인 유전체 층은, 하나 이상의 구현예들에서, SiO2 재료를 포함할 수 있다. 적어도 하나의 추가적인 유전체 층은 또한, 하나 이상의 추가적인 구현예들에서, Si2N3 재료를 포함할 수 있다.
소스 전기적 접촉부(418)는 화합물 반도체 디바이스(400)의 소스 영역 위에 배치될 수 있다. 소스 전기적 접촉부(418)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예를 들어, 소스 전기 접촉부(418)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 소스 전기적 접촉부(418)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(418)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(418)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 소스 전기적 접촉부(418)는, 제1 화합물 반도체 층(404), 제2 화합물 반도체 층(410), 제3 화합물 반도체 층(412), 제4 화합물 반도체 층(414) 및 유전체 층(416) 중 적어도 하나 내에 배치될 수 있다. 소스 전기적 접촉부(418)는 베이스 영역(420) 및 스텝 영역(422)을 가질 수 있다. 스텝 영역(422)은 게이트 전기적 접촉부(424)를 향해 베이스 영역(420)으로부터 멀어지게 연장될 수 있다. 스텝 영역(422)은, 소스 전기적 접촉부(418)와 제4 화합물 반도체 층(414) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
게이트 전기적 접촉부(424)는 화합물 반도체 디바이스(400)의 게이트 영역 위에 배치될 수 있다. 게이트 전기적 접촉부(424)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예를 들어, 게이트 전기적 접촉부(424)는 티타늄 질화물(TiN)/Al 재료를 포함할 수 있다. 게이트 전기적 접촉부(424)는 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다. 추가적으로, 게이트 전기적 접촉부(424)는 TiN 재료를 포함할 수 있다. 다양한 예들에서, 게이트 전기적 접촉부(424)는, 베이스 영역(426) 및 베이스 영역(426)에 대해 적어도 실질적으로 수직으로 배치된 가로 부분(428)을 갖는 T-형 형상을 가질 수 있다.
추가로, 드레인 전기적 접촉부(430)는 화합물 반도체 디바이스(400)의 드레인 영역 위에 배치될 수 있다. 드레인 전기적 접촉부(430)는 하나 이상의 적절한 금속성 재료들을 포함할 수 있다. 예시를 위해, 드레인 전기 접촉부(430)는 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 금(Au) 중 적어도 하나를 포함할 수 있다. 하나 이상의 예시적인 예들에서, 드레인 전기적 접촉부(430)는 Ti/Al-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(430)는 Ti/Au-함유 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 드레인 전기적 접촉부(430)는 TiN-함유 재료를 포함할 수 있다. 다양한 예들에서, 드레인 전기적 접촉부(430)는, 제1 화합물 반도체 층(404), 제2 화합물 반도체 층(410), 제3 화합물 반도체 층(412), 제4 화합물 반도체 층(414) 및 유전체 층(416) 중 적어도 하나 내에 배치될 수 있다. 드레인 전기적 접촉부(430)는 베이스 영역(432) 및 스텝 영역(434)을 가질 수 있다. 스텝 영역(434)은 게이트 전기적 접촉부(424)를 향해 베이스 영역(432)으로부터 멀어지게 연장될 수 있다. 스텝 영역(434)은, 드레인 전기적 접촉부(430)와 제4 화합물 반도체 층(414) 사이의 상대적으로 낮은 저항의 접합에 기여할 수 있다.
제1 2차원 전자 가스(2-dimensional electron gas; 2DEG) 층(436)은 제3 화합물 반도체 층(412)과 제4 화합물 반도체 층(414)의 인터페이스에 형성될 수 있으며, 이는 제1 2DEG 층(436)을 통한 전자들의 흐름을 가능하게 한다. 하나 이상의 예들에서, 제1 2DEG 층(436)은 소스 전기적 접촉부(418)와 드레인 전기적 접촉부(430) 사이에 배치될 수 있다. 하나 이상의 예시적인 예들에서, 제1 2DEG 층(436)은, GaN으로 구성된 제3 화합물 반도체 층(412)과 AlGaN으로 구성된 제4 화합물 반도체 층(414)의 인터페이스에 형성될 수 있다. 제1 2DEG 층(436)은 화합물 반도체 디바이스(400)의 동작 동안 생성되는 전기장에 응답하여 생성될 수 있다.
추가적으로, 제2 2차원 전자 가스(2-dimensional electron gas; 2DEG) 층(438)은 제1 화합물 반도체 층(404)과 제2 화합물 반도체 층(410)의 인터페이스에 형성될 수 있으며, 이는 제2 2DEG 층(438)을 통한 전자들의 흐름을 가능하게 한다. 하나 이상의 예들에서, 제2 2DEG 층(438)은 소스 전기적 접촉부(418)와 드레인 전기적 접촉부(430) 사이에 배치될 수 있다. 하나 이상의 예시적인 예들에서, 제2 2DEG 층(438)은, GaN으로 구성된 제1 화합물 반도체 층(404)과 AlGaN으로 구성된 제2 화합물 반도체 층(410)의 인터페이스에 형성될 수 있다. 제2 2DEG 층(438)은 화합물 반도체 디바이스(400)의 동작 동안 생성되는 전기장에 응답하여 생성될 수 있다.
화합물 반도체 디바이스(400)는 또한 전도성 구성요소(440)를 포함할 수 있다. 전도성 구성요소(440)는 제1 화합물 반도체 층(404) 내에 배치될 수 있다. 또한, 전도성 구성요소(440)는 게이트 전기적 접촉부(424)와 관련하여 배치될 수 있다. 다양한 예들에서, 전도성 구성요소(440)는 게이트 전기적 접촉부(424)에 대응하는 영역 아래에 배치되고, 소스 전기적 접촉부(418)에 근접한 가로 부분(428)의 제1 에지로부터 드레인 전기적 접촉부(430)에 근접한 가로 부분(428)의 제2 에지까지 연장될 수 있다. 전도성 구성요소(440)는 하나 이상의 전도성 재료들을 포함할 수 있다. 예시를 위해, 전도성 구성요소(440)는 AlN을 포함할 수 있다. 추가로, 전도성 구성요소(440)는 약 2 nm 내지 약 100 nm, 약 25 nm 내지 약 75 nm, 10 nm 내지 약 50 nm, 또는 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다.
제3 2DEG 층(442)은 전도성 구성요소(440)와 관련하여 생성될 수 있다. 예를 들어, 제3 2DEG 층(442)은, 화합물 반도체 디바이스(400)의 동작 동안 생성되는 전기장이 존재하는 상태에서 전도성 구성요소(440)와 제1 화합물 반도체 층(404) 사이의 인터페이스에 대해 생성될 수 있다. 전도성 구성요소(440)는 제2 화합물 반도체 층(410)으로부터 소정의 거리(444)에 배치될 수 있다. 하나 이상의 예들에서, 거리(444)는 제2 화합물 반도체 층(410)으로부터의 임계 거리 이하일 수 있다. 임계 거리는, 전도성 구성요소(440)가 제2 게이트 전기적 접촉부로서 구성될 수 있는 거리에 대응할 수 있다. 즉, 게이트 전기적 접촉부(424)에 인가된 전압은 제1 2DEG 층(436)에서 소스 전기적 접촉부(418)로부터 드레인 전기적 접촉부(430)로의 전류를 제어할 수 있으며, 전도성 구성요소(440)에 인가된 전압은 제2 2DEG 층(438)에서 소스 전기적 접촉부(418)로부터 드레인 전기적 접촉부(430)로의 전류를 제어할 수 있다. 이러한 방식으로, 화합물 반도체 디바이스(400)는, 제1 화합물 반도체 층(404)으로 구성된 제1 채널 층 및 제3 화합물 반도체 층(412)으로 구성된 제2 채널 층을 포함하는 이중 채널 반도체 디바이스로서 그리고 게이트 전기적 접촉부(424)로 구성된 제1 게이트 및 전도성 구성요소(440)로 구성된 제2 게이트를 포함하는 이중 게이트 반도체 디바이스로서 구성될 수 있다.
도 4의 예시적인 예에 도시되지는 않았지만, 화합물 반도체 디바이스(400)는 추가적인 전자 구성요소들을 포함할 수 있다. 예를 들어, 화합물 반도체 디바이스(400)는 하나 이상의 저항기들을 포함할 수 있다. 또한, 화합물 반도체 디바이스(400)는 하나 이상의 커패시터들을 포함할 수 있다. 추가로, 화합물 반도체 디바이스(400)는 유전체 층(416) 상에 또는 내에 배치된 하나 이상의 전면 필드 플레이트들을 포함할 수 있다. 화합물 반도체 디바이스(400)는 또한 하나 이상의 인덕터들을 포함할 수 있다. 다양한 예들에서, 화합물 반도체 디바이스(400)는 하나 이상의 상호연결 디바이스들을 포함할 수 있다.
추가로, 화합물 반도체 디바이스(400)는, 후면 필드 플레이트들로서 구성되는 하나 이상의 추가적인 전도성 구성요소들(도 4에 미도시)을 포함할 수 있다. 하나 이상의 추가적인 전도성 구성요소들은 제2 화합물 반도체 층(410)으로부터 추가적인 임계 거리보다 더 큰 거리에 위치될 수 있다. 예를 들어, 하나 이상의 추가적인 전도성 구성요소들은 제2 화합물 반도체 층(410)으로부터 적어도 약 250 nm에 위치될 수 있다. 하나 이상의 예들에서, 하나 이상의 추가적인 전도성 구성요소들은 제1 화합물 반도체 층(404) 내에 배치될 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들은, 기판(402)과 같은 화합물 반도체 디바이스(400)의 다른 층 내에 배치될 수 있다. 하나 이상의 추가적인 전도성 구성요소들을 포함하는 하나 이상의 구현예들에서, 하나 이상의 추가적인 전도성 구성요소들은 화합물 반도체 디바이스(400)의 동작 동안 생성되는 하나 이상의 전기장들을 수정할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 전도성 구성요소들에 의해 운반되는 전류의 양은 최소화될 수 있다. 즉, 하나 이상의 추가적인 전도성 구성요소들의 화합물 반도체 디바이스(400)의 소스에 대해 단락될 수 있다.
도 5는 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하기 위한 예시적인 프로세스(500)를 도시하는 도면이다. 프로세스(500)는, 502에서, 하나 이상의 전도성 층들을 증착하는 단계를 포함할 수 있다. 예를 들어, 전도성 층(504)은 제1 화합물 반도체 층의 제1 섹션(506)의 적어도 일 부분 상에 증착될 수 있다. 하나 이상의 예들에서, 제1 화합물 반도체 층의 제1 섹션(506)의 적어도 일 부분은 전도성 층(504)을 형성하기 이전에 에칭될 수 있다. 하나 이상의 에칭 프로세스들에 후속하여, 전도성 층(504)은 하나 이상의 증착 프로세스들을 사용하여 형성될 수 있다. 하나 이상의 예시적인 예들에서, 전도성 층(504)은 금속-유기 화학 기상 증착 또는 하이브리드 기상 에피택시(hybrid vapor phase epitaxy)를 사용하여 형성될 수 있다. 하나 이상의 추가적인 예들에서, 전도성 층(504)은 분자 빔 에피택시를 사용하여 형성될 수 있다. 추가적으로, 전도성 층(504)은 하나 이상의 금속성 재료들로 구성될 수 있다. 하나 이상의 예시적인 예들에서, 전도성 층은 AlN-함유 재료로 구성될 수 있다.
제1 화합물 반도체 층의 제1 섹션(506)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 포함할 수 있다. 제1 화합물 반도체 층의 제1 섹션(506)은 채널 층을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제1 화합물 반도체 층의 제1 섹션(506)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체 층의 제1 섹션(506)은 GaAs를 포함할 수 있다. 추가로, 제1 화합물 반도체 층의 제1 섹션의 제1 섹션(506)은 AlN을 포함할 수 있다. 제1 화합물 반도체 층의 제1 섹션(506)은 또한 InP를 포함할 수 있다. 제1 화합물 반도체 층의 제1 섹션의 제1 섹션(506)은 소정의 두께(510)를 가질 수 있다. 예를 들어, 제1 화합물 반도체 층의 제1 섹션(506)의 두께(510)는 약 200 nm 내지 약 1300 nm, 약 300 nm 내지 약 1000 nm, 약 400 nm 내지 약 800 nm, 또는 약 100 nm 내지 약 500 nm일 수 있다.
제1 화합물 반도체 층의 제1 섹션(506)은 하나 이상의 에피택셜 성장 프로세스들을 사용하여 기판(508) 상에 형성될 수 있다. 다양한 예들에서, 제1 화합물 반도체 층의 제1 섹션(506)은 분자 빔 에피택시를 사용하여 형성될 수 있다. 추가로, 제1 화합물 반도체 층의 제1 섹션(506)은 하이브리드 기상 에피택시를 사용하여 형성될 수 있다. 하나 이상의 예들에서, 기판(508)은 Si-함유 기판을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 기판(508)은 SiC-함유 기판을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 기판(508)은 사파이어 기판을 포함할 수 있다.
512에서, 프로세스(500)는 적어도 하나의 마스크 층 내에 패턴을 형성하는 단계를 포함할 수 있다. 예를 들어, 패턴(514)은 마스크 층(516)의 부분들을 사용하여 형성될 수 있다. 하나 이상의 예들에서, 패턴(514)은 하나 이상의 에칭 프로세스들을 사용하여 형성될 수 있다. 마스크 층(516)이 포토레지스트 재료를 포함하는 구현예들에서, 패턴(514)은, 하나 이상의 에칭 프로세스들이 이어지는 패턴(514)에 대응하는 전자기 방사의 하나 이상의 범위들에 마스크 층(516)을 노출하기 위한 하나 이상의 프로세스들을 사용하여 형성될 수 있다. 하나 이상의 에칭 프로세스들은 하나 이상의 용액-기반 에칭 프로세스들을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 에칭 프로세스들은 하나 이상의 건식 에칭 프로세스들을 포함할 수 있다. 패턴(514)은 리세스된 영역(518)과 같은 하나 이상의 리세스된 영역들을 포함할 수 있다. 패턴(514)은 또한, 마스크 층(516)의 일 부분을 포함하는 융기된 영역(520)과 같은 하나 이상의 융기된 영역들을 포함할 수 있다.
마스크 층(516)은 폴리머성 재료를 포함할 수 있다. 하나 이상의 예들에서, 마스크 층(516)은 포토레지스트-함유 재료를 포함할 수 있다. 하나 이상의 추가적인 예들에서, 마스크 층(516)은 유전체 재료를 포함할 수 있다. 예시를 위해, 마스크 층(516)은 실리콘 질화물(SiN)-함유 재료를 포함할 수 있다. 추가적으로, 마스크 층(516)은 실리콘 이산화물(SiO2)-함유 재료를 포함할 수 있다. 다양한 예들에서, 마스크 층(516)은 복수의 마스크 층들 중 하나일 수 있다. 프로세스(500)가 복수의 마스크 층들을 증착하는 단계를 포함하는 구현예들에서, 제1 마스크 층은 SiN-함유 재료를 포함할 수 있으며, 제2 마스크 층은 SiO2-함유 재료를 포함할 수 있다.
프로세스(500)는 또한, 522에서, 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하는 단계를 포함할 수 있다. 도 5의 예시적인 예에서, 제1 전도성 구성요소(524) 및 제2 전도성 구성요소(526)는 패턴(514)에 따라 제1 화합물 반도체 층의 제1 섹션(506) 내에 형성될 수 있다. 예를 들어, 제1 전도성 구성요소(524)는 패턴(514)의 제1 융기된 영역과 관련하여 형성될 수 있으며, 제2 전도성 구성요소(526)는 패턴(514)의 제2 융기된 영역과 관련하여 형성될 수 있다. 하나 이상의 예들에서, 제1 전도성 구성요소(524) 및 제2 전도성 구성요소(526)는 하나 이상의 에칭 프로세스들을 사용하여 형성될 수 있다.
추가적으로, 프로세스(500)는, 528에서, 하나 이상의 추가적인 화합물 반도체 층들을 형성하는 단계를 포함할 수 있다. 다양한 예들에서, 하나 이상의 추가적인 화합물 반도체 층들을 형성하는 단계 이전에, 마스크 층(504)이 제거될 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 추가적인 화합물 반도체 층들을 형성하는 단계 이전에, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스가 수행될 수 있다. CMP 프로세스는 제1 전도성 구성요소(524)의 표면, 제1 화합물 반도체 층(504)의 표면, 및 제2 전도성 구성요소(526)의 표면으로 구성된 상대적으로 균일한 표면을 생성할 수 있다. 이러한 방식으로, 하나 이상의 추가적인 화합물 반도체 층들을 형성하기 위한 준비가 이루어질 수 있다.
하나 이상의 예들에서, 하나 이상의 추가적인 화합물 반도체 층들은 제1 화합물 반도체 층의 제2 섹션(530)을 포함할 수 있다. 제1 화합물 반도체 층의 제2 섹션(530)은 하나 이상의 화합물 반도체들로 구성될 수 있다. 다양한 예들에서, 제1 화합물 반도체 층의 제2 섹션(530)은 제1 화합물 반도체 층의 제1 섹션(530)과 동일한 반도체들로 구성될 수 있다. 예를 들어, 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 포함할 수 있다. 제1 화합물 반도체 층의 제2 섹션(530)은 채널 층을 포함할 수 있다. 하나 이상의 예시적인 예들에서, 제1 화합물 반도체 층의 제2 섹션(530)은 GaN을 포함할 수 있다. 또한, 제1 화합물 반도체 층의 제2 섹션(530)은 GaAs를 포함할 수 있다. 추가로, 제1 화합물 반도체 층의 제2 섹션(530)은 AlN을 포함할 수 있다. 제1 화합물 반도체 층의 제2 섹션(530)은 또한 InP를 포함할 수 있다. 제1 화합물 반도체 층의 제2 섹션(530)은 소정의 두께(532)를 가질 수 있다. 두께(532)는 약 20 nm 내지 약 400 nm, 약 50 nm 내지 약 300 nm, 약 100 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm일 수 있다.
다양한 예들에서, 제1 화합물 반도체 층의 제1 섹션(506) 및 제1 화합물 반도체 층의 제2 섹션(530)은 공통 재료를 포함할 수 있다. 예시를 위해, 제1 화합물 반도체 층의 제1 섹션(506) 및 제1 화합물 반도체 층의 제2 섹션(530) 둘 모두는 GaN을 포함할 수 있다. 하나 이상의 예들에서, 제1 화합물 반도체 층의 제1 섹션(506) 및 제1 화합물 반도체 층의 제2 섹션(530)은 적어도 약 95 중량%의 GaN으로 구성될 수 있다. 제1 화합물 반도체 층의 제1 섹션(506) 및 제1 화합물 반도체 층의 제2 섹션(530)은 차이를 가질 수 있다. 예를 들어, 제1 화합물 반도체 층의 제1 섹션(506)에 포함된 도펀트는 제1 화합물 반도체 층의 제2 섹션(530)에 포함된 도펀트와는 상이할 수 있다. 하나 이상의 예시적인 예들에서, 제1 화합물 반도체 층의 제1 섹션(506)은 하나 이상의 탄소 도펀트들을 포함할 수 있으며, 제1 화합물 반도체 층의 제2 섹션(530)은 하나 이상의 실리콘 도펀트들을 포함할 수 있다. 제1 화합물 반도체 층의 제1 섹션의 제1 섹션(506)은, 제1 화합물 반도체 층의 제2 섹션(530)의 두께(532)보다 더 큰 두께(510)를 가질 수 있다.
추가적으로, 528과 관련하여 형성된 하나 이상의 추가적인 화합물 반도체 층들은 제2 화합물 반도체 층(534)을 포함할 수 있다. 제2 화합물 반도체 층(534)은 하나 이상의 화합물 반도체들을 포함할 수 있다. 하나 이상의 화합물 반도체들은 원소 주기율표의 13족으로부터의 적어도 하나의 원소 및 원소 주기율표의 15족으로부터의 적어도 하나의 원소를 포함할 수 있다. 예를 들어, 제2 화합물 반도체 층(534)은, 다양한 구현예들에서 AlGaN 장벽 층일 수 있다. 제4 화합물 반도체 층(534)은 또한 AlInGaN 장벽 층일 수 있다.
프로세스(500)는 또한, 536에서, 반도체 디바이스 특징부들을 형성하는 단계를 포함할 수 있다. 예를 들어, 하나 이상의 트랜지스터들의 특징부들은 제1 화합물 반도체 층(538) 및 제2 화합물 반도체 층(534)을 사용하여 형성될 수 있다. 제1 화합물 반도체 층(538)은 제1 화합물 반도체 층의 제1 섹션(506) 및 제1 화합물 반도체 층의 제2 섹션(530)으로 구성될 수 있다. 하나 이상의 예시적인 예들에서, 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)는 제1 화합물 반도체 층(538) 및 제2 화합물 반도체 층(534)을 사용하여 형성될 수 있다.
하나 이상의 예들에서, 소스 전기적 접촉부(540)는 소스 영역 위에 배치될 수 있으며, 드레인 전기적 접촉부(542)는 드레인 영역 위에 배치될 수 있다. 소스 전기적 접촉부(540) 및 드레인 전기적 접촉부(542)는 하나 이상의 금속성 재료들을 포함할 수 있다. 예시를 위해, 소스 전기적 접촉부(540) 및 드레인 전기적 접촉부(542)는 Ti/Al 재료들을 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(540) 및 드레인 전기적 접촉부(542)는 Ti/Au 금속성 재료를 포함할 수 있다. 하나 이상의 추가적이고 예시적인 예들에서, 소스 전기적 접촉부(540) 및 드레인 전기적 접촉부(542)는 TiN 금속성 재료들을 포함할 수 있다. 추가적으로, 게이트 전기적 접촉부(544)는 게이트 영역 위에 배치될 수 있다. 게이트 전기적 접촉부(544)는 하나 이상의 금속성 재료들을 포함할 수 있다. 예를 들어, 게이트 전기적 접촉부(544)는 티타늄 질화물(TiN)/Al 재료를 포함할 수 있다. 게이트 전기적 접촉부(544)는 또한 니켈(Ni)/금(Au) 재료를 포함할 수 있다.
소스 전기적 접촉부(540)는, 베이스 영역 및 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부(544)를 향해 연장되는 스텝 영역을 갖는 스텝-형 형상을 가질 수 있다. 하나 이상의 예들에서, 소스 전기적 접촉부(540)는, 소스 전기적 접촉부(540)의 베이스 영역 및 스텝 영역에 대응하는 제2 화합물 반도체 층(534)의 일 부분의 제1 패턴화 및 에칭 프로세스에 의해 형성될 수 있다. 제1 패턴화 및 에칭 프로세스 다음에 제2 패턴화 및 에칭 프로세스가 이어질 수 있다. 제2 패턴화 및 에칭 프로세스는, 제2 화합물 반도체 층(534)에 베이스 영역을 패턴화하고 에칭하는 단계, 및 제1 화합물 반도체 층(538)에 베이스 영역을 패턴화하고 에칭하는 단계를 포함할 수 있다.
또한, 드레인 전기적 접촉부(542)는, 베이스 영역 및 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부(544)를 향해 연장되는 스텝 영역을 갖는 스텝-형 형상을 가질 수 있다. 다양한 예들에서, 드레인 전기적 접촉부(542)는, 드레인 전기적 접촉부(542)의 베이스 영역 및 스텝 영역에 대응하는 제2 화합물 반도체 층(534)의 일 부분의 제1 패턴화 및 에칭 프로세스에 의해 형성될 수 있다. 제1 패턴화 및 에칭 프로세스 다음에 제2 패턴화 및 에칭 프로세스가 이어질 수 있다. 제2 패턴화 및 에칭 프로세스는, 제2 화합물 반도체 층(534)에 베이스 영역을 패턴화하고 에칭하는 단계, 및 제1 화합물 반도체 층(538)에 베이스 영역을 패턴화하고 에칭하는 단계를 포함할 수 있다.
도 5의 예시적인 예에 도시되지는 않았지만, 프로세스(500)는 하나 이상의 추가적인 동작들을 포함할 수 있다. 예를 들어, 프로세스(500)는, 화합물 반도체 층들(534, 538) 또는 반도체 디바이스 특징부들(540, 542, 544) 중 적어도 하나 상에 하나 이상의 유전체 층들을 형성하는 단계를 포함할 수 있다. 하나 이상의 유전체 층들은 SiO2-함유 재료, Si2N3-함유 재료, Si3N4-함유 재료, 또는 SiN-함유 재료를 포함할 수 있다. 또한, 프로세스(500)는 하나 이상의 커패시터들, 하나 이상의 인덕터들, 하나 이상의 상호연결부들, 하나 이상의 임피던스 구성요소들, 이들의 하나 이상의 조합들, 및 유사한 것을 형성하는 단계를 포함할 수 있다. 프로세스(500)는 또한, 전기적 접촉부들(540, 542, 544) 중 하나 이상에 근접하여 배치되는 하나 이상의 전면 필드 플레이트들 및/또는 제1 전도성 구성요소(524) 및 제2 전도성 구성요소(526) 아래의 소정의 깊이에 기판(508) 내에 또는 제1 화합물 반도체 층(538) 내에 배치되는 하나 이상의 후면 필드 플레이트들과 같은 하나 이상의 필드 플레이트들을 형성하는 단계를 포함할 수 있다. 하나 이상의 후면 필드 플레이트들은 제1 전도성 구성요소(524) 및 제2 전도성 구성요소(526)의 방식으로 전자 농도를 수정하는 것이 아니라 전기장들을 성형(shape)하도록 구성될 수 있다.
추가로, 제1 화합물 반도체 층(538) 내의 전도성 구성요소들의 위치는, 마스크 층(516)으로부터 형성된 패턴(514)에 대한 변경들에 기초하여 도 5의 예시적인 예에 도시된 것과는 상이할 수 있다. 예를 들어, 제1 전도성 구성요소(524)는 제1 리세스된 영역(516)의 폭을 증가시킴으로써 게이트 전기적 접촉부(544)를 향해 더 연장될 수 있다. 추가적으로, 제1 화합물 반도체 층(538) 내에 2개의 전도성 구성요소들이 배치되는 것이 아니라, 프로세스(500)는 제1 화합물 반도체 층(538) 내에 단일 전도성 구성요소를 생성하도록 구현될 수 있다. 예시를 위해, 리세스된 영역은 게이트 전기적 접촉부(544)와 정렬된 마스크 층(516) 내에 생성될 수 있으며, 융기된 영역들은 소스 전기적 접촉부(540) 및 드레인 전기적 접촉부(542)와 정렬된 패턴(514) 내에 형성될 수 있다. 이러한 시나리오들에서, 도 3의 예시적인 예 및 도 4의 예시적인 예에 도시된 것에 대응하는 정렬이 생성될 수 있도록 게이트 전기적 접촉부(544) 아래에 있고 이와 정렬되는 전도성 구성요소가 생성될 수 있다.
도 6은 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하기 위한 예시적인 프로세스(600)의 동작들을 도시하는 순서도이다. 동작(602)에서, 프로세스(600)는 기판 상에 제1 화합물 반도체 층을 형성하는 단계를 포함할 수 있다. 기판은 Si-함유 기판일 수 있다. 다양한 예들에서, 기판은 SiC-함유 기판일 수 있다. 기판은 또한 사파이어-함유 기판을 포함할 수 있다. 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성될 수 있다. 하나 이상의 예시적인 예들에서, 제1 화합물 반도체 층은 GaN을 포함할 수 있다. 하나 이상의 구현예들에서, 제1 화합물 반도체 층은 하나 이상의 탄소 도펀트들과 같은 하나 이상의 도펀트들을 포함할 수 있다. 제1 화합물 반도체 층은 하나 이상의 에피택셜 성장 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 제1 화합물 반도체 층은 분자 빔 에피택시 또는 하이브리드 기상 에피택시를 사용하여 형성될 수 있다.
604에서, 프로세스(600)는, 수정된 제1 화합물 반도체 층을 생성하기 위해 마스크 층의 패턴에 따라 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하는 단계를 포함한다. 패턴화된 마스크 층은 제1 화합물 반도체 층 상에 하나 이상의 마스크 층들을 증착함으로써 형성될 수 있다. 하나 이상의 마스크 층들은 포토레지스트 재료와 같은 하나 이상의 폴리머성 재료들을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 마스크 층들은 하나 이상의 유전체 재료들을 포함할 수 있다. 하나 이상의 마스크 층들은 하나 이상의 에칭 프로세스들을 사용하여 패턴으로 성형될 수 있다.
다양한 예들에서, 패턴은 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들의 배치에 대응할 수 있다. 하나 이상의 예들에서, 패턴은, 화합물 반도체 디바이스의 소스 전기적 접촉부와 정렬된 전도성 구성요소를 제1 화합물 반도에 층 내에 위치시키는 것, 화합물 반도체 디바이스의 드레인 전기적 접촉부와 정렬된 전도성 구성요소를 화합물 반도에 층 내에 위치시키는 것, 및 화합물 반도체 디바이스의 게이트 전기적 접촉부와 정렬되며 전도성 구성요소가 없는 제1 화합물 반도체 층의 영역을 생성하는 것에 대응할 수 있다. 하나 이상의 추가적인 예들에서, 패턴은, 화합물 반도체 디바이스의 게이트 전기적 접촉부와 정렬된 전도성 구성요소를 제1 화합물 반도에 층 내에 위치시키는 것, 화합물 반도체 디바이스의 소스 전기적 접촉부 및 드레인 전기적 접촉부와 정렬되고 전도성 구성요소가 없는 제1 화합물 반도체 층의 영역들을 생성하는 것에 대응할 수 있다.
하나 이상의 예들에서, 하나 이상의 전도성 구성요소들은 하나 이상의 에칭 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 에칭 용액은 마스크 층의 일 부분에 의해 커버되지 않은 전도성 층의 일 부분을 제거할 수 있다. 다양한 예들에서, 열 활성화 프로세스는 마스크 층의 일 부분에 의해 커버되지 않은 전도성 층의 부분을 에칭하기 위해 수행될 수 있다.
하나 이상의 추가적인 예들에서, 하나 이상의 전도성 구성요소들은 하나 이상의 주입 프로세스들을 사용하여 형성될 수 있다. 하나 이상의 주입 프로세스들은 하나 이상의 이온 주입 프로세스들을 포함할 수 있다. 예를 들어, 하나 이상의 주입 프로세스들은 하나 이상의 질소 이온 주입 프로세스들을 포함할 수 있다. 하나 이상의 추가적인 예들에서, 하나 이상의 전도성 구성요소들은 하나 이상의 증착 프로세스들을 사용하여 형성될 수 있다. 다양한 예들에서, 하나 이상의 전도성 구성요소들은 AlN을 포함할 수 있다. 하나 이상의 전도성 구성요소들은 제1 화합물 반도체 층을 형성하기 위해 사용되는 것과는 상이한 장비 사용하여 환경에서 제1 화합물 반도체 층 내에 형성될 수 있다. 예시를 위해, 제1 화합물 반도체 층은 하나 이상의 전도성 구성요소들을 형성하기 위해 반응기에서 형성될 수 있으며, 기판 상에 배치된 제1 화합물 반도체 층을 포함하는 장치는 반응기로부터 제거될 수 있고, 하나 이상의 전도성 구성요소들을 형성하는 것에 추가하여 마스크 층을 패턴화하는 것은 반응기 외부에서 발생할 수 있다.
또한, 606에서, 프로세스(600)는, 수정된 제1 화합물 반도체 층 위에 제2 화합물 반도체 층을 형성하는 단계를 포함할 수 있다. 제2 화합물 반도체 층은 반응기 내에서 형성될 수 있다. 이러한 시나리오들에서, 제2 화합물 반도체 층은, 하나 이상의 전도성 구성요소들이 반응기 외부의 환경에서 제1 화합물 반도체 층 내에 형성된 이후에 제1 화합물 반도체 층을 형성하기 위해 사용된 반응기 내에 다시 위치될 수 있다. 또한, 제2 화합물 반도체 층을 형성하는 단계 이전에, 수정된 제1 화합물 반도체 층은 수소 탈산(deoxidation) 프로세스와 같은 하나 이상의 탈산 프로세스들을 겪을 수 있다. 하나 이상의 예시적인 예들에서, 제2 화합물 반도체 층은 하나 이상의 에피택셜 성장 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 제2 화합물 반도체 층은 분자 빔 에피택시 또는 하이브리드 기상 에피택시를 사용하여 형성될 수 있다.
제2 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성될 수 있다. 제2 화합물 반도체 층에 포함된 하나 이상의 화합물 반도체들은 제1 수정된 화합물 반도체 층에 포함된 것과 동일한 하나 이상의 화합물 반도체들을 포함할 수 있다. 예를 들어, 제2 화합물 반도체 층은 GaN을 포함할 수 있으며, 제1 수정된 화합물 반도체 층은 GaN을 포함할 수 있다. 하나 이상의 예들에서, 제1 수정된 화합물 반도체 층과 제2 화합물 반도체 층 사이에 하나 이상의 차이들이 존재할 수 있다. 예시를 위해, 제1 수정된 화합물 반도체 층 및 제2 화합물 반도체 층은 둘 모두가 GaN를 포함하지만 상이한 도펀트들을 가질 수 있다. 하나 이상의 예시적인 예들에서, 제1 수정된 화합물 반도체 층은 하나 이상의 탄소 도펀트들을 포함할 수 있으며, 제2 화합물 반도체 층은 하나 이상의 실리콘 도펀트들을 포함할 수 있다. 또한, 제1 화합물 반도체 층은, 제2 화합물 반도체 층의 두께보다 더 큰 두께를 가질 수 있다. 다양한 예들에서, 제1 화합물 반도체 층 및 제2 화합물 반도체 층은 채널 층을 형성할 수 있으며, 여기서 제1 화합물 반도체 층은 채널 층의 제1 섹션을 포함하고 제2 화합물 반도체 층은 채널 층의 제2 섹션을 포함한다.
또한, 프로세스(600)는, 동작(608)에서, 제2 화합물 반도체 층 위에 제3 화합물 반도체 층을 형성하는 단계를 포함할 수 있다. 제3 화합물 반도체 층은 하나 이상의 화합물 반도체들을 포함할 수 있다. 제3 화합물 반도체 층에 포함된 하나 이상의 화합물 반도체들은 제1 화합물 반도체 층 및 제2 화합물 반도체 층에 포함된 하나 이상의 화합물 반도체들과는 상이할 수 있다. 다양한 예들에서, 제3 화합물 반도체 층은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제2 화합물 반도체 재료로 구성될 수 있다. 예를 들어, 제3 화합물 반도체 층은 AlGaN을 포함할 수 있다. 제3 화합물 반도체 층은 하나 이상의 에피택셜 성장 프로세스들을 사용하여 형성될 수 있다. 예시를 위해, 제3 화합물 반도체 층은 분자 빔 에피택시 또는 하이브리드 기상 에피택시를 사용하여 형성될 수 있다.
동작(610)에서, 프로세스(600)는 반도체 디바이스 특징부들을 형성하는 단계를 포함할 수 있다. 반도체 디바이스 특징부들은 트랜지스터의 구성요소들을 포함할 수 있다. 예를 들어, 반도체 디바이스 특징부들은 소스 전기적 접촉부, 드레인 전기적 접촉부, 및 게이트 전기적 접촉부를 포함할 수 있다. 반도체 디바이스 특징부들은 또한 하나 이상의 커패시터들, 하나 이상의 인덕터들, 하나 이상의 상호연결부들, 하나 이상의 임피던스 구성요소들, 하나 이상의 전기장 성형 구성요소들, 이들의 하나 이상의 조합들, 및 유사한 것을 포함할 수 있다.
하나 이상의 전도성 구성요소들의 위치는 하나 이상의 전도성 구성요소들을 포함하는 화합물 반도체 디바이스의 특성들에 기초할 수 있다. 예를 들어, 화합물 반도체 디바이스가 향상 모드 디바이스로서 동작하는 구현예들에서, 전도성 구성요소는, 게이트 전기적 접촉부 아래의 2DEG를 공핍시키기 위해 전도성 구성요소가 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스에 형성된 2DEG에 충분히 가깝고 게이트 전기적 접촉부와 정렬되도록 제2 화합물 반도체 층과 제3 화합물 반도체 층 사이의 인터페이스의 임계 거리 이내에 위치될 수 있다. 하나 이상의 예들에서, 전도성 구성요소는 2DEG의 전하 밀도를 적어도 약 50%만큼 감소시킬 수 있다. 이러한 시나리오들에서, 전도성 구성요소는 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스로부터 적어도 약 10 nm에 그리고 약 45 nm 이하에 위치될 수 있다.
추가적으로, 소스 전기적 접촉부 및 드레인 전기적 접촉부에 대응하는 저항을 감소시키기 위해 다수의 전도성 구성요소들이 구성되는 구현예들에서, 다수의 전도성 구성요소들은 소스 전기적 접촉부 및 드레인 전기적 접촉부와 정렬될 수 있으며, 제2 화합물 반도체 층과 제3 화합물 반도체 층 사이의 인터페이스로부터 추가적인 임계 거리를 넘어서 있을 수 있다. 이러한 시나리오들에서, 다수의 전도성 구성요소들은 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스로부터 적어도 약 50 nm에 위치될 수 있다. 추가적인 임계 거리를 넘어서 다수의 전도성 구성요소들을 위치시킴으로써, 제2 화합물 반도체 층과 제3 화합물 반도체 층 사이의 교차부에 위치된 2DEG는 최소로 공핍되며, 소스 전기적 접촉부 및 드레인 전기적 접촉부에 근접한 전하 밀도는 증가된다.
하나 이상의 전도성 구성요소들이 향상 모드 디바이스인 화합물 반도체 디바이스 내에 배치되는 상황들에서, 제2 화합물 반도체 층의 두께는, 전도성 구성요소들이 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스로부터 더 멀리에 위치되는 시나리오들보다 더 작을 수 있다. 결과적으로, 전도성 구성요소는 2DEG를 공핍시키기 위해 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스에서 2DEG에 더 가깝게 위치될 수 있다. 추가로, 제2 화합물 반도체 층의 두께는, 전도성 구성요소들이 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스에서 2DEG의 공핍을 최소화하고 전하 농도를 증가시키기 위해 제2 화합물 반도체 층과 제3 화합물 반도체 층의 인터페이스로부터 더 멀리에 위치되는 상황들에서 증가될 수 있다.
본 주제의 측면들의 번호가 매겨진 비-제한적인 리스트가 아래에 제시된다.
측면 1. 반도체 디바이스의 전기적 특성들을 제어하기 위한 하나 이상의 전도성 구성요소들을 포함하는 반도체 디바이스로서, 반도체 디바이스는, 기판; 기판의 표면 상에 배치되는 제1 화합물 반도체 층으로서, 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 제1 화합물 반도체 층; 제1 화합물 반도체 층 상에 배치되는 제2 화합물 반도체 층으로서, 제2 화합물 반도체 층은 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되며, 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 제2 화합물 반도체 층; 및 제1 화합물 반도체 층 내에 배치되며 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 적어도 약 10 나노미터(nm)의 거리에 위치되는 전도성 구성요소를 포함하는, 반도체 디바이스.
측면 2. 측면 1에 있어서, 제1 화합물 반도체 층은 제1 섹션 및 제2 섹션을 포함하고, 제1 섹션은 전도성 구성요소를 포함하며 제2 섹션은 전도성 구성요소들이 없는, 반도체 디바이스.
측면 3. 측면 2에 있어서, 제1 섹션은 제1 도편트를 포함하고 제2 섹션은 제1 도펀트와는 상이한 제2 도펀트를 포함하는, 반도체 디바이스.
측면 4. 측면 3에 있어서, 제1 도펀트는 탄소 도펀트를 포함하며, 제2 도펀트는 실리콘 도펀트를 포함하는, 반도체 디바이스.
측면 5. 측면 2에 있어서, 제1 섹션은 제2 섹션의 제2 두께보다 더 큰 제1 두께를 갖는, 반도체 디바이스.
측면 6. 측면 1 내지 청구항 5 중 어느 한 측면에 있어서, 반도체 디바이스는 소스 영역 위에 배치되는 소스 전기적 접촉부, 게이트 영역 위에 배치되는 게이트 전기적 접촉부, 및 드레인 영역 위에 배치되는 드레인 전기적 접촉부를 포함하는, 반도체 디바이스.
측면 7. 측면 6에 있어서, 소스 전기적 접촉부는 제1 베이스 영역 및 제1 스텝 영역을 포함하고, 제1 스텝 영역은 제1 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부를 향해 연장되며; 제1 스텝 영역은 제2 화합물 반도체 층 내에 배치되고, 제1 베이스 영역은 제1 화합물 반도체 층 및 제2 화합물 반도체 층 내에 배치되며; 드레인 전기적 접촉부는 제2 베이스 영역 및 제2 스텝 영역을 포함하고, 제2 스텝 영역은 제2 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부를 향해 연장되며; 제2 스텝 영역은 제2 화합물 반도체 층 내에 배치되고, 제2 베이스 영역은 제1 화합물 반도체 층 및 제2 화합물 반도체 층 내에 배치되는, 반도체 디바이스.
측면 8. 측면 6 또는 측면 7에 있어서, 전도성 구성요소는 제1 전도성 구성요소이고 반도체 디바이스는 제2 전도성 구성요소를 포함하며, 제1 전도성 구성요소는 소스 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제1 영역 내에 배치되고, 제2 전도성 구성요소는 드레인 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제2 영역 내에 배치되는, 반도체 디바이스.
측면 9. 측면 8에 있어서, 제1 화합물 반도체 층의 제3 영역은 제1 화합물 반도체 층의 제1 영역과 제1 화합물 반도체 층의 제2 영역 사이에 배치되며, 제1 화합물 반도체 층의 제3 영역은 게이트 전기적 접촉부에 대응하고 전도성 구성요소가 없으며 제2 전도성 구성요소가 없는, 반도체 디바이스.
측면 10. 측면 9에 있어서, 제1 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스에 대해 형성되며; 제2 2DEG 층은 제1 전도성 구성요소에 대해 형성되고; 제3 2DEG 층은 제2 전도성 구성요소에 대해 형성되는, 반도체 디바이스.
측면 11. 측면 10에 있어서, 제1 영역 및 제3 영역은 제2 영역의 추가적인 전하 밀도보다 더 큰 전하 밀도를 갖는, 반도체 디바이스.
측면 12. 측면 8에 있어서, 제1 전도성 구성요소 및 제2 전도성 구성요소는 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 적어도 임계 거리에 배치되며, 임계 거리는 적어도 약 50 nm인, 반도체 디바이스.
측면 13. 측면 12에 있어서, 제1 전도성 구성요소 및 제2 전도성 구성요소는 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 대략 동일한 거리에 위치되는, 반도체 디바이스.
측면 14. 측면 6에 있어서, 전도성 구성요소는 소스 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 영역 내에 배치되며; 전도성 구성요소의 에지는 소스 전기적 접촉부에 근접한 게이트 전기적 접촉부의 에지까지 연장되는, 반도체 디바이스.
측면 15. 측면 1 내지 측면 5 중 어느 한 측면에 있어서, 전도성 구성요소는 게이트 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 영역 내에 배치되는, 반도체 디바이스.
측면 16. 측면 15에 있어서, 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스에 대해 형성되며; 전도성 구성요소는 게이트 전기적 접촉부에 대응하는 2DEG의 일 부분을 공핍시키는, 반도체 디바이스.
측면 17. 측면 15에 있어서, 반도체 디바이스는 향상 모드 디바이스로서 동작하도록 구성되는, 반도체 디바이스.
측면 18. 측면 14에 있어서, 전도성 구성요소는 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 임계 거리 이하에 위치되며, 임계 거리는 약 45 nm 이하인, 반도체 디바이스.
측면 19. 측면 1 내지 측면 7 중 어느 한 측면에 있어서, 반도체 디바이스는, 제2 화합물 반도체 층 상에 배치되는 제3 화합물 반도체 층으로서, 제3 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 제3 화합물 반도체 층; 및 제3 화합물 반도체 층 상에 배치되는 제4 화합물 반도체 층으로서, 제4 화합물 반도체 층은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되는, 제4 화합물 반도체 층을 더 포함하는, 반도체 디바이스.
측면 20. 측면 19에 있어서, 전도성 구성요소는 게이트 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 영역 내에 배치되는, 반도체 디바이스.
측면 21. 측면 1 내지 측면 20 중 어느 한 측면에 있어서, 제1 화합물 반도체 층은 갈륨 질화물(GaN)을 포함하며; 제2 화합물 반도체 층은 알루미늄 갈륨 질화물(AlGaN)을 포함하고; 전도성 구성요소는 알루미늄 질화물(AlN)을 포함하는, 반도체 디바이스.
측면 22. 반도체 디바이스의 전기적 특성들을 제어하기 위한 프로세스로서, 프로세스는, 기판 상에 제1 화합물 반도체 층을 형성하는 단계로서, 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 제1 화합물 반도체 층을 형성하는 단계; 수정된 제1 화합물 반도체 층을 생성하기 위해 마스크 층의 패턴에 따라 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하는 단계; 수정된 제1 화합물 반도체 층 상에 제2 화합물 반도체 층을 형성하는 단계로서, 제2 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 제2 화합물 반도체 층을 형성하는 단계; 및 제2 화합물 반도체 층 상에 제3 화합물 반도체 층을 형성하는 단계로서, 제3 화합물 반도체 층은 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되며, 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 제3 화합물 반도체 층을 형성하는 단계를 포함하는, 프로세스.
측면 23. 측면 22에 있어서, 프로세스는, 소스 전기적 접촉부, 드레인 전기적 접촉부, 및 게이트 전기적 접촉부를 포함하는 다수의 반도체 디바이스 특징부들을 형성하는 단계를 포함하는, 프로세스.
측면 24. 측면 23에 있어서, 소스 전기적 접촉부는, 소스 전기적 접촉부의 베이스 영역의 제1 부분에 대응하며 소스 전기적 접촉부의 스텝 영역에 대응하는 제3 화합물 반도체 층의 제1 부분을 에칭하는 단계로서, 스텝 영역은 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부를 향해 연장되는, 제3 화합물 반도체 층의 제1 부분을 에칭하는 단계; 소스 전기적 접촉부의 베이스 영역의 제2 부분에 대응하는 제3 화합물 반도체 층의 제2 부분을 에칭하는 단계; 소스 전기적 접촉부의 베이스 영역의 제3 부분에 대응하는 제2 화합물 반도체 층의 일 부분을 에칭하는 단계; 및 소스 전기적 접촉부의 베이스 영역의 제4 부분에 대응하는 제1 화합물 반도체 층의 일 부분을 에칭하는 단계에 의해 형성되는, 프로세스.
측면 25. 측면 23 또는 측면 24에 있어서, 드레인 전기적 접촉부는, 드레인 전기적 접촉부의 베이스 영역의 제1 부분에 대응하며 드레인 전기적 접촉부의 스텝 영역에 대응하는 제3 화합물 반도체 층의 제3 부분을 에칭하는 단계로서, 스텝 영역은 베이스 영역으로부터 멀어지게 그리고 게이트 전기적 접촉부를 향해 연장되는, 제3 화합물 반도체 층의 제3 부분을 에칭하는 단계; 드레인 전기적 접촉부의 베이스 영역의 제2 부분에 대응하는 제3 화합물 반도체 층의 제4 부분을 에칭하는 단계; 드레인 전기적 접촉부의 베이스 영역의 제3 부분에 대응하는 제2 화합물 반도체 층의 추가적인 부분을 에칭하는 단계; 및 드레인 전기적 접촉부의 베이스 영역의 제4 부분에 대응하는 제1 화합물 반도체 층의 추가적인 부분을 에칭하는 단계에 의해 형성되는, 프로세스.
측면 26. 측면 23 내지 측면 25 중 어느 한 측면에 있어서, 하나 이상의 전도성 구성요소들은, 소스 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제1 영역 내에 배치되는 제1 전도성 구성요소; 및 드레인 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제2 영역 내에 배치되는 제2 전도성 구성요소를 포함하며; 제1 화합물 반도체 층의 제3 영역은 제1 영역과 제2 영역 사이에 배치되고, 제1 전도성 구성요소 및 제2 전도성 구성요소가 없는, 프로세스.
측면 27. 측면 26에 있어서, 패턴은, 제1 전도성 구성요소의 위치에 대응하는 마스크 층의 제1 부분; 제2 전도성 구성요소의 위치에 대응하는 마스크 층의 제2 부분; 및 마스크 층의 일 부분이 없으며, 제1 전도성 구성요소가 없고 제2 전도성 구성요소가 없는 제3 영역에 대응하는 리세스된 영역을 포함하는, 프로세스.
측면 28. 측면 23 내지 측면 25 중 어느 한 측면에 있어서, 하나 이상의 전도성 구성요소들은, 게이트 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 영역 내에 배치되는 전도성 구성요소를 포함하는, 프로세스.
측면 29. 측면 28에 있어서, 패턴은, 제1 리세스된 영역과 제2 리세스된 영역 사이에 배치된 제1 부분 리세스된 영역을 포함하며, 제1 리세스된 영역 및 제2 리세스된 영역은 마스크 층이 없으며, 제1 부분은 전도성 구성요소의 위치에 대응하고; 제1 리세스된 영역은 소스 전기적 접촉부의 위치에 대응하며; 제2 리세스된 영역은 드레인 전기적 접촉부의 위치에 대응하는, 프로세스.
측면 30. 측면 22 내지 측면 29 중 어느 한 측면에 있어서, 하나 이상의 전도성 구성요소들은 하나 이상의 주입 프로세스들을 사용하여 형성되는, 프로세스.
측면 31. 측면 22 내지 측면 30 중 어느 한 측면에 있어서, 프로세스는, 하나 이상의 에피택셜 성장 프로세스들을 사용하여 제1 화합물 반도체 층을 형성하는 단계; 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성한 이후에 하나 이상의 제2 에피택셜 성장 프로세스를 사용하여 제2 화합물 반도체 층을 형성하는 단계; 및 하나 이상의 제3 에피택셜 성장 프로세스들을 사용하여 제3 화합물 반도체 층을 형성하는 단계를 포함하는, 프로세스.
측면 32. 측면 22 내지 측면 31 중 어느 한 측면에 있어서, 제1 화합물 반도체 층 및 제2 화합물 반도체 층은 갈륨 질화물(GaN)을 포함하며, 제3 화합물 반도체 층은 알루미늄 갈륨 질화물(AlGaN)을 포함하는, 프로세스.
측면 33. 반도체 디바이스의 전기적 특성들을 제어하도록 구성된 반도체 디바이스로서, 반도체 디바이스는, 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는 제1 화합물 반도체 층; 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되는 제2 화합물 반도체 층으로서, 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 제2 화합물 반도체 층; 반도체 디바이스의 소스 영역에 대해 배치되는 소스 전기적 접촉부; 및 반도체 디바이스의 게이트 영역에 대해 배치되는 게이트 전기적 접촉부를 포함하며, 소스 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제1 영역에 제1 전하 밀도가 존재하고, 게이트 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제2 영역에 제2 전하 밀도가 존재하며, 제2 전하 밀도는 제1 전하 밀도보다 더 작은, 반도체 디바이스.
측면 34. 측면 33에 있어서, 제2 전하 밀도는 제1 전하 밀보보다 적어도 약 50% 더 적은, 반도체 디바이스.
측면 35. 측면 33 또는 측면 34에 있어서, 소스 전기적 접촉부는 제1 화합물 반도체 층의 일 부분 및 제2 화합물 반도체 층의 일 부분 내에 배치되는, 반도체 디바이스.
측면 36. 측면 33 내지 측면 35 중 어느 한 측면에 있어서, 반도체 디바이스는 제1 화합물 반도체 층의 제1 영역 내에 배치되는 전도성 구성요소를 포함하며, 전도성 구성요소는 소스 전기적 접촉부와 접촉하는, 반도체 디바이스.
측면 37. 측면 33 내지 측면 36 중 어느 한 측면에 있어서, 반도체 디바이스는 반도체 디바이스의 드레인 영역에 대해 배치되는 드레인 전기 접촉부를 포함하며; 드레인 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 제3 영역에 제3 전하 밀도가 존재하고, 제3 전하 밀도는 제2 전하 밀보보다 더 크며; 드레인 전기적 접촉부는 제1 화합물 반도체 층의 추가적인 부분 및 제2 화합물 반도체 층의 추가적인 부분 내에 배치되는, 반도체 디바이스.
측면 38. 측면 37에 있어서, 반도체 디바이스는 제1 화합물 반도체 층의 제3 영역에 배치되는 추가적인 전도성 구성요소를 포함하며, 추가적인 전도성 구성요소는 드레인 전기적 접촉부와 접촉하는, 반도체 디바이스.
측면 39. 측면 38에 있어서, 전도성 구성요소 및 추가적인 전도성 구성요소는 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 적어도 약 50 나노미터(nm)에 위치되는, 반도체 디바이스.
측면 40. 반도체 디바이스의 전기적 특성들을 제어하도록 구성된 반도체 디바이스로서, 반도체 디바이스는, 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는 제1 화합물 반도체 층; 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되는 제2 화합물 반도체 층으로서, 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 제2 화합물 반도체 층; 및 반도체 디바이스의 게이트 영역에 대해 배치되는 게이트 전기적 접촉부를 포함하며, 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스에 형성되고, 2DEG 층은 게이트 전기적 접촉부에 대응하는 제1 화합물 반도체 층의 영역에서 공핍되는, 반도체 디바이스.
측면 41. 측면 40에 있어서, 반도체 디바이스는 게이트 전기적 접촉부와 정렬된 제1 화합물 반도체 층의 영역 내에 배치된 전도성 구성요소를 포함하는, 반도체 디바이스.
측면 42. 측면 41에 있어서, 전도성 구성요소는 제1 화합물 반도체 층과 제2 화합물 반도체 층의 인터페이스로부터 약 45 나노미터(nm) 이하에 위치되는, 반도체 디바이스.
본원에서 설명되는 이러한 비제한적인 측면들 또는 예들의 각각은 그 자체로 존재할 수 있거나, 또는 다른 예들 중 하나 이상과 다양한 치환들 또는 조합들로 조합될 수 있다.
이상의 상세한 설명은 상세한 설명의 일 부분을 형성하는 첨부된 도면들에 대한 참조들을 포함한다. 도면들은, 예시를 통해, 본 발명이 실시될 수 있는 특정 측면들을 도시한다. 이러한 구현예들이 또한 본원에서 "예들"로서 지칭된다. 이러한 예들은 도시되거나 또는 설명된 요소들 이외의 요소들을 포함할 수 있다. 그러나, 본 발명은 또한, 오로지 이러한 도시되거나 또는 설명된 요소들만 제공되는 예들을 고려한다. 더욱이, 본 발명은 또한, 본원에서 도시되거나 또는 설명된 다른 예들(또는 이들의 하나 이상의 측면들)에 대하여 또는 특정 예(또는 이의 하나 이상의 측면들)에 대하여 이러한 도시되거나 또는 설명된 요소들(또는 이들의 하나 이상의 측면들)의 임의의 조합 또는 치환을 사용하는 예들을 고려한다.
본 문서와 참조로서 통합된 임의의 문서 사이의 일관되지 않은 사용의 경우에, 본 문서에서의 사용이 우선한다.
본 문서에서, 용어 "일" 또는 "하나"는, 특허 문서에서 일반적인 것과 같이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 경우들 또는 사용들과 무관하게, 하나 또는 2개 이상을 포괄하기 위하여 사용된다. 본 문서에서, 용어 "또는"은, 달리 명시되지 않는 한, "A 또는 B"가 "A이지만 B는 아닌", "B이지만 A는 아닌" 및 "A 및 B"를 포함하도록 비배타적인 또는을 지칭하기 위하여 사용된다. 본 문서에서, 용어 "포함하는(including)" 및 "여기서(in which)"는 개별적인 용어들 "구성되는(comprising)" 및 "여기서(wherein)"의 평이한 영어의 동의어로서 사용된다. 또한, 다음의 청구항들에서, 용어들 "포함하는(including)" 및 "포함하는(comprising)"은 개방적이며, 즉, 청구항에서 이러한 용어 뒤에 열거되는 요소들 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 조성물, 제형, 또는 프로세스가 여전히 청구항의 범위 내에 속하는 것으로서 간주된다. 또한, 다음의 청구항들에서, 용어들 "제 1", "제 2", 및 "제 3" 등은 단지 라벨들로서 사용되며, 그들의 객체들에 대하여 수치적인 요건들을 도입하도록 의도되지 않는다.
이상의 설명은 예시적이고 비제한적으로 의도된다. 예를 들어, 이상에서 설명되는 예들(또는 이들의 하나 이상의 측면들)은 서로 조합되어 사용될 수 있다. 이상의 설명을 검토할 때 예컨대 당업자에 의해서 다른 구현예들이 사용될 수 있다. 요약서는, 독자가 기술적 개시 내용의 성질을 확인하는 것을 가능하기 위하여 37 C.F.R. § 1.72(b)를 준수하기 위하여 제공된다. 이는, 이것이 청구항들의 범위 또는 의미를 해석하거나 또는 제한하기 위하여 사용되지 않을 것이라는 이해를 가지고 제출된다. 또한, 이상의 상세한 설명에서, 다양한 특징들이 본 개시를 합리화하기 위하여 함께 그룹화될 수 있다. 이는, 청구되지 않은 개시된 특징이 임의의 청구항에 본질적이라는 것을 의도하는 것으로서 해석되지 않아야만 한다. 오히려, 발명적인 내용은 특정한 개시된 구현예의 모든 특징들보다 더 적은 특징에 있을 수 있다. 따라서, 이로써 다음의 청구항들은 예들 또는 구현예들로서 상세한 설명에 통합되며, 여기에서 각각의 청구항은 개별적인 구현예로서 그 자체로 존재하고, 이러한 구현예들이 다양한 조합들 또는 치환들로 서로 결합될 수 있다는 것이 고려된다. 본 발명의 범위는, 첨부된 청구항들과 함께 이러한 청구항들의 균등물들의 완전한 범위를 기준으로 하여 결정되어야 한다.

Claims (24)

  1. 반도체 디바이스의 전기적 특성들을 제어하기 위한 하나 이상의 전도성 구성요소들을 포함하는 반도체 디바이스로서,
    기판;
    상기 기판의 표면 상에 배치되는 제1 화합물 반도체 층으로서, 상기 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 상기 제1 화합물 반도체 층;
    상기 제1 화합물 반도체 층 상에 배치되는 제2 화합물 반도체 층으로서, 상기 제2 화합물 반도체 층은 상기 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되며, 상기 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 상기 제2 화합물 반도체 층; 및
    상기 제1 화합물 반도체 층 내에 배치되며 상기 제1 화합물 반도체 층과 상기 제2 화합물 반도체 층의 인터페이스로부터 적어도 약 10 나노미터(nm)의 거리에 위치되는 전도성 구성요소를 포함하는, 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제1 화합물 반도체 층은 제1 섹션 및 제2 섹션을 포함하고, 상기 제1 섹션은 상기 전도성 구성요소를 포함하며 상기 제2 섹션은 전도성 구성요소들이 없는, 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 제1 섹션은 제1 도편트를 포함하고 상기 제2 섹션은 상기 제1 도펀트와는 상이한 제2 도펀트를 포함하는, 반도체 디바이스.
  4. 청구항 3에 있어서, 상기 제1 도펀트는 탄소 도펀트를 포함하며, 상기 제2 도펀트는 실리콘 도펀트를 포함하는, 반도체 디바이스.
  5. 청구항 2에 있어서, 상기 제1 섹션은 상기 제2 섹션의 제2 두께보다 더 큰 제1 두께를 갖는, 반도체 디바이스.
  6. 청구항 1에 있어서, 상기 반도체 디바이스는 소스 영역 위에 배치되는 소스 전기적 접촉부, 게이트 영역 위에 배치되는 게이트 전기적 접촉부, 및 드레인 영역 위에 배치되는 드레인 전기적 접촉부를 포함하며,
    상기 소스 전기적 접촉부는 제1 베이스 영역 및 제1 스텝 영역을 포함하고, 상기 제1 스텝 영역은 상기 제1 베이스 영역으로부터 멀어지게 그리고 상기 게이트 전기적 접촉부를 향해 연장되며,
    상기 제1 스텝 영역은 상기 제2 화합물 반도체 층 내에 배치되고, 상기 제1 베이스 영역은 상기 제1 화합물 반도체 층 및 상기 제2 화합물 반도체 층 내에 배치되며,
    상기 드레인 전기적 접촉부는 제2 베이스 영역 및 제2 스텝 영역을 포함하고, 상기 제2 스텝 영역은 상기 제2 베이스 영역으로부터 멀어지게 그리고 상기 게이트 전기적 접촉부를 향해 연장되며,
    상기 제2 스텝 영역은 상기 제2 화합물 반도체 층 내에 배치되고, 상기 제2 베이스 영역은 상기 제1 화합물 반도체 층 및 상기 제2 화합물 반도체 층 내에 배치되는, 반도체 디바이스.
  7. 청구항 6에 있어서, 상기 전도성 구성요소는 제1 전도성 구성요소이고 상기 반도체 디바이스는 제2 전도성 구성요소를 포함하며, 상기 제1 전도성 구성요소는 상기 소스 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 제1 영역 내에 배치되고, 상기 제2 전도성 구성요소는 상기 드레인 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 제2 영역 내에 배치되는, 반도체 디바이스.
  8. 청구항 7에 있어서, 상기 제1 화합물 반도체 층의 제3 영역은 상기 제1 화합물 반도체 층의 상기 제1 영역과 상기 제1 화합물 반도체 층의 상기 제2 영역 사이에 배치되며, 상기 제1 화합물 반도체 층의 상기 제3 영역은 상기 게이트 전기적 접촉부에 대응하고 상기 전도성 구성요소가 없으며 상기 제2 전도성 구성요소가 없는, 반도체 디바이스.
  9. 청구항 8에 있어서,
    제1 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 상기 제1 화합물 반도체 층과 상기 제2 화합물 반도체 층의 인터페이스에 대해 형성되며,
    제2 2DEG 층은 상기 제1 전도성 구성요소에 대해 형성되고,
    제3 2DEG 층은 상기 제2 전도성 구성요소에 대해 형성되는, 반도체 디바이스.
  10. 청구항 9에 있어서, 상기 제1 영역 및 상기 제3 영역은 상기 제2 영역의 추가적인 전하 밀도보다 더 큰 전하 밀도를 갖는, 반도체 디바이스.
  11. 청구항 7에 있어서, 상기 제1 전도성 구성요소 및 상기 제2 전도성 구성요소는 상기 제1 화합물 반도체 층과 상기 제2 화합물 반도체 층의 인터페이스로부터 적어도 임계 거리에 배치되며, 상기 임계 거리는 적어도 약 50 nm인, 반도체 디바이스.
  12. 청구항 6에 있어서,
    상기 전도성 구성요소는 상기 소스 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 영역 내에 배치되며,
    상기 전도성 구성요소의 에지는 상기 소스 전기적 접촉부에 근접한 상기 게이트 전기적 접촉부의 에지까지 연장되는, 반도체 디바이스.
  13. 청구항 6에 있어서, 상기 전도성 구성요소는 상기 게이트 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 영역 내에 배치되는, 반도체 디바이스.
  14. 청구항 13에 있어서,
    2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 상기 제1 화합물 반도체 층과 상기 제2 화합물 반도체 층의 인터페이스에 대해 형성되며,
    상기 전도성 구성요소는 상기 게이트 전기적 접촉부에 대응하는 상기 2DEG의 일 부분을 공핍시키는, 반도체 디바이스.
  15. 청구항 13에 있어서, 상기 반도체 디바이스는 향상 모드 디바이스로서 동작하도록 구성되는, 반도체 디바이스.
  16. 청구항 12에 있어서, 상기 전도성 구성요소는 상기 제1 화합물 반도체 층과 상기 제2 화합물 반도체 층의 인터페이스로부터 임계 거리 이하에 위치되며, 상기 임계 거리는 약 45 nm 이하인, 반도체 디바이스.
  17. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서,
    상기 제1 화합물 반도체 층은 갈륨 질화물(GaN)을 포함하며,
    상기 제2 화합물 반도체 층은 알루미늄 갈륨 질화물(AlGaN)을 포함하고,
    상기 전도성 구성요소는 알루미늄 질화물(AlN)을 포함하는, 반도체 디바이스.
  18. 반도체 디바이스의 전기적 특성들을 제어하기 위한 프로세스로서,
    기판 상에 제1 화합물 반도체 층을 형성하는 단계로서, 상기 제1 화합물 반도체 층은 하나 이상의 제1의 13족 원소들 및 하나 이상의 제1의 15족 원소들을 갖는 원소들의 제1 그룹을 포함하는 제1 화합물 반도체 재료로 구성되는, 상기 제1 화합물 반도체 층을 형성하는 단계;
    수정된 제1 화합물 반도체 층을 생성하기 위해 마스크 층의 패턴에 따라 상기 제1 화합물 반도체 층 내에 하나 이상의 전도성 구성요소들을 형성하는 단계;
    상기 수정된 제1 화합물 반도체 층 상에 제2 화합물 반도체 층을 형성하는 단계로서, 상기 제2 화합물 반도체 층은 상기 하나 이상의 제1의 13족 원소들 및 상기 하나 이상의 제1의 15족 원소들을 갖는 상기 원소들의 제1 그룹을 포함하는 상기 제1 화합물 반도체 재료로 구성되는, 상기 제2 화합물 반도체 층을 형성하는 단계; 및
    상기 제2 화합물 반도체 층 상에 제3 화합물 반도체 층을 형성하는 단계로서, 상기 제3 화합물 반도체 층은 상기 원소들의 제1 그룹과는 상이한 원소들의 제2 그룹을 포함하는 제2 화합물 반도체 재료로 구성되며, 상기 원소들의 제2 그룹은 하나 이상의 제2의 13족 원소들 및 하나 이상의 제2의 15족 원소들을 갖는, 상기 제3 화합물 반도체 층을 형성하는 단계를 포함하는, 프로세스.
  19. 청구항 18에 있어서, 상기 프로세스는, 소스 전기적 접촉부, 드레인 전기적 접촉부, 및 게이트 전기적 접촉부를 포함하는 다수의 반도체 디바이스 특징부들을 형성하는 단계를 포함하는, 프로세스.
  20. 청구항 19에 있어서, 상기 소스 전기적 접촉부는,
    상기 소스 전기적 접촉부의 베이스 영역의 제1 부분에 대응하며 상기 소스 전기적 접촉부의 스텝 영역에 대응하는 상기 제3 화합물 반도체 층의 제1 부분을 에칭하는 단계로서, 상기 스텝 영역은 상기 베이스 영역으로부터 멀어지게 그리고 상기 게이트 전기적 접촉부를 향해 연장되는, 상기 제3 화합물 반도체 층의 제1 부분을 에칭하는 단계;
    상기 소스 전기적 접촉부의 상기 베이스 영역의 제2 부분에 대응하는 상기 제3 화합물 반도체 층의 제2 부분을 에칭하는 단계;
    상기 소스 전기적 접촉부의 상기 베이스 영역의 제3 부분에 대응하는 상기 제2 화합물 반도체 층의 일 부분을 에칭하는 단계; 및
    상기 소스 전기적 접촉부의 상기 베이스 영역의 제4 부분에 대응하는 상기 제1 화합물 반도체 층의 일 부분을 에칭하는 단계에 의해 형성되며,
    상기 드레인 전기적 접촉부는,
    상기 드레인 전기적 접촉부의 베이스 영역의 제1 부분에 대응하며 상기 드레인 전기적 접촉부의 스텝 영역에 대응하는 상기 제3 화합물 반도체 층의 제3 부분을 에칭하는 단계로서, 상기 스텝 영역은 상기 베이스 영역으로부터 멀어지게 그리고 상기 게이트 전기적 접촉부를 향해 연장되는, 상기 제3 화합물 반도체 층의 제3 부분을 에칭하는 단계;
    상기 드레인 전기적 접촉부의 상기 베이스 영역의 제2 부분에 대응하는 상기 제3 화합물 반도체 층의 제4 부분을 에칭하는 단계;
    상기 드레인 전기적 접촉부의 상기 베이스 영역의 제3 부분에 대응하는 상기 제2 화합물 반도체 층의 추가적인 부분을 에칭하는 단계; 및
    상기 드레인 전기적 접촉부의 상기 베이스 영역의 제4 부분에 대응하는 상기 제1 화합물 반도체 층의 추가적인 부분을 에칭하는 단계에 의해 형성되는, 프로세스.
  21. 청구항 18에 있어서,
    상기 하나 이상의 전도성 구성요소들은,
    상기 소스 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 제1 영역 내에 배치되는 제1 전도성 구성요소; 및
    상기 드레인 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 제2 영역 내에 배치되는 제2 전도성 구성요소를 포함하며,
    상기 제1 화합물 반도체 층의 제3 영역은 상기 제1 영역과 상기 제2 영역 사이에 배치되고, 상기 제1 전도성 구성요소 및 상기 제2 전도성 구성요소가 없는, 프로세스.
  22. 청구항 18에 있어서, 상기 하나 이상의 전도성 구성요소들은, 상기 게이트 전기적 접촉부에 대응하는 상기 제1 화합물 반도체 층의 영역 내에 배치되는 전도성 구성요소를 포함하는, 프로세스.
  23. 청구항 18에 있어서, 상기 하나 이상의 전도성 구성요소들은 하나 이상의 주입 프로세스들을 사용하여 형성되는, 프로세스.
  24. 청구항 18 내지 청구항 23 중 어느 한 항에 있어서, 상기 프로세스는,
    하나 이상의 에피택셜 성장 프로세스들을 사용하여 상기 제1 화합물 반도체 층을 형성하는 단계;
    상기 제1 화합물 반도체 층 내에 상기 하나 이상의 전도성 구성요소들을 형성한 이후에 하나 이상의 제2 에피택셜 성장 프로세스를 사용하여 상기 제2 화합물 반도체 층을 형성하는 단계; 및
    하나 이상의 제3 에피택셜 성장 프로세스들을 사용하여 상기 제3 화합물 반도체 층을 형성하는 단계를 포함하는, 프로세스.
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