JP2023551728A - 電気特性を制御する導電性構成要素を備えた化合物半導体デバイス - Google Patents

電気特性を制御する導電性構成要素を備えた化合物半導体デバイス Download PDF

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Abstract

集積回路は、化合物半導体デバイスの電気特性を制御する導電性構成要素を有する化合物半導体デバイスを含むことができる。１つ以上の例では、１つ以上の導電性構成要素が配置して、ソース電気接点またはドレイン電気接点に対して電子の濃度を増加させることができる。１つ以上の追加の例では、導電性構成要素を配置して、ゲート電気接点に対して電子の濃度を減少させることができる。化合物半導体デバイスは、少なくとも１つの第１３族元素および少なくとも１つの第１５族元素を有する１つ以上の材料を含む、いくつかの化合物半導体層を含むことができる。

Description

米国連邦政府支援による研究に関する声明
本発明は、国防高等研究計画局によって授与された契約第ＨＲ００１１－１８－３－００１４に基づく米国政府の支援を受けてなされた。米国政府は本発明において一定の権利を有する。
優先権主張
本特許出願は、２０２０年１２月２日に出願された米国仮出願整理番号６３／１２０，５５６に対する優先権の利益を主張し、その全体が参照により本明細書に組み込まれる。
本発明は、限定するものではないが、概して、化合物半導体デバイスの電気特性を制御するための導電性構成要素を有する化合物半導体デバイスに関連する装置および方法に関する。
化合物半導体材料から構築される集積回路などの電子デバイスは、典型的なシリコンベースの電子デバイスに関して改善される動作特性を提供する性質を有することができる。例えば、化合物半導体デバイスは、シリコンベースの電子デバイスよりも大きなバンドギャップおよびより高い臨界破壊場を有することができる。例示のために、窒化ガリウム（ＧａＮ）は、約３．２～３．４電子ボルト（ｅＶ）のバンドギャップを有することができ、一方、シリコンは、１．１ｅＶのバンドギャップを有し、ＧａＮは、３ＭＶ／ｃｍの臨界破壊場を有することができ、一方、Ｓｉは、０．３ＭＶ／ｃｍの臨界破壊場を有する。その結果、化合物半導体デバイスは、典型的なシリコンベースの電子デバイスよりも高い電圧で動作し、より高い温度でより熱的に安定することができる。加えて、シリコンベースの半導体材料よりも高い化合物半導体材料の電子移動度は、化合物半導体材料を含む電子デバイスにおける電子のより速い移動をもたらし得る。したがって、化合物半導体材料を含む電子デバイスは、シリコンベースの材料を含む電子デバイスよりも高い周波数で動作することができる。化合物半導体材料を含む電子デバイスは、シリコンベースの電子デバイスの性能および動作に関して改善を提供することができる特性を有するが、既存の化合物半導体ベースの電子デバイスの設計は、電荷濃度および抵抗などの電子デバイスの電気特性を制御することに関して限定され得る。
集積回路は、化合物半導体デバイスの電気特性を制御する導電性構成要素を有する化合物半導体デバイスを含むことができる。１つ以上の例では、１つ以上の導電性構成要素が配置して、ソース電気接点またはドレイン電気接点に対して電子の濃度を増加させることができる。１つ以上の追加の例では、導電性構成要素を配置して、ゲート電気接点に対して電子の濃度を減少させることができる。化合物半導体デバイスは、少なくとも１つの第１３族元素および少なくとも１つの第１５族元素を有する１つ以上の材料を含む、いくつかの化合物半導体層を含むことができる。
１つ以上の実装形態では、半導体デバイスは、半導体デバイスの電気特性を制御するための１つ以上の導電性構成要素を含む。半導体デバイスは、基板および基板の表面上に配設された第１の化合物半導体層を備える。第１の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む、第１の化合物半導体材料から構成される。半導体デバイスはまた、第１の化合物半導体層上に配設された第２の化合物半導体層を備える。第２の化合物半導体層は、第１の元素群とは異なる第２の元素群を含む、第２の化合物半導体材料から構成される。第２の元素群は、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する。加えて、半導体デバイスは、第１の化合物半導体層内に配設され、かつ第１の化合物半導体層と第２の化合物半導体層との界面から少なくとも約１０ナノメートル（ｎｍ）の距離に配置された導電性構成要素を含む。
１つ以上の実装形態では、半導体デバイスの電気特性を制御するプロセスは、基板上に第１の化合物半導体層を形成することを含む。第１の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む、第１の化合物半導体材料から構成される。プロセスはまた、第１の化合物半導体層上にパターン化されたマスク層を形成し、パターン化されたマスク層のパターンに従って、第１の化合物半導体層内に１つ以上の導電性構成要素を形成して、改変された第１の化合物半導体層を生成することを含む。加えて、プロセスは、改変された第１の化合物半導体層の上に第２の化合物半導体層を形成することを含む。第２の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む、第１の化合物半導体材料から構成される。さらに、プロセスは、第２の化合物半導体層の上に第３の化合物半導体層を形成することを含む。第３の化合物半導体層は、第１の元素群とは異なる第２の元素群を含む、第２の化合物半導体材料から構成される。第２の元素群は、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する。
必ずしも縮尺通りに描かれていない図面において、同様の数字は、異なる図において同様の構成要素を示すことがある。異なる文字接尾辞を有する同様の数字は、同様の構成要素の異なる例を表すことがある。図面は、本文書で論じられる様々な実装形態を例示として、概略的に示すが、これに限定されるものではない。
化合物半導体デバイスの電気特性を制御するための１つ以上の導電性構成要素を有する化合物半導体層を含む、例示的な集積回路の少なくとも一部分の断面を示す図である。 化合物半導体デバイスの電気特性を制御するための複数の導電性構成要素を有する化合物半導体層を含む、集積回路の構成要素の少なくとも一部分の断面を示す図である。 化合物半導体デバイスの電気特性を制御するための導電性構成要素を有する化合物半導体層を含む、追加の例示的な集積回路の構成要素の少なくとも一部分の断面を示す図である。 複数のバリア層を有する化合物半導体デバイス、および化合物半導体デバイスの電気特性を制御するために化合物半導体層に埋め込まれた１つ以上の導電性構成要素を含む、例示的な集積回路の構成要素の少なくとも一部分の断面を示す図である。 化合物半導体層内に１つ以上の導電性構成要素を形成するための例示的なプロセスを示す図である。 化合物半導体層内に１つ以上の導電性構成要素を形成するための例示的なプロセスの動作を示すフロー図である。
集積回路構成要素は、１つ以上の化合物半導体を使用して形成することができる。１つ以上の化合物半導体は、１つ以上の第１３族元素と１つ以上の第１５族元素との組み合わせを有する、化合物半導体材料の元素群を含むことができる。本明細書に記載される集積回路構成要素はまた、第１３族元素と第１５族元素との組み合わせとは異なる１つ以上の元素の組み合わせを有する、１つ以上の化合物半導体を含むことができる。例示のために、本明細書に記載される集積回路構成要素は、酸化亜鉛（ＺｎＯ）を含むことができる。
本明細書に記載される集積回路構成要素は、電界効果トランジスタなどのトランジスタを含むことができる。具体的な例では、高電子移動度トランジスタ（ＨＥＭＴ）を製造することができる。ＨＥＭＴは、１つ以上の第２の化合物半導体を備える１つ以上の第２の層と結合された第１の化合物半導体を備える第１の層を含むことができる。１つ以上の第２の化合物半導体は、第１の化合物半導体とは異なるバンドギャップおよび分極場を有することができる。第１の層および１つ以上の第２の層は、ともに１つ以上のヘテロ構造を形成することができる。
第１の層を含む第１の化合物半導体は、１つ以上の第１３族元素と１つ以上の第１５族元素との組み合わせを含むことができる。例えば、第１の化合物半導体は、窒化ガリウム（ＧａＮ）を含むことができる。加えて、第１の化合物半導体は、窒化アルミニウム（ＡｌＮ）を含むことができる。さらに、第１の化合物半導体は、ガリウムヒ素（ＧａＡｓ）を含むことができる。第１の化合物半導体はまた、リン化インジウム（ＩｎＰ）を含むことができる。
第１の層に結合された第２の層を含む第２の化合物半導体は、１つ以上の第１３族元素と１つ以上の第１５族元素との組み合わせを含むことができる。例示のために、第２の化合物半導体は、窒化アルミニウムガリウム（ＡｌＧａＮ）を含むことができる。加えて、第２の化合物半導体は、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含むことができる。さらに、第２の化合物半導体は、窒化アルミニウムインジウム（ＩｎＡｌＮ）を含むことができる。
第１の化合物半導体および１つ以上の第２の化合物半導体を含むヘテロ構造の例は、ＡｌＧａＮ層と結合されたＧａＮ層を含むことができる。第１の化合物半導体および１つ以上の第２の化合物半導体を含むヘテロ構造の別の例は、ＩｎＡｌＮ層と結合されたＡｌＮ層を含むことができる。ヘテロ構造の追加の例としては、ＡｌＮ／ＧａＮ／ＡｌＮおよびＩｎＡｌＮ／ＧａＮを挙げることができる。さらに、第１３族元素（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ））と、第１５族元素（例えば、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、およびビスマス（Ｂｉ））との様々な他の組み合わせは、化合物半導体デバイスを形成するために使用することができるヘテロ構造を形成することができる。
１つ以上の第２の化合物半導体から構成された１つ以上の第２の層を有する第１の化合物半導体を含む第１の層の結合は、相対的に高い電子移動度を有する層間の界面に近接する層を作成することができる。層は、二次元電子ガス（２ＤＥＧ）とすることができる。化合物半導体デバイスのゲート電気接点に電圧が印加されると、２ＤＥＧを含むチャネル領域内の電子の移動を引き起こすことができる電場を生成することができる。このようにして、化合物半導体デバイスのソース領域とドレイン領域との間で電流を生成することができる。
既存の化合物半導体デバイスは、典型的には、抵抗、電荷密度、および閾値電圧などの半導体デバイスの電気的特性を制御するためにシリコンベースの半導体デバイスに実装される設計特徴部のいくつかを欠いている。例えば、シリコンベースの半導体デバイスは、シリコンベースの半導体デバイスの様々な領域内の電子の濃度を制御するために、１つ以上のドープ領域を含むことができる。例示のために、シリコンベースの半導体デバイスは、シリコン原子の数に対してｎ型ドーパントの濃度が相対的に高い領域、シリコン原子に対してｎ型ドーパントの濃度が相対的に低い領域、およびある量のｐ型ドーパントの量を有する領域を含むことができる。ｎ型ドーパントを含む領域は、相対的により高い電子濃度および相対的により低いインピーダンスを有することができる。加えて、ｐ型ドーパントを含む領域は、相対的により低い電子濃度、相対的により高い正孔濃度、およびより高いインピーダンスを有することができる。既存のシリコンベースの半導体デバイスにおけるドープ領域の位置は、増強モード動作を可能にするなど、半導体デバイスの機能性に関連し得る。加えて、既存のシリコンベースの半導体デバイスのドープ領域を使用して、半導体デバイスの動作中に生成される電場を改変することができる。
ドーパントは、典型的には、リン、ヒ素、アンチモン、ホウ素、アルミニウム、およびガリウムなどのシリコンベースの半導体デバイスで典型的に使用されるｎ型ドーパントおよびｐ型ドーパントを注入および活性化することができないため、これらの化合物半導体デバイスの電子濃度および機能性を制御するために、既存のＧａＮベースのＨＥＭＴには典型的に含まれない。例えば、化合物半導体層のエピタキシャル成長は、典型的にはシリコンベースの半導体デバイスに含まれるｎ型およびｐ型ドーパントの使用を複雑にし得る。その結果、既存の化合物半導体デバイスの電子濃度は、バリア層とチャネル層との間の界面に沿って２ＤＥＧ内で相対的に一定である。したがって、電子濃度および既存の化合物半導体デバイスの機能性を制御する能力は、これらの化合物半導体デバイスの設計にばらつきがないために制限されている。
本明細書に記載される実装形態は、化合物半導体デバイス内の電子濃度を制御するためにチャネル層内に配設される、１つ以上の導電性構成要素を有する化合物半導体デバイスを含む。１つ以上の例では、追加の２ＤＥＧは、チャネル層内に埋め込まれた少なくとも１つの導電性構成要素に近接するチャネル層内に形成され得る。このようにして、少なくとも１つの導電性構成要素に近接する電子の濃度は、導電性構成要素が存在しないチャネル層の領域よりも高くすることができる。したがって、チャネル層内の１つ以上の位置に１つ以上の導電性構成要素を置くことによって、化合物半導体デバイスの機能性を拡張することができる。様々な例では、１つ以上の導電性構成要素は、ＡｌＮを含むことができ、チャネル層は、ＧａＮを含むことができる。
１つ以上の例示的な例では、１つ以上の導電性構成要素は、ドレイン電気接点に対応する抵抗を低下させるために、電気接点をドレインするように近接して配置することができる。加えて、１つ以上の導電性構成要素は、ソース電気接点に対応する抵抗を低下させるために、ソース電気接点に近接して配置することができる。さらに、１つ以上の導電性構成要素は、ゲート領域に近接する２ＤＥＧを空乏化させ、かつ化合物半導体デバイスが増強モードデバイスとして動作することを可能にするために、化合物半導体デバイスのゲート領域に近接して配置することができる。したがって、ｎ型ドーパントおよび／またはｐ型ドーパントを使用して電子濃度を制御し、半導体デバイスの様々な種類の機能性を可能にするのではなく、本明細書に記載された化合物半導体デバイスの実装形態は、化合物半導体デバイスの電気特性を制御するためにチャネル層内に配置された導電性構成要素の使用を実装する。このようにして、シリコンベースの半導体デバイスの性能に対する化合物半導体デバイスの性能の利点を、シリコンベースの半導体デバイスの設計特性の柔軟性と組み合わせることができる。
図１は、１つ以上の化合物半導体デバイスの電気特性を制御するための１つ以上の導電性構成要素を有する、例示的な化合物半導体デバイス１００の少なくとも一部分を示す断面図である。化合物半導体デバイス１００は、集積回路に含まれ得、基板１０２、化合物半導体層１０４、および電気接点領域１０６を備えることができる。化合物半導体層１０４は、基板１０２上に配設することができる。１つ以上の例では、化合物半導体層１０４は、１つ以上のエピタキシャル成長プロセスを介してなど、基板１０２上で成長することができる。基板１０２は、Ｓｉ含有材料を含むことができる。例えば、基板１０２は、ＳｉＣ含有基板とすることができる。加えて、基板１０２は、サファイア含有基板とすることができる。基板１０２はまた、窒化アルミニウム（ＡｌＮ）含有基板であり得る。さらに、基板１０２は、多結晶性ＡｌＮを含むことができる。
化合物半導体層１０４は、１つ以上のチャネル層および１つ以上のバリア層を含むことができる。１つ以上のチャネル層は、ＧａＮを含むことができる。１つ以上の追加の例において、１つ以上のチャネル層は、ＧａＡｓを含むことができる。１つ以上のチャネル層はまた、ＩｎＰを含むことができる。１つ以上のバリア層は、ＡｌＧａＮを含むことができる。１つ以上のさらなる例では、１つ以上のバリア層は、ＡｌＩｎＧａＮを含むことができる。様々な例では、化合物半導体層はまた、１つ以上のチャネル層が形成される１つ以上の核形成層を含むことができる。
さらに、化合物半導体層１０４は、ドレイン領域、ソース領域、およびゲート領域を含むことができる。ドレイン領域、ソース領域、またはゲート領域のうちの少なくとも１つは、電気接点領域１０６に含まれる１つ以上の電気接点に結合され得る。例えば、ドレイン領域をドレイン電気接点に結合することができ、ソース領域をソース電気接点に結合することができ、ゲート領域をゲート電気接点に結合することができる。ドレイン電気接点、ゲート電気接点、およびソース電気接点は、１つ以上の金属を含むことができる。例えば、ドレイン電気接点、ゲート電気接点、およびソース電気接点は、金、金のうちの１つ以上の合金、アルミニウム、アルミニウムのうちの１つ以上の合金、チタン、またはチタンのうちの１つ以上の合金、のうちの少なくとも１つを含むことができる。ドレイン領域、ゲート領域、およびソース領域に対応する電気接点に加えて、電気接点領域１０６は、１つ以上の相互接続部、１つ以上のフィールドプレート、１つ以上のインダクタ、１つ以上のコンデンサ、またはこれらの１つ以上の組み合わせなどの追加の金属含有特徴部を含むことができる。電気接点領域１０６はまた、１つ以上の誘電体層を含むことができる。１つ以上の誘電体層は、ＳｉＮ、ＳｉＯ２、Ｓｉ３Ｎ４、またはＳｉ２Ｎ３のうちの少なくとも１つを含むことができる。
二次元電子ガス（２ＤＥＧ）層１０８は、化合物半導体層１０４内に配設することができる。２ＤＥＧ層１０８は、少なくとも１つのバリア層と化合物半導体層１０４に含まれる少なくとも１つのチャネル層との界面に近接して配置される、電子濃度の増加した領域とすることができる。追加の電子含有領域１１０は、電子濃度プロファイル１１２を含むことができる。電子濃度プロファイル１１２は、所与の電子濃度を有する化合物半導体層の領域に対応するいくつかの領域を含むことができる。電子濃度プロファイル１１２の少なくとも１つの領域の電子濃度は、電子濃度プロファイル１１２の少なくとも１つの追加の領域とは異なり得る。電子濃度プロファイル１１２は、第１の電子濃度を有する第１の領域１１４、第２の電子濃度を有する第２の領域１１６、および第３の電子濃度を有する第３の領域１１８を含むことができる。
電子濃度プロファイル１１２は、化合物半導体層１０４内に配設された１つ以上の導電性構成要素によって生成することができる。例えば、１つ以上の導電性構成要素は、化合物半導体層１０４に含まれるチャネル層内に配設することができる。追加の２ＤＥＧは、１つ以上の導電性構成要素に近接して形成され、１つ以上の導電性構成要素に近接する電子の濃度を増加させることができる。様々な例では、導電性構成要素を含まない化合物半導体層１０４の領域における電子の濃度は、導電性構成要素を含む化合物半導体層１０４の領域よりも相対的に低くすることができる。１つ以上の追加の例では、導電性構成要素は、導電性構成要素が２ＤＥＧ１０８の少なくとも一部分を空乏化させるように、１つ以上の化合物半導体層１０４内に配置することができる。これらのシナリオでは、導電性構成要素に近接する化合物半導体層１０４の１つ以上の領域内の濃度は、導電性構成要素が存在しない化合物半導体層１０４の領域内の濃度よりも相対的に低くすることができる。
１つ以上の例示的な例では、第１の領域１１４は、１つ以上の導電性構成要素の位置に対応することができ、第２の領域１１６は、導電性構成要素が存在しない位置に対応することができ、第３の領域１１８は、１つ以上の導電性構成要素の位置に対応することができる。これらの例では、第１の領域１１４および第３の領域１１８内の電子の濃度は、第２の領域１１６内の電子の濃度よりも大きくすることができる。１つ以上の追加の例示的な例では、第１の領域１１４は、導電性構成要素が存在する位置に対応することができ、第２の領域１１６および第３の領域１１８は、導電性構成要素が存在しない位置に対応することができる。これらの状況では、第１の領域１１４内の電子の濃度は、第２の領域１１６内の電子の濃度および第３の領域１１８内の電子の濃度よりも高くすることができる。１つ以上のさらなる例示的な例では、第１の領域１１４および第２の領域１１６は、導電性構成要素が存在しない位置に対応することができ、第３の領域１１８は、１つ以上の導電性構成要素が存在する位置に対応することができる。これらのシナリオでは、第３の領域１１８内の電子の濃度は、第１の領域１１４内の電子の濃度および第２の領域１１６内の電子の濃度よりも大きくすることができる。
様々な例では、２ＤＥＧ１０８と追加の電子含有領域１１０との間の距離は、１つ以上の導電性構成要素の位置に基づいて、電子濃度プロファイル１１２に影響を与えることができる。例えば、１つ以上の導電性構成要素を含む領域１１４、１１６、１１８内の電子の濃度は、１つ以上の導電性構成要素が、２ＤＥＧ１０８の位置から少なくとも一定の閾値距離に位置する実装形態において増加することができる。１つ以上の例では、２ＤＥＧ１０８と、化合物半導体層１０４内に配置される１つ以上の導電性構成要素の位置との間の閾値距離は、少なくとも約５０ナノメートル（ｎｍ）であり得る。１つ以上の例示的な例では、化合物半導体層１０４内に配設された１つ以上の導電性構成要素は、２ＤＥＧ１０８から約５０ｎｍ～約２００ｎｍに配置することができる。１つ以上の導電性構成要素が２ＤＥＧ１０８から一定の指定された距離範囲内に配設されるシナリオでは、１つ以上の導電性構成要素は、シリコンベースの半導体デバイスのｎ＋ドープ領域に類似または同一の電気特性を有する電子濃度の増加した領域を提供することができる。
加えて、１つ以上の導電性構成要素が閾値距離未満の距離で化合物半導体層１０４内に配設される実装形態では、１つ以上の導電性構成要素は、２ＤＥＧ１０８内の電子の濃度を減少させることができる。例示のために、２ＤＥＧ１０８から少なくとも約１０ｎｍ～約４５ｎｍ以下に配設された１つ以上の導電性構成要素は、２ＤＥＧ１０８に含まれる電子を空乏化させることができる。１つ以上の例示的な例では、第２の領域１１６内に配置され、２ＤＥＧ１０８の指定された距離内にある１つ以上の導電性構成要素は、第２の領域１１６に近接する２ＤＥＧ１０８の電子濃度を減少させることができる。１つ以上の導電性構成要素が２ＤＥＧ１０８から一定の閾値距離内に配設される領域の電気特性は、シリコンベースの半導体デバイスのｎ－ドープ領域と類似または同一であり得る。
１つ以上の導電性構成要素が、２ＤＥＧ１０８から一定の指定された距離範囲外に配置される状況では、１つ以上の導電性構成要素は、２ＤＥＧ１０８に影響を与えないか、または最小限の影響を与えることができる。１つ以上の例では、２ＤＥＧ１０８から一定の指定された距離範囲外に配置された１つ以上の導電性構成要素は、化合物半導体デバイス１００の動作中に生成される１つ以上の電場に影響を与えることができる。例えば、基板１０２内に配設された１つ以上の導電性構成要素は、化合物半導体デバイス１００の動作中に生成される電場プロファイルを改変する裏側フィールドプレートとして機能することができる。
図２は、化合物半導体デバイス２００の電気特性を制御するための複数の導電性構成要素を有する、化合物半導体デバイス２００の構成要素の少なくとも一部分の断面を示す図である。化合物半導体デバイス２００は、基板２０２を含むことができる。基板２０２は、ＳｉＣ含有基板とすることができる。基板２０２はまた、Ｓｉ含有基板を含むことができる。さらに、基板２０２は、サファイア基板を含むことができる。１つ以上の例では、基板２０２は、窒化アルミニウム（ＡｌＮ）含有基板を含むことができる。基板２０２の厚さは、約１００マイクロメートル～約８００マイクロメートル、約２００マイクロメートル～約７００マイクロメートル、または約３００マイクロメートル～約６００マイクロメートルとすることができる。
第１の化合物半導体層２０４は、基板２０２上に配設することができる。第１の化合物半導体層２０４は、化合物半導体デバイス２００のチャネル層とすることができる。第１の化合物半導体層２０４は、約２５０ｎｍ～約１５００ｎｍ、約４００ｎｍ～約１２００ｎｍ、約５００ｎｍ～約１０００ｎｍ、約１００ｎｍ～約５００ｎｍ、約１００ｎｍ～約３００ｎｍ、または約３０ｎｍ～約２５０ｎｍの厚さを有することができる。第１の化合物半導体層２０４は、１つ以上の化合物半導体を含むことができる。第１の化合物半導体層２０４の１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第１の化合物半導体層２０４は、ＧａＮを含むことができる。加えて、第１の化合物半導体層２０４は、ＧａＡｓを含むことができる。さらに、第１の化合物半導体層２０４は、ＡｌＮを含むことができる。第１の化合物半導体層２０４はまた、ＩｎＰを含むことができる。
第１の化合物半導体層２０４は、第１のセクション２０６および第２のセクション２０８を含むことができる。最初に第１のセクション２０６を形成することができ、次いで、第１のセクション２０６内に、１つ以上の導電性構成要素を形成することができる。第１のセクション２０６を形成した後、第１のセクション２０６上に、第２のセクション２０８を形成することができる。様々な例では、第２のセクション２０８は、導電性構成要素を含まなくてもよい。第１のセクション２０６および第２のセクション２０８は、異なる特性を有することができる。例えば、第１のセクション２０６は、第１の濃度のドーパントを含むことができ、第２のセクション２０８は、第２の濃度のドーパントを含むことができる。例示のために、第１のセクション２０６は、第１の濃度の炭素ドーパントを含むことができ、第２のセクション２０８は、第１のセクション２０６のドーパントの第１の濃度未満の第２の濃度の炭素ドーパントを含むことができる。加えて、第１のセクション２０６および第２のセクション２０８は、異なるドーパントを含むことができる。１つ以上の例示的な例では、第１のセクション２０６は、炭素ドーパントを含むことができ、第２のセクション２０８は、シリコンドーパントを含むことができる。第１のセクション２０６と第２のセクション２０８との間のドーパントまたはドーパント濃度の差は、第１の化合物半導体層２０４における電荷の漏れを最小化することができる。
さらに、第１のセクション２０６は、第２のセクション２０８の厚さとは異なる厚さを有することができる。例えば、第１のセクション２０６は、約２００ｎｍ～約１３００ｎｍ、約３００ｎｍ～約１０００ｎｍ、約４００ｎｍ～約８００ｎｍ、または約１００ｎｍ～約５００ｎｍの厚さを有することができる。１つ以上の例示的な例では、第２のセクション２０８は、約２０ｎｍ～約４００ｎｍ、約５０ｎｍ～約３００ｎｍ、約１００ｎｍ～約２５０ｎｍ、約５０ｎｍ～約２００ｎｍの厚さを有することができる。
様々な例では、第１のセクション２０６は、基板２０２上でエピタキシャルに成長することができる。加えて、第２のセクション２０８は、第１のセクション２０６上でエピタキシャルに成長することができる。図２の例示的な例には示されていないが、基板２０２上に核形成層を配設することができ、核形成層上に第１のセクション２０６が成長することができる。核形成層は、約１０ナノメートル～約２００ナノメートル、約２０ナノメートル～約１００ナノメートル、または約２０ナノメートル～約８０ナノメートルの厚さを有することができる。核形成層は、ＡｌＮ含有材料を含むことができる。
第２の化合物半導体層２１０は、第１の化合物半導体層２０４の少なくとも一部分上に配設することができる。第２の化合物半導体層２１０は、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第２の化合物半導体層２１０は、様々な実装形態では、ＡｌＧａＮバリア層とすることができる。第２の化合物半導体層２１０はまた、ＡｌＩｎＧａＮバリア層とすることができる。加えて、第２の化合物半導体層２１０は、約２０ｎｍ～約１２０ｎｍ、約３０ｎｍ～約１００ｎｍ、約４０ｎｍ～約８０ｎｍ、または約２０ｎｍ～約６０ｎｍの厚さを有することができる。
誘電体層２１２は、第２の化合物半導体層２１０の少なくとも一部分上に配設することができる。第１の誘電体層２１２は、ＳｉＮ含有材料を含むことができる。図２の例示的な例には示されていないが、誘電体層２１２の上に、少なくとも１つの追加の誘電体層を配設することができる。例えば、少なくとも１つの追加の誘電体層は、１つ以上の実装形態では、ＳｉＯ２材料を含むことができる。少なくとも１つの追加の誘電体層はまた、１つ以上の追加の実装形態では、Ｓｉ２Ｎ３材料またはＳｉ３Ｎ４材料を含むことができる。
ソース電気接点２１４は、化合物半導体デバイス２００のソース領域の上に配設することができる。ソース電気接点２１４は、１つ以上の好適な金属材料を含むことができる。例えば、ソース電気接点２１４は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ソース電気接点２１４は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ソース電気接点２１４は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ソース電気接点２１４は、ＴｉＮ含有材料を含むことができる。様々な例では、ソース電気接点２１４は、第１の化合物半導体層２０４、第２の化合物半導体層２１０、および誘電体層２１２のうちの少なくとも１つ内に配設することができる。ソース電気接点２１４は、ベース領域２１６およびステップ領域２１８を有することができる。ステップ領域２１８は、ゲート電気接点２２０に向かってベース領域２１６から離れるように延在することができる。ステップ領域２１８は、ソース電気接点２１４と第２の化合物半導体層２１０との間の相対的に低い抵抗接合に寄与することができる。
ゲート電気接点２２０は、第２の化合物半導体層２１０のゲート領域の上に配設することができる。ゲート電気接点２２０は、１つ以上の金属材料を含むことができる。例えば、ゲート電気接点２２０は、窒化チタン（ＴｉＮ）／Ａｌ材料を含むことができる。ゲート電気接点２２０はまた、ニッケル（Ｎｉ）／金（Ａｕ）材料を含むことができる。加えて、ゲート電気接点２２０は、ＴｉＮ材料を含むことができる。様々な例では、ゲート電気接点２２０は、ベース領域２２２、およびベース領域２２２に対して少なくとも実質的に垂直に配設された横断部分２２４を有する、Ｔ様形状を有することができる。
さらに、ドレイン電気接点２２６は、化合物半導体デバイス２００のドレイン領域の上に配設することができる。ドレイン電気接点２２６は、１つ以上の好適な金属材料を含むことができる。例示のために、ドレイン電気接点２２６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ドレイン電気接点２２６は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ドレイン電気接点２２６は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ドレイン電気接点２２６は、ＴｉＮ含有材料を含むことができる。様々な例では、ドレイン電気接点２２６は、第１の化合物半導体層２０４、第２の化合物半導体層２１０、および誘電体層２１２のうちの少なくとも１つ内に配設することができる。ドレイン電気接点２２６は、ベース領域２２８およびステップ領域２３０を有することができる。ステップ領域２３０は、ゲート電気接点２２０に向かってベース領域２２８から離れるように延在することができる。ステップ領域２３０は、ドレイン電気接点２２６と第２の化合物半導体層２１０との間の相対的に低い抵抗接合に寄与することができる。
第１の二次元電子ガス（２ＤＥＧ）層２３２は、第１の化合物半導体層２０４と第２の化合物半導体層２１０との界面に形成することができ、これは、第１の２ＤＥＧ層２３２を通る電子の流れを可能にする。１つ以上の例では、第１の２ＤＥＧ層２３２は、ソース電気接点２１４とドレイン電気接点２２６との間に配設することができる。１つ以上の例示的な例では、第１の２ＤＥＧ層２３２は、ＧａＮから構成される第１の化合物半導体層２０４と、ＡｌＧａＮから構成される第２の化合物半導体層２１０との界面に形成することができる。第１の２ＤＥＧ層２３２は、化合物半導体デバイス２００の動作中に生成された電場に応じて生成することができる。
化合物半導体デバイス２００はまた、第１の導電性構成要素２３４を含むことができる。第１の導電性構成要素２３４は、第１の化合物半導体層２０４内に配設することができる。加えて、第１の導電性構成要素２３４は、ソース電気接点２１４に対して配設することができる。様々な例では、第１の導電性構成要素２３４は、ソース電気接点２１４に対応し、ソース電気接点２１４のステップ領域２１８の少なくとも末端まで延在する領域の下に配設することができる。第１の導電性構成要素２３４は、１つ以上の導電性材料を含むことができる。例示のために、第１の導電性構成要素２３４は、ＡｌＮを含むことができる。さらに、第１の導電性構成要素２３４は、約２ｎｍ～約１００ｎｍ、約２５ｎｍ～約７５ｎｍ、１０ｎｍ～約５０ｎｍ、または約２ｎｍ～約１０ｎｍの厚さを有することができる。第１の導電性構成要素２３４の少なくとも一部分は、ソース電気接点２１４に直接接触することができる。
化合物半導体デバイス２００はまた、第２の導電性構成要素２３６を含むことができる。第２の導電性構成要素２３６はまた、第１の化合物半導体層２０４内に配設することができる。１つ以上の例では、第２の導電性構成要素２３６は、第１の導電性構成要素２３４に少なくとも実質的に平行に配設することができる。加えて、第２の導電性構成要素２３６は、ドレイン電気接点２２６に対して配設することができる。様々な例では、第２の導電性構成要素２３６は、ドレイン電気接点２２６に対応し、ドレイン電気接点２２６のステップ領域２３０の少なくとも終端まで延在する領域の下に配設することができる。１つ以上の実装形態では、第２の導電性構成要素２３６は、ドレイン電気接点２２６を超えて延在することができるが、ゲート電気接点２２０の一部分と整列する前に終端することができる。第２の導電性構成要素２３６は、１つ以上の導電性材料を含むことができる。１つ以上の例示的な例では、第２の導電性構成要素２３６は、ＡｌＮを含む。第２の導電性構成要素２３６は、約２ｎｍ～約１００ｎｍ、約２５ｎｍ～約７５ｎｍ、１０ｎｍ～約５０ｎｍ、または約２ｎｍ～約１０ｎｍの厚さを有することができる。さらに、第２の導電性構成要素２３６の少なくとも一部分は、ドレイン電気接点２２６に直接接触することができる。
第１の導電性構成要素２３４に対して、第２の２ＤＥＧ層２３８が生成され得る。例えば、第２の２ＤＥＧ層２３８は、化合物半導体デバイス２００の動作中に生成された電場の存在下で、第１の導電性構成要素２３４と第１の化合物半導体層２０４との間の界面に対して生成され得る。加えて、第３の２ＤＥＧ層２４０は、第２の導電性構成要素２３６に対して生成され得る。例示のために、第３の２ＤＥＧ層２４０は、化合物半導体デバイス２００の動作中に生成された電場の存在下で、第２の導電性構成要素２３６と第１の化合物半導体層２０４との間の界面に対して生成され得る。
第１の導電性構成要素２３４は、第２の化合物半導体層２１０から第１の距離２４２に配設することができる。加えて、第２の導電性構成要素２３６は、第２の化合物半導体層２１０からの第２の距離２４４に配設することができる。１つ以上の例では、第１の距離２４２は、第２の距離２４４とほぼ同じであり得る。１つ以上の追加の例では、第１の距離２４２および第２の距離２４４は異なり得る。様々な例では、第１の距離２４２および第２の距離２４４は、少なくとも第１の閾値距離であり、第２の閾値距離以下とすることができる。
第１の閾値距離は、第１の導電性構成要素２３４が第１の２ＤＥＧ２３２の空乏化を引き起こさない距離に対応することができる。例えば、第１の閾値距離は、第１の導電性構成要素２３４が２ＤＥＧ２３２の電子濃度の最小量以下の減少を引き起こす距離に対応することができる。加えて、第１の閾値距離は、第２の２ＤＥＧ層２３８および第３の２ＤＥＧ層２４０が、第１の２ＤＥＧ層２３２が第２の２ＤＥＧ層２３８または第３の２ＤＥＧ層２４０のうちの少なくとも１つと（図２の横方向に）重複する、それぞれの領域において、化合物半導体デバイス２００の電子濃度を増加させる距離に対応することができる。
第２の閾値距離は、第２の２ＤＥＧ層２３８および第３の２ＤＥＧ層２４０が、第１の２ＤＥＧ層２３２が第２の２ＤＥＧ層２３８または第３の２ＤＥＧ層２４０のうちの少なくとも１つと（図２の横方向に）重複する、それぞれの領域における化合物半導体デバイス２００の電子濃度に対する最小寄与未満の距離を提供する距離に対応することができる。様々な例では、導電性構成要素が第２の化合物半導体層２１０からの第２の閾値距離よりも大きい距離に配設されているシナリオでは、短いチャネル効果が発生し、化合物半導体デバイス２００をオフにすることが困難であり、化合物半導体デバイス２００のソース領域とドレイン領域との間の電流の漏れを防止することがより困難であり得る。１つ以上の例示的な例では、第１の閾値距離は、約１０ｎｍ～約３０ｎｍとすることができ、第２の閾値距離は、約２００ｎｍ～約２５０ｎｍとすることができる。１つ以上の追加の例示的な例では、第１の距離２４２および第２の距離は、約１０ｎｍ～約２５０ｎｍ、約２０ｎｍ～約２２５ｎｍ、約３０ｎｍ～約２００ｎｍ、約５０ｎｍ～約２００ｎｍ、約５０ｎｍ～約１７５ｎｍ、約７５ｎｍ～約２００ｍ、または約１００ｎｍ～約２００ｎｍとすることができる。
様々な例では、第１の導電性構成要素２３４は、導電性構成要素延長部２４６を有することができる。導電性構成要素延長部２４６は、第１の導電性構成要素２３４をゲート電気接点２２０の縁部まで配設することができる。１つ以上の例では、導電性構成要素延長部２４６は、第２の２ＤＥＧ層２３８の２ＤＥＧ層延長部２４８をもたらし得る。導電性構成要素延長部２４６は、ゲート電気接点２２０によって生成される電場を改変することができる。例示のために、電場は、デバイスの縁部の近くに、相対的により大きい値を有することができる。したがって、ゲート電気接点２２０の縁部で生成された電場は、ゲート電気接点２２０の中心に近い電場の値よりも相対的に大きい値を有することができる。導電性構成要素延長部２４６は、ソース電気接点２１４に対応するゲート電気接点２２０の縁部に近接するゲート電気接点２２０によって生成された電場の値を減少させることができる。さらに、第２の導電性構成要素２３６がドレイン電気接点２２６に近接してゲート電気接点２２０の縁部までまたはその近くに配設される実装形態では、第２の導電性構成要素２３６は、ドレイン電気接点２２６に近接してゲート電気接点２２０の縁部近くでゲート電気接点２２０によって生成される電場の値を減少させることができる。ゲート電気接点２２０の１つ以上の縁部に近接する電場の値の減少は、化合物半導体デバイス２００を高電圧無線周波数集積回路における使用に好適なものにすることができる。
図２の例示的な例では、電子濃度の第１の増強された領域は、第１の２ＤＥＧ層２３２および第２の２ＤＥＧ層２３８の存在により、ソース電気接点２１４に近接する第１の化合物半導体層２０４の領域内で生成され得る。電子濃度の第２の増強された領域は、第１の２ＤＥＧ層２３２および第３の２ＤＥＤ層２４０の存在により、ドレイン電気接点２２６に近接する第１の化合物半導体層２０４の領域内に生成され得る。１つ以上の例では、電子濃度の第１の増強された領域はまた、ソース電気接点２１４に近接する第１の化合物半導体層２０４の領域から、ゲート電気接点２２０に整列する第１の化合物半導体層２０４の領域に向かって延在することができる。加えて、電子濃度の第２の増強された領域は、ドレイン電気接点２２６に近接する第１の化合物半導体層２０４の領域から、ゲート電気接点２２０と整列する第１の化合物半導体層２０４の領域に向かって延在することができる。これらのシナリオでは、増強された電子濃度の領域は、既存のシリコンベースの半導体デバイスのｎ＋ドープ領域と類似の電気特性を有することができる。例示のために、第１の導電性構成要素２３４およびソース電気接点２１４に近接する第１の化合物半導体層２０４の領域内の接触抵抗およびソース抵抗は、既存の化合物半導体デバイス内の接触抵抗およびソース抵抗未満とすることができる。ソース抵抗の低下は、化合物半導体デバイス２００の透過性を平坦化し、化合物半導体デバイス２００のより直線的な動作をもたらすことができる。さらに、第２の導電性構成要素２３６およびドレイン電気接点２２６に近接する第１の化合物半導体層２０４の領域内の接触抵抗およびドレイン抵抗は、既存の化合物半導体デバイス内の接触抵抗およびドレイン抵抗未満とすることができる。
さらに、ゲート電気接点２２０と整列する第１の化合物半導体層２０４の領域は、第１の導電性構成要素２３４および第２の導電性構成要素２３６の位置に対応する電子濃度の増強された領域よりも相対的に低い濃度の電子を有することができる。これらの例では、ゲート電気接点２２０と整列する第１の化合物半導体層２０４の領域は、既存のシリコンベースの半導体デバイスのｎ－ドープ領域と類似の電気特性を有することができる。
図２の例示的な例には示されていないが、化合物半導体デバイス２００は、追加の電子構成要素を含むことができる。例えば、化合物半導体デバイス２００は、１つ以上の抵抗を含むことができる。加えて、化合物半導体デバイス２００は、１つ以上のコンデンサを含むことができる。さらに、化合物半導体デバイス２００は、誘電体層２１２上に、または誘電体層２１２内に配設された１つ以上の前側フィールドプレートを含むことができる。化合物半導体デバイス２００はまた、１つ以上のインダクタを含むことができる。様々な例では、化合物半導体デバイス２００は、１つ以上の相互接続デバイスを含むことができる。
さらに、化合物半導体デバイス２００は、裏側フィールドプレートとして構成される１つ以上の追加の導電性構成要素（図２には示されていない）を含むことができる。１つ以上の追加の導電性構成要素は、第２の閾値距離よりも大きい第２の化合物半導体層２１０からの一定の距離に配置することができる。例えば、１つ以上の追加の導電性構成要素は、第１の化合物半導体層２０４と第２の化合物半導体層２１０との界面から少なくとも約２５０ｎｍに配置することができる。１つ以上の例において、１つ以上の追加の導電性構成要素は、第１の化合物半導体層２０４内に配設することができる。１つ以上の追加の例では、１つ以上の追加の導電性構成要素は、基板２０２などの化合物半導体デバイス２００の別の層に配設することができる。１つ以上の追加の導電性構成要素を含む１つ以上の実装形態では、１つ以上の追加の導電性構成要素は、化合物半導体デバイス２００の動作中に生成される１つ以上の電場を改変することができる。１つ以上のさらなる例では、１つ以上の追加の導電性構成要素によって運ばれる電流の量を最小化することができる。すなわち、１つ以上の追加の導電性構成要素は、化合物半導体デバイス２００のソースに対して短絡することができる。
図３は、化合物半導体デバイス３００の電気特性を制御するための導電性構成要素を含む、追加の例示的な化合物半導体デバイス３００の構成要素の少なくとも一部分の断面を示す図である。化合物半導体デバイス３００は、図２に関連して説明される化合物半導体デバイス２００に対して、いくつかの類似の特徴部を含むことができる。１つ以上の実装形態では、化合物半導体デバイス３００は、化合物半導体デバイス３００の電気特性を制御するための少なくとも１つの導電性構成要素の位置に関して、化合物半導体デバイス２００とは異なり得る。
化合物半導体デバイス３００は、基板３０２を含むことができる。基板３０２は、ＳｉＣ含有基板とすることができる。基板３０２はまた、Ｓｉ含有基板を含むことができる。さらに、基板３０２は、サファイア基板を含むことができる。１つ以上の例では、基板３０２は、窒化アルミニウム（ＡｌＮ）含有基板を含むことができる。基板３０２の厚さは、約１００マイクロメートル～約８００マイクロメートル、約２００マイクロメートル～約７００マイクロメートル、または約３００マイクロメートル～約６００マイクロメートルとすることができる。
第１の化合物半導体層３０４は、基板３０２上に配設することができる。第１の化合物半導体層３０４は、化合物半導体デバイス３００のチャネル層とすることができる。第１の化合物半導体層３０４は、約２５０ｎｍ～約１５００ｎｍ、約４００ｎｍ～約１２００ｎｍ、約５００ｎｍ～約１０００ｎｍ、約１００ｎｍ～約５００ｎｍ、約１００ｎｍ～約３００ｎｍ、または約３０ｎｍ～約２５０ｎｍの厚さを有することができる。第１の化合物半導体層３０４は、１つ以上の化合物半導体を含むことができる。第１の化合物半導体層３０４の１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第１の化合物半導体層３０４は、ＧａＮを含むことができる。加えて、第１の化合物半導体層３０４は、ＧａＡｓを含むことができる。さらに、第１の化合物半導体層３０４は、ＡｌＮを含むことができる。第１の化合物半導体層３０４はまた、ＩｎＰを含むことができる。
第１の化合物半導体層３０４は、第１のセクション３０６および第２のセクション３０８を含むことができる。最初に第１のセクション３０６を形成することができ、次いで、第１のセクション３０６内に、１つ以上の導電性構成要素を形成することができる。第１のセクション３０６を形成した後、第１のセクション３０６上に、第２のセクション３０８を形成することができる。第１のセクション３０６および第２のセクション３０８は、異なる特性を有することができる。例えば、第１のセクション３０６は、第１の濃度のドーパントを含むことができ、第２のセクション３０８は、第２の濃度のドーパントを含むことができる。例示のために、第１のセクション３０６は、第１の濃度の炭素ドーパントを含むことができ、第２のセクション３０８は、第１のセクション３０６のドーパントの第１の濃度未満の第２の濃度の炭素ドーパントを含むことができる。加えて、第１のセクション３０６および第２のセクション３０８は、異なるドーパントを含むことができる。１つ以上の例示的な例では、第１のセクション３０６は、炭素ドーパントを含むことができ、第２のセクション３０８は、シリコンドーパントを含むことができる。第１のセクション３０６と第２のセクション３０８との間のドーパントまたはドーパント濃度の差は、第１の化合物半導体層３０４における電荷の漏れを最小化することができる。
さらに、第１のセクション３０６は、第２のセクション３０８の厚さとは異なる厚さを有することができる。例えば、第１のセクション３０６は、約２００ｎｍ～約１３００ｎｍ、約３００ｎｍ～約１０００ｎｍ、約４００ｎｍ～約８００ｎｍ、または約１００ｎｍ～約５００ｎｍの厚さを有することができる。１つ以上の例示的な例では、第２のセクション３０８は、約２０ｎｍ～約４００ｎｍ、約５０ｎｍ～約３００ｎｍ、約１００ｎｍ～約２５０ｎｍ、約５０ｎｍ～約２００ｎｍの厚さを有することができる。
様々な例では、第１のセクション３０６は、基板３０２上でエピタキシャルに成長することができる。加えて、第２のセクション３０８は、第１のセクション３０６上でエピタキシャルに成長することができる。図３の例示的な例には示されていないが、基板３０２上に核形成層を配設することができ、核形成層上に第１のセクション３０６が成長することができる。核形成層は、約１０ナノメートル～約２００ナノメートル、約２０ナノメートル～約１００ナノメートル、または約２０ナノメートル～約８０ナノメートルの厚さを有することができる。核形成層は、ＡｌＮ含有材料を含むことができる。
第２の化合物半導体層３１０は、第１の化合物半導体層３０４の少なくとも一部分上に配設することができる。第２の化合物半導体層３１０は、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第２の化合物半導体層３１０は、様々な実装形態では、ＡｌＧａＮバリア層とすることができる。第２の化合物半導体層３１０はまた、ＡｌＩｎＧａＮバリア層とすることができる。加えて、第２の化合物半導体層３１０は、約２０ｎｍ～約１２０ｎｍ、約３０ｎｍ～約１００ｎｍ、約４０ｎｍ～約８０ｎｍ、または約２０ｎｍ～約６０ｎｍの厚さを有することができる。
誘電体層３１２は、第２の化合物半導体層３１０の少なくとも一部分上に配設することができる。第１の誘電体層３１２は、ＳｉＮ含有材料を含むことができる。図３の例示的な例には示されていないが、誘電体層３１２の上に、少なくとも１つの追加の誘電体層を配設することができる。例えば、少なくとも１つの追加の誘電体層は、１つ以上の実装形態では、ＳｉＯ２材料を含むことができる。少なくとも１つの追加の誘電体層はまた、１つ以上の追加の実装形態では、Ｓｉ２Ｎ３材料またはＳｉ３Ｎ４材料を含むことができる。
ソース電気接点３１４は、化合物半導体デバイス３００のソース領域の上に配設することができる。ソース電気接点３１４は、１つ以上の好適な金属材料を含むことができる。例えば、ソース電気接点３１４は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ソース電気接点３１４は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ソース電気接点３１４は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ソース電気接点３１４は、ＴｉＮ含有材料を含むことができる。様々な例では、ソース電気接点３１４は、第１の化合物半導体層３０４、第２の化合物半導体層３１０、および誘電体層３１２のうちの少なくとも１つ内に配設することができる。ソース電気接点３１４は、ベース領域３１６およびステップ領域３１８を有することができる。ステップ領域３１８は、ゲート電気接点３２０に向かってベース領域３１６から離れるように延在することができる。ステップ領域３１８は、ソース電気接点３１４と第２の化合物半導体層３１０との間の相対的に低い抵抗接合に寄与することができる。
ゲート電気接点３２０は、第２の化合物半導体層３１０のゲート領域の上に配設することができる。ゲート電気接点３２０は、１つ以上の好適な金属材料を含むことができる。例えば、ゲート電気接点３２０は、窒化チタン（ＴｉＮ）／Ａｌ材料を含むことができる。ゲート電気接点３２０はまた、ニッケル（Ｎｉ）／金（Ａｕ）材料を含むことができる。加えて、ゲート電気接点３２０は、ＴｉＮ材料を含むことができる。様々な例では、ゲート電気接点３２０は、ベース領域３２２、およびベース領域３２２に対して少なくとも実質的に垂直に配設された横断部分３２４を有する、Ｔ様形状を有することができる。
さらに、ドレイン電気接点３２６は、化合物半導体デバイス３００のドレイン領域の上に配設することができる。ドレイン電気接点３２６は、１つ以上の好適な金属材料を含むことができる。例示のために、ドレイン電気接点３２６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ドレイン電気接点３２６は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ドレイン電気接点３２６は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ドレイン電気接点３２６は、ＴｉＮ含有材料を含むことができる。様々な例では、ドレイン電気接点３２６は、第１の化合物半導体層３０４、第２の化合物半導体層３１０、および誘電体層３１２のうちの少なくとも１つ内に配設することができる。ドレイン電気接点３２６は、ベース領域３２８およびステップ領域３３０を有することができる。ステップ領域３３０は、ゲート電気接点３２０に向かってベース領域３２８から離れるように延在することができる。ステップ領域３３０は、ドレイン電気接点３２６と第２の化合物半導体層３１０との間の相対的に低い抵抗接合に寄与することができる。
第１の二次元電子ガス（２ＤＥＧ）層３３２は、第１の化合物半導体層３０４と第２の化合物半導体層３１０との界面の一部分に形成され得、これは、第１の２ＤＥＧ層３３２を通る電子の流れを可能にする。１つ以上の例では、第１の２ＤＥＧ層３３２は、ソース電気接点３１４とドレイン電気接点３２６との間に配設することができる。１つ以上の例示的な例では、第１の２ＤＥＧ層３３２は、ＧａＮから構成される第１の化合物半導体層３０４とＡｌＧａＮから構成される第２の化合物半導体層３１０との界面追加の部分に形成され得る。第１の２ＤＥＧ層３３２は、化合物半導体デバイス３００の動作中に生成された電場に応じて生成することができる。
化合物半導体デバイス３００はまた、導電性構成要素３３４を含むことができる。導電性構成要素３３４は、第１の化合物半導体層３０４内に配設することができる。加えて、導電性構成要素３３４は、ゲート電気接点３２０に対して配設することができる。様々な例では、導電性構成要素３３４は、ゲート電気接点３２０に対応し、かつソース電気接点３１４に近接する横断部分３２４の第１の縁部から、ドレイン電気接点３２６に近接する横断部分３２４の第２の縁まで延在する領域の下に配設することができる。導電性構成要素３３４は、１つ以上の導電性材料を含むことができる。例示のために、導電性構成要素３３４は、ＡｌＮを含むことができる。さらに、導電性構成要素３３４は、約２ｎｍ～約１００ｎｍ、約２５ｎｍ～約７５ｎｍ、１０ｎｍ～約５０ｎｍ、または約２ｎｍ～約１０ｎｍの厚さを有することができる。第２の２ＤＥＧ層３３６は、導電性構成要素３３４に対して生成され得る。例えば、第２の２ＤＥＧ層３３６は、化合物半導体デバイス３００の動作中に生成される電場の存在下で、導電性構成要素３３４と第１の化合物半導体層３０４との間の界面に対して生成され得る。
導電性構成要素３３４は、第２の化合物半導体層３１０からの一定の距離３３８に配設することができる。１つ以上の例では、距離３３８は、第２の化合物半導体層３１０から一定の閾値距離以下とすることができる。閾値距離は、導電性構成要素３３４が第１の２ＤＥＧ層３３２を少なくとも部分的に空乏化させる距離に対応することができる。例えば、第１の２ＤＥＧ層３３２の電子濃度が、導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の部分に対して少なくとも約５０％、導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の部分に対して少なくとも約７５％、導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の部分に対して少なくとも約８５％、導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の部分に対して少なくとも約９０％、第１の２ＤＥＧ層３３２の部分に対して少なくとも約９５％、または導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の部分に対して少なくとも約９９％減少するように、導電性構成要素３３４は、第２の化合物半導体層３１０から一定の距離以下に配設することができる。１つ以上の例示的な例では、第１の２ＤＥＧ層３３２の電子濃度は、導電性構成要素３３４と整列していない第１の２ＤＥＧ層３３２の１つ以上の部分において、約１×１０１５～１×１０２０電子／ｃｍ－２から、導電性構成要素３３４と整列している第１の２ＤＥＧ層の１つ以上の部分において、約１×１０１０～１×１０１４電子／ｃｍ－２に減少させることができる。１つ以上の例では、ギャップ領域３４０は、第１の２ＤＥＧ層３３２に対する導電性構成要素３３４の近接による第１の２ＤＥＧ層３３２の空乏化に基づいて、第１の２ＤＥＧ層３３２内に存在することができる。１つ以上の例示的な例では、距離３３８は、約１０ｎｍ～約７５ｎｍ、約１０ｎｍ～約５０ｎｍ、約１０ｎｍ～約４５ｎｍ、約１０ｎｍ～約４０ｎｍ、または約１０ｎｍ～約３０ｎｍとすることができる。
図３の例示的な例では、ギャップ領域３４０内の第１の２ＤＥＧ層３３２の電子濃度の低下は、化合物半導体デバイス３００が増強モードデバイスとして動作することを可能にすることができる。様々な例では、ギャップ領域３４０内の第１の２ＤＥＧ層３３２の空乏化は、ゲート電気接点３２０の下の電子濃度が導電性構成要素によって空乏化されない化合物半導体デバイスに対して、化合物半導体デバイス３００の閾値電圧の増加を引き起こし得る。したがって、導電性構成要素３３４を第２の化合物半導体層３１０の閾値距離内に配置することは、ドーパントを利用してゲート電気接点の下の電子濃度を空乏化させる典型的なシリコンベースの半導体デバイスから構成される、増強モードデバイスに関して類似性を有する電子濃度プロファイルを生成することができる。
図３の例示的な例には示されていないが、化合物半導体デバイス３００は、追加の電子構成要素を含むことができる。例えば、化合物半導体デバイス３００は、１つ以上の抵抗を含むことができる。加えて、化合物半導体デバイス３００は、１つ以上のコンデンサを含むことができる。さらに、化合物半導体デバイス３００は、誘電体層３１２上に、または誘電体層３１２内に配設された１つ以上の前側フィールドプレートを含むことができる。化合物半導体デバイス３００はまた、１つ以上のインダクタを含むことができる。様々な例では、化合物半導体デバイス３００は、１つ以上の相互接続デバイスを含むことができる。
さらに、化合物半導体デバイス３００は、裏側フィールドプレートとして構成される１つ以上の追加の導電性構成要素（図３には示されていない）を含むことができる。１つ以上の追加の導電性構成要素は、追加の閾値距離よりも大きい第２の化合物半導体層３１０からの一定の距離に配置することができる。例えば、１つ以上の追加の導電性構成要素は、第２の化合物半導体層３１０から少なくとも約２５０ｎｍに配置することができる。１つ以上の例において、１つ以上の追加の導電性構成要素は、第１の化合物半導体層３０４内に配設することができる。１つ以上の追加の例では、１つ以上の追加の導電性構成要素は、基板３０２などの化合物半導体デバイス３００の別の層に配設することができる。１つ以上の追加の導電性構成要素を含む１つ以上の実装形態では、１つ以上の追加の導電性構成要素は、化合物半導体デバイス３００の動作中に生成される１つ以上の電場を改変することができる。１つ以上のさらなる例では、１つ以上の追加の導電性構成要素によって運ばれる電流の量を最小化することができる。すなわち、１つ以上の追加の導電性構成要素は、化合物半導体デバイス３００のソースに対して短絡することができる。
図４は、複数のバリア層を含み、化合物半導体デバイス４００の電気特性を制御するための導電性構成要素を有する、追加の例示的な化合物半導体デバイス４００の構成要素の少なくとも一部分の断面を示す図である。化合物半導体デバイス４００は、図２に関連して説明される化合物半導体デバイス２００に対して、いくつかの類似の特徴部を含むことができる。
基板４０２は、ＳｉＣ含有基板とすることができる。基板４０２はまた、Ｓｉ含有基板を含むことができる。さらに、基板４０２は、サファイア基板を含むことができる。１つ以上の例では、基板４０２は、窒化アルミニウム（ＡｌＮ）含有基板を含むことができる。基板４０２の厚さは、約１００マイクロメートル～約８００マイクロメートル、約２００マイクロメートル～約７００マイクロメートル、または約３００マイクロメートル～約６００マイクロメートルとすることができる。
第１の化合物半導体層４０４は、基板４０２上に配設することができる。第１の化合物半導体層４０４は、化合物半導体デバイス４００のチャネル層とすることができる。第１の化合物半導体層４０４は、約２５０ｎｍ～約１５００ｎｍ、約４００ｎｍ～約１２００ｎｍ、約５００ｎｍ～約１０００ｎｍ、約１００ｎｍ～約５００ｎｍ、約１００ｎｍ～約３００ｎｍ、または約３０ｎｍ～約２５０ｎｍの厚さを有することができる。第１の化合物半導体層４０４は、１つ以上の化合物半導体を含むことができる。第１の化合物半導体層４０４の１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第１の化合物半導体層４０４は、ＧａＮを含むことができる。加えて、第１の化合物半導体層４０４は、ＧａＡｓを含むことができる。さらに、第１の化合物半導体層４０４は、ＡｌＮを含むことができる。第１の化合物半導体層４０４はまた、ＩｎＰを含むことができる。様々な例では、第１の化合物半導体層４０４は、第１のチャネル層であり得る。
第１の化合物半導体層４０４は、第１のセクション４０６および第２のセクション４０８を含むことができる。最初に第１のセクション４０６を形成することができ、次いで、第１のセクション４０６内に、１つ以上の導電性構成要素を形成することができる。第１のセクション４０６を形成した後、第１のセクション４０６上に、第２のセクション４０８を形成することができる。第１のセクション４０６および第２のセクション４０８は、異なる特性を有することができる。例えば、第１のセクション４０６は、第１の濃度のドーパントを含むことができ、第２のセクション４０８は、第２の濃度のドーパントを含むことができる。例示のために、第１のセクション４０６は、第１の濃度の炭素ドーパントを含むことができ、第２のセクション４０８は、第１のセクション４０６のドーパントの第１の濃度未満の第２の濃度の炭素ドーパントを含むことができる。加えて、第１のセクション４０６および第２のセクション４０８は、異なるドーパントを含むことができる。１つ以上の例示的な例では、第１のセクション４０６は、炭素ドーパントを含むことができ、第２のセクション４０８は、シリコンドーパントを含むことができる。第１のセクション４０６と第２のセクション４０８との間のドーパントまたはドーパント濃度の差は、第１の化合物半導体層４０４における電荷の漏れを最小化することができる。
さらに、第１のセクション４０６は、第２のセクション４０８の厚さとは異なる厚さを有することができる。例えば、第１のセクション４０６は、約２００ｎｍ～約１３００ｎｍ、約３００ｎｍ～約１０００ｎｍ、約４００ｎｍ～約８００ｎｍ、または約１００ｎｍ～約５００ｎｍの厚さを有することができる。１つ以上の例示的な例では、第２のセクション４０８は、約２０ｎｍ～約４００ｎｍ、約５０ｎｍ～約３００ｎｍ、約１００ｎｍ～約２５０ｎｍ、約５０ｎｍ～約２００ｎｍの厚さを有することができる。
様々な例では、第１のセクション４０６は、基板４０２上でエピタキシャルに成長することができる。加えて、第２のセクション４０８は、第１のセクション４０６上でエピタキシャルに成長することができる。図４の例示的な例には示されていないが、基板４０２上に核形成層を配設することができ、核形成層上に第１のセクション４０６が成長することができる。核形成層は、約１０ナノメートル～約２００ナノメートル、約２０ナノメートル～約１００ナノメートル、または約２０ナノメートル～約８０ナノメートルの厚さを有することができる。核形成層は、ＡｌＮ含有材料を含むことができる。
第２の化合物半導体層４１０は、第１の化合物半導体層４０４の少なくとも一部分上に配設することができる。第２の化合物半導体層４１０は、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第２の化合物半導体層４１０は、様々な実装形態では、ＡｌＧａＮバリア層とすることができる。第２の化合物半導体層４１０はまた、ＡｌＩｎＧａＮバリア層とすることができる。加えて、第２の化合物半導体層４１０は、約２０ｎｍ～約１２０ｎｍ、約３０ｎｍ～約１００ｎｍ、約４０ｎｍ～約８０ｎｍ、約２ｎｍ～約１０ｎｍ、約２ｎｍ～約１２０ｎｍ、または約２０ｎｍ～約６０ｎｍの厚さを有することができる。１つ以上の例示的な例では、第２の化合物半導体層４１０がＡｌＧａＮを含む場合、第２の化合物半導体層４１０は、約５ｎｍ～約１５ｎｍの厚さを有することができる。１つ以上の追加の例示的な例では、第２の化合物半導体層４１０がＡｌＮを含む場合、第２の化合物半導体層４１０は、約２ｎｍ～約１０ｎｍの厚さを有することができる。
第３の化合物半導体層４１２は、第２の化合物半導体層４１０の少なくとも一部分上に配設することができる。第３の化合物半導体層４１２は、第１の化合物半導体層４０４の特徴と類似する特性を有することができる。例えば、第３の化合物半導体層４１２は、１つ以上の化合物半導体を含むことができる。第３の化合物半導体層４１２の１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第３の化合物半導体層４１２は、ＧａＮを含むことができる。加えて、第３の化合物半導体層４１２は、ＧａＡｓを含むことができる。さらに、第３の化合物半導体材料４１２は、ＡｌＮを含むことができる。第３の化合物半導体材料層４１２はまた、ＩｎＰを含むことができる。１つ以上の例では、第３の化合物半導体層４１２は、１つ以上のドーパントを含むことができる。例示のために、第３の化合物半導体層４１２は、１つ以上の炭素ドーパントまたは１つ以上のシリコンドーパントを含むことができる。様々な例では、第３の化合物半導体層４１２は、第２のチャネル層とすることができる。第３の化合物半導体層４１２は、約２０ｎｍ～約１２０ｎｍ、約３０ｎｍ～約１００ｎｍ、約４０ｎｍ～約８０ｎｍ、または約２０ｎｍ～約６０ｎｍの厚さを有することができる。
加えて、第４の化合物半導体層４１４は、第３の化合物半導体層４１２の少なくとも一部分上に配設することができる。第４の化合物半導体層４１４は、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素および元素周期表の第１５族からの少なくとも１つの元素を有する元素群を含むことができる。例えば、第４の化合物半導体層４１４は、様々な実装形態では、ＡｌＧａＮバリア層とすることができる。第４の化合物半導体層４１４はまた、ＡｌＩｎＧａＮバリア層とすることができる。様々な例では、
加えて、第４の化合物半導体層４１４は、約２０ｎｍ～約１２０ｎｍ、約３０ｎｍ～約１００ｎｍ、約４０ｎｍ～約８０ｎｍ、約２ｎｍ～約１０ｎｍ、約２ｎｍ～約１２０ｎｍ、または約２０ｎｍ～約６０ｎｍの厚さを有することができる。１つ以上の例示的な例では、第４の化合物半導体層４１４がＡｌＧａＮを含む場合、第４の化合物半導体層４１４は、約５ｎｍ～約１５ｎｍの厚さを有することができる。１つ以上の追加の例示的な例では、第２の化合物半導体層４１０がＡｌＮを含む場合、第４の化合物半導体層４１４は、約２ｎｍ～約１０ｎｍの厚さを有することができる。
誘電体層４１６は、第４の化合物半導体層４１４の少なくとも一部分上に配設することができる。誘電体層４１６は、ＳｉＮ含有材料を含むことができる。図４の例示的な例には示されていないが、誘電体層４１６の上に、少なくとも１つの追加の誘電体層を配設することができる。例えば、少なくとも１つの追加の誘電体層は、１つ以上の実装形態では、ＳｉＯ２材料を含むことができる。少なくとも１つの追加の誘電体層はまた、１つ以上の追加の実装形態では、Ｓｉ２Ｎ３材料を含むことができる。
ソース電気接点４１８は、化合物半導体デバイス４００のソース領域の上に配設することができる。ソース電気接点４１８は、１つ以上の好適な金属材料を含むことができる。例えば、ソース電気接点４１８は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ソース電気接点４１８は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ソース電気接点４１８は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ソース電気接点４１８は、ＴｉＮ含有材料を含むことができる。様々な例では、ソース電気接点４１８は、第１の化合物半導体層４０４、第２の化合物半導体層４１０、第３の化合物半導体層４１２、第４の化合物半導体層４１４、および誘電体層４１６のうちの少なくとも１つ内に配設することができる。ソース電気接点４１８は、ベース領域４２０およびステップ領域４２２を有することができる。ステップ領域４２２は、ゲート電気接点４２４に向かってベース領域４２０から離れるように延在することができる。ステップ領域４２２は、ソース電気接点４１８と第４の化合物半導体層４１４との間の相対的に低い抵抗接合に寄与することができる。
ゲート電気接点４２４は、化合物半導体デバイス４００のゲート領域の上に配設することができる。ゲート電気接点４２４は、１つ以上の好適な金属材料を含むことができる。例えば、ゲート電気接点４２４は、窒化チタン（ＴｉＮ）／Ａｌ材料を含むことができる。ゲート電気接点４２４はまた、ニッケル（Ｎｉ）／金（Ａｕ）材料を含むことができる。加えて、ゲート電気接点４２４は、ＴｉＮ材料を含むことができる。様々な例では、ゲート電気接点４２４は、ベース領域４２６、およびベース領域４２６に対して少なくとも実質的に垂直に配設された横断部分４２８を有する、Ｔ様形状を有することができる。
さらに、ドレイン電気接点４３０は、化合物半導体デバイス４００のドレイン領域の上に配設することができる。ドレイン電気接点４３０は、１つ以上の好適な金属材料を含むことができる。例示のために、ドレイン電気接点４３０は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、または金（Ａｕ）のうちの少なくとも１つを含むことができる。１つ以上の例示的な例では、ドレイン電気接点４３０は、Ｔｉ／Ａｌ含有材料を含むことができる。１つ以上の追加の例示的な例では、ドレイン電気接点４３０は、Ｔｉ／Ａｕ含有材料を含むことができる。１つ以上のさらなる例示的な例では、ドレイン電気接点４３０は、ＴｉＮ含有材料を含むことができる。様々な例では、ドレイン電気接点４３０は、第１の化合物半導体層４０４、第２の化合物半導体層４１０、第３の化合物半導体層４１２、第４の化合物半導体層４１４、および誘電体層４１６のうちの少なくとも１つ内に配設することができる。ドレイン電気接点４３０は、ベース領域４３２およびステップ領域４３４を有することができる。ステップ領域４３４は、ゲート電気接点４２４に向かってベース領域４３２から離れるように延在することができる。ステップ領域４３４は、ドレイン電気接点４３０と第４の化合物半導体層４１４との間の相対的に低い抵抗接合に寄与することができる。
第１の二次元電子ガス（２ＤＥＧ）層４３６は、第３の化合物半導体層４１２と第４の化合物半導体層４１４との界面に形成することができ、これは、第１の２ＤＥＧ層４３６を通る電子の流れを可能にする。１つ以上の例では、第１の２ＤＥＧ層４３６は、ソース電気接点４１８とドレイン電気接点４３０との間に配設することができる。１つ以上の例示的な例では、第１の２ＤＥＧ層４３６は、ＧａＮから構成される第３の化合物半導体層４１２と、ＡｌＧａＮから構成される第４の化合物半導体層４１４との界面に形成することができる。第１の２ＤＥＧ層４３６は、化合物半導体デバイス４００の動作中に生成された電場に応じて生成することができる。
加えて、第２の二次元電子ガス（２ＤＥＧ）層４３８は、第１の化合物半導体層４０４と第２の化合物半導体層４１０との界面に形成することができ、第２の２ＤＥＧ層４３８を通る電子の流れを可能にする。１つ以上の例では、第２の２ＤＥＧ層４３８は、ソース電気接点４１８とドレイン電気接点４３０との間に配設することができる。１つ以上の例示的な例では、第２の２ＤＥＧ層４３８は、ＧａＮから構成される第１の化合物半導体層４０４とＡｌＧａＮから構成される第２の化合物半導体層４１０との界面に形成することができる。第２の２ＤＥＧ層４３８は、化合物半導体デバイス４００の動作中に生成された電場に応じて生成され得る。
化合物半導体デバイス４００はまた、導電性構成要素４４０を含むことができる。導電性構成要素４４０は、第１の化合物半導体層４０４内に配設することができる。加えて、導電性構成要素４４０は、ゲート電気接点４２４に対して配設することができる。様々な例では、導電性構成要素４４０は、ゲート電気接点４２４に対応し、かつソース電気接点４１８に近接する横断部分４２８の第１の縁部から、ドレイン電気接点４３０に近接する横断部分４２８の第２の縁まで延在する領域の下に配設することができる。導電性構成要素４４０は、１つ以上の導電性材料を含むことができる。例示のために、導電性構成要素４４０は、ＡｌＮを含むことができる。さらに、導電性構成要素４４０は、約２ｎｍ～約１００ｎｍ、約２５ｎｍ～約７５ｎｍ、１０ｎｍ～約５０ｎｍ、または約２ｎｍ～約１０ｎｍの厚さを有することができる。
第３の２ＤＥＧ層４４２は、導電性構成要素４４０に対して生成され得る。例えば、第３の２ＤＥＧ層４４２は、化合物半導体デバイス４００の動作中に生成された電場の存在下で、導電性構成要素４４０と第１の化合物半導体層４０４との間の界面に対して生成され得る。導電性構成要素４４０は、第２の化合物半導体層４１０からの一定の距離４４４に配設することができる。１つ以上の例では、距離４４４は、第２の化合物半導体層４１０から一定の閾値距離以下とすることができる。閾値距離は、導電性構成要素４４０が第２のゲート電気接点として構成され得る距離に対応することができる。すなわち、ゲート電気接点４２４に印加される電圧は、ソース電気接点４１８からドレイン電気接点４３０までの第１の２ＤＥＧ層４３６内の電流を制御することができ、導電性構成要素４４０に印加される電圧は、ソース電気接点４１８からドレイン電気接点４３０までの第２の２ＤＥＧ層４３８内の電流を制御することができる。このようにして、化合物半導体デバイス４００は、第１の化合物半導体層４０４から構成される第１のチャネル層、および第３の化合物半導体層４１２から構成される第２のチャネル層を含むデュアルゲート半導体デバイス、ならびにゲート電気接点４２４から構成される第１のゲート、および導電性構成要素４４０から構成される第２のゲートを含むデュアルチャネル半導体デバイスとして構成することができる。
図４の例示的な例には示されていないが、化合物半導体デバイス４００は、追加の電子構成要素を含むことができる。例えば、化合物半導体デバイス４００は、１つ以上の抵抗を含むことができる。加えて、化合物半導体デバイス４００は、１つ以上のコンデンサを含むことができる。さらに、化合物半導体デバイス４００は、誘電体層４１６上に、または誘電体層４１６内に配設された１つ以上の前側フィールドプレートを含むことができる。化合物半導体デバイス４００はまた、１つ以上のインダクタを含むことができる。様々な例では、化合物半導体デバイス４００は、１つ以上の相互接続デバイスを含むことができる。
さらに、化合物半導体デバイス４００は、裏側フィールドプレートとして構成される１つ以上の追加の導電性構成要素（図４には示されていない）を含むことができる。１つ以上の追加の導電性構成要素は、追加の閾値距離よりも大きい第２の化合物半導体層４１０からの一定の距離に配置することができる。例えば、１つ以上の追加の導電性構成要素は、第２の化合物半導体層４１０から少なくとも約２５０ｎｍに配置することができる。１つ以上の例において、１つ以上の追加の導電性構成要素は、第１の化合物半導体層４０４内に配設することができる。１つ以上の追加の例では、１つ以上の追加の導電性構成要素は、基板４０２などの化合物半導体デバイス４００の別の層に配設することができる。１つ以上の追加の導電性構成要素を含む１つ以上の実装形態では、１つ以上の追加の導電性構成要素は、化合物半導体デバイス４００の動作中に生成される１つ以上の電場を改変することができる。１つ以上のさらなる例では、１つ以上の追加の導電性構成要素によって運ばれる電流の量を最小化することができる。すなわち、１つ以上の追加の導電性構成要素は、化合物半導体デバイス４００のソースに対して短絡することができる。
図５は、化合物半導体層内に１つ以上の導電性構成要素を形成するための例示的なプロセス５００を示す図である。プロセス５００は、５０２において、１つ以上の導電層を堆積させることを含むことができる。例えば、導電層５０４は、第１の化合物半導体層５０６の第１のセクションの少なくとも一部分上に堆積させることができる。１つ以上の例では、第１の化合物半導体層５０６の第１のセクションの少なくとも一部分は、導電層５０４を形成する前にエッチングすることができる。１つ以上のエッチングプロセスに続いて、導電層５０４は、１つ以上の堆積プロセスを使用して形成することができる。１つ以上の例示的な例では、導電層５０４は、金属有機化学気相成長またはハイブリッド気相エピタキシーを使用して形成することができる。１つ以上のさらなる例では、導電層５０４は、分子ビームエピタキシーを使用して形成することができる。加えて、導電層５０４は、１つ以上の金属材料で構成することができる。１つ以上の例示的な例では、導電層は、ＡｌＮ含有材料から構成することができる。
第１の化合物半導体層５０６の第１のセクションは、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素、および元素周期表の第１５族からの少なくとも１つの元素を含むことができる。第１の化合物半導体層５０６の第１のセクションは、チャネル層を含むことができる。１つ以上の例示的な例では、第１の化合物半導体層５０６の第１のセクションは、ＧａＮを含むことができる。加えて、第１の化合物半導体層５０６の第１のセクションは、ＧａＡｓを含むことができる。さらに、第１の化合物半導体層５０６の第１のセクションの第１のセクションは、ＡｌＮを含むことができる。第１の化合物半導体層５０６の第１のセクションはまた、ＩｎＰを含むことができる。第１の化合物半導体層５０６の第１のセクションの第１のセクションは、厚さ５１０を有することができる。例えば、第１の化合物半導体層５０６の第１のセクションの厚さ５１０は、約２００ｎｍ～約１３００ｎｍ、約３００ｎｍ～約１０００ｎｍ、約４００ｎｍ～約８００ｎｍ、または約１００ｎｍ～約５００ｎｍとすることができる。
第１の化合物半導体層５０６の第１のセクションは、１つ以上のエピタキシャル成長プロセスを使用して基板５０８上に形成することができる。様々な例では、第１の化合物半導体層５０６の第１のセクションは、分子ビームエピタキシーを使用して形成することができる。さらに、第１の化合物半導体層５０６の第１のセクションは、ハイブリッド気相エピタキシーを使用して形成することができる。１つ以上の例では、基板５０８は、Ｓｉ含有基板を含むことができる。１つ以上の追加の例では、基板５０８は、ＳｉＣ含有基板を含むことができる。１つ以上のさらなる例では、基板５０８は、サファイア基板を含むことができる。
５１２において、プロセス５００は、少なくとも１つのマスク層内にパターンを形成することを含むことができる。例えば、パターン５１４は、マスク層５１６の部分を使用して形成することができる。１つ以上の例では、パターン５１４は、１つ以上のエッチングプロセスを使用して形成することができる。マスク層５１６がフォトレジスト材料を含む実装形態では、パターン５１４は、１つ以上のプロセスを使用して形成され、マスク層５１６を、１つ以上のエッチングプロセスに続くパターン５１４に対応する１つ以上の範囲の電磁放射に曝露することができる。１つ以上のエッチングプロセスは、１つ以上の溶液ベースのエッチングプロセスを含むことができる。１つ以上の追加の例では、１つ以上のエッチングプロセスは、１つ以上の乾燥エッチングプロセスを含むことができる。パターン５１４は、凹部領域５１８などの１つ以上の凹部領域を含むことができる。パターン５１４はまた、マスク層５１６の一部分を含む隆起領域５２０などの１つ以上の隆起領域を含むことができる。
マスク層５１６は、ポリマー材料を含むことができる。１つ以上の例では、マスク層５１６は、フォトレジスト含有材料を含むことができる。１つ以上の追加の例では、マスク層５１６は、誘電体材料を含むことができる。例示のために、マスク層５１６は、窒化ケイ素（ＳｉＮ）含有材料を含むことができる。加えて、マスク層５１６は、二酸化ケイ素（ＳｉＯ２）含有材料を含むことができる。様々な例では、マスク層５１６は、複数のマスク層のうちの１つとすることができる。プロセス５００が複数のマスク層を堆積させることを含む実装形態では、第１のマスク層は、ＳｉＮ含有材料を含むことができ、第２のマスク層は、ＳｉＯ２含有材料を含むことができる。
プロセス５００はまた、５２２において、第１の化合物半導体層内に１つ以上の導電性構成要素を形成することを含むことができる。図５の例示的な例では、第１の導電性構成要素５２４および第２の導電性構成要素５２６は、パターン５１４に従って、第１の化合物半導体層５０６の第１のセクション内に形成することができる。例えば、第１の導電性構成要素５２４は、パターン５１４の第１の隆起領域に対して形成することができ、第２の導電性構成要素５２６は、パターン５１４の第２の隆起領域に対して形成することができる。１つ以上の例では、第１の導電性構成要素５２４および第２の導電性構成要素５２６は、１つ以上のエッチングプロセスを使用して形成することができる。
加えて、プロセス５００は、５２８において、１つ以上の追加の化合物半導体層を形成することを含むことができる。様々な例では、１つ以上の追加の化合物半導体層を形成する前に、マスク層５０４を除去することができる。１つ以上の追加の例では、１つ以上の追加の化合物半導体層を形成する前に、化学的機械的研磨（ＣＭＰ）プロセスを遂行することができる。ＣＭＰプロセスは、第１の導電性構成要素５２４の表面、第１の化合物半導体層５０４の表面、および第２の導電性構成要素５２６の表面から構成される相対的に均一な表面を生成することができる。このようにして、１つ以上の追加の化合物半導体層を形成するための準備を行うことができる。
１つ以上の例において、１つ以上の追加の化合物半導体層は、第１の化合物半導体層５３０の第２のセクションを含むことができる。第１の化合物半導体層５３０の第２のセクションは、１つ以上の化合物半導体から構成することができる。様々な例では、第１の化合物半導体層５３０の第２のセクションは、第１の化合物半導体層５３０の第１のセクションと同じ半導体から構成することができる。例えば、１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素、および元素周期表の第１５族からの少なくとも１つの元素を含むことができる。第１の化合物半導体層５３０の第２のセクションは、チャネル層を含むことができる。１つ以上の例示的な例では、第１の化合物半導体層５３０の第２のセクションは、ＧａＮを含むことができる。加えて、第１の化合物半導体層５３０の第２のセクションは、ＧａＡｓを含むことができる。さらに、第１の化合物半導体層５３０の第２のセクションは、ＡｌＮを含むことができる。第１の化合物半導体層５３０の第２のセクションはまた、ＩｎＰを含むことができる。第１の化合物半導体層５３０の第２のセクションは厚さ５３２を有することができる。厚さ５３２は、約２０ｎｍ～約４００ｎｍ、約５０ｎｍ～約３００ｎｍ、約１００ｎｍ～約２５０ｎｍ、約５０ｎｍ～約２００ｎｍとすることができる。
様々な例では、第１の化合物半導体層５０６の第１のセクションおよび第１の化合物半導体層５３０の第２のセクションは、共通の材料を含むことができる。例示のために、第１の化合物半導体層５０６の第１のセクションおよび第１の化合物半導体層５３０の第２のセクションは、両方ともＧａＮを含むことができる。１つ以上の例では、第１の化合物半導体層５０６の第１のセクションおよび第１の化合物半導体層５３０の第２のセクションは、少なくとも約９５重量％のＧａＮから構成することができる。第１の化合物半導体層５０６の第１のセクションおよび第１の化合物半導体層５３０の第２のセクションは、相違を有し得る。例えば、第１の化合物半導体層５０６の第１のセクションに含まれるドーパントは、第１の化合物半導体層５３０の第２のセクションに含まれるドーパントとは異なり得る。１つ以上の例示的な例では、第１の化合物半導体層５０６の第１のセクションは、１つ以上の炭素ドーパントを含むことができ、第１の化合物半導体層５３０の第２のセクションは、１つ以上のシリコンドーパントを含むことができる。加えて、第１の化合物半導体層５０６の第１のセクションは、第１の化合物半導体層５３０の第２のセクションの厚さ５３２よりも大きい厚さ５１０を有することができる。
さらに、５２８に対して形成される１つ以上の追加の化合物半導体層は、第２の化合物半導体層５３４を含むことができる。第２の化合物半導体層５３４は、１つ以上の化合物半導体を含むことができる。１つ以上の化合物半導体は、元素周期表の第１３族からの少なくとも１つの元素、および元素周期表の第１５族からの少なくとも１つの元素を含むことができる。例えば、第２の化合物半導体層５３４は、様々な実装形態では、ＡｌＧａＮバリア層とすることができる。第４の化合物半導体層５３４はまた、ＡｌＩｎＧａＮバリア層とすることができる。
プロセス５００はまた、５３６において、半導体デバイス特徴部を形成することを含むことができる。例えば、１つ以上のトランジスタの特徴部は、第１の化合物半導体層５３８および第２の化合物半導体層５３４を使用して形成することができる。第１の化合物半導体層５３８は、第１の化合物半導体層５０６の第１のセクションおよび第１の化合物半導体層５３０の第２のセクションから構成することができる。１つ以上の例示的な例では、第１の化合物半導体層５３８および第２の化合物半導体層５３４を使用して、高電子移動度トランジスタ（ＨＥＭＴ）を形成することができる。
１つ以上の例では、ソース電気接点５４０は、ソース領域の上に配設することができ、ドレイン電気接点５４２は、ドレイン領域の上に配設することができる。ソース電気接点５４０およびドレイン電気接点５４２は、１つ以上の金属材料を含むことができる。例示のために、ソース電気接点５４０およびドレイン電気接点５４２は、Ｔｉ／Ａｌ材料を含むことができる。１つ以上の追加の例示的な例では、ソース電気接点５４０およびドレイン電気接点５４２は、Ｔｉ／Ａｕ金属材料を含むことができる。１つ以上のさらなる例示的な例では、ソース電気接点５４０およびドレイン電気接点５４２は、ＴｉＮ金属材料を含むことができる。加えて、ゲート電気接点５４４は、ゲート領域の上に配設することができる。ゲート電気接点５４４は、１つ以上の金属材料を含むことができる。例えば、ゲート電気接点５４４は、窒化チタン（ＴｉＮ）／Ａｌ材料を含むことができる。ゲート電気接点５４４はまた、ニッケル（Ｎｉ）／金（Ａｕ）材料を含むことができる。
ソース電気接点５４０は、ベース領域およびベース領域から離れるようにゲート電気接点５４４に向かって延在するステップ領域を有する、ステップ状の形状を有することができる。１つ以上の例では、ソース電気接点５４０は、ソース電気接点５４０のベース領域およびステップ領域に対応する第２の化合物半導体層５３４の一部分の第１のパターンおよびエッチングプロセスによって形成することができる。第１のパターンおよびエッチングプロセスは、第２のパターンおよびエッチングプロセスに続くことができる。第２のパターンおよびエッチングプロセスは、第２の化合物半導体層５３４内のベース領域をパターン化およびエッチングすることと、第１の化合物半導体層５３８内のベース領域をパターン化およびエッチングすることと、を含むことができる。
加えて、ドレイン電気接点５４２は、ベース領域およびステップ領域がベース領域から離れるようにゲート電気接点５４４に向かって延在するステップ状の形状を有することができる。様々な例では、ドレイン電気接点５４２は、ソース電気接点５４２のベース領域およびステップ領域に対応する第２の化合物半導体層５３４の一部分の第１のパターンおよびエッチングプロセスによって形成することができる。第１のパターンおよびエッチングプロセスは、第２のパターンおよびエッチングプロセスに続くことができる。第２のパターンおよびエッチングプロセスは、第２の化合物半導体層５３４内のベース領域をパターン化およびエッチングすることと、第１の化合物半導体層５３８内のベース領域をパターン化およびエッチングすることと、を含むことができる。
図５の例示的な例には示されていないが、プロセス５００は、１つ以上の追加の動作を含むことができる。例えば、プロセス５００は、化合物半導体層５３４、５３８または半導体デバイス特徴部５４０、５４２、５４４のうちの少なくとも１つ上に１つ以上の誘電体層を形成することを含むことができる。１つ以上の誘電体層は、ＳｉＯ２含有材料、Ｓｉ２Ｎ３含有材料、Ｓｉ３Ｎ４含有材料、またはＳｉＮ含有材料を含むことができる。加えて、プロセス５００は、１つ以上のコンデンサ、１つ以上のインダクタ、１つ以上の相互接続部、１つ以上のインピーダンス構成要素、これらの１つ以上の組み合わせなどを形成することを含むことができる。プロセス５００はまた、電気接点５４０、５４２、５４４のうちの１つ以上に近接して配設された１つ以上の前側フィールドプレート、および／または基板５０８内または第１の化合物半導体層５３８内に配設された１つ以上の裏側フィールドプレートなどの１つ以上のフィールドプレートを、第１の導電性構成要素５２４および第２の導電性構成要素５２６の下にある深さで形成することを含むことができる。１つ以上の裏側フィールドプレートは、第１の導電性構成要素５２４および第２の導電性構成要素５２６の様式で電子濃度を改変するのではなく、電場を成形するように構成することができる。
さらに、第１の化合物半導体層５３８内の導電性構成要素の位置は、マスク層５１６から形成されるパターン５１４の変化に基づく、図５の例示的な例に示されるものとは異なり得る。例えば、第１の導電性構成要素５２４は、第１の凹部領域５１６の幅を増加させることによって、ゲート電気接点５４４に向かってさらに延在することができる。加えて、第１の化合物半導体層５３８内に配設されている２つの導電性構成要素ではなく、プロセス５００は、第１の化合物半導体層５３８内に単一の導電性構成要素を生成するように実装することができる。例示のために、ゲート電気接点５４４と整列するマスク層５１６内に凹部領域を生成することができ、ソース電気接点５４０およびドレイン電気接点５４２と整列するパターン５１４内に隆起領域を形成することができる。これらのシナリオでは、図３の例示的な例および図４の例示的な例に示されるものに対応する配置を生成することができるように、ゲート電気接点５４４の下にあり、かつゲート電気接点５４４と整列する導電性構成要素を生成することができる。
図６は、化合物半導体層内に１つ以上の導電性構成要素を形成するための例示的なプロセス６００の動作を示すフロー図である。動作６０２において、プロセス６００は、基板上に第１の化合物半導体層を形成することを含むことができる。基板は、Ｓｉ含有基板とすることができる。様々な例では、基板はＳｉＣ含有基板とすることができる。基板はまた、サファイア含有基板を含むことができる。第１の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む、第１の化合物半導体材料から構成することができる。１つ以上の例示的な例では、第１の化合物半導体層は、ＧａＮを含むことができる。１つ以上の実装形態では、第１の化合物半導体層は、１つ以上の炭素ドーパントなどの１つ以上のドーパントを含むことができる。第１の化合物半導体層は、１つ以上のエピタキシャル成長プロセスを使用して形成することができる。例えば、第１の化合物半導体層は、分子ビームエピタキシーまたはハイブリッド気相エピタキシーを使用して形成することができる。
６０４において、プロセス６００は、マスク層のパターンに従って、第１の化合物半導体層内に１つ以上の導電性構成要素を形成して、改変された第１の化合物半導体層を生成することを含むことができる。パターン化されたマスク層は、第１の化合物半導体層に１つ以上のマスク層を堆積させることによって形成することができる。１つ以上のマスク層は、フォトレジスト材料などの１つ以上のポリマー材料を含むことができる。１つ以上の追加の例では、１つ以上のマスク層は、１つ以上の誘電材料を含むことができる。１つ以上のマスク層は、１つ以上のエッチングプロセスを使用してパターンに成形することができる。
様々な例では、パターンは、第１の化合物半導体層内の１つ以上の導電性構成要素の配置に対応することができる。１つ以上の例では、パターンは、化合物半導体デバイスのソース電気接点と整列する第１の化合物半導体層内に導電性構成要素を配置すること、化合物半導体デバイスのドレイン電気接点と整列する化合物半導体層内に導電性構成要素を配置すること、および化合物半導体デバイスのゲート電気接点と整列し、かつ導電性構成要素を含まない第１の化合物半導体層の領域を生成することに対応することができる。１つ以上の追加の例では、パターンは、化合物半導体デバイスのゲート電気接点と整列する第１の化合物半導体層内に導電性構成要素を配置すること、ならびに導電性構成要素を含まず、かつ化合物半導体デバイスのソース電気接点およびドレイン電気接点と整列する第１の化合物半導体層の領域を生成することに対応することができる。
１つ以上の例では、１つ以上の導電性構成要素は、１つ以上のエッチングプロセスを使用して形成することができる。例えば、エッチング溶液は、マスク層の一部分によって覆われていない導電層の一部分を除去することができる。様々な例では、熱活性化プロセスを遂行して、マスク層の一部分によって覆われていない導電層の部分をエッチングすることができる。
１つ以上の追加の例では、１つ以上の導電性構成要素は、１つ以上の注入プロセスを使用して形成することができる。１つ以上の注入プロセスは、１つ以上のイオン注入プロセスを含むことができる。例えば、１つ以上の注入プロセスは、１つ以上の窒素イオン注入プロセスを含むことができる。１つ以上の追加の例では、１つ以上の導電性構成要素は、１つ以上の堆積プロセスを使用して形成することができる。様々な例では、１つ以上の導電性構成要素は、ＡｌＮを含むことができる。１つ以上の導電性構成要素は、環境内の第１の化合物半導体層に形成することができ、第１の化合物半導体層を形成するために使用されるものとは異なる機器を使用することができる。例示のために、第１の化合物半導体層は、反応器内に形成され、１つ以上の導電性構成要素を形成することができ、基板上に配設された第１の化合物半導体層を含む装置は、反応器から除去され、１つ以上の導電性構成要素の形成に加えて、マスク層のパターン化は、反応器の外で行われ得る。
加えて、６０６において、プロセス６００は、改変された第１の化合物半導体層の上に第２の化合物半導体層を形成することを含むことができる。第２の化合物半導体層は、反応器内に形成することができる。これらのシナリオでは、１つ以上の導電性構成要素が反応器の外側の環境で第１の化合物半導体層内に形成された後、第２の化合物半導体層を、第１の化合物半導体層を形成するために使用される反応器に戻すことができる。加えて、第２の化合物半導体層を形成する前に、改変された第１の化合物半導体層は、水素脱酸プロセスなどの１つ以上の脱酸プロセスを受けることができる。１つ以上の例示的な例では、第２の化合物半導体層は、１つ以上のエピタキシャル成長プロセスを使用して形成することができる。例えば、第２の化合物半導体層は、分子ビームエピタキシーまたはハイブリッド気相エピタキシーを使用して形成することができる。
第２の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成することができる。第２の化合物半導体層に含まれる１つ以上の化合物半導体は、第１の改変化合物半導体層に含まれる同じ１つ以上の化合物半導体を含むことができる。例えば、第２の化合物半導体層は、ＧａＮを含むことができ、第１の改変化合物半導体層は、ＧａＮを含むことができる。１つ以上の例では、第１の改変化合物半導体層と第２の化合物半導体層との間に１つ以上の相違が存在し得る。例示のために、第１の改変化合物半導体層および第２の化合物半導体層は、両方ともＧａＮを含むことができるが、異なるドーパントを有することができる。１つ以上の例示的な例では、第１の改変化合物半導体層は、１つ以上の炭素ドーパントを含むことができ、第２の化合物半導体層は、１つ以上のシリコンドーパントを含むことができる。加えて、第１の化合物半導体層は、第２の化合物半導体層の厚さよりも大きい厚さを有することができる。様々な例では、第１の化合物半導体層および第２の化合物半導体層は、チャネル層の第１のセクションを含む第１の化合物半導体層と、チャネル層の第２のセクションを含む第２の化合物半導体層と、を備えたチャネル層を形成することができる。
さらに、プロセス６００は、動作６０８において、第２の化合物半導体層の上に第３の化合物半導体層を形成することを含むことができる。第３の化合物半導体層は、１つ以上の化合物半導体を含むことができる。第３の化合物半導体層に含まれる１つ以上の化合物半導体は、第１の化合物半導体層および第２の化合物半導体層に含まれる１つ以上の化合物半導体とは異なり得る。様々な例では、第３の化合物半導体層は、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第２の元素群を含む第２の化合物半導体材料から構成することができる。例えば、第３の化合物半導体層は、ＡｌＧａＮを含むことができる。第３の化合物半導体層は、１つ以上のエピタキシャル成長プロセスを使用して形成することができる。例示のために、第３の化合物半導体層は、分子ビームエピタキシーまたはハイブリッド気相エピタキシーを使用して形成することができる。
動作６１０において、プロセス６００は、半導体デバイス特徴部を形成することを含むことができる。半導体デバイス特徴部は、トランジスタの構成要素を含むことができる。例えば、半導体デバイス特徴部は、ソース電気接点、ドレイン電気接点、およびゲート電気接点を含むことができる。半導体デバイス特徴部はまた、１つ以上のコンデンサ、１つ以上のインダクタ、１つ以上の相互接続部、１つ以上のインピーダンス構成要素、１つ以上の電場成形構成要素、これらの１つ以上の組み合わせなどを含むことができる。
１つ以上の導電性構成要素の位置は、１つ以上の導電性構成要素を含む化合物半導体デバイスの特性に基づくことができる。例えば、化合物半導体デバイスが増強モードデバイスとして動作する実装形態では、導電性構成要素は、第２の化合物半導体層と第３の化合物半導体層との間の界面の一定の閾値距離内に配置することができ、その結果、導電性構成要素は、ゲート電気接点と整列し、第２の化合物半導体層と第３の化合物半導体層との界面に形成された２ＤＥＧに十分に近接して、ゲート電気接点の下の２ＤＥＧを空乏化させる。１つ以上の例では、導電性構成要素は、２ＤＥＧの電荷密度を少なくとも約５０％減少させることができる。これらのシナリオでは、導電性構成要素は、第２の化合物半導体層と第３の化合物半導体層との界面から少なくとも約１０ｎｍ、及び約４５ｎｍ以下に配置することができる。
加えて、いくつかの導電性構成要素が、ソース電気接点およびドレイン電気接点に対応する抵抗を減少させるように構成される実装形態では、導電性構成要素の数は、ソース電気接点およびドレイン電気接点と整列し、第２の化合物半導体層と第３の化合物半導体層との間の界面から一定の追加の閾値距離を超えることができる。これらのシナリオでは、導電性構成要素の数は、第２の化合物半導体層と第３の化合物半導体層との界面から少なくとも約５０ｎｍに配置することができる。追加の閾値距離を超える数の導電性構成要素を配置することによって、第２の化合物半導体層と第３の化合物半導体層との間の交点に配置された２ＤＥＧが最小限に空乏化し、ソース電気接点およびドレイン電気接点に近接する電荷密度が増加する。
１つ以上の導電性構成要素が増強モードデバイスである化合物半導体デバイス内に配設される状況では、第２の化合物半導体層の厚さは、導電性構成要素が第２の化合物半導体層と第３の化合物半導体層との界面からよりも遠くに位置するシナリオにおける第２の化合物半導体層の厚さ未満とすることができる。その結果、導電性構成要素は、２ＤＥＧを空乏化させるために、第２の化合物半導体層と第３の化合物半導体層との界面で２ＤＥＧの近くに配置することができる。さらに、第２の化合物半導体層と第３の化合物半導体層との界面で電荷濃度を上昇させ、２ＤＥＧの空乏化を最小化するために、導電性構成要素が第２の化合物半導体層と第３の化合物半導体層との界面から遠く離れるように配置されている状況で、第２の化合物半導体層の厚さを増加させることができる。
本発明の主題の態様の番号付けされた非限定的なリストを以下に示す。
態様１．半導体デバイスであって、半導体デバイスの電気特性を制御するための１つ以上の導電性構成要素を含み、半導体デバイスが、基板と、基板の表面上に配設された第１の化合物半導体層であって、第１の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される、第１の化合物半導体層と、第１の化合物半導体層上に配設された第２の化合物半導体層であって、第２の化合物半導体層が、第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成されており、第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、第２の化合物半導体層と、第１の化合物半導体層内に配設され、かつ第１の化合物半導体層と第２の化合物半導体層との界面から少なくとも約１０ナノメートル（ｎｍ）の距離に配置された導電性構成要素と、を備える、半導体デバイス。
態様２．第１の化合物半導体層が、第１のセクションおよび第２のセクションを含み、第１のセクションが、導電性構成要素を含み、第２のセクションが、導電性構成要素を含まない、態様１に記載の半導体デバイス。
態様３．第１のセクションが、第１のドーパントを含み、第２のセクションが、第１のドーパントとは異なる第２のドーパントを含む、態様２に記載の半導体デバイス。
態様４．第１のドーパントが、炭素ドーパントを含み、第２のドーパントが、シリコンドーパントを含む、態様３に記載の半導体デバイス。
態様５．第１のセクションが、第２のセクションの第２の厚さよりも大きい第１の厚さを有する、態様２に記載の半導体デバイス。
態様６．ソース領域上に配設されたソース電気接点と、ゲート領域上に配設されたゲート電気接点と、ドレイン領域上に配設されたドレイン電気接点と、を備える、態様１～５のいずれか１つに記載の半導体デバイス。
態様７．ソース電気接点が、第１のベース領域および第１のステップ領域を含み、第１のステップ領域が、第１のベース領域から離れるように、かつゲート電気接点に向かって延在し、第１のステップ領域が、第２の化合物半導体層内に配設され、第１のベース領域が、第１の化合物半導体層および第２の化合物半導体層内に配設され、ドレイン電気接点が、第２のベース領域および第２のステップ領域を含み、第２のステップ領域が、第２のベース領域から離れるように、かつゲート電気接点に向かって延在し、第２のステップ領域が、第２の化合物半導体層内に配設され、第２のベース領域が、第１の化合物半導体層および第２の化合物半導体層内に配設される、態様６に記載の半導体デバイス。
態様８．導電性構成要素が、第１の導電性構成要素であり、半導体デバイスが、第２の導電性構成要素を含み、第１の導電性構成要素が、ソース電気接点に対応する第１の化合物半導体層の第１の領域内に配設され、第２の導電性構成要素が、ドレイン電気接点に対応する第１の化合物半導体層の第２の領域内に配設される、態様６または７に記載の半導体デバイス。
態様９．第１の化合物半導体層の第３の領域が、第１の化合物半導体層の第１の領域と、第１の化合物半導体層の第２の領域との間に配設され、第１の化合物半導体層の第３の領域が、ゲート電気接点に対応し、第１の導電性構成要素を含まず、かつ第２の導電性構成要素を含まない、態様８に記載の半導体デバイス。
態様１０．第１の化合物半導体層および第２の化合物半導体層の界面に対して、第１の二次元電子ガス（２ＤＥＧ）層が形成され、第１の導電性構成要素に対して、第２の２ＤＥＧ層が形成され、第２の導電性構成要素に対して、第３の２ＤＥＧ層が形成される、態様９に記載の半導体デバイス。
態様１１．第１の領域および第３の領域が、第２の領域の追加の電荷密度よりも大きい電荷密度を有する、態様１０に記載の半導体デバイス。
態様１２．第１の導電性構成要素および第２の導電性構成要素が、第１の化合物半導体層と第２の化合物半導体層との界面から少なくとも閾値距離に配設され、閾値距離が、少なくとも約５０ｎｍである、態様８に記載の半導体デバイス。
態様１３．第１の導電性構成要素および第２の導電性構成要素が、第１の化合物半導体層および第２の化合物半導体層の界面からほぼ同じ距離に配置される、態様１２に記載の半導体デバイス。
態様１４．導電性構成要素が、ソース電気接点に対応する第１の化合物半導体層の領域内に配設され、導電性構成要素の縁部が、ソース電気接点に近接するゲート電気接点の縁部まで延在する、態様６に記載の半導体デバイス。
態様１５．導電性構成要素が、ゲート電気接点に対応する第１の化合物半導体層の領域内に配設される、態様１～５のいずれか１つに記載の半導体デバイス。
態様１６．第１の化合物半導体層および第２の化合物半導体層の界面に対して、二次元電子ガス（２ＤＥＧ）層が形成され、導電性構成要素が、ゲート電気接点に対応する２ＤＥＧの一部分を空乏化させる、態様１５に記載の半導体デバイス。
態様１７．半導体デバイスが、増強モードデバイスとして動作するように構成される、態様１５に記載の半導体デバイス。
態様１８．導電性構成要素が、第１の化合物半導体層および第２の化合物半導体層の界面から閾値距離以下に配置され、閾値距離が約４５ｎｍ以下である、態様１４に記載の半導体デバイス。
態様１９．第２の化合物半導体層上に配設された第３の化合物半導体層であって、第３の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む、第１の化合物半導体材料から構成される、第３の化合物半導体層と、第３の化合物半導体層上に配設された第４の化合物半導体層であって、第４の化合物半導体層が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する第２の元素群を含む第２の化合物半導体材料から構成される、第４の化合物半導体層と、をさらに備える、態様１～７のいずれか１つに記載の半導体デバイス。
態様２０．導電性構成要素が、ゲート電気接点に対応する第１の化合物半導体層の領域内に配設される、態様１９に記載の半導体デバイス。
態様２１．第１の化合物半導体層が、窒化ガリウム（ＧａＮ）を含み、第２の化合物半導体層が、窒化アルミニウムガリウム（ＡｌＧａＮ）を含み、導電性構成要素が、窒化アルミニウム（ＡｌＮ）を含む、態様１～２０のいずれか１つに記載の半導体デバイス。
態様２２．半導体デバイスの電気特性を制御するプロセスであって、プロセスが、基板上に第１の化合物半導体層を形成することであって、第１の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される、形成することと、マスク層のパターンに従って、第１の化合物半導体層内に１つ以上の導電性構成要素を形成して、改変された第１の化合物半導体層を生成することと、改質された第１の化合物半導体層の上に第２の化合物半導体層を形成することであって、第２の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される、形成することと、第２の化合物半導体層の上に第３の化合物半導体層を形成することであって、第３の化合物半導体層が、第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成され、第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、形成することと、を含む、プロセス。
態様２３．ソース電気接点、ゲート電気接点、およびドレイン電気接点を含む、いくつかの半導体デバイス特徴部を形成することを含む、態様２２に記載のプロセス。
態様２４．ソース電気接点が、ソース電気接点のベース領域の第１の部分に対応し、かつソース電気接点のステップ領域に対応する、第３の化合物半導体層の第１の部分をエッチングすることであって、ステップ領域が、ベース領域から離れるように、かつゲート電気接点に向かって延在する、エッチングすること、ソース電気接点のベース領域の第２の部分に対応する、第３の化合物半導体層の第２の部分をエッチングすること、ソース電気接点のベース領域の第３の部分に対応する、第２の化合物半導体層の部分をエッチングすること、およびソース電気接点のベース領域の第４の部分に対応する、第１の化合物半導体層の部分をエッチングすること、によって形成される、態様２３に記載のプロセス。
態様２５．ドレイン電気接点が、ドレイン電気接点のベース領域の第１の部分に対応し、かつドレイン電気接点のステップ領域に対応する、第３の化合物半導体層の第３の部分をエッチングすることであって、ステップ領域が、ベース領域から離れるように、かつゲート電気接点に向かって延在する、エッチングすること、ドレイン電気接点のベース領域の第２の部分に対応する、第３の化合物半導体層の第４の部分をエッチングすること、ドレイン電気接点のベース領域の第３の部分に対応する、第２の化合物半導体層の追加の部分をエッチングすること、およびドレイン電気接点のベース領域の第４の部分に対応する第１の化合物半導体層の追加の部分をエッチングすること、によって形成される、態様２３または２４に記載のプロセス。
態様２６．１つ以上の導電性構成要素が、ソース電気接点に対応する第１の化合物半導体層の第１の領域内に配設された第１の導電性構成要素と、ドレイン電気接点に対応する第１の化合物半導体層の第２の領域内に配設された第２の導電性構成要素と、を含み、第１の化合物半導体層の第３の領域が、第１の領域と第２の領域との間に配設され、かつ第１の導電性構成要素および第２の導電性構成要素を含まない、態様２３～２５のいずれか１つに記載のプロセス。
態様２７．パターンが、第１の導電性構成要素の位置に対応するマスク層の第１の部分と、第２の導電性構成要素の位置に対応するマスク層の第２の部分と、マスク層の一部分を含まず、かつ第１の導電性構成要素を含まずかつ第２の導電性構成要素を含まない第３の領域に対応する凹部領域と、を含む、態様２６に記載のプロセス。
態様２８．１つ以上の導電性構成要素が、ゲート電気接点に対応する第１の化合物半導体層の領域内に配設される導電性構成要素を含む、態様２３～２５のいずれか１つに記載のプロセス。
態様２９．パターンが、第１の凹部領域と第２の凹部領域との間に配設された第１の部分凹部領域を含み、第１の凹部領域および第２の凹部領域が、マスク層および導電性構成要素の位置に対応する第１の部分を含まず、第１の凹部領域が、ソース電気接点の位置に対応し、第２の凹部領域が、ドレイン電気接点の位置に対応する、態様２８に記載のプロセス。
態様３０．１つ以上の導電性構成要素が、１つ以上の注入プロセスを使用して形成される、態様２２～２９のいずれか１つに記載のプロセス。
態様３１．１つ以上のエピタキシャル成長プロセスを使用して、第１の化合物半導体層を形成することと、第１の化合物半導体層内に１つ以上の導電性構成要素を形成した後、１つ以上の第２のエピタキシャル成長プロセスを使用して、第２の化合物半導体層を形成することと、１つ以上の第３のエピタキシャル成長プロセスを使用して、第３の化合物半導体層を形成することと、を含む、態様２２～３０のいずれか１つに記載のプロセス。
態様３２．第１の化合物半導体層および第２の化合物半導体層が、窒化ガリウム（ＧａＮ）を含み、第３の化合物半導体層が、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、態様２２～３１のいずれか１つに記載のプロセス。
態様３３．半導体デバイスの電気特性を制御するように構成された半導体デバイスであって、半導体デバイスが、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される第１の化合物半導体層と、第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成される第２の化合物半導体層であって、第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、第２の化合物半導体層と、半導体デバイスのソース領域に対して配設されたソース電気接点と、半導体デバイスのゲート領域に対して配設されゲート電気接点と、を備え、第１の電荷密度が、ソース電気接点に対応する第１の化合物半導体層の第１の領域内に存在し、第２の電荷密度が、ゲート電気接点に対応する第１の化合物半導体層の第２の領域内に存在し、第２の電荷密度が、第１の電荷密度よりも小さい、半導体デバイス。
態様３４．第２の電荷密度が、第１の電荷密度よりも少なくとも約５０％少ない、態様３３に記載の半導体デバイス。
態様３５．ソース電気接点が、第１の化合物半導体層の一部分および第２の化合物半導体層の一部分内に配設される、態様３３または３４に記載の半導体デバイス。
態様３６．第１の化合物半導体層の第１の領域内に配設された導電性構成要素であって、ソース電気接点に接触する、導電性構成要素を備える、態様３３～３５のいずれか１つに記載の半導体デバイス。
態様３７．半導体デバイスのドレイン領域に対して配設されたドレイン電気接点を備え、第３の電荷密度が、ドレイン電気接点に対応する第１の化合物半導体層の第３の領域内に存在し、第３の電荷密度が、第２の電荷密度よりも大きく、ドレイン電気接点が、第１の化合物半導体層の追加の部分内および第２の化合物半導体層の追加の部分内に配設される、態様３３～３６のいずれか１つに記載の半導体デバイス。
態様３８．第１の化合物半導体層の第３の領域内に配設される追加の導電性構成要素を備え、追加の導電性構成要素が、ドレイン電気接点に接触する、態様３７に記載の半導体デバイス。
態様３９．導電性構成要素および追加の導電性構成要素が、第１の化合物半導体層と第２の化合物半導体層との界面から少なくとも約５０ナノメートル（ｎｍ）に配置される、態様３８に記載の半導体デバイス。
態様４０．半導体デバイスの電気特性を制御するように構成された半導体デバイスであって、半導体デバイスが、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される第１の化合物半導体層と、第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成される第２の化合物半導体層であって、第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、第２の化合物半導体層と、半導体デバイスのゲート領域に対して配設されたゲート電気接点と、を備え、第１の化合物半導体層と第２の化合物半導体層との界面に、二次元電子ガス（２ＤＥＧ）層が形成され、２ＤＥＧが、ゲート電気接点に対応する第１の化合物半導体層の領域内で空乏化される、半導体デバイス。
態様４１．ゲート電気接点と整列する第１の化合物半導体層の領域内に配設された導電性構成要素を備える、態様４０に記載の半導体デバイス。
態様４２．導電性構成要素が、第１の化合物半導体層と第２の化合物半導体層との界面から約４５ナノメートル（ｎｍ）以下に配置される、態様４１に記載の半導体デバイス。
本明細書に記載されている非限定的な態様または例の各々は、それ自体で成り立つ場合もあれば、または様々な順列で組み合わされるか、もしくは１つ以上の他の例と組み合わされ得る。
上記の発明を実施するための形態は、発明を実施するための形態の一部を形成する、添付図面の参照を含む。図面は、例示として、本発明を実施することができる具体的な実施形態を示す。これらの実装形態は、本明細書では「実施例」とも呼ばれる。そのような例は、図示または記載されたものに加えて要素を含むことができる。しかし、本発明者らはまた、図示または記載された要素のみが提供される例を想到する。さらに、本発明者らはまた、本明細書に示されるかまたは説明される、具体的な実施例（もしくはその１つ以上の態様）、または他の実施例（もしくはその１つ以上の態様）のいずれかに対する、示されるかまたは説明される、それらの要素（もしくはその１つ以上の態様）の任意の組み合わせまたは置換を使用する実施例を想到する。
本文書とこれまで参照によって組み込まれた任意の文書との間で使用法が矛盾する場合には、本文書の使用法が優先する。
本文書では、「少なくとも１つ」または「１つ以上」の他の例または使用法とは無関係に、１つ以上のものを含むように、特許文書において一般的であるように、「１つ（ａ）」または「１つ（ａｎ）」という用語が使用される。本文書では、「または（ｏｒ）」という用語は、非排他的な、または、特に明記しない限り、「ＡまたはＢ」が、「ＢではなくＡである」、「ＡではなくＢである」、および「ＡおよびＢ」を含むことを指すように使用される。この文書では、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」および「その中にある（ｉｎ ｗｈｉｃｈ）」という用語は、それぞれの「備えている（ｃｏｍｐｒｉｓｉｎｇ）」および「において（ｗｈｅｒｅｉｎ）」という用語の平易な英語の等価物として使用される。また、以下の特許請求の範囲において、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」および「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、限定されていない、すなわち、請求の範囲においてそのような用語の後に列挙された要素に加えて要素を含む、システム、デバイス、物品、組成、式、またはプロセスは、依然としてその特許請求の範囲内にあるとみなされる。さらに、以下の特許請求の範囲において、「第１」、「第２」、および「第３」などの用語は単に標識として使用され、それらの対象に数値的な要件を課すことを意図しない。
上記の説明は例示的なものであり、限定的なものではない。例えば、上記の例（またはその１つ以上の態様）は、互いに組み合わせて使用されてもよい。上記の説明を検討することにより、当業者によって、他の実装形態を使用することができる。本要約は、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に合致して提供され、読者が技術的開示の性質を迅速に確認することを可能にする。特許請求の範囲の範囲または意味を、解釈または限定するために使用されないことを理解して提示される。また、上記の発明を実施するための形態では、開示を簡素化するために、様々特徴をグループ化してまとめることができるこれは、特許請求されていない開示された特徴がいずれかの特許請求の範囲に不可欠であることを意図するものとして解釈されるべきではない。むしろ、本発明の主題は、開示された特定の実装形態の全ての特徴よりも少なくてもよい。したがって、以下の特許請求の範囲は、実施例または実装形態として発明を実施するための形態に本明細書で組み込まれ、各特許請求の範囲は、別個の実装形態としてそれ自体で独立し、かかる実装形態が、様々な組み合わせまたは置換において互いに組み合わされ得ることが想到される。本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに決定されるべきである。

Claims (24)

  1. 半導体デバイスであって、前記半導体デバイスの電気特性を制御するための１つ以上の導電性構成要素を含み、前記半導体デバイスが、
    基板と、
    前記基板の表面上に配設された第１の化合物半導体層であって、前記第１の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される、第１の化合物半導体層と、
    前記第１の化合物半導体層上に配設された第２の化合物半導体層であって、前記第２の化合物半導体層が、前記第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成され、前記第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、第２の化合物半導体層と、
    前記第１の化合物半導体層内に配設され、かつ前記第１の化合物半導体層と前記第２の化合物半導体層との界面から少なくとも約１０ナノメートル（ｎｍ）の距離に配置された導電性構成要素と、を備える、半導体デバイス。
  2. 前記第１の化合物半導体層が、第１のセクションおよび第２のセクションを含み、前記第１のセクションが、前記導電性構成要素を含み、前記第２のセクションが、導電性構成要素を含まない、請求項１に記載の半導体デバイス。
  3. 前記第１のセクションが、第１のドーパントを含み、前記第２のセクションが、前記第１のドーパントとは異なる第２のドーパントを含む、請求項２に記載の半導体デバイス。
  4. 前記第１のドーパントが、炭素ドーパントを含み、前記第２のドーパントが、シリコンドーパントを含む、請求項３に記載の半導体デバイス。
  5. 前記第１のセクションが、前記第２のセクションの第２の厚さよりも大きい第１の厚さを有する、請求項２に記載の半導体デバイス。
  6. ソース領域の上に配設されたソース電気接点と、ゲート領域の上に配設されたゲート電気接点と、ドレイン領域の上に配設されたドレイン電気接点と、を備え、
    前記ソース電気接点が、第１のベース領域および第１のステップ領域を含み、前記第１のステップ領域が、前記第１のベース領域から離れるように、かつ前記ゲート電気接点に向かって延在し、
    前記第１のステップ領域が、前記第２の化合物半導体層内に配設され、前記第１のベース領域が、前記第１の化合物半導体層および前記第２の化合物半導体層内に配設され、
    前記ドレイン電気接点が、第２のベース領域および第２のステップ領域を含み、前記第２のステップ領域が、前記第２のベース領域から離れるように、かつ前記ゲート電気接点に向かって延在し、
    前記第２のステップ領域が、前記第２の化合物半導体層内に配設され、前記第２のベース領域が、前記第１の化合物半導体層および前記第２の化合物半導体層内に配設される、請求項１に記載の半導体デバイス。
  7. 前記導電性構成要素が、第１の導電性構成要素であり、前記半導体デバイスが、第２の導電性構成要素を含み、前記第１の導電性構成要素が、前記ソース電気接点に対応する前記第１の化合物半導体層の第１の領域内に配設され、前記第２の導電性構成要素が、前記ドレイン電気接点に対応する前記第１の化合物半導体層の第２の領域内に配設される、請求項６に記載の半導体デバイス。
  8. 前記第１の化合物半導体層の第３の領域が、前記第１の化合物半導体層の前記第１の領域と、前記第１の化合物半導体層の前記第２の領域との間に配設され、前記第１の化合物半導体層の前記第３の領域が、前記ゲート電気接点に対応しており、前記第１の導電性構成要素を含まず、前記第２の導電性構成要素を含まない、請求項７に記載の半導体デバイス。
  9. 前記第１の化合物半導体層と前記第２の化合物半導体層との界面に対して、第１の二次元電子ガス（２ＤＥＧ）層が形成され、
    前記第１の導電性構成要素に対して、第２の２ＤＥＧ層が形成され、
    前記第２の導電性構成要素に対して、第３の２ＤＥＧ層が形成される、請求項８に記載の半導体デバイス。
  10. 前記第１の領域および前記第３の領域が、前記第２の領域の追加の電荷密度よりも大きい電荷密度を有する、請求項９に記載の半導体デバイス。
  11. 前記第１の導電性構成要素および前記第２の導電性構成要素が、前記第１の化合物半導体層と前記第２の化合物半導体層との界面から少なくとも閾値距離に配設され、前記閾値距離が、少なくとも約５０ｎｍである、請求項７に記載の半導体デバイス。
  12. 前記導電性構成要素が、前記ソース電気接点に対応する前記第１の化合物半導体層の領域内に配設され、
    前記導電性構成要素の縁部が、前記ソース電気接点に近接する前記ゲート電気接点の縁部まで延在する、請求項６に記載の半導体デバイス。
  13. 前記導電性構成要素が、前記ゲート電気接点に対応する前記第１の化合物半導体層の領域内に配設される、請求項６に記載の半導体デバイス。
  14. 前記第１の化合物半導体層と前記第２の化合物半導体層との界面に対して、二次元電子ガス（２ＤＥＧ）層が形成され、
    前記導電性構成要素が、前記ゲート電気接点に対応する前記２ＤＥＧの一部分を空乏化させる、請求項１３に記載の半導体デバイス。
  15. 前記半導体デバイスが、増強モードデバイスとして動作するように構成される、請求項１３に記載の半導体デバイス。
  16. 前記導電性構成要素が、前記第１の化合物半導体層と前記第２の化合物半導体層との界面から閾値距離以下に配置され、前記閾値距離が、約４５ｎｍ以下である、請求項１２に記載の半導体デバイス。
  17. 前記第１の化合物半導体層が、窒化ガリウム（ＧａＮ）を含み、
    前記第２の化合物半導体層が、窒化アルミニウムガリウム（ＡｌＧａＮ）を含み、
    前記導電性構成要素が、窒化アルミニウム（ＡｌＮ）を含む、請求項１～１６のいずれか一項に記載の半導体デバイス。
  18. 半導体デバイスの電気特性を制御するプロセスであって、前記プロセスが、
    基板上に第１の化合物半導体層を形成することであって、前記第１の化合物半導体層が、１つ以上の第１の第１３族元素および１つ以上の第１の第１５族元素を有する第１の元素群を含む第１の化合物半導体材料から構成される、形成することと、
    マスク層のパターンに従って、前記第１の化合物半導体層内に１つ以上の導電性構成要素を形成して、改変された第１の化合物半導体層を生成することと、
    前記改変された第１の化合物半導体層の上に第２の化合物半導体層を形成することであって、前記第２の化合物半導体層が、前記１つ以上の第１の第１３族元素および前記１つ以上の第１の第１５族元素を有する前記第１の元素群を含む前記第１の化合物半導体材料から構成される、形成することと、
    前記第２の化合物半導体層の上に第３の化合物半導体層を形成することであって、前記第３の化合物半導体層が、前記第１の元素群とは異なる第２の元素群を含む第２の化合物半導体材料から構成され、前記第２の元素群が、１つ以上の第２の第１３族元素および１つ以上の第２の第１５族元素を有する、形成することと、を含む、プロセス。
  19. ソース電気接点、ゲート電気接点、およびドレイン電気接点を含むいくつかの半導体デバイス特徴部を形成することを含む、請求項１８に記載のプロセス。
  20. 前記ソース電気接点が、
    前記ソース電気接点のベース領域の第１の部分に対応し、かつ前記ソース電気接点のステップ領域に対応する、前記第３の化合物半導体層の第１の部分をエッチングすることであって、前記ステップ領域が、前記ベース領域から離れるように、かつ前記ゲート電気接点に向かって延在する、エッチングすること、
    前記ソース電気接点の前記ベース領域の第２の部分に対応する、前記第３の化合物半導体層の第２の部分をエッチングすること、
    前記ソース電気接点の前記ベース領域の第３の部分に対応する、前記第２の化合物半導体層の一部分をエッチングすること、および
    前記ソース電気接点の前記ベース領域の第４の部分に対応する、前記第１の化合物半導体層の一部分をエッチングすること、によって形成され、
    前記ドレイン電気接点が、
    前記ドレイン電気接点のベース領域の第１の部分に対応し、かつ前記ドレイン電気接点のステップ領域に対応する、前記第３の化合物半導体層の第３の部分をエッチングすることであって、前記ステップ領域が、前記ベース領域から離れるように、かつ前記ゲート電気接点に向かって延在する、エッチングすること、
    前記ドレイン電気接点の前記ベース領域の第２の部分に対応する、前記第３の化合物半導体層の第４の部分をエッチングすること、
    前記ドレイン電気接点の前記ベース領域の第３の部分に対応する、前記第２の化合物半導体層の追加の部分をエッチングすること、および
    前記ドレイン電気接点の前記ベース領域の第４の部分に対応する前記第１の化合物半導体層の追加の部分をエッチングすること、によって形成される、請求項１９に記載のプロセス。
  21. 前記１つ以上の導電性構成要素が、
    前記ソース電気接点に対応する前記第１の化合物半導体層の第１の領域内に配設される第１の導電性構成要素と、
    前記ドレイン電気接点に対応する前記第１の化合物半導体層の第２の領域内に配設される第２の導電性構成要素と、を含み、
    前記第１の化合物半導体層の第３の領域が、前記第１の領域と前記第２の領域との間に配設され、かつ前記第１の導電性構成要素および前記第２の導電性構成要素を含まない、請求項１８に記載のプロセス。
  22. 前記１つ以上の導電性構成要素が、前記ゲート電気接点に対応する前記第１の化合物半導体層の領域内に配設される導電性構成要素を含む、請求項１８に記載のプロセス。
  23. 前記１つ以上の導電性構成要素が、１つ以上の注入プロセスを使用して形成される、請求項１８に記載のプロセス。
  24. １つ以上のエピタキシャル成長プロセスを使用して、前記第１の化合物半導体層を形成することと、
    前記第１の化合物半導体層内に前記１つ以上の導電性構成要素を形成した後、１つ以上の第２のエピタキシャル成長プロセスを使用して、前記第２の化合物半導体層を形成することと、
    １つ以上の第３のエピタキシャル成長プロセスを使用して、前記第３の化合物半導体層を形成することと、を含む、請求項１８～２３のいずれか一項に記載のプロセス。
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