KR20230066875A - 트렌치 커패시터 및 이의 제조 방법 - Google Patents

트렌치 커패시터 및 이의 제조 방법 Download PDF

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KR20230066875A
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Abstract

본 발명의 일 실시예에 따른 트렌치 커패시터의 제조 방법은, 기판에 복수 개의 트렌치를 형성하는 단계; 상기 기판 상에 복수 개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막을 형성하는 단계;상기 다층구조의 박막에서 각 전극층의 일부 영역이 노출되도록 상기 다층구조의 박막을 순차적으로 식각하는 단계; 기판 전면에 패시베이션층을 형성하는 단계; 상기 각 전극층이 노출되도록 상기 패시베이션층의 일부 영역을 제거하는 단계; 및 적어도 두개의 전극층을 병렬 연결하는 범프를 형성하는 단계;를 포함할 수 있다.

Description

트렌치 커패시터 및 이의 제조 방법{TRENCH CAPACITOR AND MANUFACTURING METHOD THEREOF}
본 발명은 트렌치 커패시터 및 이의 제조 방법에 관한 것이다.
각종 반도체 소자의 소형화 및 고집적화 추세에 따라, 공급된 전력을 소비, 축적 또는 방출하는 소자인 수동 소자를 집적화하기 위한 연구가 지속되고 있다.
예를 들어, 고집적 수동 소자의 하나인 트렌치 커패시터(trench capacitor)는, 기판 내에 깊은 홈을 파고 그에 따라 추가로 확보되는 측벽 면적을 활용하여 정전 용량을 증대시켜 고밀도 및 고용량을 달성하는 구조의 커패시터이다. 이러한 트렌치 커패시터는, MLCC(multilayer ceramic condenser, 적층세라믹커패시터), SLC(single layer capacitor)와 함께 고집적 커패시터로서 그 수요가 증대되고 있고, 고집적화를 위한 연구 개발이 지속적으로 이루어지고 있다.
이러한 트렌치 커패시터는 트렌치의 내부 공간이 비어 있게 되면 약한 충격에도 균열이 생겨 소자의 견고성이 떨어지게 된다.
이에 기존에는 트렌치의 비어있는 내부 공간을 채우기 위해 폴리실리콘 증착하는 별도의 공정을 수행하였으나, 폴리실리콘 증착을 하는 경우 고가의 장비가 필요하고 공정 단계가 복잡해지는 문제점이 있었다.
본 발명의 일 목적은 별도의 공정을 부가하지 않고도 트렌치의 내부 공간이 채워진 트렌치 커패시터 및 이의 제조방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 전극층을 손상시키지 않으면서도 공정을 단축시킬 수 있는 트렌치 커패시터의 제조방법을 제공하기 위한 것이다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
본 발명의 일 실시예에 따른 트렌치 커패시터의 제조 방법은, 기판에 복수 개의 트렌치를 형성하는 단계; 상기 기판 상에 복수 개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막을 형성하는 단계; 상기 다층구조의 박막에서 각 전극층의 일부 영역이 노출되도록 상기 다층구조의 박막을 순차적으로 식각하는 단계; 기판 전면에 패시베이션층을 형성하는 단계; 상기 각 전극층이 노출되도록 상기 패시베이션층의 일부 영역을 제거하는 단계; 및 적어도 두개의 전극층을 병렬 연결하는 범프를 형성하는 단계;를 포함할 수 있다.
상기 패시베이션층을 형성하는 단계는, 액상 폴리이미드계열의 감광성 용액을 도포하는 단계; 및 도포된 상기 감광성 용액을 열처리하는 단계를 포함할 수 있다.
상기 패시베이션층의 일부 영역을 제거하는 단계는, 각 전극층을 노출시킬 기설정된 영역에 노광 및 현상 공정에 의해 상기 패시베이션층의 해당 영역을 제거할 수 있다.
상기 다층구조의 박막을 형성하는 단계는, 제1 전극층을 증착하는 단계; 상기 제1 전극층 상에 제1 유전체층을 증착하는 단계; 상기 제1 유전체층 상에 제2 전극층을 증착하는 단계; 상기 제2 전극층 상에 제2 유전체층을 증착하는 단계; 및 상기 제2 유전체층 상에 제3 전극층을 증착하는 단계를 포함할 수 있다.
상기 다층구조의 박막을 순차적으로 식각하는 단계는, 상기 다층구조의 박막에서 상기 제2 전극층의 제1 영역이 노출되도록 상기 제3 전극층 및 상기 제2 유전체층의 일부 영역을 식각하는 단계; 및 상기 제1 전극층의 제2 영역이 노출되도록 상기 제1 영역에서 상기 제2 전극층 및 상기 제1 유전체층의 일부 영역을 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 트렌치 커패시터는, 복수 개의 트렌치를 갖는 기판; 상기 기판 상의 복수개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막; 상기 다층구조의 박막상에 형성되고 각 전극층의 일부 영역이 노출되도록 개구된 개구 영역을 포함하는 패시베이션층; 및 적어도 두 개의 상기 개구 영역 상에 형성되어 상기 개구 영역을 연결하는 범프를 포함할 수 있다.
상기 패시베이션층은, 폴리이미드계열의 감광성 물질을 포함할 수 있다.
상기 복수 개의 트렌치는, 상기 트렌치의 내면에 상기 다층구조의 박막; 및 상기 트렌치의 내부 공간에 형성된 패시베이션층을 포함할 수 있다.
상기 다층 구조의 박막은, 제1 전극층; 상기 제1 전극층의 일부 영역 상의 제1 유전체층; 상기 제1 유전체층 상의 제2 전극층; 상기 제2 전극층의 일부 영역 상의 제2 유전체층; 및 상기 제2 유전체층 상의 제3 전극층을 포함할 수 있다.
상기 복수 개의 전극층은, 상기 기판에서 멀어지는 방향으로 전극층의 면적이 좁아지는 것을 특징으로 할 수 있다.
이상에서 설명한 해결 수단에 의해 구성되는 본 발명에 의하면, 다음과 같은 효과가 있다.
본 발명에 따른 트렌치 커패시터의 제조방법에 의하면, 패시베이션층을 감광성 용액을 이용한 용액 공정에 의해 형성함에 따라 공정을 단축시키면서도 트렌치 커패시터의 구조적 안정성을 높일 수 있다.
본 발명에 따른 트렌치 커패시터는 전극층 상에 전극층을 보호하기 위한 별도의 구성이 없이도 전극층이 손상되지 않아 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 트렌치 커패시터의 제조방법을 나타낸 순서도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 트렌치 커패시터의 제조방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 트렌치 커패시터의 제조방법을 설명하기 위한 단면도이다.
도 4a는 도 2의 B-B를 따라 절단한 단면도이다.
도 4b는 도 2의 C-C를 따라 절단한 단면도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 중간에 다른 부재를 개재하여 연결되어 있는 경우와, 중간에 다른 소자를 사이에 전기적으로 연결되어 있는 경우도 포함한다. 나아가, 본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 발명의 일 실시예에 따른 트렌치 커패시터의 제조 방법은 기판에 복수 개의 트렌치를 형성하는 단계, 기판 상에 복수 개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막을 형성하는 단계, 다층구조의 박막에서 각 전극층의 일부 영역이 노출되도록 다층구조의 박막을 순차적으로 식각하는 단계, 기판 전면에 패시베이션층을 형성하는 단계, 각 전극층이 노출되도록 패시베이션층의 일부 영역을 제거하는 단계 및 적어도 두 개의 전극층을 병렬 연결하는 범프를 형성하는 단계를 포함할 수 있다.
이하의 실시예에서는 3개의 전극층을 포함하는 다층구조의 박막을 갖는 트렌치 커패시터를 예로들어 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 트렌치 커패시터의 제조방법을 나타낸 순서도이다.
도 1의 각 단계는 도 2a 내지 도 2g의 평면도 및 도 3a 내지 도 3g의 단면도에 대응된다. 도 4a 및 도 4b는 도 3a 내지 도 3g와 절단면의 위치가 다른 위치에서 절단한 단면도를 나타낸다. 즉, 도 4a는 도 2f의 B-B선을 따라 절단한 단면도이고, 도 4b는 도 2f의 C-C선을 따라 절단한 단면도이다. 이하, 트렌치 커패시터의 제조방법의 각 단계별로 도면을 참조하여 설명한다.
이하 도 1에 나타난 각 단계를 도 2a 내지 도 2g 및 도 3a 내지 도 3g를 참조하여 설명한다.
도 1에 나타난 바와 같이, 본 발명의 일 실시예에 따른 트렌치 커패시터의 제조방법은 기판에 트렌치를 형성하는 단계(S110), 제1 전극층 내지 제3 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막을 형성하는 단계(S120), 제2 전극층이 노출되도록 일부 영역 식각하는 단계(S130), 제1 전극층이 노출되도록 일부 영역 식각하는 단계(S140), 전면에 패시베이션층을 형성하는 단계(S140), 제1 전극층 내지 제3 전극층이 노출되도록 패시베이션층의 일부 영역을 제거하는 단계(S160), 및 제1 전극층과 제3 전극층을 병렬 연결하는 범프를 형성하는 단계(S170)를 포함할 수 있다.
기판에 트렌치를 형성하는 단계(S110)는 기판(10)의 두께 방향으로 기설정된 깊이의 복수 개의 트렌치(또는 홈, 111)를 형성할 수 있다. 이 경우, 복수 개의 트렌치(111)는 기판(10) 상의 기설정된 트렌치 영역(110)에 형성될 수 있다. 예로서, 트렌치 영역(110)은 도 2a에 도시된 바와 같이 십자가 형상으로 설정될 수 있다.
제1 전극층 내지 제3 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층 구조의 박막을 형성하는 단계(S120)는, 트렌치가 형성된 기판 상에 제1 전극층을 증착하는 단계, 제1 전극층 상에 제1 유전체층을 증착하는 단계, 제1 유전체층 상에 제2 전극층을 증착하는 단계, 제2 전극층 상에 제2 유전체층을 증착하는 단계, 및 제2 유전체층 상에 제3 전극층을 증착하는 단계를 순차적으로 진행하여 기판(10) 전면에 다층구조의 박막(120)을 형성할 수 있다(도 2b). 일 실시예로서, 전극층과 유전체층은 원자층 증착법(ALD)에 의해 증착될 수 있다. 예로서, 제1 내지 제3 전극층은 티타늄 나이트라이드(TiN) 박막일 수 있고, 제1 및 제2 유전체층은 하프늄옥사이드(HfO2) 박막일 수 있다. 즉, 다층구조의 박막(120)은 TiN/HfO2/TiN/HfO2/TiN 구조의 박막일 수 있다.
다층구조의 박막(120)은 도 3b에 도시된 바와 같이, 트렌치 영역(110)에 형성된 복수 개의 트렌치(111) 내면을 둘러싸도록 형성될 수 있다. 또한, 다층구조의 박막(120)의 두께는 트렌치(111)의 너비보다 훨씬 얇게 형성되어, 다층구조의 박막(120)이 트렌치(111)의 내면을 둘러싸도록 형성되더라도 트렌치(111)의 내부공간이 전부 메꾸어지지 않는다. 즉, 기판(10)의 트렌치 영역(110)에서 다층구조의 박막은 증착된 후에도 트렌치(111)가 여전히 존재하는 형태로 증착된다.
제2 전극층이 노출되도록 일부 영역을 식각하는 단계(S130)는, 도 2c 및 도 3c에 도시된 바와 같이 다층구조의 박막(120)에서 제2 전극층(122)의 기설정된 일부 영역인 제1 영역이 노출되도록 제3 전극층 및 제2 유전체층의 일부 영역을 식각할 수 있다. 이 경우, 제1 영역은 트렌치 영역(110)에 대응되는 영역으로 미리 설정될 수 있다.
제1 전극층이 노출되도록 일부 영역 식각하는 단계(S140)는, 도 2d 및 도 3d에 도시된 바와 같이, 제1 전극층(121)의 제2 영역이 노출되도록 제2 전극층(122)의 제1 영역에서 제2 전극층 및 제1 유전체층의 일부 영역을 식각할 수 있다. 이 경우, 제2 영역은 제1 영역에서 제2 전극층을 전극으로 사용할 영역을 제외한 영역일 수 있다.
일 실시예로서, 단계 S130, S140에서 전극층 및 유전체층은 건식 식각(dry etching) 공정에 의해 선택적으로 식각될 수 있고, 식각을 위한 반응가스로서 염소 가스가 사용될 수 있다. 이와 같이 선택적으로 식각된 다층구조의 박막은 전극층이 기판에서 멀어지는 방향으로 면적이 좁아지는 구조로 형성될 수 있다.
전면에 패시베이션층을 형성하는 단계(S150)는, 액상 폴리이미드계열의 감광성 용액을 도포하는 단계 및 도포된 감광성 용액을 열처리하는 단계를 포함할 수 있다. 즉, 패시베이션층(150)은 용액 공정에 의해 형성될 수 있다.
액상 폴리이미드(PI) 감광성 용액을 도포하는 단계는 스핀 코팅(spin coating)에 의해 수행될 수 있다. 이에 따라 폴리이미드 감광성 용액은 기판(10)의 복수 개의 트렌치에 남아있는 내부공간을 채우고 기판 전면에 걸쳐 균일하게 도포될 수 있다(도 2e 및 도 3e). 이후, 열처리하는 단계에서 도포된 폴리이미드 감광성 용액의 남아있는 용제를 증발시킬 수 있다.
제1 전극층 내지 제3 전극층이 노출되도록 패시베이션층의 일부 영역을 제거하는 단계(S160)는, 각 전극층을 노출시킬 기설정된 영역에 노광 및 현상 공정에 의해 패시베이션층(150)의 해당 영역을 제거할 수 있다. 즉, 도 2f에 도시된 바와 같이, 각 전극층이 노출되도록 일부 영역이 제거된 패시베이션층(150)은, 제1 전극층(121)이 노출되는 제1 개구 영역(210), 제2 전극층(121)이 노출되는 제2 개구 영역(220), 및 제3 전극층(123)이 노출되는 제3 개구 영역(330)을 포함할 수 있다. 이 경우, 전극층간 병렬 구조의 배선 연결이 이하도록 적어도 제1 개구 영역(210)과 제3 개구 영역(330)은 동일선상에 형성될 수 있다.
구체적으로, 패시베이션층의 일부 영역을 제거하는 단계는(S160), 각 전극층의 노출시킬 영역을 제외한 나머지 영역 상에 마스크를 형성하는 단계, 마스크를 이용하여 선택적으로 광원을 조사하는 단계, 열처리 단계 및 현상액을 이용하여 광원이 조사된 영역 또는 조사되지 않은 영역을 제거하는 단계를 포함할 수 있다.
즉, 패시베이션층이 포토레지스트(PR)의 역할을 하기 때문에 별도의 PR 형성 공정 및 식각 공정 없이도 패시베이션층의 일부 영역을 제거할 수 있다. 뿐만 아니라, 패시베이션층에 식각 공정이 수행되지 않아 전극층에 손상이 가해지지 않으므로, 전극층의 손상을 방지하기 위한 별도의 구성 또는 공정을 부가하지 않고도 소자의 신뢰성을 향상시킬 수 있다.
제1 전극층과 제3 전극층을 병렬 연결하는 범프를 형성하는 단계(S170)는, 도 2f에 도시된 바와 같이 제1 개구 영역(210) 및 제3 개구 영역(230)을 연결하는 범프와 제2 개구 영역(220)을 연결하는 범프를 형성할 수 있다. 이와 같은 범프 형성 공정에 의해 각 개구 영역에 노출된 전극층에 배선 연결을 할 수 있다. 이 경우, 제1 개구 영역(210)에 노출된 제1 전극층(121)과 제3 개구 영역(230)에 노출된 제3 전극층이 하나의 범프로 연결하여 병렬 구조의 배선 연결을 할 수 있다.
일 예로서, 범프는 각 개구 영역에 노출된 전극층의 상면과 접촉하는 Cu층을 포함하고, Gu층 상에 개구 영역을 연결하는 SnAg층이 형성된 구조일 수 있다. 예로서, Gu층은 도금용 시드(seed) 전극을 사용하여 스퍼터링(sputtering)에 의해 증착될 수 있다. SnAg층은 전기도금 방식에 의해 각 개구 영역의 깊이보다 두꺼운 두께로 형성될 수 있다.
전술한 커패시터 제조방법에 따라 제조된 트렌치 커패시터는, 복수 개의 트렌치를 갖는 기판(10), 기판(10) 상의 복수 개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막(120), 다층구조의 박막 상에 형성되고 각 전극층의 일부 영역이 노출되도록 개구된 개구 영역을 포함하는 패시베이션층(150), 및 적어도 두 개의 개구 영역 상에 형성되어 개구 영역을 연결하는 범프(170)를 포함할 수 있다. 일 실시예로서, 패시베이션층(150)은 폴리이미드계열의 감광성 물질을 포함하는 폴리이미드 감광성 박막일 수 있다.
복수 개의 트렌치의 내부 공간은 다층구조의 박막(120) 및 패시베이션층(150)을 포함할 수 있다. 즉, 트렌치의 내면을 따라 다층구조의 박막(120)이 형성되고 남아있는 내부 공간에는 패시베이션층이 형성될 수 있다. 예로서, 트렌치의 내부 공간은 트렌치의 내면에 접촉하는 다층구조의 박막(120) 및 다층구조의 박막(120)의 상면과 접촉하는 패시베이션층을 포함할 수 있다.
일 실시예로서, 다층구조의 박막(120)은 제1 전극층(121), 제1 전극층(121)의 일부 영역 상의 제1 유전체층(미도시), 제1 유전체층 상의 제2 전극층(122), 제2 전극층의 일부 영역 상의 제2 유전체층(미도시), 및 제2 유전체층 상의 제3 전극층(123)을 포함할 수 있다. 즉, 제1 내지 제3 전극층은 기판에서 멀어지는 방향으로 전극층의 면적이 좁아지는 구조로 형성될 수 있다.
일 실시예로서, 패시베이션층(150)은 복수의 전극층이 노출되도록 관통 형성된 개구 영역을 포함할 수 있다. 예로서, 개구 영역은 제1 전극층(121)의 기설정된 일부 영역이 노출되도록 개구된 제1 개구 영역(210), 제2 전극층(122)의 기설정된 일부 영역이 노출되도록 개구된 제2 개구 영역(220) 및 제3 전극층(123)의 기설정된 일부 영역이 노출되도록 개구된 제3 개구 영역(230)을 포함할 수 있다.
일 실시예로서, 패시베이션층(150)에 형성된 개구 영역은 복수의 전극층을 병렬 구조로의 배선 연결이 용이하도록 병렬 연결되는 전극층이 노출되는 개구 영역이 동일선상에 있도록 형성될 수 있다. 예로서, 제1 전극층(121)이 노출되는 개구 영역(210)과 제3 전극층(123)이 노출되는 개구 영역(230)은 동일선 상에 형성될 수 있다.
이상에서와 같이 본 발명에 따른 트렌치 커패시터의 제조 방법에 따르면, 패시베이션층을 폴리이미드 감광성 용액을 사용하여 형성함에 따라, 제조 공정을 단축하면서도 집적도를 높이고 구조적 안정성을 갖는 트렌치 커패시터를 제조할 수 있다.
이상에서 설명한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
또한, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 기판
110: 트렌치 영역
111: 트렌치
120: 다층구조의 박막
121: 제1 전극층
122: 제2 전극층
123: 제3 전극층
150: 패시베이션층
170: 범프

Claims (10)

  1. 트렌치 커패시터를 제조하는 방법에 있어서,
    기판에 복수 개의 트렌치를 형성하는 단계;
    상기 기판 상에 복수 개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막을 형성하는 단계;
    상기 다층구조의 박막에서 각 전극층의 일부 영역이 노출되도록 상기 다층구조의 박막을 순차적으로 식각하는 단계;
    기판 전면에 패시베이션층을 형성하는 단계;
    상기 각 전극층이 노출되도록 상기 패시베이션층의 일부 영역을 제거하는 단계; 및
    적어도 두개의 전극층을 병렬 연결하는 범프를 형성하는 단계;를 포함하는 트렌치 커패시터의 제조 방법.
  2. 제1 항에 있어서,
    상기 패시베이션층을 형성하는 단계는,
    액상 폴리이미드계열의 감광성 용액을 도포하는 단계; 및
    도포된 상기 감광성 용액을 열처리하는 단계를 포함하는 트렌치 커패시터의 제조 방법.
  3. 제2 항에 있어서,
    상기 패시베이션층의 일부 영역을 제거하는 단계는,
    각 전극층을 노출시킬 기설정된 영역에 노광 및 현상 공정에 의해 상기 패시베이션층의 해당 영역을 제거하는 트렌치 커패시터의 제조 방법.
  4. 제3 항에 있어서,
    상기 다층구조의 박막을 형성하는 단계는,
    제1 전극층을 증착하는 단계;
    상기 제1 전극층 상에 제1 유전체층을 증착하는 단계;
    상기 제1 유전체층 상에 제2 전극층을 증착하는 단계;
    상기 제2 전극층 상에 제2 유전체층을 증착하는 단계; 및
    상기 제2 유전체층 상에 제3 전극층을 증착하는 단계를 포함하는 트렌치 커패시터의 제조 방법.
  5. 제4 항에 있어서,
    상기 다층구조의 박막을 순차적으로 식각하는 단계는,
    상기 다층구조의 박막에서 상기 제2 전극층의 제1 영역이 노출되도록 상기 제3 전극층 및 상기 제2 유전체층의 일부 영역을 식각하는 단계; 및
    상기 제1 전극층의 제2 영역이 노출되도록 상기 제1 영역에서 상기 제2 전극층 및 상기 제1 유전체층의 일부 영역을 식각하는 단계를 포함하는 트렌치 커패시터의 제조 방법.
  6. 복수 개의 트렌치를 갖는 기판;
    상기 기판 상의 복수개의 전극층 및 각 전극층 사이의 유전체층을 포함하는 다층구조의 박막;
    상기 다층구조의 박막상에 형성되고 각 전극층의 일부 영역이 노출되도록 개구된 개구 영역을 포함하는 패시베이션층; 및
    적어도 두 개의 상기 개구 영역 상에 형성되어 상기 개구 영역을 연결하는 범프를 포함하는 트렌치 커패시터.
  7. 제6 항에 있어서,
    상기 패시베이션층은,
    폴리이미드계열의 감광성 물질을 포함하는 트렌치 커패시터.
  8. 제6 항에 있어서,
    상기 복수 개의 트렌치는,
    상기 트렌치의 내면에 상기 다층구조의 박막; 및
    상기 트렌치의 내부 공간에 형성된 패시베이션층을 포함하는 트렌치 커패시터.
  9. 제6 항에 있어서,
    상기 다층 구조의 박막은,
    제1 전극층;
    상기 제1 전극층의 일부 영역 상의 제1 유전체층;
    상기 제1 유전체층 상의 제2 전극층;
    상기 제2 전극층의 일부 영역 상의 제2 유전체층; 및
    상기 제2 유전체층 상의 제3 전극층을 포함하는 트렌치 커패시터.
  10. 제6 항에 있어서,
    상기 복수 개의 전극층은,
    상기 기판에서 멀어지는 방향으로 전극층의 면적이 좁아지는 것을 특징으로 하는 트렌치 커패시터.
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