KR20230056047A

KR20230056047A - 저융점 접합 부재와 그 제조 방법 및 반도체 전자 회로와 그 실장 방법

Info

Publication number: KR20230056047A
Application number: KR1020237010240A
Authority: KR
Inventors: 히로토시 니시; 타케시 사와이; 켄이치로 시로카와; 소이치로 오마에
Original assignee: 가부시키가이샤 신료
Priority date: 2020-09-04
Filing date: 2021-08-27
Publication date: 2023-04-26
Also published as: TW202217076A; EP4209607A1; JP2022043721A; US20230347453A1; JP7080939B2; WO2022050185A1

Abstract

반도체 부품의 실장에 있어서, Pb 프리의 도전성 접합 방법에 사용되며, 저온 접합이 가능한 저융점 접합 부재 및 그 제조 방법을 제공한다. Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~111℃인 저융점 합금을 포함하는 저융점 접합 부재. 적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하고, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하는 도금층을, 피도금물 상에 형성하는 도금 공정을 가지는 저융점 접합 부재의 제조 방법.

Description

저융점 접합 부재와 그 제조 방법 및 반도체 전자 회로와 그 실장 방법

본 발명은 반도체 실장시의 납 프리 땜납 재료에 관한 것으로, 특히 저온 영역에서 사용 가능한 저융점 접합 부재 및 그 제조 방법에 관한 것이다. 또 이들을 사용한 반도체 전자 회로 및 그 실장 방법에 관한 것이다.

최근, RoHS 규제 등에 의해 환경에 대한 유해 물질에 대한 규제가 점점 엄격해지고 있어, 반도체 칩을 포함하는 전자 부품을 프린트 배선판(PWB)에 접합할 목적으로 사용되는 땜납 합금도 규제 대상이 된다. 이들 땜납 성분에는 예로부터 주성분으로서 납(Pb)이 사용되어 왔기 때문에, 납을 포함하지 않는 땜납 합금(이하, 「Pb 프리 땜납 합금」이라고도 부른다)의 개발이 활발히 행해지고 있다.

전자 부품을 프린트 배선판에 접합할 때 사용하는 땜납 합금 등의 도전성 접합 재료는, 그 사용 한계 온도에 따라 고온용(약260℃~400℃)과 중저온용(약140℃~230℃)으로 크게 구별된다. 그 중에서 저온용의 땜납 합금은 일반적으로 Pb-63Sn의 공정 합금의 융점 183℃보다 융점이 낮은 땜납 합금을 가리키는 것으로 되어 있다.

그러나, 최근에는 전자 부품 중에는 플렉서블성을 가지는 수지 기판이나 압전 세라믹스의 PZT(티탄산지르콘산납) 기판 등의 내열성이 매우 낮고 고온에 노출되면 그 기능이 열화하거나 파괴되거나 하는 것이 있다. 그러한 전자 부품의 실장시의 접합 온도는 140℃ 이하, 바람직하게는 135℃ 이하, 보다 바람직하게는 130℃ 이하의 저온에서 납땜할 필요가 있기 때문에, 보다 융점이 낮은 저온용의 땜납 합금이 요구되고 있다.

또 집적 회로는 CMOS 기술의 미세화에 따른 기능당의 비용 저감이 진행되어, 실장 공정에서도 최근에는 미세화 칩을 패키지 레벨로 집적하여 단위면적당 다(多)칩화, 다층화, 복합화에 의한 고집적화가 진행되고 있다. 실장에서의 접합 방법도 리드선으로부터 땜납 볼, 땜납 범프 접합으로 진행되고 있어, 실장시의 땜납 접합의 간편성, 저비용화가 요망되고 있다.

종래부터 Pb 프리 땜납으로서는 Sn-3.5Ag(융점=221℃)이나 Sn-0.7Cu(융점=227℃), Sn-Ag-Cu(융점=217℃) 등이 사용되고 있다. 그러나, 이들 땜납 합금은 융점이 200℃ 이상으로 높아, 반도체 실장시의 납땜 온도 140℃ 이하에서의 사용은 곤란하다.

Pb 프리의 저온용 땜납 합금으로서는, 특허문헌 1에는, Sn 37~47질량%, Ag 0.1질량% 이상 1.0질량% 미만, Bi가 잔부인 저온 접합용 땜납 합금이 기재되어 있다.

특허문헌 2에는, Sn 40질량%, Bi 55질량%, In 5질량%로 이루어지는 땜납 합금이나, Sn 34질량%, Bi 46질량%, In 20질량%로 이루어지는 땜납 합금이 기재되어 있다. 또 상기 땜납 합금을 구체 형성으로 한 땜납 분말이나, 땜납 페이스트, 이들을 사용한 납땜 방법 등이 기재되어 있다.

특허문헌 3에는, 우선 제1층인 주석/인듐층을 도금하고, 이어서 이 주석/인듐층 상에 제2층인 광택 주석/비스무트층을 도금하고, 계속해서 제1 및 제2 도금층을 리플로우하는 Sn-In-Bi 땜납 합금 도금층의 형성 방법이 기재되어 있다.

일본 특허 제3347512호 공보 일본 특허 제3224185호 공보 일본 특개 2001-219267호 공보

특허문헌 1에 기재된 Sn-Bi-Ag계 땜납 합금은 융점이 137~139℃이다. 실장시의 접합 온도는 융점+20℃정도 필요한 경우가 많기 때문에, 실장시의 접합 온도가 157℃ 이상은 필요하여 140℃ 이하에서는 접합할 수 없다.

특허문헌 2에 기재된 Sn-Bi-In계 땜납 합금에 대해서도 융점이 117~139℃이다. 통상적으로 실장시의 접합 온도는 땜납 합금의 융점보다 20℃정도 높은 온도에서 행해지기 때문에, 당해 땜납 합금의 실장시의 접합 온도는 적어도 137~159℃는 필요하다. 당해 땜납 합금은 일부분의 한정된 조성을 선택하면 140℃ 이하에서의 접합이 가능한 범위가 포함된다. 그러나, 당해 땜납 합금은 Sn-Bi-In의 3종류의 금속을 배합하여, 전기로(400℃)에서 가열 용융시켜 제작한 것을 사용하고 있어, 「금속의 배합→가열 용융」의 공정 및 땜납 재료로 하기 위해서 다음 공정으로서 「분쇄→땜납 페이스트화」의 공정을 필요로 하기 때문에 생산성이 부족하다. 또한 당해 땜납 합금을 피도금물의 표면에 도금 가공 처리한 것만이 기재되어 있는데, 그 도금 처리의 상세는 나타나 있지 않다.

특허문헌 3에 기재된 도금 방법으로 얻어지는 Sn-In-Bi 땜납 합금 도금층은, Bi가 10질량% 이하, In이 20질량% 이하, 잔부가 Sn인 조성이며, 융점이 180~220℃이기 때문에, 리플로우 온도가 260℃정도로 매우 높아, 실장시의 접합 온도가 140℃ 이하에서는 접합할 수 없다.

또 스마트폰이나 센서류의 고기능화 수요에 따라 플렉서블 기판이나 스트레쳐블 기판에 사용되는 수지 기판, 압전 소자 CdTe 반도체 소자, CCD 소자, 홀로그램 소자 등의 내열성이 낮은 배선 기판이나 전자 소자의 수요 증가가 예상되고 있다. 이에 따라 실장 공정에서 저온 접합(140℃ 이하)할 수 있는 도전성 접합 재료 및 그 접합 방법의 개발이 요구되고 있다.

또한 이들 도전성 접합 재료를 사용한 전자 제품은 통상의 사용 환경하에서는 계절 변동, 옥내외, 전자 제품의 작동에 따른 자기 발열 등에 의해 60~80℃정도까지 온도 상승할 수 있는 것을 고려하면, 접합 재료의 융점이 80℃ 이하이면 접합 강도의 저하 등의 내구성에 문제가 생길 가능성이 있다. 그 때문에 접합 재료로서의 융점은 이 이상, 바람직하게는 85℃ 이상은 필요하다고 생각한다.

상기 서술한 바와 같이, 최근에는 RoHS 규제 등에 의한 유해 물질에 대한 규제가 엄격해지고 있다. 종래부터 반도체 제품의 제조 공정에서 도전성 접합 재료로서 사용되어온 Pb 함유 땜납 합금도 규제 대상이 되기 때문에, Pb 프리 땜납 합금으로의 전환이 요구되고 있다.

또 집적 회로는 미세화의 진전에 따라, 실장시의 접합 정밀도의 향상 및 접합 공정의 간편성의 향상 등의 고신뢰성, 저비용화가 요구되고 있다.

본 발명은 이와 같은 과제를 감안하여 이루어진 것으로, 본 발명의 목적은 접합 신뢰성이 높고, 140℃ 이하에서의 저온 접합이 가능하며, 또한 전자 제품의 통상의 사용 환경하에서의 접합 내구성을 유지할 수 있는 Pb 프리의 저융점의 도전성 접합 부재를 제공하는 것에 있다.

종래의 Pb 프리의 도전성 접합 재료인 Sn-Ag계, Sn-Cu계, Sn-Ag-Cu계의 융점은 200℃ 이상, Sn-Bi계, Sn-Bi-In계의 융점은 약120℃ 이상이다. 실장시의 리플로우 온도(접합 온도)는 이들의 융점보다 약20℃ 이상 높게 할 필요가 있다. 그 때문에 적어도 140℃ 이상의 리플로우 온도가 되어, 저온의 접합 방법에 반드시 적합하다고는 할 수 없는 것이었다. 또 땜납 성분의 금속을 혼합, 용융시켜 땜납 합금으로 한 후, 해쇄, 분쇄한 땜납 합금 미립자를 페이스트화하여 사용하기 때문에, 번잡하며 수고와 비용을 요하여 생산성이 부족한 것도 과제였다.

그러나, 본 발명자들은 Bi, In 및 Sn을 특정 조성으로 포함하는 도금층을 형성하고, 이 도금층인채로 또는 이것을 가열 리플로우하여 범프화한 것을 사용함으로써 전자 부품 실장 공정의 간편성이 향상되는 것, 상기 도금층이나 범프의 융점은 86~111℃이며, 140℃ 이하에서의 저온 실장이 가능한 것을 알아내어 본 발명의 완성에 이르렀다.

즉 본 발명의 요지는 이하와 같다.

<1> Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~111℃인 저융점 합금을 포함하는 저융점 접합 부재.

<2> 상기 저융점 합금에 있어서의 Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 53.9질량% 이하, Sn을 0.1질량% 이상 2질량% 이하 포함하는 상기 <1>에 기재된 저융점 접합 부재.

<3> 상기 저융점 합금이, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 51질량% 이하, In을 47질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~91℃인, 상기 <1> 또는 <2>에 기재된 저융점 접합 부재.

<4> 상기 저융점 합금이, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 63질량% 이상 72질량% 이하, In을 26질량% 이상 37질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 106~111℃인, 상기 <1> 또는 <2>에 기재된 저융점 접합 부재.

<5> 상기 저융점 합금에 의해 형성된 도금층을 가지는 상기 <1> 내지 <4> 중 어느 하나에 기재된 저융점 접합 부재.

<6> 상기 저융점 합금에 의해 형성된 도금층을 가열 리플로우시켜 이루어지는 범프를 가지는 상기 <1> 내지 <4> 중 어느 하나에 기재된 저융점 접합 부재.

<7> 상기 저융점 합금이 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 상기 저융점 합금에 있어서의 혼합 성분의 합계 질량이 0.001질량% 이상 3.0질량% 이하인 상기 <1> 내지 <6> 중 어느 하나에 기재된 저융점 접합 부재.

<8> Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더메탈을 성막한 것 위에 상기 저융점 합금이 배치되는 상기 <1> 내지 <7> 중 어느 하나에 기재된 저융점 접합 부재.

<9> 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 코어재의 표층이 상기 저융점 합금으로 피복된 미소 부재를 가지는 상기 <1> 내지 <8> 중 어느 하나에 기재된 저융점 접합 부재.

<10> 도전성 접합 부재 상에 상기 미소 부재가 실장된 상기 <9>에 기재된 저융점 접합 부재.

<11> 적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하고, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하는 도금층을, 피도금물 상에 형성하는 도금 공정을 가지는 저융점 접합 부재의 제조 방법.

<12> 상기 도금 공정이 이하의 도금 공정(A) 또는 도금 공정(B)인 상기 <11>에 기재된 저융점 접합 부재의 제조 방법.

도금 공정(A):도금 처리가 Bi 도금 및 In 도금을 포함하고, Bi 도금을 행한 후, In 도금을 행하는 공정

도금 공정(B):도금 처리가 Bi 도금, In 도금 및 Sn 도금을 포함하고, 피도금물에 처음에 행하는 도금 처리가 Sn 도금 또는 Bi 도금이며, 상기 Sn 도금 및 상기 Bi 도금을 행한 후, 상기 In 도금을 행하는 공정

<13> 도전성 접합부 상에 배치된 상기 <11> 또는 <12>에 기재된 제조 방법으로 제조된 저융점 접합 부재를 가열 리플로우하여 범프를 형성하는 저융점 접합 부재의 제조 방법.

<14> 상기 <1> 내지 <10> 중 어느 하나에 기재된 저융점 접합 부재를 가지는 반도체 전자 회로.

<15> 배선 기판과 반도체 칩 표면 사이에 배치된 상기 <1> 내지 <10> 중 어느 하나에 기재된 저융점 접합 부재를 105~140℃에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 접합하는 반도체 전자 회로의 실장 방법.

본 발명의 저융점 접합 부재는 Pb 프리의 저융점의 도전성 접합 부재이며, 접합 신뢰성이 높고, 140℃ 이하에서의 저온 접합이 가능하며, 또한 전자 제품의 통상의 사용 환경하에서의 접합 내구성을 유지할 수 있다. 또 본 발명의 제조 방법은 Pb 프리의 조성을 용이하게 조정할 수 있고, 본 발명의 저융점 접합 부재를 간편하게 제조할 수 있다.

도 1은 Sn-Bi-In 삼원계 상태도의 일부 확대도이다.
도 2는 본 발명에 따른 땜납 합금 범프를 형성할 때까지의 제조 공정 플로우도이다.
도 3은 본 발명에 따른 땜납 합금 범프에 의한 실장 공정의 개념도이다.
도 4는 실시예 1의 DSC 측정 프로파일이다.
도 5는 실시예 2의 DSC 측정 프로파일이다.
도 6은 실시예 4의 DSC 측정 프로파일이다.
도 7은 실시예 5의 DSC 측정 프로파일이다.
도 8은 실시예 6의 DSC 측정 프로파일이다.
도 9는 실시예 8의 DSC 측정 프로파일이다.
도 10은 실시예 10의 DSC 측정 프로파일이다.
도 11은 실시예 12의 DSC 측정 프로파일이다.
도 12는 실시예 13의 DSC 측정 프로파일이다.
도 13은 실시예 14의 DSC 측정 프로파일이다.
도 14는 실시예 17의 DSC 측정 프로파일이다.
도 15는 실시예 18의 DSC 측정 프로파일이다.
도 16은 실시예 19의 DSC 측정 프로파일이다.
도 17은 실시예 21의 DSC 측정 프로파일이다.
도 18은 실시예 23의 DSC 측정 프로파일이다.
도 19는 비교예 1의 DSC 측정 프로파일이다.
도 20은 비교예 2의 DSC 측정 프로파일이다.
도 21은 비교예 3의 DSC 측정 프로파일이다.
도 22는 비교예 5의 DSC 측정 프로파일이다.
도 23은 비교예 6의 DSC 측정 프로파일이다.
도 24는 비교예 8의 DSC 측정 프로파일이다.
도 25는 비교예 9의 DSC 측정 프로파일이다.
도 26은 비교예 10의 DSC 측정 프로파일이다.
도 27은 실시예 32의 도금물의 외관 SEM 사진이다.
도 28은 실시예 32의 도금물의 단면 SEM-EDX이다.
도 29는 실시예 32의 범프 외관 SEM 사진이다.
도 30은 실시예 32의 범프 단면 SEM-EDX이다.
도 31은 실시예 33의 도금물의 외관 SEM 사진이다.
도 32는 실시예 33의 도금물의 단면 SEM-EDX이다.
도 33은 실시예 33의 범프 외관 SEM 사진이다.
도 34는 실시예 33의 범프 단면 SEM-EDX이다.
도 35는 실시예 34의 도금물의 외관 SEM 사진이다.
도 36은 실시예 34의 도금물의 단면 SEM-EDX이다.
도 37은 실시예 34의 범프 외관 SEM 사진이다.
도 38은 실시예 34의 범프 단면 SEM-EDX이다.
도 39는 실시예 35의 도금물의 외관 SEM 사진이다.
도 40은 실시예 35의 도금물의 단면 SEM-EDX이다.
도 41은 실시예 35의 범프 외관 SEM 사진이다.
도 42는 실시예 35의 범프 단면 SEM-EDX이다.
도 43은 시어 강도 시험의 개념도이다.

이하에 본 발명에 대해 상세하게 설명하는데, 본 발명은 이하의 실시형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변경하여 실시할 수 있다. 또한 본 명세서에 있어서 「~」라는 표현을 사용하는 경우, 그 전후의 수치 또는 물성값을 포함하는 표현으로서 사용하는 것으로 한다.

<본 발명의 저융점 접합 부재>

본 발명은, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~111℃인 저융점 합금을 포함하는 저융점 접합 부재(이하, 「본 발명의 접합 부재」라고 기재하는 경우가 있다.)에 관한 것이다.

본 발명의 접합 부재는 Pb 프리의 조성을 용이하게 조정할 수 있고, 저온에서 접합할 수 있어 저온 실장성이 우수하다.

상기 조성 범위로 제어한 저융점 합금의 융점은 86~111℃이기 때문에, 이 저융점 합금을 접합 부재에 사용함으로써, 집적 회로의 저온 실장의 실현에 크게 기여할 수 있다. 또한 본 발명의 접합 부재는 저온에서 처리할 수 있기 때문에 실장시에 소비하는 에너지도 저감할 수 있다. 또 도금에 의해 제조하는 경우에는 합금화를 위한 열 처리에 소비하는 에너지도 저감할 수 있다.

본 발명의 접합 부재는, 가열 리플로우에 의해 저융점 합금과 이것을 배치하는 부재를 접합한 경우의 접착 강도가 기존의 Pb 프리 땜납(Sn2.5Ag, Sn3.2Ag, Sn58Bi 합금 등)의 3mg/μm²와 동등 이상의 강도를 발현하는 점에서 실장용 도전성 접합재로서 사용할 수 있다.

또 본 발명의 접합 부재의 저융점 합금은 융점이 86~111℃이기 때문에, 전자 제품의 통상의 사용 온도 환경하에 있어서 충분한 접합 내구성을 가진다.

[저융점 합금]

본 발명의 접합 부재에 포함되는 저융점 합금은, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~111℃이다.

도 1은 본 발명의 접합 부재에 사용되는 저융점 합금을 설명하기 위한 Bi-In-Sn 삼원계 상태도의 일부 확대도이다. 본 발명에 따른 접합 부재에 사용되는 저융점 합금은 Bi-In-Sn 삼원계 상태도의 저변 InBi를 포함하는(즉 Sn의 농도가 0%를 포함하는) 특정 범위 내의 조성이다. 구체적으로는, Bi-In-Sn 삼원 상태도에서, Bi가 x질량%, In이 y질량%, Sn이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(46, 54, 0), 점 2(72, 28, 0), 점 3(72, 26, 2), 점 4(46, 52, 2)의 4점을 정점으로 하는 사각형의 범위 내로 Bi(비스무트), In(인듐), Sn(주석)의 농도를 제어한 것이다.

즉 본 발명의 접합 부재를 구성하는 저융점 합금은, Sn을 포함하지 않는 Bi-In계 저융점 합금 또는 Sn을 포함하는 Bi-In-Sn계 저융점 합금이다.

이와 같은 조성의 범위 내에서, Bi 및 In의 2성분 또는 Bi, In 및 Sn의 3성분을 적층 도금함으로써, 융점이 86~111℃인 도금층이 된다. 또 이 도금층을 105~140℃에서 가열 용융함으로써, 도금층과 동등한 융점을 가지는 땜납 합금으로서 사용할 수도 있다. 또 상기 조성의 도금층이나 땜납 합금의 융점은 안정적으로 86~111℃로 할 수 있고, 저온 영역의 105~140℃에서의 가열 리플로우에 의한 접합이 가능하여 저온 실장에 적합하다. 또 접합 신뢰성이 높은 접합 부재로 할 수 있다.

또한 본 발명에 있어서의 융점은 DSC(시차 주사 열량계)를 사용하여 구해진다. DSC의 승온 과정의 흡열 프로파일에 있어서, 각 성분의 융해열이 흡열 피크로서 나타난다. 측정 샘플의 조성에 따라 단독 또는 복수의 흡열 피크가 된다. 본 발명에서는, 편의적으로 각 흡열 피크의 탑 온도를 그 성분의 융점으로서 취급하고, 복수 피크가 있는 경우에는, 가장 낮은 온도의 흡열 피크를 최저 융점(고상선 온도), 가장 높은 온도의 흡열 피크를 최고 융점(액상선 온도)으로서 취급한다.

저융점 합금 중의 Bi, In 및 Sn의 합계에 대한 Bi의 함유량은 46~72질량%이다. Bi가 46질량% 미만에서는, 86℃ 미만에서 흡열 피크가 발생하여, 86℃ 미만의 저융점 성분이 포함되기 때문에, 통상의 사용 환경하에서의 온도 내구성의 저하가 우려되어 바람직하지 않다. 한편, Bi가 72질량%를 넘으면, 잔류 Bi에 유래하는 272℃의 흡열 피크 강도가 증가하여, 고융점 성분이 증가하는 경향이 되어 바람직하지 않다. 잔류 Bi에 기인하는 고융점 성분이 포함되면, 140℃의 가열 리플로우에서는 미용융물이 잔류하여, 접합 강도나 치수 정밀도 등의 접합 재료로서의 신뢰성 저하가 우려된다.

저융점 합금 중의 Bi, In 및 Sn의 합계에 대한 In의 함유량은 26~54질량%이다. In이 26질량% 미만인 경우에는, Bi 융점 근방의 272℃에 흡열 피크가 발생하고, 잔류 Bi에 유래하는 고융점 성분을 포함하게 되어 바람직하지 않다. 한편, In이 54질량%를 넘는 경우에는, 86℃ 미만에서 흡열 피크가 발생하고, 86℃ 미만의 저융점 성분을 포함하게 되어 바람직하지 않다. 또 비교적 고가인 In의 비율이 많은 것이 되어 비용이 비싸져 범용성이 저하된다.

저융점 합금 중의 Bi, In 및 Sn의 합계에 대한 Sn의 함유량은 2질량% 이하이다. Sn이 2.0질량%를 넘으면, 86℃ 미만에서 흡열 피크가 발생하고, 86℃ 미만의 저융점 성분을 포함하게 되어 바람직하지 않다. Sn은 1.0질량% 미만으로 해도 되고, 0.9질량% 이하로 해도 되며, 0.8질량% 이하로 해도 된다.

저융점 합금은 Sn을 포함하지 않는(Sn이 0질량%인) 구성이어도 되고, Bi-In계 저융점 합금일 수도 있다.

또 Sn을 0.1질량% 이상이나, 0.2질량% 이상, 0.3질량% 이상으로 포함해도 된다. Sn을 0.1질량% 이상으로 함으로써, 피도금물 또는 피접합 부재와의 젖음성의 향상이나, 접합 강도 또는 접합 내구성의 향상이 기대된다.

예를 들면 저융점 합금은, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46~72질량%, In을 26~53.9질량%, Sn을 0.1~2질량% 포함하는 Bi-In-Sn계 저융점 합금이나, Bi를 46~72질량%, In을 27.1~53.9질량%, Sn을 0.1~0.9질량% 포함하는 Bi-In-Sn계 저융점 합금으로 해도 된다.

본 발명의 접합 부재에 사용되는 저융점 합금의 융점은 86℃~111℃이다. 반도체 전자 부품 실장시의 도전성 접합 재료로서 땜납 합금을 사용한 전자 제품은, 계절 변동, 옥내외, 전자 제품의 작동에 따른 자기 발열 등이 일어나는 통상의 사용 환경하에 있어서 사용된다. 그 때문에 융점이 80℃ 이하에서는, 접합 강도의 저하가 우려되며, 그 내구성이 부족한 경우가 있다.

저융점 합금의 DSC 측정에 있어서, 이하의 (a)~(c)와 같은 DSC 측정 프로파일을 나타내는 것은, 흡열 피크로서 나타나는 융점의 온도 범위(고상선 온도~액상선 온도)가 좁기 때문에, 실장시의 가열 리플로우의 단시간화가 가능하고, 또한 접합 신뢰성을 높이는 효과를 기대할 수 있기 때문에 바람직하다.

(a)단독의 흡열 피크를 나타내는 것

(b)흡열 피크를 복수 나타내는 경우라도, 가장 큰 흡열 피크 높이에 대하여, 다른 흡열 피크의 높이가 1/10 이하인 것

(c)큰 흡열 피크 높이를 가지는 흡열 피크를 복수 나타내는 경우라도, 큰 흡열 피크 높이를 가지는 흡열 피크의 탑 온도의 차가 5℃ 이내인 것

저융점 합금은, Bi를 46~51질량%, In을 47~54질량%, Sn을 0~2질량% 포함하는 것이 바람직하다. 이와 같은 조성의 저융점 합금은 86~91℃에 피크 탑을 가지는 단독의 흡열 피크를 나타낸다. 또 복수의 흡열 피크를 나타내는 경우라도, 86~91℃에 피크 탑을 가지는 흡열 피크의 흡열 피크 높이가, 다른 흡열 피크보다 큰 것이 되는 등, 상기 서술한 (a)~(c)와 같은 DSC 측정 프로파일을 나타낸다.

예를 들면 Bi가 46질량% 이상 51질량% 이하, In이 49질량% 이상 54질량% 이하이며, Sn을 포함하지 않는(Sn이 0질량%인) 저융점 합금으로 해도 된다. Bi가 46질량% 이상 51질량% 이하, In이 47질량% 이상 53.9질량% 이하, Sn이 0.1질량% 이상 2질량% 이하인 저융점 합금으로 해도 된다. Bi가 46질량% 이상 51질량% 이하, In이 48질량% 초과 53.9질량% 이하, Sn이 0.1질량% 이상 1질량% 미만인 저융점 합금으로 해도 된다. Bi가 46질량% 이상 51질량% 이하, In이 48.1질량% 이상 53.9질량% 이하, Sn이 0.1질량% 이상 0.9질량% 이하인 저융점 합금으로 해도 된다. Bi가 46질량% 이상 51질량% 이하, In이 48.1질량% 이상 53.7질량% 이하, Sn이 0.3질량% 이상 0.9질량% 이하인 저융점 합금으로 해도 된다.

또 저융점 합금은 Bi를 63~72질량%, In을 26~37질량%, Sn을 0~2질량% 포함하는 것이 바람직하다. 이와 같은 조성의 저융점 합금은 106~111℃에 피크 탑을 가지는 단독의 흡열 피크를 나타낸다. 또 복수의 흡열 피크를 나타내는 경우라도, 106~111℃에 피크 탑을 가지는 흡열 피크의 흡열 피크 높이가, 다른 흡열 피크보다 큰 것이 되는 등, 상기 서술한 (a)~(c)와 같은 DSC 측정 프로파일을 나타낸다.

예를 들면 Bi가 63질량% 이상 72질량% 이하, In이 28질량% 이상 37질량% 이하이며, Sn을 포함하지 않는(Sn이 0질량%인) 저융점 합금으로 해도 된다. Bi가 63질량% 이상 72질량% 이하, In이 26질량% 이상 36.9질량% 이하, Sn이 0.1질량% 이상 2질량% 이하인 저융점 합금으로 해도 된다. Bi가 63질량% 이상 72질량% 이하, In이 27질량% 초과 36.9질량% 이하, Sn이 0.1질량% 이상 1질량% 미만인 저융점 합금으로 해도 된다. Bi가 63질량% 이상 72질량% 이하, In이 27.1질량% 이상 36.9질량% 이하, Sn이 0.1질량% 이상 0.9질량% 이하인 저융점 합금으로 해도 된다. Bi가 63질량% 이상 72질량% 이하, In이 27.1질량% 이상 36.7질량% 이하, Sn이 0.3질량% 이상 0.9질량% 이하인 저융점 합금으로 해도 된다.

또한 저융점 합금에 있어서의 Bi, In 및 Sn의 질량 농도는, 도금층이나 땜납 합금 범프, 미소 코어재의 피복층 등의 저융점 합금 부분에 있어서, Bi와 In과 Sn의 합계를 100질량%로서 환산했을 때의 Bi, In, Sn의 각각의 성분의 농도이다.

이들의 조성은 실장에 있어서의 접합 부재의 요구되는 내열성에 따라 적시 선택하여 사용하는 것이 바람직하다.

저융점 합금은 Bi, In 및 Sn 이외를 포함해도 된다. 예를 들면 저융점 합금은 Bi, In, Sn에 더해, 혼합 성분 및 불가피하게 포함되는 불순물로 이루어지는 합금으로 해도 된다. 또 Bi, In, 혼합 성분 및 불가피하게 포함되는 불순물로 이루어지는 합금으로 해도 된다.

(혼합 성분)

도금층의 피막의 평활성이나 밀착성 등의 물성 향상의 목적으로, 융점이 111℃를 넘지 않는 범위에서, 적절히 혼합 성분을 포함해도 된다. 예를 들면 저융점 합금은 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 저융점 합금에 있어서의 상기 혼합 성분의 합계 질량이 차지하는 비율(혼합 성분의 합계 질량/합금의 질량)을 0.001~3.0질량%의 범위로 할 수 있다.

또한 Pb 프리로서 사용하기 위해서 Pb의 혼합량을 저감하는 것이 바람직하며, 저융점 합금에 있어서의 Pb의 농도는 0.1질량% 이하가 바람직하고, 0.05질량% 이하가 보다 바람직하며, 0.01질량% 이하가 보다 바람직하다. Pb은 검출 하한 이하인 것이 더욱 바람직하다.

저융점 합금은 원료나 제조 공정상 불가피하게 포함되는 불순물을 포함하는 것이어도 된다. 이와 같은 불순물로서는 Fe(철)이나 C(탄소) 등을 들 수 있다.

저융점 합금에 대한 Sn, Bi 및 In의 합계량이 차지하는 비율(Sn과 Bi와 In과의 합계 질량/저융점 합금의 전체 질량)은 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하고, 95질량% 이상이 특히 바람직하다. 또 97질량% 이상이나, 98질량% 이상, 99질량% 이상으로 해도 된다.

(도금층)

저융점 합금은 도금층을 형성할 수 있다. 도금층을 기판이나 미소 코어재의 표면에 형성시킴으로써 본 발명의 접합 부재를 얻을 수 있다. 도금층에 대해서는, 본 발명의 제조 방법에 있어서 상세하게 설명한다.

(땜납 합금 범프)

저융점 합금은 땜납 합금 범프를 형성할 수 있다. 예를 들면 Bi를 46~72질량%, In을 26~54질량%, Sn을 0~2질량% 포함하는 도금층을 가열 리플로우시켜 이루어지는 땜납 합금 범프로 할 수 있다. 기판 상에 형성된 도금층을 가열 리플로우함으로써, 기판과, 기판 상에 형성된 저융점 합금으로 이루어지는 땜납 합금 범프를 가지는 접합 부재를 얻을 수 있다.

(미소 코어재의 피복층)

저융점 합금은 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재의 표면을 피복하는 피복층을 형성할 수 있다. 미소 코어재의 피복은 도금에 의해 피복하거나, 저융점 합금으로 피복해도 된다.

[접합 부재]

본 발명의 접합 부재에 사용되는 저융점 합금은, 융점이 86~111℃의 범위이기 때문에, 그 융점 이상의 가열로 용융하고, 그 융점 미만 및 20~30℃정도의 상온 부근에서는 고체이다. 저융점 합금으로 이루어지는 도금층이나 땜납 합금 범프, 저융점 합금으로 피복된 미소 코어재는 접합부로서 기능하는 점에서, 저융점 합금으로 이루어지는 도금층, 저융점 합금으로 이루어지는 땜납 합금 범프, 또는 저융점 합금으로 피복된 미소 코어재를 접합부로서 갖추고, 피접합물과 접합하는 것을 본 발명에 있어서는 접합 부재라고 부른다.

본 발명의 접합 부재는 저융점 합금으로 이루어지는 도금층 그 자체, 또는 저융점 합금으로 이루어지는 땜납 합금 범프 그 자체여도 된다.

저융점 합금에 의해 형성된 도금층을 가열 리플로우함으로써 범프(땜납 합금 범프나 미소 부재 탑재형 범프)를 형성할 수 있으므로, 본 발명의 접합 부재는, 저융점 합금에 의해 형성된 도금층을 가열 리플로우시켜 이루어지는 범프를 가지는 것으로 할 수 있다.

본 발명의 접합 부재는, 기판과, 기판 상에 형성된 저융점 합금(도금층 또는 땜납 합금 범프)을 가지는 것으로 해도 된다. 예를 들면 본 발명의 접합 부재는 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더메탈을 포함하는 언더메탈의 층을 가지는 기판과, 언더메탈의 층 상에 배치된 저융점 합금을 가지는 것으로 할 수 있다. 언더메탈층을 가지는 기판으로서는 반도체 칩 등을 들 수 있다.

본 발명의 접합 부재는 미소 코어재의 표면에 저융점 합금(도금층 또는 땜납 합금으로 이루어지는 피복층)을 가지는 미소 부재를 가지는 것으로 해도 된다. 또 미소 코어재의 표면에 저융점 합금을 가지는 미소 부재를 기판 등 상에 배치한 것을 접합 부재로 해도 된다. 예를 들면 미소 코어재가 도금층으로 피복된 미소 부재를, 도전성 접합부가 설치된 기판의 도전성 접합부 상에 실장하고, 가열 리플로우함으로써, 도전성 접합부가 설치된 기판과, 도전성 접합부 상에 배치된 미소 부재 탑재형 범프를 가지는 접합 부재를 얻을 수 있다.

도금층 또는 땜납 합금 범프를 형성시키는 부재나, 미소 코어재, 미소 코어재의 표면이 저융점 합금으로 피복된 미소 부재를 배치시키는 부재로서는, 본 발명의 제조 방법에 기재하는 피도금물을 사용할 수 있다.

<본 발명의 저융점 접합 부재의 제조 방법>

본 발명의 접합 부재는, 예를 들면 저융점 합금의 각각의 원료 금속을 배합하고 용융시켜 저융점 땜납 합금을 제작하는 방법이나, 피도금물의 표면에 Bi, In 및 Sn의 각 농도가 소정의 조성 범위가 되도록 2성분 또는 3성분을 각각 적층 도금하여 저융점 도금층을 형성하는 방법, 이 도금층을 가열 리플로우하여 저융점 땜납 합금 범프를 제작하는 방법 등으로 얻을 수 있다.

이들 중에서도 저융점 도금층의 형성을 이용하는 방법(도금 적층법)은 조성을 조정하기 쉽고, Bi-In 또는 Bi-In-Sn의 합금화와 그 범프화를 한번에 행할 수 있기 때문에 간편성 및 접합 신뢰성이 우수하여 공업적으로는 유용하다.

<본 발명의 제조 방법>

본 발명의 접합 부재는, 적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하고, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하는 도금층을, 피도금물 상에 형성하는 도금 공정을 가지는 제조 방법(이하, 「본 발명의 제조 방법」이라고 기재하는 경우가 있다.)으로 제조하는 것이 바람직하다.

본 발명의 제조 방법은 본 발명의 접합 부재를 효율적으로 제조할 수 있다. 본 발명의 제조 방법은 Pb 프리의 조성을 용이하게 조정할 수 있다. 또 얻어지는 접합 부재는 저온에서 접합할 수 있어 저온 실장성이 우수하다. 또 도금에 의해 적층함으로써 도금층의 조성의 재현성이 얻어짐과 아울러, 도금층을 상기 저융점 합금의 조성 범위 내가 되도록 임의로 제어하기 쉽다.

또 도금은 합금화 등에도 적합하며, 제조시의 열 처리에 소비하는 에너지도 저감할 수 있다.

본 발명에 있어서, 본 발명의 제조 방법에 의해 본 발명의 접합 부재를 제조할 수 있다. 본 발명에 있어서, 본 발명의 제조 방법과 본 발명의 접합 부재의 각각의 발명의 각각에 대응하는 구성은 서로 이용할 수 있다.

이하에 본 발명의 제조 방법에 사용되는 재료나 각 공정에 대해 설명한다.

[피도금물]

피도금물은 도금층이 형성되는(배치되는) 대상이 되는 부재이다. 또 기판 상에 형성된 도금층을 가열 리플로우함으로써 땜납 합금화가 가능한 점에서, 피도금물은 땜납 범프가 형성되는 대상이 되는 부재가 될 수도 있다.

(기판)

본 발명의 제조 방법의 대상이 되는 피도금물로서는, LSI나 반도체 칩 등의 반도체 전자 부품이나, 반도체 전자 부품 또는 이것을 복수 탑재하여 회로 구성된 패키지나 모듈로 하기 위한 프린트 배선판 등의 배선 기판 등의 기판을 들 수 있다. 이들 피도금물은 필요에 따라 그 표면에 포토리소그래피 등에 의해 소요의 도전성 접합부(패드)가 패턴 형성된 것을 사용한다.

(언더메탈의 형성)

피도금물은, 도전성 접합부가 패턴 형성된 기판의 표면에, 필요에 따라 Ti(티탄), Ni(니켈), Cu(구리), Au(금), Sn(주석), Ag(은), Cr(크롬), Pd(팔라듐), Pt(백금), W (텅스텐), Co(코발트), TiW(티탄-텅스텐), NiP(니켈-인), NiB(니켈-붕소), NiCo(니켈-코발트) 및 NiV(니켈-바나듐)으로 이루어지는 군으로부터 선택되는 1 이상의 언더메탈을 성막한 것(예를 들면 언더메탈의 층을 가지는 기판)을 사용하는 것도 가능하다. 이들 언더메탈은 단독 또는 복수를 적층하여 사용해도 상관없다. 성막 방법은 증착, PVD, 도금법 등으로부터 적응 가능한 방법을 적시 선택하여 사용하면 된다. 성막의 막두께는 각각 0.01~10μm의 범위에서 적시 설정하면 된다.

(도전성 포스트의 형성)

집적 회로의 미세화에 따라 도전성 접합 재료의 땜납 합금을 좁은 간격(협피치)으로 늘어놓는 것에 의한 실장시(가열 리플로우시)의 쇼트 방지 등의 목적으로 설치되는 원기둥 형상의 도전성 포스트가 언더메탈의 층 상에 형성된 것을 피도금물로서 사용하는 것도 가능하다. 원기둥 형상의 포스트재로서는 Cu, Ag, Ni 등의 도전성 금속으로부터 적시 선택하면 된다. 원기둥 형상 포스트의 형성은 PVD, 도금법 등으로부터 적응 가능한 방법을 적시 선택하여 사용하면 된다. 원기둥 형상 포스트의 높이는 1~200μm의 범위가 통상적이며, 그 필요에 따라 적시 설정하면 된다.

(미소 코어재)

이하에 설명하는 바와 같이, 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재를 피도금물로 할 수도 있다. 이들을 피도금물로 함으로써, 미소 부재의 접합 부재를 얻을 수 있다.

볼 그리드 어레이(이하, BGA라고 한다) 등의 미소 볼 탑재형의 도전성 접합 재료의 코어 볼로서 사용되는 미소 볼을 피도금물로서 사용하는 것도 가능하다. 미소 볼은 직경 1mm 이하이며, 미소 금속 볼 또는 미소 수지 볼을 사용할 수 있다. 특히 미소 수지 볼은 전자 회로 부품의 경량화, 열응력 완화(탄성 변형이 가능) 등에 유효한 코어 볼재로서 사용되고 있다.

미소 금속 볼로서는 예를 들면 직경이 0.05~1.0mm인 Cu, Ni-Co-Fe 합금, Ni-Fe 합금 등의 도전성 금속구이면 어느 것이나 사용할 수 있다. 또 필요에 따라 그 표면에 두께 0.1~30μm의 Ni, Cu, 땜납 등의 도전성 피복을 시행한 미소 금속 볼의 사용도 가능하다.

미소 수지 볼로서는 예를 들면 직경이 0.05~1.0mm인 아크릴 수지, 폴리프로필렌 수지, 염화비닐 수지, 폴리페닐렌설파이드, 디비닐벤젠 가교 중합체 등의 일반적인 수지로 미소 볼화가 가능한 것이면 어느 것이나 사용할 수 있다. 또한 이들 미소 수지 볼은 비도전성이기 때문에, 그 표면에 무전해 도금 등에 의해 0.5~5.0μm정도의 Ni, Cu, 땜납 등의 도전성 금속 또는 합금 등으로 피복한 것을 사용한다.

또 미소 코어재는 볼 형상에 한정되지 않고, 원기둥 형상이나 각기둥 형상, 추 형상, 또 이들의 각을 모따기한 형상 등의 미소 핀 부재를 사용할 수도 있다. 미소 핀 부재는 상기 서술한 미소 금속 볼이나 미소 수지 볼에 준하는 재질이나 크기 등을 가지는 미소 금속 핀이나 미소 수지 핀을 사용할 수 있다. 또한 미소 핀 부재의 경우, 가장 작은 변을 미소 금속 볼이나 미소 수지 볼에 있어서의 직경에 상당하는 것으로 한다.

[피도금물의 표면 세정·건조]

본 발명의 제조 방법은 도금 공정 전에 피도금물의 표면 세정·건조를 행해도 된다.

피도금물의 표면 세정은 피도금물의 표면의 부착물을 제거하여 청정화하는 것이 목적이며, 부착물 제거가 가능한 용매를 선정하여 사용한다. 예를 들면 유기 용매로서는 메탄올, 에탄올, 이소프로필알코올 등의 저급 알코올류, 아세톤, 메틸에틸케톤(MEK), 이소부틸케톤(MIBK) 등의 케톤류 등을 들 수 있다. 수계 용매로서는 암모니아, 유기 아민 화합물 등과 과산화수소수의 병용, 아니온계, 카티온계, 노니온계의 계면활성제 등이 첨가된 수용액을 들 수 있다. 이들 용매 중, 피도금물 재질을 침해하지 않는 것을 고려하여 적시 선택하여 사용한다.

피도금물의 표면 세정은 실온~100℃의 범위 내에서 이들 용매 중에 침지 또는 용매로의 샤워 세정 등의 방법으로 세정한다. 용매 세정 후에는 표면에 부착된 용매 성분을 수세하여 표면을 청정화하면 된다. 이어서 피도금물의 건조인데, 실온~100℃의 범위에서 가온 건조 또는 통풍 건조하면 된다. 또한 건조 공정은 생략하고 다음 도금 공정으로 진행시키는 것도 가능하다.

[도금 공정]

도금 공정은, 적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하고, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하는 도금층을, 피도금물 상에 형성하는 공정이다.

도금 방법은 전해 도금 또는 무전해 도금의 어느 방법이라도 가능하지만, 도금 소요 시간이나 생산성 등을 고려하면 전해 도금이 바람직하다.

사용 가능한 도금 장치를 전해 도금의 경우를 예로 서술하면, 사용하는 각 도금액에 대하여 내식성을 가지는 재질로 구성된 도금조에, 교반 날개, 요동, 스퀴지 교반 등의 교반 기능과 전류값을 소정의 범위에서 제어할 수 있는 정류기를 갖춘 것을 사용하며, 양극에 용해성 애노드나 불용성 애노드 등을 사용하고, 음극에 피도금물을 세트할 수 있는 도금 장치를 사용할 수 있다.

도금 공정에서 행해지는 도금 처리는 적어도 Bi 도금 및 In 도금을 포함한다. 각 도금 처리로 형성되는 도금층이 각각 소망의 두께가 되도록 각 도금액의 농도나 도금 처리 시간 등을 조정함으로써, 도금층의 조성을 제어할 수 있다.

형성하는 도금층이 Sn을 포함하지 않는 경우, Bi 및 In 도금을 행하여, Bi 및 In을 포함하는 도금층(Bi-In계 도금층)을 형성시킬 수 있다.

형성하는 도금층이 Sn을 포함하는 경우, Bi 도금 및 In 도금에 더해 Sn 도금을 행하여, Bi, In 및 Sn을 포함하는 도금층(Bi-In-Sn계 도금층)을 형성시킬 수 있다. 또 Sn 이온을 포함하는 Bi 도금액(Bi-Sn 복합 도금액)으로 Bi 도금을 행하거나, Sn 이온을 포함하는 In 도금을 행하거나 함으로써, Bi, In 및 Sn을 포함하는 도금층을 형성시켜도 된다. 최종물의 도금층 중의 Sn 함유량이 소량이며 Sn 단독 도금에 의한 Sn 농도 조정의 재현성이 부족한 경우에는, 소량의 Sn을 함유하는 Bi-Sn 복합 도금액을 사용하여, 가장 먼저 Bi-Sn 복합 도금층을 형성한 후에, 그 위에 후술하는 In 도금을 행하여, Sn-Bi-In계 저융점 도금층으로 함으로써 재현성이 향상된다.

도금 공정에서는, Bi를 46~51질량%, In을 49~54질량% 포함하고, Sn을 포함하지 않는 도금층, 또는 Bi를 46~51질량%, In을 47~53.9질량%, Sn을 0.1~2질량% 포함하는 도금층을 형성하도록 도금 처리를 행하는 것이 바람직하다. 또 Bi를 63~72질량%, In을 28~37질량% 포함하고, Sn을 포함하지 않는 도금층, 또는 Bi를 63~72질량%, In을 26~36.9질량%, Sn을 0.1~2질량% 포함하는 도금층을 형성하도록 도금 처리를 행하는 것이 바람직하다. 이것에 의해 DSC 측정에 있어서의 흡열 프로파일에서의 융점의 온도 범위가 샤프한 도금층이 형성되기 때문에, 실장시의 가열 리플로우의 단시간화 또한 접합 신뢰성을 높이는 효과를 기대할 수 있다.

각각의 도금 처리의 방법을 이하에 예시한다.

(Bi 도금)

Bi 도금은 피도금물을 도금하는 주된 성분으로서 Bi를 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. Bi 도금액은 시판하는 것을 사용하면 되고, 예를 들면 이시하라케미컬사의 Bi 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 Bi 이온 농도 1~70g/L, 전류 밀도 0.1~20.0A/dm²의 범위 내에서 임의로 설정하면 된다. Bi 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다. 또 Bi-Sn 복합 도금액을 사용하여 행하는 Bi·Sn 도금을 Bi 도금으로 해도 된다.

(In 도금)

In 도금은 피도금물을 도금하는 주된 성분으로서 In을 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. In 도금액은 시판하는 것을 사용하면 되고, 예를 들면 이시하라케미컬사나 EEJA사의 In 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 In 이온 농도 1~70g/L, 전류 밀도 0.1~20.0A/dm²의 범위 내에서 임의로 설정하면 된다. In 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다. 또 In-Sn 복합 도금액을 사용하여 행하는 In·Sn 도금을 In 도금으로 해도 된다.

(Sn 도금)

상기 서술한 바와 같이, 형성하는 도금층이 Sn을 포함하는 경우, Bi 도금 및 In 도금에 더해 Sn 도금을 행해도 된다.

Sn 도금은 피도금물을 도금하는 주된 성분으로서 Sn을 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. Sn 도금액은 시판하는 것을 사용하면 되고, 예를 들면 이시하라케미컬사의 Sn 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 Sn 이온 농도 1~70g/L, 전류 밀도 0.1~20.0A/dm²의 범위 내에서 임의로 설정하면 된다. Sn 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다.

또한 Bi 도금, In 도금 및 Sn 도금은 임의로 사용하는 혼합 성분 등의 다른 도금 성분을 포함하는 복합 도금액을 사용해도 된다. 도금액 등의 도금용 조성물에 있어서, 주된 성분에 대한 다른 도금 성분의 총량(다른 도금 성분의 총량(g/L)/주된 성분(g/L))은 50질량% 이하가 바람직하고, 30질량% 이하가 바람직하며, 20질량% 이하가 바람직하다. 예를 들면 Bi 도금에, 임의의 혼합 성분인 Cu를 혼합한 Bi-Cu 복합 도금액이나, Ag을 혼합한 Bi-Ag 복합 도금액을, 주성분으로서 Bi를 포함하는 점에서 Bi 도금으로서 사용해도 된다. In 도금, Sn 도금도 마찬가지이다.

또 상기 서술한 바와 같이, Bi 도금 및 In 도금은 Sn 이온을 포함하는 복합 도금액을 사용해도 된다. Bi-Sn 복합 도금액이나 In-Sn 복합 도금액도 또한 상기 서술한 혼합 성분 등을 포함해도 된다. 예를 들면 Sn 및 Cu를 혼합한 Bi-Sn-Cu 복합 도금액을 Bi 도금액으로서 사용해도 되고, Sn 및 Ag을 혼합한 Bi-Sn-Ag 복합 도금액을 Bi 도금액으로서 사용해도 된다. In 도금액도 마찬가지이다.

(미량 금속의 첨가)

도금층의 피막의 평활성, 밀착성 등의 물성 향상의 목적으로, 필요에 따라 얻어지는 도금층의 융점이 111℃를 넘지 않는 범위에서, Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 첨가해도 된다. 혼합 성분은 도금층의 합계 질량에 있어서의 상기 혼합 성분의 합계 질량이 차지하는 비율(혼합 성분의 합계 질량/도금층의 합계 질량)이 0.001~3.0질량%가 되도록 첨가하는 것이 가능하다. 도금층에 대한 혼합 성분의 합계 질량이 차지하는 비율은 0.005질량% 이상이나, 0.01질량% 이상, 0.05질량% 이상, 0.1질량% 이상으로 해도 된다. 또 도금층에 대한 혼합 성분의 합계 질량이 차지하는 비율은 2.5질량% 이하나, 2.0질량% 이하, 1.5질량% 이하, 1.0질량% 이하로 해도 된다.

이들 특정 혼합 성분의 첨가의 방법은, 상기 서술한 바와 같이, 도금층 중의 혼합 성분의 함유량이 소정량이 되도록, Bi, In 및 Sn의 어느 하나의 도금액 중에 첨가하여 Bi, In 또는 Sn 피막 중에 도입하는 방법을 들 수 있다. 또 혼합 성분 자체를 주성분으로서 포함하는 도금액을 사용하여, 단독 도금하여 도금층에 도입하는 것도 가능하다.

또한 착화제 등에 의해 석출 전위를 조정하여 혼합 성분(첨가 금속)과의 합금 도금을 얻는 관점에서, 첨가 금속은 Bi 도금액 중 또는 Sn 도금액 중에 첨가하는 것이 바람직하다. Bi 또는 Sn 도금액 중으로의 이들 첨가 금속의 첨가량은, Bi 또는 Sn의 중량 농도에 대하여 1/1000~1/10농도의 범위에서, 얻어지는 도금층 중에서 소정 농도가 되도록 적시 선정하여 사용하면 된다.

(도금 처리의 순서)

Bi 도금과 In 도금 모두 행하는 것이면, Bi 도금과 In 도금의 순서는 임의여도 되는데, 도금 공정은 이하의 도금 공정(A) 또는 도금 공정(B)인 것이 바람직하다.

도금 공정(B):도금 처리가 Bi 도금, In 도금 및 Sn 도금을 포함하고, 피도금물에 처음에 행하는 도금 처리가 Sn 도금 또는 Bi 도금이며, Sn 도금 및 Bi 도금을 행한 후, In 도금을 행하는 공정

도금 공정에 있어서, Bi 도금 및 In 도금을 행하는 경우, 구체적으로는 피도금물의 표면으로부터 순서대로 Bi→In, In→Bi의 순서의 어느 순서라도 가능하다. 전해 도금으로 소정의 조성의 도금층을 안정적으로 형성하기 위해서는, 표준 전극 전위가 높고 이온화 경향이 작은 것으로부터 도금하는 편이 바람직하다. 그 때문에 「Bi→In」의 순서로 도금하는 것이 보다 바람직하다.

도금 공정에 있어서, Bi 도금 및 In 도금에 더해 Sn 도금을 행하는 경우, Bi 도금, In 도금 및 Sn 도금의 순서는 임의여도 된다. 구체적으로는 피도금물의 표면으로부터 순서대로 Sn→Bi→In, Sn→In→Bi, Bi→Sn→In, Bi→In→Sn, In→Sn→Bi, In→Bi→Sn의 순서의 어느 순서라도 가능하다. 전해 도금으로 소정의 조성의 도금층을 안정적으로 형성하기 위해서는, 표준 전극 전위가 높고 이온화 경향이 작은 것으로부터 도금하는 편이 바람직하다. 그 때문에 「Bi→Sn→In」 또는 「Sn→Bi→In」의 순서로 적층 도금하는 것이 보다 바람직하다.

또한 25℃, 10⁵파스칼(Pa)로 표준 수소 전극을 기준한 경우의 표준 전극 전위는 Bi=0.317V, Sn=-0.138V, In=-0.338V이다. 가장 전위가 낮은 In 도금을 Bi 도금이나 Sn 도금보다 앞에 행하면, In은 다음 성분의 도금 조작 중에 전해 도금욕 중에서 이온화하여 용출되기 쉽기 때문에, 도금층 중에 있어서의 농도가 설정 조건보다 저하되기 쉽다. 따라서, In 도금은 Bi 도금, 또는 Bi 도금 및 Sn 도금을 행한 후에 행하는, 가장 마지막의 도금으로 하는 것이 바람직하다.

(도금층)

도금층은 적어도 Bi 도금, In 도금을 차례차례 행하여 형성되는 것이다. Sn을 사용하지 않는 경우, 형성되는 도금층은 Bi-In계 도금층이며, Sn을 사용하는 경우, 형성되는 도금층은 Bi-In-Sn계 도금층이다.

Bi-In계 도금층은 Bi 도금 및 In 도금을 차례차례 행함으로써 형성되는 도금층이다. 도금층이 형성되는 과정에서 Bi의 층에 In이 확산되어 합금층을 형성함으로써, Bi(융점 272℃), In(융점 157℃) 각각 단독의 융점보다 대폭 낮은 86~111℃의 Bi-In계 도금층이 얻어진다. Bi-In계 도금층은 Bi 및 In이 균일하게 분포된 구성이어도, 불균일하게 분포된 구성이어도 된다. 또 적층체여도 되고, Bi와 In의 농도가 상이한 복수의 BiIn층을 가지는 구성이어도 된다.

Bi-In-Sn계 도금층은 Bi 도금, In 도금 및 Sn 도금을 차례차례 행하거나, Bi-Sn 복합 도금액을 사용한 Bi·Sn 도금 및 In 도금을 차례차례 행하거나 함으로써 형성된다. 도금층이 형성되는 과정에서, Bi층 및/또는 Sn층에 In이 확산되어 합금층을 형성하거나, Sn도 포함하는 Bi의 층에 In이 확산되어 합금층을 형성하거나 함으로써, Bi(융점 272℃), In(융점 157℃), Sn(융점 232℃) 각각 단독의 융점보다 대폭 낮은 86~111℃의 Bi-In-Sn계 도금층이 얻어진다. Bi-In-Sn계 도금층은 Bi, In 및 Sn이 균일하게 분포된 구성이어도, 불균일하게 분포된 구성이어도 된다. 또 적층체여도 되고, Bi, In 및 Sn의 농도가 상이한 복수의 층을 가져도 된다. 예를 들면 Bi-In-Sn계 도금층은 Bi층에 In이 확산된 BiIn층과, Sn층에 In이 확산된 SnIn층을 가지는 구성이어도 된다. Bi와 In의 농도가 상이한 복수의 BiIn층을 가져도 되고, Sn과 In의 농도가 상이한 복수의 SnIn층을 가져도 된다. 또 Bi층에 In 및 Sn이 확산된 BiInSn층을 가지는 구성이어도 되고, Bi, In 및 Sn의 농도가 상이한 복수의 BiInSn층을 가져도 된다.

도금층이 적층체인 경우, 도금 적층수는 특별히 한정되지 않고, Bi 및 In의 농도, 또는 Bi, In 및 Sn의 농도가 상이한 2층 이상의 복수의 층을 가지는 것이면 된다. 또한 피도금물과 도금 성분의 상호작용에 의한 쌍방 성분의 합금화나 확산 방지 등의 목적에 따라, 상기한 2성분 또는 3성분의 농도가 상이한 층을 형성시켜, 3층이나, 4층, 5층 등의 적층도 가능하다.

또한 도금층에 있어서의 각 원소의 농도는, 도금층을 피도금물로부터 박리하고, 산 용해 후, 고주파 유도 결합 플라즈마-발광 분석 장치에 의해 정량 분석하여, 그 농도를 구할 수 있다.

도금층은 Bi 및 In, 또는 Bi, In 및 Sn을 주된 성분으로서 포함하는 것인데, 이들 금속 원소에 더해, 원료나 제조 공정상 불가피하게 포함되는 불순물을 포함하는 것이어도 된다. 이와 같은 불순물로서는 Fe(철)이나 C(탄소) 등을 들 수 있다. 또 상기 서술한 바와 같이, 도금층은 혼합 성분으로서 임의의 첨가 원소를 포함해도 된다.

예를 들면 Bi-In계 도금층은 Bi, In, 혼합 성분 및 불가피하게 포함되는 불순물로 이루어지는 것으로 해도 된다. Bi-In-Sn계 도금층은 Bi, In, Sn, 혼합 성분 및 불가피하게 포함되는 불순물로 이루어지는 것으로 해도 된다.

또한 Pb 프리로서 사용하기 위해서 Pb의 혼합량을 저감하는 것이 바람직하며, 도금층에 있어서의 Pb의 농도는 0.1질량% 이하가 바람직하고, 0.05질량% 이하가 보다 바람직하며, 0.01질량% 이하가 보다 바람직하다. Pb은 검출 하한 이하인 것이 더욱 바람직하다.

또 Bi-In계 도금층의 경우, 도금층에 있어서의 Bi 및 In의 합계량이 차지하는 비율(Bi와 In의 합계 질량/도금층의 전체 질량)은 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하고, 95질량% 이상이 특히 바람직하다. 또 97질량% 이상이나, 98질량% 이상, 99질량% 이상으로 해도 된다.

Bi-In-Sn계 도금층의 경우, 도금층에 있어서의 Bi, In 및 Sn의 합계량이 차지하는 비율(Bi와 In과 Sn의 합계 질량/도금층의 전체 질량)은 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하고, 95질량% 이상이 특히 바람직하다. 또 97질량% 이상이나, 98질량% 이상, 99질량% 이상으로 해도 된다.

(Bi의 층)

Bi 도금에 의해 얻어지는 Bi의 층은 Bi를 포함하는 층이다. Bi의 층은 In을 제외하고 Bi를 주된 성분으로서 포함하고 있으며, 이 층에 있어서의 In을 제외하는 원소에 있어서의 Bi 농도는 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하다. 이 Bi의 층은 Bi 도금에 의해 얻을 수 있다.

또 Bi-Sn 복합 도금액을 사용할 때, Bi 도금에 의해 얻어지는 Bi의 층은, In 및 Sn을 제외하고 Bi를 주된 성분으로서 포함하고 있으며, 이 층에 있어서의 In 및 Sn을 제외하는 원소에 있어서의 Bi 농도는 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하다.

또 Bi의 층은 In도 포함하는 BiIn층으로 해도 된다. 이 BiIn층은 그 층의 주된 성분으로서 Bi 및 In을 포함하고, Bi와 In의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량% 이상, 95질량% 이상으로 할 수 있다. BiIn층은 쌍방을 포함하고, Bi:In의 질량 비율이 1:99~99:1이며, 5:95~95:5나, 10:90~90:10, 20:80~80:20 등으로 할 수도 있다.

또 Bi의 층은 Sn 및 In도 포함하는 BiInSn층으로 해도 된다. BiInSn층은 그 층의 주된 성분으로서 Bi, In 및 Sn을 포함하고, Bi와 In과 Sn의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량% 이상, 95질량% 이상으로 할 수 있다.

(In의 층)

In 도금에 의해 적층 도금층에 포함되는 In은, 도금 처리 중에 Sn의 층이나 Bi의 층 중에 확산되기 쉽기 때문에, In 단독을 주성분으로 한 단독층은 형성하기 어렵고, SnIn 합금, BiIn 합금 또는 BiInSn 합금의 형태로 형성되는 경우가 있다.

(Sn의 층)

Sn 도금에 의해 얻어지는 Sn의 층은 Sn을 포함하는 층이다. Sn의 층은 In을 제외하고 Sn을 주된 성분으로서 포함하고 있으며, 이 층에 있어서의 In을 제외하는 원소에 있어서의 Sn 농도는 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하다. 이 Sn의 층은 Sn 도금에 의해 얻을 수 있다.

또 Sn의 층은 In도 포함하는 SnIn층으로 해도 된다. 이 SnIn층은 그 층의 주된 성분으로서 Sn 및 In을 포함하고, Sn과 In의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량% 이상, 95질량% 이상으로 할 수 있다. SnIn층은 쌍방을 포함하고, Sn:In의 질량 비율이 0.1:99.9~99.9:0.1이며, 1:99~99:1, 10:90~90:10이나, 20:80~80:20 등으로 할 수도 있다.

또 Sn의 층은 Bi 및 In을 포함하는 BiInSn층으로 해도 된다. BiInSn층은 그 층의 주된 성분으로서 Bi, In 및 Sn을 포함하고, Bi와 In과 Sn의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량%, 95질량% 이상으로 할 수 있다.

(각 도금 공정 후의 수세·건조)

각 도금 공정 후의 수세의 목적은 도금욕으로부터 끌어올렸을 때 피도금물의 표면에 부착된 도금액을 제거하는 것이며, 수중에 침지 또는 물 샤워에 의해 수세 하여 청정화한다. 그 후의 건조는 도금층의 융점 미만의 온도에서 건조시키면 된다. 도금층의 융점을 고려하여, 수분 제거가 목적이면, 통상적으로는 실온~100℃의 범위에서 적시 설정하여 가온 건조 또는 통풍 건조시키면 된다. 또한 다음 공정에서 잔존 수분이 있어도 문제없으면, 건조 공정은 생략하고 다음 공정으로 진행시키는 것도 가능하다.

당해 도금층은 피도금물로서 기판 등을 사용하여 제조하고, 피도금물에 배치된 도금층의 상태 그대로 실장 공정에서 접합 부재로서 사용해도 된다.

또 후술하는 저융점 땜납 합금 범프화나 미소 부재 탑재 범프화하여 실장 공정에서 사용해도 된다. 적절하게 피도금물로부터 도금층을 이격하여, 접합 부재로서 사용해도 된다.

[범프화 공정]

상기 서술한 바와 같이, 본 발명의 접합 부재는 땜납 합금 범프나 미소 부재 탑재형 범프 등의 범프를 가지는 구성으로 할 수 있다. 이 경우, 본 발명의 제조 방법은 도금 공정 후에 범프화 공정을 가져도 된다. 범프화 공정은 도전성 접합부 상에 배치된 도금층을 가열 리플로우하여 땜납 합금 범프를 형성하는 공정, 또는 도전성 접합부 상에 배치된 미소 부재(도금층으로 피복된 미소 코어재)를 가열 리플로우하여 미소 부재 탑재형 범프를 형성하는 공정이다. 가열 리플로우는 환원 분위기하에서 행해진다. 예를 들면 후술하는 바와 같이, 포름산 가스 분위기하에서 행할 수 있다. 도금 공정에서 형성되는 도금층은 융점이 낮기 때문에, 105~140℃의 저온 영역에서 가열 리플로우 처리하여 범프화할 수 있다.

일반적으로 가열 리플로우에 의한 땜납 합금 범프 등의 범프의 형성에서는, 합금 조성이 균일하며 표면 요철이 없고, 균일한 구 형상 또는 반구 형상의 형상 물성이 요구된다. 또 실장 물성으로서는 피도금물과의 접합 강도가 3mg/μm² 이상, 히트 사이클 내구성 등이 필요하다. 바람직하게는 피도금물과의 접합 강도는 3.3mg/μm² 이상이다. 이들 요구 물성에 악영향을 끼치는 인자는 땜납 합금 그 자체의 기본 물성이나, 가열 리플로우 전의 합금 성분의 자연 산화막이나, 불순물의 부착이나 혼입 등을 들 수 있다.

가열 리플로우시의 저온에서의 자연 산화막 제거를 목적으로 「포름산 가스 환원법」을 사용하는 것이 바람직하다. 자연 산화막의 제거 방법으로서는 일반적으로는 이하에 나타내는 「포름산 가스 환원법」과 「수소 가스 환원법」이 있으며, 후자는 230℃ 이상에서, 전자는 150℃ 부근에서 환원 반응이 발생하기 때문에, 저온 영역에 적응시킬 수 있고, 안전성, 신뢰성, 비용면에서 우위인 「포름산 가스 환원법」의 적응이 바람직하다. 즉 범프화 공정은 포름산 가스 분위기하에서 행하는 것이 바람직하다.

·포름산 가스 환원법 MeO＋HCOOH→Me＋CO₂+H₂O

·수소 가스 환원법 MeO＋H₂→Me＋H₂O

범프화 공정은 「포름산 가스 환원법」을 사용하여, 환원제:포름산, 압력:20~400mbar, 승온 속도:10~150℃/min, 탑 온도:105~140℃, 탑 온도 유지 시간:20~300초의 범위에서, 도금층의 조성 균형이 맞게 적시 선정하면 된다. 이렇게 하여 얻어지는 땜납 합금 범프 등의 범프는 실장시의 가열 리플로우 온도가 105~140℃의 저온 영역에서의 접합이 가능하기 때문에 저온 실장에 적합하다.

또한 당해 도금층을 형성하거나, 미소 부재를 배치하거나 하는 대상물이 되는 반도체 소자 또는 배선 기판의 내열성이 140℃ 이상인 경우에는, 140℃ 이상의 온도로부터 반도체 소자 또는 배선 기판의 내열 온도 이하의 온도 범위 내에서 가열 리플로우하여 범프화나 후술하는 접합 실장하는 것도 가능하다.

또한 피도금물에 따라, 도금 공정과 범프화 공정 사이에 그 밖의 공정을 가져도 된다. 피도금물이 레지스트막을 가지는 기판인 경우에는, 도금 공정과 범프화 공정 사이에 레지스트막을 제거하는 공정을 가져도 된다. 피도금물이 미소 코어재인 경우에는, 도금 공정을 행함으로써, 미소 코어재가 도금층으로 피복된 미소 부재가 얻어지기 때문에, 이 미소 부재를 기판 상에 배치하는 공정을 행한 후, 범프 공정을 행해도 된다.

이어서 본 발명의 제조 방법에 대해, 보다 구체적인 예를 설명한다.

[도전성 접합부 상으로의 도금층 및 땜납 합금 범프의 형성]

도전성 접합부가 패턴 형성된 기판의 도전성 접합부 상에, 저융점 합금으로 이루어지는 도금층 또는 땜납 합금 범프가 형성된 접합 부재의 제조 방법에 대해 설명한다.

도전성 접합부 상에 도금층을 형성하는 경우, 본 발명의 제조 방법은 도금 공정 및 레지스트막 제거 공정을 가진다. 또 도전성 접합부 상에 땜납 합금 범프를 형성하는 경우, 본 발명의 제조 방법은 도금 공정, 레지스트막 제거 공정 및 범프화 공정을 가진다.

(도금 공정)

도금 공정에 있어서, 도전성 접합부 상에 도금층을 형성시킨다. 피도금물로서는, 패턴 형성된 도전성 접합부와, 도전성 접합부가 노출되는 개구부가 설치된 레지스트막(이하, 「레지스트」 또는 「레지스트 패턴」이라고 기재하는 경우가 있다.)을 가지는 기판을 사용한다. 도금 공정의 방법은 상기 서술한 바와 같다.

(레지스트막 제거 공정)

도금 공정 후에 레지스트막 제거 공정을 행함으로써, 도전성 접합부 상에, 저융점 합금으로 이루어지는 도금층이 접합부로서 형성된 접합 부재가 얻어진다.

레지스트막 제거 공정은 도금 공정 후에 행해지는 공정이며, 기판 상에 설치된 레지스트막을 제거하는 공정이다.

레지스트 패턴 제거는 도금층을 침해하지 않고 레지스트 제거할 수 있는 약액에 침지 또는 샤워 세정 등의 공지의 습식법, 또는 산소 플라즈마에 의한 애싱 처리 등의 공지의 건식법 등의 방법을 사용하여 제거하는 것이 가능하다.

습식법의 경우에 사용하는 약액으로서는, 예를 들면 주성분이 디메틸술폭시드 등인 유기 용매, 수산화칼륨 등인 수계 용매 등을 들 수 있고, 레지스트 재료의 제거성이나 도금 석출물의 내성을 고려하여 적시 선택하면 된다.

약액으로의 레지스트 제거 후에, 피도금물을 수중에 침지 또는 물 샤워에 의해 수세하여 청정화한 후, 실온~100℃의 범위에서 가온 건조 또는 통풍 건조시킨다.

(범프화 공정)

레지스트막 제거 공정 후에, 도전성 접합부 상에 형성된 도금층을 가열 리플로우함으로써 도전성 접합부 상에 저융점 합금으로 이루어지는 땜납 합금 범프가 접합부로서 형성된다. 범프화 공정은 상기 서술한 바와 같다.

도금 공정에 있어서, Bi 도금, In 도금의 순서로 도금 처리를 행하는 경우를 예로 들어 설명하면 「피도금물의 표면 세정·건조→Bi 도금→수세·건조→In 도금→수세·건조→레지스트 제거→수세·건조→땜납 합금 범프화(가열 리플로우)」의 순서로 각 공정을 행함으로써, 도전성 접합부가 패턴 형성된 기판의 도전성 접합부 상에 Bi-In계 저융점 합금으로 이루어지는 땜납 합금 범프가 형성된 접합 부재가 얻어진다.

또 Sn 도금, Bi 도금, In 도금의 순서로 도금 처리를 행하는 경우를 예로 설명하면 「피도금물의 표면 세정·건조→Sn 도금→수세·건조→Bi 도금→수세·건조→In 도금→수세·건조→레지스트 제거→수세·건조→땜납 합금 범프화(가열 리플로우)」의 순서로 각 공정을 행함으로써, 도전성 접합부가 패턴 형성된 기판의 도전성 접합부 상에 Bi-In-Sn계 저융점 합금으로 이루어지는 땜납 합금 범프가 형성된 접합 부재가 얻어진다.

이상이 본 발명의 제조 방법을 사용한, 도전성 접합부 상으로의 도금층 및 땜납 합금 범프의 제조 방법이다.

또 마찬가지의 방법으로, 도전성 접합부 상에, 언더메탈의 층 및/또는 도전 포스트가 형성된 기판을 사용하여, 언더메탈의 층 또는 도전성 포스트 상에 도금층이나 땜납 합금 범프를 형성시킬 수도 있다.

이것에 의해 예를 들면 적층 도금층 또는 땜납 합금 범프가 패턴 형성된 반도체 칩이나 배선 기판을 제조할 수 있다.

종래부터 도전성 접합 재료로서 사용하는 땜납 합금의 제조 방법은, 각각의 합금 성분을 분쇄 또는 파쇄하고, 표면 세정·건조시켜 소정의 조성이 되도록 배합 혼합한 것을, 배합 성분 중에서 가장 융점이 높은 성분의 융점 이상에서 가열 용융시켜 합금화한 것을 괴상으로 취출하고, 또한 이것을 분쇄하여 합금 미립자로 하고, 플럭스 성분 등과 조합하여 땜납 합금 페이스트 등으로 한 것을 피도금물에 도포하여 가열 리플로우에 의해 실장하는 것을 들 수 있다. 본 발명의 접합 부재도 이 제조 방법으로 제조해도 된다. 그러나, 이 방법은 공정이 많아 생산성이 저하되고, 집적 회로의 미세화에 따른 배선 접합의 협피치화에 따른 치수 신뢰성에 대한 적응이 어려운 경우가 있다.

본 발명의 제조 방법을 사용함으로써, 종래의 땜납 합금의 제조 방법에 있어서의 공정을 대폭 경감하고, 또한 미세한 패턴 형성 표면에 직접 도금 공법으로 도전성 접합 부재(도전성 접합 재료)를 형성할 수 있다. 또 치수 신뢰성이 높은 것이나, 얻어지는 당해 도금층이 86~111℃의 저융점이기 때문에, 가열 리플로우 온도가 105~140℃인 저온 영역에서의 접합이 가능하여, 저온 실장에 적합한 것이 특징이다. 이와 같은 관점에서, 땜납 합금의 제조에는, 피도금물의 표면에 설치된 Bi-In계 도금층 또는 Bi-In-Sn계 도금층을 가지는 것을 사용하는 것이 바람직하다.

[미소 코어재가 도금층으로 피복된 미소 부재의 형성]

미소 코어재가 저융점 합금으로 이루어지는 도금층으로 피복된 미소 부재인 접합 부재의 제조 방법에 대해 설명한다.

미소 코어재가 도금층으로 피복된 미소 부재를 형성하는 경우, 본 발명의 제조 방법은 도금 공정을 가진다.

도금 공정에 있어서, 미소 코어재를 피도금물로 하고, 적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하여, 미소 코어재의 표면이 도금층으로 피복된 미소 부재를 제조할 수 있다.

또 상기 서술한 바와 같이, 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나를 미소 코어재로서 사용할 수 있다.

미소 금속 볼 등의 미소 코어재의 도금 방법으로서는, 원주 방향으로 회전하는 원기둥 형상 도금조에서, 도금조 내 중앙부에 양극, 조 내 원주부에 음극이 배설되고, 회전축이 수평축에 의한 수직 방향 회전 또는 경사축에 의한 경사 회전이 가능한 장치를 사용하여, 5~200rpm정도의 회전수로 도금 처리를 행한다. 구체적으로는, 조 내에 도금액과 피도금물인 볼 등을 넣고, 소정의 도금 두께가 되도록 전류 밀도 및 통전 시간을 설정하여 도금 처리를 행하고, 종료되면 회전 원주부로부터 도금 처리된 볼 등 및 도금액이 배출되는 회전형 도금 장치(배럴 도금법)를 사용할 수 있다. 또 이것을 미소 금속 볼의 도금용으로 개량된 일본 특개 평10-18096호 공보나, 일본 특개 평10-270836호 공보에 기재된 회전형 도금 장치나, 또한 일본 특개 평11-92994호 공보에 기재된 회전형 도금 장치를 사용할 수 있다.

미소 코어재의 표면 등에 Bi-In계 도금층 또는 Bi-In-Sn계 도금층을 형성하는 경우에는, 상기한 배럴 도금법(회전형 도금 장치) 등의 공지의 장치를 사용할 수 있다. 도금 방법은 상기 서술한 도금 공정과 마찬가지의 조건으로 도금하면 된다. 도금 처리의 순서는 특별히 한정되지 않지만, 가장 먼저(최하층) Bi 도금을 행하고, 마지막(최상층)에 In 도금을 행하는 방법, 또는 가장 먼저(최하층) Sn 도금 또는 Bi 도금, 마지막(최상층)에 In 도금하는 방법이 바람직하다. 또 도금막의 평활성, 밀착성 향상, 또는 도금 처리 중의 볼 상호의 응집 방지 등의 물성 향상의 목적으로 상기 서술한 (미량 금속의 첨가)와 마찬가지의 미량 금속을 첨가할 수 있다.

이상이 미소 금속 볼이나 미소 수지 볼, 미소 핀 부재 등의 표면에 Bi-In계 도금층 또는 Bi-In-Sn계 도금층을 형성하는 방법이다. 이 방법으로 얻어진 미소 부재의 접합 부재는, 표층의 적층 도금층의 융점이 86~111℃의 저온 영역이며, 그대로 실장 공정에서 사용해도 된다. 또 이것을 후술하는 미소 부재 탑재형의 저융점 땜납 합금 범프로서 실장 공정에서 사용해도 된다.

[미소 부재 탑재 범프의 형성]

미소 부재 탑재 범프를 형성하는 경우, 본 발명의 제조 방법은 도금 공정, 도전성 접합 부위에 미소 부재를 배치하는 공정 및 범프화 공정을 가진다. 피도금물은 미소 코어재이다. 예를 들면 기판의 도전성 접합부 상에 배치된 미소 부재를 가열 리플로우하여 BGA 등의 미소 부재 탑재형 범프를 형성할 수 있다. 이것에 의해 도전성 접합 부재 상에 미소 부재가 실장된 저융점 접합 부재가 얻어진다.

상기한 미소 부재를 이용한 범프 형성에 대해 예시한다. 예를 들면 BGA용 프린트 배선판 등의 도전성 접합부 상에 플럭스를 도포하고, 그 위에 상기 미소 부재를 배치한다. 이어서, 상기 서술한 범프화 공정과 마찬가지의 방법으로 가열 리플로우함으로써, 도전성 접합부 상에 미소 부재 탑재 범프의 형성이 가능하다.

<반도체 전자 회로의 실장>

본 발명은 배선 기판과 반도체 칩 표면 사이에 배치된 본 발명의 접합 부재를 105~140℃의 범위 내에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 본 발명의 접합 부재에 의해 접합하는 반도체 전자 회로의 실장 방법에 관한 것으로 할 수 있다. 본 발명의 반도체 전자 회로의 실장 방법에 의해, 본 발명의 접합 부재를 가지는 반도체 전자 회로를 제작할 수 있다.

구체적으로는 저융점 합금으로 이루어지는 도금층, 저융점 합금으로 이루어지는 땜납 합금 범프 및 저융점 합금으로 피복된 미소 코어재(미소 부재)로 이루어지는 군으로부터 선택되는 어느 하나를 통하여 배선 기판과 반도체 칩 표면이 접촉하도록 반도체 칩과 배선 기판을 포갠 상태에서, 저온 영역에서 가열 리플로우함으로써 반도체 전자 회로의 실장을 행할 수 있다.

반도체 전자 회로의 실장시의 가열 리플로우는, 상기 서술한 범프화 공정의 가열 리플로우와 마찬가지로 포름산 등의 환원 분위기 중에서 행할 수 있다. 압력이나 승온 속도, 탑 온도, 탑 온도 유지 시간 등의 조건도, 상기 서술한 범프화 공정의 가열 리플로우의 조건과 마찬가지로 할 수 있다.

저융점 합금으로 이루어지는 도금층 및 이것을 가열 리플로우시켜 이루어지는 범프가 실장시의 접합 강도를 발현하기 위해서는, 액상선 온도까지 가열하여 용융 접합하는 것이 바람직하다. 본 발명의 접합 부재에서는, 도금층이나 범프의 가장 높은 온도의 흡열 피크의 최고 융점(액상선 온도)이 86~111℃이기 때문에, 액상선 온도까지 가열해도 저온 영역(105~140℃)에서의 접합이 가능하다.

반도체 전자 회로의 실장은 예를 들면 땜납 합금 범프나 도금층을 형성한 반도체 칩을 준비하고, 배선 기판의 접속용의 전극부에 포개어, 포름산 등의 환원 분위기 중에서 가열 리플로우하여 양자를 접합한다.

도금층 또는 땜납 합금 범프가 패턴 형성된 반도체 칩은, 반도체 칩을 피도금물로 하여, 본 발명의 제조 방법에 의해 제조하는 것이 바람직하다. 반도체 칩 상에 패턴 형성된 도금층 또는 땜납 합금 범프와, 배선 기판의 접속용의 전극부를 포갠 상태에서, 환원 분위기하에서 가열 리플로우함으로써 반도체 칩과 배선 기판을 접합할 수 있다.

땜납 합금 범프나 도금층은 배선 기판측에 형성해도 된다. 그 경우, 반도체 칩측의 접속용의 전극부에 접합한다.

도금층 또는 땜납 합금 범프가 패턴 형성된 배선 기판은, 배선 기판을 피도금물로 하여, 본 발명의 제조 방법에 의해 제조하는 것이 바람직하다. 이 경우, 배선 기판 상에 패턴 형성된 도금층 또는 땜납 합금 범프와, 반도체 칩의 접속용의 전극부를 포갠 상태에서, 환원 분위기하에서 가열 리플로우함으로써 반도체 칩과 배선 기판을 접합할 수 있다.

땜납 합금 범프나 도금층은 반도체 칩측, 배선 기판측 모두 형성시켜도 된다. 이 경우, 배선 기판 상에 패턴 형성된 도금층 또는 땜납 합금 범프와, 반도체 칩 상에 패턴 형성된 도금층 또는 땜납 합금 범프를 포갠 상태에서, 환원 분위기하에서 가열 리플로우함으로써 양자를 접합할 수 있다.

또 미소 부재가 패턴 형성된 반도체 칩이나, 미소 부재가 패턴 형성된 배선 기판을 사용해도 된다.

또 저융점 합금으로 이루어지는 도금층, 저융점 합금으로 이루어지는 땜납 합금 범프 및 저융점 합금으로 피복된 미소 코어재(미소 부재)를 이용한 접합은, 반도체 칩이나 배선 기판 등의 전자 회로 기판 이외의 납땜에도 적용할 수 있다.

본 발명의 저융점 접합 부재에 따른 도금층 및 그 땜납 합금 범프의 제조 공정의 개념도를 도 2에, 그 실장 개념도를 도 3에 참고로서 나타낸다.

도 2는 본 발명의 땜납 합금 범프 형성까지의 제조 공정의 개념도의 일례이다.

1) 가공 전 웨이퍼에 나타내는 바와 같이, 우선, 기판(1)(실리콘, 화합물 반도체, 압전 소자, 수지 기판 등) 상에 패드(3)(Au, Al-Cu 등)가 배치되고, 보호막(2)(SiN, 폴리이미드 등)을 가지고 있다.

2) 급전막 형성에 나타내는 바와 같이, 이어서 보호막(2)이나 패드(3) 상에 급전막(4)(Ti/Cu 등)을 형성한다.

3) 레지스트막 도포에 나타내는 바와 같이, 이어서 급전막(4) 상에 레지스트막(5)을 도포한다.

4) 노광·현상에 나타내는 바와 같이, 이어서 레지스트막(5)에 소정의 패턴으로 노광·현상을 행하고, 레지스트막(5)의 일부를 제거한다. 이 때, 통상적으로 패드(3)에 대응하는 위치에 노광을 행한다.

5) 언더메탈 형성에 나타내는 바와 같이, 이어서 레지스트막(5)을 노광·현상하여 구멍이 형성된 부분에 언더메탈(6)(Ni, Cu 등)을 형성한다.

이어서, 본 발명의 제조 방법에 의해, 6)~9)를 행한다.

6) 도금 적층에 나타내는 바와 같이, 적층 도금층(7)(Bi/Sn/In)을 형성한다.

7) 레지스트 박리에 나타내는 바와 같이, 이어서 잔존하고 있던 레지스트막(5)도 제거한다. 이것에 의해 패드(3) 상에 적층 도금층(7)이 형성된 상태가 된다.

8) 급전막 에칭에 나타내는 바와 같이, 이어서 급전막(4)을 에칭에 의해 제거한다.

그리고, 9) 범프 형성에 나타내는 바와 같이, 가열 리플로우함으로써 적층 도금층(7)으로부터 땜납 합금 범프(8)(Bi-In-Sn)가 형성되어, 본 발명의 접합 부재로서 사용할 수 있다.

또한 8) 급전막 에칭 후의 도금층(7)을 그대로 본 발명의 접합 부재로서 사용할 수도 있다.

또 6)에서는 Sn을 포함하지 않는 Bi-In계의 도금층(7)을 형성하고, 9)에서 Sn을 포함하지 않는 Bi-In계의 땜납 합금 범프를 형성해도 된다.

이와 같이 하여 얻어진 접합 부재의 실장의 일례를, 도 3에 나타낸 실장 개념도에 기초하여 설명한다. 우선, 땜납 합금 범프(9)를 형성한 반도체 칩을 상대하는 배선 기판 등의 접합용의 금속막(10)(Au)에 접촉하도록 위치 맞춤하여 배치(도 3 상부 참조)한다. 이어서, 105~140℃의 범위 내에서 가열 리플로우하여, 반도체 칩과 배선 기판 등을 접합할 수 있다(도 3 하부 참조).

(실시예)

이하, 실시예에 의해 본 발명을 더욱 상세하게 설명하는데, 본 발명은 그 요지를 변경하지 않는 한 이하의 실시예에 한정되는 것은 아니다.

(도금층 및 땜납 합금 범프의 조성 측정)

실시예 1~31, 비교예 1~10에서 얻어진 도금층을 SUS 기판으로부터 박리하고, 산 용해 후, ICP-OES(고주파 유도 결합 플라즈마-발광 분광 분석 장치)로 정량 분석을 행했다. 또 실시예 32~35, 참고예 1~4에 대해서는, 도금층을 가열 리플로우한 땜납 합금 범프를 상기와 마찬가지로 측정했다. 사용 기기 및 측정 조건은 이하와 같다.

·측정 기기 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치 형식:ICAP6300Duo

·측정 조건 검량선법에 의한 정량 분석

측정 파장:Sn 188.9nm, Bi 306.7nm, In 325.6nm

(도금층의 융점 측정)

실시예 1~31, 비교예 1~10에서 얻어진 도금층을 SUS 기판으로부터 박리, 분쇄한 샘플을 측정 샘플로 하고, DSC(시차 주사 열량계)를 사용하여 승온 과정에 있어서의 흡열 프로파일을 측정했다. 승온 과정의 DSC 측정에 있어서는, 각 성분의 융해열이 흡열 피크로서 나타나고, 측정 샘플의 조성에 따라 단독 또는 복수의 흡열 피크가 된다. 본 발명에서는, 편의적으로 각 흡열 피크의 탑 온도를 그 성분의 융점으로서 취급하고, 복수의 피크가 있는 경우에는, 가장 낮은 온도의 흡열 피크를 최저 융점(고상선 온도), 가장 높은 온도의 흡열 피크를 최고 융점(액상선 온도)으로 했다. 사용 기기 및 측정 조건은 이하와 같다.

·측정 기기 세이코인스트루 가부시키가이샤 DSC 장치 형식:DSC6220형

·측정 조건 샘플량:10~15mg 측정 팬:알루미늄

분위기:질소 가스

측정 온도 범위:실온~300℃, 승온 속도:10℃/분

(범프 직경의 측정)

실시예 32~35, 참고예 1~4에서 얻어진 땜납 합금 범프의 범프 직경을 화상 계측으로 측정했다. 사용 기기 및 측정 조건은 이하와 같다.

·측정 기기 기엔스사 레이저 현미경 형식:VK-X150

·측정 조건 화상 계측:200배 화상으로부터의 측장

(범프의 시어 강도 측정)

실시예 32~35, 참고예 1~4에서 얻어진 땜납 합금 범프의 시어 강도를 시어 강도 시험기로 측정했다. 사용 기기 및 측정 조건은 이하와 같다.

·측정 기기 DAGE사 본드테스터 형식:4000

·측정 조건 시어 스피드:150μm/s, 시어 위치:땜납부

[실시예 1]

탈지 세정한 SUS304판(100mm×40mm×두께 0.3mm)의 이면의 전체면에 테플론(등록상표) 테이프를 붙이고, 일방의 표면에 테플론(등록상표) 테이프를 붙여 SUS판 개구부가 40mm×40mm로 하여 피도금물로 했다. 도금욕으로서는 유리제 1L 비커를 사용하여, 각각의 도금액을 500mL정도 넣고, 양극에는 백금을 사용했다.

Bi, In 각각의 도금액은 이하의 것을 사용했다.

·Bi-Sn 복합 도금액(Bi 농도 40g/L, Sn 농도 0.8g/L, 이시하라케미컬사제의 Bi 도금액에 Sn을 첨가하여 조제했다.)

·In 도금액 EEJA사제(In 농도 25g/L)

제1층째는 Bi·Sn 도금을 행했다. 조건은 상기한 피도금물을 Bi-Sn 복합 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 2A/dm² 일정하게 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리한 후 끌어올리고, 즉시 수조에 침지하고, 이것을 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi-Sn 도금물을 얻었다.

계속해서, 제2층째의 In 도금을 행했다. Bi 도금 처리된 피도금물을 In 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 3A/dm² 일정하게 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리한 후 끌어올리고, 즉시 수조에 침지하고, 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi-In-Sn계 도금층(BiSn-In 도금층)을 얻었다.

얻어진 Bi-In-Sn계 도금층을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.

[실시예 2~18, 비교예 2~10]

실시예 1과 마찬가지의 방법으로, Bi-Sn 복합 도금액 중의 Sn 농도 및 각각의 도금 처리 시간을 바꾸어, 각종 Bi-In-Sn 조성으로 조제한 도금층 샘플을 제작했다.

[실시예 19]

Bi, In 각각의 도금액은 이하의 것을 사용했다.

·Bi 도금액 이시하라케미컬사제(Bi 농도 40g/L)

·In 도금액 EEJA사제(In 농도 25g/L)

제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 2A/dm² 일정하게 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리한 후 끌어올리고, 즉시 수조에 침지하고, 이것을 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi 도금물을 얻었다.

계속해서 제2층째의 In 도금을 행했다. Bi 도금 처리된 피도금물을 In 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 3A/dm² 일정하게 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리한 후 끌어올리고, 즉시 수조에 침지하고, 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi-In계 도금층을 얻었다.

얻어진 Bi-In계 도금층을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.

[실시예 20~24, 비교예 1]

실시예 19와 마찬가지의 방법으로, 각 도금 성분의 도금 처리 시간을 바꾸어, 각종 Bi-In 조성으로 조제한 도금층 샘플을 제작했다.

표 1(도금층의 조성 분석과 융점 측정 결과)에, 실시예 1~24, 비교예 1~10에서 얻어진 도금층의 조성 분석 결과 및 융점 측정 결과를 나타낸다. 또 융점 측정시의 DSC 측정 프로파일의 대표예로서, 실시예 1, 2, 4, 5, 6, 8, 10, 12, 13, 14, 17, 18, 19, 21, 23, 비교예 1, 2, 3, 5, 6, 8, 9, 10을 도 4~26에 나타낸다.

실시예 1~24의 DSC 측정의 결과로부터, Bi를 46~72질량%, In을 26~54질량%, Sn을 0~2질량%의 특정 범위 내로 제어함으로써, 당해 도금층의 융점을 86~111℃의 저융점 영역으로 할 수 있는 것을 알 수 있다.

한편, 비교예 1~9에서는 86℃ 미만의 흡열 피크를 발생시켜, 저융점 성분의 존재가 확인되었다. 또 비교예 10에서는 272℃의 흡열 피크가 발생하여, 잔류 Bi에 의해 융점이 높아진다.

이러한 결과로부터, 특정 조성 범위 내로 제어하는 저융점 도금층은, 집적 회로의 저온 실장의 실현에 크게 기여할 수 있다고 판단된다.

또한 본 발명의 제조 방법은, 번잡한 합금 제조 공정을 생략할 수 있음과 아울러, 도금 시간(도금액 침지 시간)을 바꾸는 것 뿐인 조작으로 Bi-In-Sn 조성 또는 Bi-In 조성을 임의로 제어할 수 있기 때문에, 종래의 땜납 합금의 제조 공정을 현저하게 간편하게 행할 수 있다.

[혼합 성분의 첨가에 대해(실시예 25~31)]

[실시예 25~26]

Bi 도금액(Bi 농도 40g/L)에 Sn, Ag을 각각 첨가하여, Bi=40g/L, Sn=0.8g/L의 Bi-Sn 복합 도금액 및 Bi=40g/L, Ag=0.8g/L의 Bi-Ag 복합 도금액을 조제했다. Bi·Sn 도금과 In 도금 사이에 Bi·Ag 도금을 행하고, Bn·Sn→Bi·Ag→In의 순서로 도금 적층한 것 이외에는 실시예 1과 마찬가지의 조작을 행하여, Bi-In-Sn에 미량의 Ag이 첨가된 도금층을 얻었다.

또한 Bi·Ag 도금은 Bi-Sn 복합 도금액 대신에 Bi-Ag 복합 도금액을 사용한 것 이외에는 Bi·Sn 도금과 마찬가지로 했다.

얻어진 도금층을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.

[실시예 27~28]

Bi 도금액(Bi 농도 40g/L)에 Sn, Cu를 각각 첨가하여, Bi=40g/L, Sn=0.8g/L의 Bi-Sn 복합 도금액 및 Bi=40g/L, Cu=1g/L의 Bi-Cu 복합 도금액을 조제했다. Bi·Sn 도금과 In 도금 사이에 Bi·Cu 도금을 행하고, Bi·Sn→Bi·Cu→In의 순서로 도금 적층한 것 이외에는 실시예 1과 마찬가지의 조작을 행하여, Bi-In-Sn에 미량의 Cu가 첨가된 도금층을 얻었다.

또한 Bi·Cu 도금은 Bi-Sn 복합 도금액 대신에 Bi-Cu 복합 도금액을 사용한 것 이외에는 Bi·Sn 도금과 마찬가지로 했다.

[실시예 29~30]

Bi 도금액에 Ag을 첨가하여, Bi=40g/L, Ag=0.4g/L의 Bi-Ag 복합 도금액을 조제했다. Bi·Ag→In의 순서로 도금 적층한 것 이외에는 실시예 19와 마찬가지의 조작을 행하여, Bi-In에 미량의 Ag이 첨가된 도금층을 얻었다. 이 도금층을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.

[실시예 31]

Bi 도금액에 Cu를 첨가하여, Bi=40g/L, Cu=0.5g/L의 Bi-Cu 복합 도금액을 조제했다. Bi·Cu→In의 순서로 도금 적층한 것 이외에는 실시예 19와 마찬가지의 조작을 행하여, Bi-In에 미량의 Cu가 첨가된 미량의 Cu 첨가계 도금층을 얻었다. 이 도금층을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광 분광 분석 장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.

실시예 25~31의 결과를 표 2(Cu, Ag 미량 첨가계 도금층의 조성 분석과 융점 측정 결과)에 나타낸다.

실시예 25~31의 DSC 측정의 결과로부터, 미량의 Ag 또는 Cu를 첨가한 저융점 도금층(Bi-In계 도금층 또는 Bi-In-Sn계 도금층)의 융점은 86~111℃의 범위 내의 저융점 영역인 점에서, 미량의 Ag 또는 Cu가 첨가된 저융점 도금층을 저온 실장용의 도전성 접합 재료로서 사용할 수 있는 것이 확인되었다.

[범프 시어 강도의 측정(실시예 32~35, 참고예 1~4)]

[실시예 32~33]

산화막 부착 실리콘 웨이퍼 표면에, 스퍼터로 두께 0.1μm의 Ti막과 0.3μm의 Cu막을 성막하고, 포트리소그래피로 배선 접속용의 개구부(30μmφ×높이 20μm:1000000개, 피치 간격:50μm)가 설치된 레지스트 패턴이 형성된 실리콘 웨이퍼를 제작했다. 계속해서 전해 도금으로 Ni을 3μm 두께로 성막하여, 언더메탈 부착 패턴 형성 피도금물을 제작했다.

상기한 패턴 형성 피도금물을 사용하여, 「Bi→Sn→In」의 순서로 도금물을 제작했다. 도금욕으로서는 30L의 염화비닐 수지제의 도금조를 사용하여, 각각의 도금액을 25L정도 넣고, Sn 도금의 양극은 주석, Bi 도금과 In 도금의 양극은 백금을 사용했다. Sn 도금, Bi 도금, In 도금 각각의 도금액은 이하의 것을 사용했다.

·Sn 도금액 이시하라케미컬사제(Sn 농도 20g/L)

·Bi 도금액 이시하라케미컬사제(Bi 농도 20g/L)

·In 도금액 이시하라케미컬사제(In 농도 20g/L)

제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 2A/dm²의 정전류로 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리를 행했다. 도금 처리 후 끌어올려, 샤워로 수세를 행했다.

계속해서, 제2층째의 Sn 도금을 행했다. Bi 도금 처리된 피도금물을 Sn 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 1.5A/dm²의 정전류로 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리를 행했다. 도금 처리 후 끌어올려, 샤워로 수세를 행했다.

계속해서 제3층째의 In 도금을 행했다. Bi-Sn 도금 처리를 행한 피도금물을 In 도금액에 침지하여 요동시키면서, 온도 20℃, 전류 밀도 1.5A/dm²의 정전류로 소정의 도금 두께를 얻기 위해서 필요한 시간 도금 처리를 행했다. 도금 처리 후 끌어올려, 샤워로 수세를 행했다.

이것을 항온 건조기로 50℃에서 5분간 건조시킨 후, 이것을 레지스트 박리액에 침지하여, 레지스트 제거했다. 계속해서 Cu 에칭액에 침지하여, 도금물이 형성되어 있지 않은 부분의 Cu를 에칭했다. 계속해서 Ti 에칭액에 침지하여, 도금물이 형성되어 있지 않은 부분의 Ti를 에칭하여 Bi-In-Sn계 도금물을 제작했다.

계속해서 제조한 Bi-In-Sn계 도금물을 신아펙스사제 VSU-200 리플로우 장치를 사용하여, 하기 조건으로 리플로우하여 Bi-In-Sn계 저융점 땜납 합금 범프를 제작했다.

·환원제:포름산

·압력:200mbar

·승온 속도:20℃/min

·탑 온도:140℃(킵 시간 180sec)

실시예 32의 Bi-In-Sn계 도금물의 외관 사진을 도 27에 나타낸다. 또한 그 단면을 SEM-EDX 관찰한 결과를 도 28에 나타낸다.

또 실시예 32의 Bi-In-Sn계 도금물을 범프화한 범프 외관 사진을 도 29에, 그 단면을 SEM-EDX 관찰한 결과를 도 30에 나타낸다.

실시예 33의 Bi-In-Sn계 도금물의 외관 사진을 도 31에 나타낸다. 또한 그 단면을 SEM-EDX 관찰한 결과를 도 32에 나타낸다.

또 실시예 33의 Bi-In-Sn계 도금물을 범프화한 범프 외관 사진을 도 33에, 그 단면을 SEM-EDX 관찰한 결과를 도 34에 나타낸다.

[실시예 34~35]

실시예 34~35는 실시예 32, 33과 마찬가지의 조작으로 제작한 패턴 형성 피도금물을 사용하여, 도금물이 소정의 조성이 되도록 각 도금액에서의 도금 시간(침지 시간)을 변경하고, 또한 Sn 도금을 행하지 않고 「Bi→In」의 순서로 도금 처리를 행한 것 이외에는 실시예 32, 33과 마찬가지의 조작을 행하여, Bi-In계 도금물 및 저융점 땜납 합금 범프를 제작했다.

실시예 34의 Bi-In계 도금물의 외관 사진을 도 35에 나타낸다. 또한 그 단면을 SEM-EDX 관찰한 결과를 도 36에 나타낸다.

또 실시예 34의 Bi-In계 도금물을 범프화한 범프 외관 사진을 도 37에, 그 단면을 SEM-EDX 관찰한 결과를 도 38에 나타낸다.

실시예 35의 Bi-In계 도금물의 외관 사진을 도 39에 나타낸다. 또한 그 단면을 SEM-EDX 관찰한 결과를 도 40에 나타낸다.

또 실시예 35의 Bi-In계 도금물을 범프화한 범프 외관 사진을 도 41에, 그 단면을 SEM-EDX 관찰한 결과를 도 42에 나타낸다.

[참고예 1~4]

참고예 1~3은 공지의 Pb 프리 땜납 합금과의 범프 시어 강도의 비교의 목적으로 제작한 공지의 Pb 프리 땜납 합금 범프이다. 실시예 32와 마찬가지의 레지스트 패턴(단, 접속용의 개구부가, 참고예 1, 2는 60μmφ×높이 60μm, 참고예 3은 50μmφ×높이 35μm, 참고예 4는 200μmφ×높이 10μm)이 형성된 실리콘 웨이퍼를 사용하여, 마찬가지의 조작으로 표 3에 나타내는 언더메탈을 성막했다. 단, 참고예 1과 참고예 3은 Ni 도금층 3μm 아래에 전해 도금으로 10μm의 Cu 포스트 형성, 참고예 2는 Ni 도금층을 5μm 형성, 참고예 4는 Ni 도금층을 생략했다. 그리고, 그 위에, 참고예 1, 참고예 2에서는 공지의 SnAg 도금액을 사용하여 SnAg 도금 처리했다. 참고예 3에서는 공지의 Sn 도금액 및 Bi 도금액을 사용하여 Sn, Bi를 적층 도금 처리했다. 참고예 4에서는 공지의 In 도금액을 사용하여 In 도금 처리했다. 이들을 각각 건조시켜, 실시예 32와 마찬가지의 레지스트 제거 조작을 행한 후, 마찬가지의 리플로우 장치를 사용하여 표 3에 기재된 리플로우 온도로 한 것 이외에는 마찬가지의 조작 조건으로 땜납 합금 범프를 제작했다.

표 3에 실시예 32~35 및 참고예 1~4의 범프 조성과 시어 강도의 측정 결과를 나타낸다. 또한 표 중의 도금 적층 두께는 소정의 조성으로 하기 위한 목표값이다. 참고로 시어 강도 시험기의 개념도를 도 43에 나타낸다.

공지의 Pb 프리 땜납 합금 범프 중 참고예 4의 인듐 단독계는 범프 시어 강도가 0.3mg/μm²로 현저하게 낮기 때문에 실용할 수 없지만, Pb 프리 땜납 합금으로서 통상적으로 사용되고 있는 참고예 1~3의 SnAg계 및 SnBi계의 범프 시어 강도는 3.3mg/μm²였다.

Bi-In-Sn계 저융점 도금물의 형상에 대해서는, 도 27, 31에 나타낸 실시예 32, 33의 도금층의 SEM 외관 사진으로부터, 레지스트 패턴에 상응한 원기둥 형상의 도금층을 형성하고 있는 것을 알 수 있다.

또 이들은 Cu/Ni의 언더메탈 상에 Bi→Sn→In의 순서로 적층 도금한 것인데, 도 28에 나타낸 실시예 32의 도금층의 단면 SEM-EDX로부터, Bi층에 In 및 Sn이 거의 균일하게 확산되어 있는 것이 관찰되었다.

실시예 33에 대해서도, 도 32에 나타낸 도금층의 단면 SEM-EDX 사진으로부터, Bi의 층에 In이 확산되어 있는 것이 관찰되었다. 한편, Sn에 대해서는, Sn의 양이 미량이며, SEM-EDX의 In 피크가 Sn 피크에 중복되기 때문에, EDX 감도에서는 검출이 곤란했지만, 실시예 32와 마찬가지로 Bi층에 In 및 Sn이 확산되어 있다고 생각된다.

이와 같이, 최종물의 도금층에서는, In 및 Sn의 확산에 의해 BiInSn의 합금을 형성함으로써, Bi, In, Sn 각각 단독의 융점보다 대폭 낮은 융점을 나타낸다고 생각된다. 또 가열 리플로우 단계에서도 도금층의 BiInSn 합금화가 진행되어, 더욱 저융점화가 진행되는 것으로 생각된다.

실시예 32, 33의 도금층을 140℃에서 가열 리플로우하여 제작한 Bi-In계 저융점 땜납 합금 범프의 형성에 대해서는, 도 29, 33에 나타낸 실시예 32, 33의 범프 외관 SEM 사진으로부터, Cu/Ni 언더메탈 상에 반구 형상의 땜납 합금 범프가 형성되어 있는 것을 알 수 있다. 또 도 30에 나타낸 실시예 32의 범프 단면의 SEM-EDX 사진으로부터, 도금층을 가열 리플로우함으로써, Bi, In 및 Sn이 거의 균일하게 분산된 땜납 합금 범프가 형성되어 있는 것이 확인되었다.

실시예 33에 대해서도, 도 34에 나타낸 범프 단면 SEM-EDX 사진으로부터, 땜납 합금 범프 전체에 Bi 및 In이 확산되어 있는 것이 관찰되었다. 한편, Sn에 대해서는 미량이기 때문에 EDX 감도에서는 검출이 곤란했지만, 실시예 32와 마찬가지로 Sn도 땜납 합금 범프 전체에 확산되어 있다고 생각된다.

Bi-In계 저융점 도금 적층물의 형상에 대해서는, 도 35, 39에 나타낸 실시예 34, 35의 도금층의 SEM 외관 사진으로부터, 레지스트 패턴에 상응한 원기둥 형상의 도금층을 형성하고 있는 것을 알 수 있다. 또 이들은 Cu/Ni의 언더메탈 상에 Bi→In의 순서로 적층 도금한 것이지만, 도 36, 40에 나타낸 이들 도금층의 단면 SEM-EDX로부터, Bi층에 In이 확산되어 있는 것이 관찰되었다. 이와 같이, 최종물의 도금층에서는 In의 확산에 의해 BiIn의 합금을 형성함으로써, Bi, In 각각 단독의 융점보다 대폭 낮은 융점을 나타낸다. 또 가열 리플로우 단계에서도 도금층의 BiIn 합금화가 진행되어, 더욱 저융점화가 진행되는 것으로 생각된다.

이들 도금층을 140℃에서 가열 리플로우하여 제작한 Bi-In계 저융점 땜납 합금 범프의 형성에 대해서는, 도 37, 41에 나타낸 실시예 34, 35의 범프 외관 SEM 사진으로부터, Cu/Ni 언더메탈 상에 반구 형상의 땜납 합금 범프가 형성되어 있는 것을 알 수 있다. 또 도 38, 42에 나타낸 이들 범프 단면의 SEM-EDX 사진으로부터, 도금층을 가열 리플로우함으로써, 땜납 합금 범프의 대부분이 Bi와 In을 포함하는 BiIn 합금으로 형성되어 있는 것이 확인되었다.

또 표 3(범프 조성과 시어 강도)에 나타낸 실시예 32~35의 본 발명의 제조 방법으로 얻어지는 저융점 도금 적층물(Bi-In-Sn계 도금 적층물 또는 Bi-In계 도금 적층물)의 땜납 합금 범프의 시어 강도는 어느 것이나 「3mg/μm² 이상」으로 충분한 접합 강도를 가지고 있어, 접합 재료로서 실용적으로도 충분히 사용할 수 있는 것이 판명되었다.

본 발명은 반도체 전자 부품과 배선 기판의 Pb 프리의 납땜 실장 용도에 적합하게 이용할 수 있다. 또 특히 저온 접합이 가능한 점에서 플렉서블 기판(수지 기판)이나 압전 소자 CDTe 반도체 소자, CCD 소자, 홀로그램 소자 등의 내열성이 낮은 전자 부품의 저온 실장의 방법에 적합하게 사용할 수 있다.

1…기판
2…보호막
3…패드
4…급전막
5…레지스트막
6…언더메탈
7…적층 도금층
8…땜납 합금 범프
9…땜납 합금 범프
10…접합용의 금속막(Au)

Claims

Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~111℃인 저융점 합금을 포함하는 저융점 접합 부재.
제1항에 있어서, 상기 저융점 합금이, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 53.9질량% 이하, Sn을 0.1질량% 이상 2질량% 이하 포함하는 저융점 접합 부재.
제1항 또는 제2항에 있어서, 상기 저융점 합금이, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 51질량% 이하, In을 47질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 86~91℃인 저융점 접합 부재.
제1항 또는 제2항에 있어서, 상기 저융점 합금이, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 63질량% 이상 72질량% 이하, In을 26질량% 이상 37질량% 이하, Sn을 2질량% 이하 포함하고, 융점이 106~111℃인 저융점 접합 부재.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 저융점 합금에 의해 형성된 도금층을 가지는 저융점 접합 부재.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 저융점 합금에 의해 형성된 도금층을 가열 리플로우시켜 이루어지는 범프를 가지는 저융점 접합 부재.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 저융점 합금이, Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고,
상기 저융점 합금에 있어서의 혼합 성분의 합계 질량이 0.001질량% 이상 3.0질량% 이하인 저융점 접합 부재.
제1항 내지 제7항 중 어느 한 항에 있어서, Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더메탈을 성막한 것 위에 상기 저융점 합금이 배치되는 저융점 접합 부재.
제1항 내지 제8항 중 어느 한 항에 있어서, 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 코어재의 표층이 상기 저융점 합금으로 피복된 미소 부재를 가지는 저융점 접합 부재.
제9항에 있어서, 도전성 접합 부재 상에 상기 미소 부재가 실장된 저융점 접합 부재.
적어도 Bi 도금 및 In 도금을 포함하는 도금 처리를 행하고, Bi와 In과 Sn의 합계를 100질량%로 했을 때, Bi를 46질량% 이상 72질량% 이하, In을 26질량% 이상 54질량% 이하, Sn을 2질량% 이하 포함하는 도금층을, 피도금물 상에 형성하는 도금 공정을 가지는 저융점 접합 부재의 제조 방법.
제11항에 있어서, 상기 도금 공정이, 이하의 도금 공정(A) 또는 도금 공정(B)인 저융점 접합 부재의 제조 방법.
도금 공정(A):도금 처리가 Bi 도금 및 In 도금을 포함하고, Bi 도금을 행한 후, In 도금을 행하는 공정
도금 공정(B):도금 처리가 Bi 도금, In 도금 및 Sn 도금을 포함하고, 피도금물에 처음에 행하는 도금 처리가 Sn 도금 또는 Bi 도금이며, 상기 Sn 도금 및 상기 Bi 도금을 행한 후, 상기 In 도금을 행하는 공정
도전성 접합부 상에 배치된 제11항 또는 제12항에 기재된 제조 방법으로 제조된 저융점 접합 부재를 가열 리플로우하여 범프를 형성하는 저융점 접합 부재의 제조 방법.
제1항 내지 제10항 중 어느 한 항에 기재된 저융점 접합 부재를 가지는 반도체 전자 회로.
배선 기판과 반도체 칩 표면 사이에 배치된 제1항 내지 제10항 중 어느 한 항에 기재된 저융점 접합 부재를 105~140℃에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 접합하는 반도체 전자 회로의 실장 방법.