KR20230051246A - 배치 가능한 픽셀 회로를 가진 이미지 센서 및 방법 - Google Patents

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KR20230051246A
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잉윈 쟈
지엔 덩
로저 마크 보스톡
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알프센텍 게엠베하
베이징 루이스즈신 테크놀러지 코., 엘티디.
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Abstract

본 발명은 복수의 픽셀 회로를 포함하는 이미지 센서에 관한 것으로, 상기 복수의 픽셀 회로 각각은, 그라운드(ground) 및 플로팅 디퓨전(floating diffusion, FD) 노드 사이에 연결된 포토다이오드, 제1 전압 공급(vrst) 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결된 리셋 트랜지스터(reset transistor, MRST), 및 소스 팔로워 트랜지스터(source follower transistor, MSF)를 포함하되, 상기 소스 팔로워 트랜지스터(MSF)의 드레인(drain)은 제2 전압 공급에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(row select transistor, MSEL)에 연결된다. 상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력(common column output) 사이에 연결된다. 상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성된다. 상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함한다.

Description

배치 가능한 픽셀 회로를 가진 이미지 센서 및 방법
본 발명은 복수의 픽셀 회로를 포함하는 이미지 센서 집적 회로 및 각각의 방법에 관한 것이다.
APS(Active Pixel Sensor)는 일반적으로 행과 열로 배열된 복수의 픽셀을 포함하는 이미지 센서 집적 회로이다. 각 픽셀은 일반적으로 고정된 포토다이오드인 광 검출기와 하나 이상의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor, 금속 산화막 반도체 전계 효과 트랜지스터) 증폭기를 포함한다. CMOS(Complementary Metal Oxide Semiconductor, 상보형 금속산화 반도체) APS는 휴대폰 카메라, 웹 카메라, 포켓 카메라, DSLR 카메라(Digital Single Lens Reflex, 디지털 일안 반사식 카메라), 미러리스 렌즈 교환식 카메라(mirrorless interchangeable lens cameras) 등에 널리 사용된다.
APS에는 선형 APS 및 로그(logarithmic) APS가 포함된다. 선형 APS는 낮은 조도에서 우수한 감도를 갖지만 동적 범위(dynamic range)는, 픽셀이 포화되기 전에 보유할 수 있는 전하량을 정의하는 전체 용량에 의해 제한된다. 로그 APS는 높은 조도에서 좋은 응답(response)을 가지므로 높은 동적 범위를 갖지만, 낮은 조도에서 감도가 좋지 않다. 저조도에서의 선형 응답(linear response)과 고조도에서의 로그 응답(logarithmic response)을 결합하기 위해 다양한 접근 방식이 취해져 왔다.
실리콘 파운드리(Silicon foundries)는 고품질의 조밀한 프레임 이미지 데이터(표준 APS 셀)를 생성하기 위해 고도로 최적화된 공정 기술과 고도로 최적화된 레이아웃을 갖춘 이미지 픽셀 셀을 제공한다. 그러나 이는 잠재 이벤트 기반 처리에는 차선책이다. 로그 출력을 제공하는 표준 재구성이 알려져 있지만, 이 구성은 성능에 단점이 있고 픽셀 로컬 저지연 이벤트 처리(픽셀 병렬)를 위한 신호를 즉시 제공하지 않는다.
파운드리 표준 셀은 로그 로컬 출력을 위해 설계되지 않았으며, 선형 구성에서 우수한 성능을 유지하고 구성 간의 전기적 스위칭를 허용하면서도 이 로그 구성에서 우수한 성능을 제공하는 전기적 구성이 분명하지 않다.
CMOS(Complementary Metal Oxide Silicon) 이미지 센서는 고성능(낮은 암전류, 낮은 노이즈, 높은 양자 효율)에 최적화된 CIS(CMOS image sensor) 파운드리 공정에서 대량 생산된다. CIS 공정은 선형 통합 응답을 위해 특정 3T(3T: 3개의 트랜지스터) 또는 4T(4T: 4개의 트랜지스터) 셀로 최적화되며, 글로벌 셔터(global shutter) 작동과 같은 추가 기능을 위해 확장될 수 있다.
본 발명의 목적은, 개선된 픽셀 회로를 포함하는 이미지 센서, 및 동일한 픽셀 배열에서의 이벤트 생성을 위한 높은 동적 범위 및 저노이즈 연속 데이터뿐만 아니라 저조도 이미지 데이터 프레임에서의 고품질, 특히 저노이즈를 제공하는 각각의 방법을 제공하는 것이다.
이 목적은 독립항의 주제로 달성된다. 유리한 실시예는 종속항에 정의되어 있다.
본 발명에 따르면, 파운드리 표준 선형 통합 APS 셀의 재사용을 가능하게 하는 추가적인 중요하지 않은 스위치 트랜지스터의 제한된 세트가 제공되어, 픽셀에 국지적인 고품질 연속 로그 출력을 추가로 제공한다.
추가 표면 및/또는 전력 소비의 비용으로 추가 기능을 더하는 추가 출력(프레임 로그 출력, 픽셀 로컬 선형 출력 등)을 허용하는 본 발명의 호환 가능한 확장이 있다.
따라서, 본 발명은 고성능 로그 픽셀 로컬 저지연 출력을 위한 전기적 재구성(electrical reconfiguration)을 갖는 표준 APS 셀의 확장을 제공한다.
본 발명은 픽셀 회로 표면 영역(비용 및/또는 감소된 픽셀 밀도)을 더하므로, 바람직하게는 고품질 로그 출력을 요구하는 회로에 적용 가능하지만 동적 이미지 센서 범위에 대한 간단한 확장에도 적용할 수 있다. 추가 영역은 최소화되고, 표준 APS 구조에서의 트랜지스터의 상당한 재사용을 포함하여 기능의 효율적인 구현을 제공한다.
본 발명은 연속적으로 이용 가능한 로그 픽셀 로컬 출력을 선택적으로 제공하기 위해 최적화된 파운드리 구조에 추가 트랜지스터를 더하는 구성을 제공한다. 로그 출력은 셀의 작동 범위를 더 밝은 조도 조건으로 확장한다. 픽셀 로컬 출력은 변화하는 조도 조건에 대한 저지연 이벤트 기반 응답에 적합하다.
본 발명에 제공된 추가 트랜지스터의 부가는 표준 구조 장치 및 그 치수와 호환되며, 표준 구조 선형 통합의 기능을 손상시키지 않는다.
선형 및 로그 APS는 별도로 제안되었다. 본 발명은, 이들 모드가, 동일한 포토다이오드와 최적화된 판독 전자 장치의 재사용 및 저지연 이벤트 기반 응답을 제공하기에 적합한 연속 픽셀-로컬 로그 출력의 픽셀 로컬 제공과 결합되는 구조를 제공한다.
본 발명은 복수의 픽셀 회로를 포함하는 이미지 센서에 관한 것으로, 상기 복수의 픽셀 회로 각각은, 그라운드(ground) 및 플로팅 디퓨전(floating diffusion, FD) 노드 사이에 연결된 포토다이오드, 제1 전압 공급(vrst) 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결되도록 구성된 리셋 트랜지스터(reset transistor, MRST), 및 소스 팔로워 트랜지스터(source follower transistor, MSF)를 포함하되, 상기 소스 팔로워 트랜지스터(MSF)의 드레인(drain)은 제2 전압 공급(vdd)에 연결되도록 구성되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(row select transistor, MSEL)에 연결된다. 상기 행 선택 트랜지스터(MSEL)의 드레인은 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력(common column output) 사이에 연결된다. 상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성된다. 상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터(MS2, MS3, MS4, 및 MVB)를 포함한다.
다양한 실시예는 바람직하게는 다음의 특징을 구현할 수 있다.
상기 픽셀 회로 각각은, 바람직하게는, 상기 포토다이오드 및 상기 FD 노드 사이에 연결된 트랜스퍼 게이트 트랜지스터(transfer gate transistor, MTX)를 더 포함한다.
상기 픽셀 회로 각각은, 로그 출력 시그널(vlg out)을 생성하도록 구성될 수 있고, 상기 제2 전압 공급(vdd) 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 제1 추가 바이어스 트랜지스터(bias transistor, MVB)를 더 포함한다. 제2 추가 트랜지스터(MS2)는, 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시킬 수 있고, 제3 추가 트랜지스터(MS3)는, 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급(vrst)에 연결시킬 수 있다.
바람직하게는 상기 제3 추가 트랜지스터(MS3)는 개방된다. 제4 추가 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시킬 수 있다. 상기 행 선택 트랜지스터(MSEL)는 폐쇄될 수 있고, 상기 열 출력은 상기 그라운드에 연결될 수 있다. 상기 픽셀 회로 각각은, 바람직하게는, 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 출력(vlg_out)을 포함한다.
바람직하게는, 상기 픽셀 회로 각각은, 로그 출력 시그널을 생성하도록 구성되고, 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키는 제4 추가 스위치 트랜지스터(switch transistor, MS4), 상기 제2 전압 공급(vdd) 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 제1 추가 바이어스 트랜지스터(MVB), 및 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급(vrst) 에 연결시키는 제3 추가 트랜지스터(MS3)를 더 포함한다. 상기 픽셀 회로 각각은, 바람직하게는, 상기 바이어스 트랜지스터(MVB)를 상기 리셋 트랜지스터(MRST)에 연결시키는 제2 추가 트랜지스터(MS2)를 더 포함한다. 바람직하게는 상기 제2 추가 트랜지스터(MS2)는 개방되며, 바람직하게는 상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 로그 출력은 상기 열 출력에서 획득 가능하다. 즉, 열 출력으로부터 로그 출력을 읽을 수 있다.
본 발명의 일 태양에 따르면, 이미지 센서는 복수의 픽셀 회로를 포함하고, 상기 복수의 픽셀 회로 각각은, 그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드, 제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결되도록 구성된 리셋 트랜지스터(MRST), 및 소스 팔로워 트랜지스터(MSF)를 포함하되, 상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되도록 구성되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결되고, 상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결되며, 상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성된다. 상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함한다. 상기 픽셀 회로 각각은, 상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 제1 추가 바이어스 트랜지스터(MVB), 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2), 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3), 및 상기 리셋 트랜지스터(MRST)의 드레인을 상기 리셋 트랜지스터(MRST)의 게이트에 연결시키도록 구성된 제4 추가 트랜지스터(MS4)를 더 포함한다. 로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이, 상기 제2 추가 트랜지스터(MS2)는 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키고, 상기 제3 추가 트랜지스터(MS3)는 개방되고, 상기 제4 추가 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키며, 상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 열 출력은 상기 그라운드에 연결되고, 상기 픽셀 회로 각각은 상기 제1 추가 바이어스 트랜지스터(MVB) 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 출력(vlg_out)을 포함한다.
본 발명의 일 태양에 따르면, 이미지 센서는 복수의 픽셀 회로를 포함하고, 상기 복수의 픽셀 회로 각각은, 그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드, 제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결되도록 구성된 리셋 트랜지스터(MRST), 및 소스 팔로워 트랜지스터(MSF)를 포함하되, 상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되도록 구성되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결되고, 상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결된다. 상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성된다. 상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함한다. 상기 픽셀 회로 각각은, 상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 제1 추가 바이어스 트랜지스터(MVB), 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2), 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3), 및 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키도록 구성된 제4 추가 스위치 트랜지스터(MS4)를 더 포함한다. 로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이, 상기 제4 추가 스위치 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키고, 상기 제3 추가 트랜지스터(MS3)는 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키며, 상기 제2 추가 트랜지스터(MS2)는 개방되고, 상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 로그 출력은 상기 열 출력에서 획득 가능하다.
바람직하게는, 적어도 하나의 추가 다이오드 연결 트랜지스터(diode connected transistor)는 상기 제2 추가 트랜지스터(MS2)와 직렬로 연결되고, 로그 변환 구성(logarithmic conversion configuration)에서의 이득(gain)을 곱하도록 구성되거나, 적어도 하나의 추가 다이오드 연결 트랜지스터는 상기 제3 추가 트랜지스터(MS2)와 병렬로 연결되고, 로그 변환 구성(logarithmic conversion configuration)에서의 이득을 곱하도록 구성된다.
바람직하게는, 서로 구별되는 시간 간격 동안, 상기 적어도 하나의 트랜지스터는 상기 복수의 픽셀 회로를 대체 구성으로 순차적으로 배치하도록 구성된다.
바람직하게는, 상기 적어도 하나의 트랜지스터는, 상기 복수의 픽셀 회로 각각에 대해 또는 상기 복수의 픽셀 회로의 서브셋에 대해 독립적으로, 상기 대체 구성으로 배치하도록 구성되거나, 상기 적어도 하나의 트랜지스터는, 이전 출력 시그널에 기초하여, 상기 복수의 픽셀 회로 각각에 대해 또는 상기 복수의 픽셀 회로의 서브셋에 대해 독립적으로, 상기 대체 구성으로 배치하도록 구성된다.
결합된 선형 로그 통합 구성은 추가 구성으로서 구현될 수 있다. 통합 단계 동안, 선택적 트랜지스터(MTX)는 닫히고(ON), MS3가 닫히고(ON), MRST의 게이트는 게이트 X1의 공급을 통해 공통 제어 전압에 연결된다. 회로 출력은 트랜지스터(MSEL)를 통해 MSF의 소스로부터 출력된다.
상기 이미지 센서는 다수의 반도체 레이어로 구성되고, 상기 레이어 각각은 레벨의 함수에 대해 최적화될 수 있다.
바람직하게는, 상기 이미지 센서는 다수의 반도체 레이어로 구성되고, 제2 레이어는 상기 적어도 하나의 추가 트랜지스터를 포함하고, 제1 레이어는 상기 포토다이오드 및 나머지 트랜지스터를 포함한다.
추가된 재구성 스위치는, 인접한 픽셀의 서브셋 사이에서 플로팅 디퓨전(FD) 노드 각각을 연결할 수 있다.
이렇게 하면 해상도가 감소하는 대신 조도로부터 출력으로 이득(gain) 증가할 수 있다. 이 구성은 작동 시 수시로 전기적으로 재구성될 수 있으며, 선택적으로 작동 모드 또는 조도 조건에 따라 달라질 수 있다.
반복되는 짧은 선형 통합 시간에 의해 유사 연속 픽셀 로컬 출력이 생성될 수 있다. 소스가 그라운도에 연결되고, 게이트가 기준 전압 vc에 연결되고, 드레인이 MSF의 소스에 연결되는, 추가 트랜지스터 MVC가 추가될 수 있다. MVC는 로컬 전류 싱크를 제공하고, 픽셀 로컬 출력인 vln_out은 MVC의 드레인에서 획득 가능하다. MVC는 바이어스 트랜지스터라고 할 수도 있다.
전기적 재구성에서 고품질 로그 프레임 출력이 추가로 획득 가능할 수 있다.
일 실시예에서, 상기 픽셀 회로 각각은, MSF의 드레인 및 상기 열 출력 사이에 연결된 행 선택 트랜지스터(MSEL2)를 더 포함할 수 있고, 제5 추가 트랜지스터(MS5)는 상기 소스 팔로워 트랜지스터(MSF)의 소스를 상기 그라운드에 연결시킨다.
바람직하게는, 각각의 픽셀 회로는 제2 소스 폴로워 트랜지스터(MSF2) 및 행 선택 트랜지스터(MSEL2)를 더 포함하며, MSF2의 게이트는 MSF의 드레인에 연결되고, MSF2의 드레인은 제2 전압(vdd)에 연결되고, MSF2의 소스는 행 선택 트랜지스터(MSEL2)의 드레인에 연결되며, 행 선택 트랜지스터의 소스는 열 출력에 연결되고, 제5 추가 트랜지스터(MS5)는 소스 팔로워 트랜지스터(MSF)의 소스를 그라운드에 연결시킨다.
각각의 픽셀 회로는 제2 소스 팔로워 트랜지스터(MSF2) 및 행 선택 트랜지스터(MSEL2)를 더 포함할 수 있으며, MSF2의 게이트는 MSF의 드레인에 연결되고, MSF2의 드레인은 제2 전압(vdd)에 연결되며, MSF2의 소스는 행 선택 트랜지스터(MSEL2)의 드레인에 연결되고, 행 선택 트랜지스터의 소스는 추가 열 출력에 연결된다.
요약하면, 전기적 재구성에서 고품질 로그 프레임 출력이 추가로 획득될 수 있다. 일 실시예에서, 전압 vlg_out은 추가 행 선택 트랜지스터(MSEL2)를 통해 열 라인(column line)에 연결되고, MSF의 소스는 추가 스위치 MS5로 그라운드로 스위칭 된다. 추가 실시예에서, 전압 vlg_out은 제2 소스 팔로워(MSF2) 및 행 선택 트랜지스터(MSEL2)를 통해 기존 열 라인에 연결되고, MSF의 소스는 추가 스위치 MS5로 그라운드로 스위칭 된다. 추가 실시예에서, 전압 vlg_out은 제2 소스 팔로워(MSF2) 및 행 선택(MSEL2)을 통해 추가 열 라인에 연결된다.
본 발명은 상응하는 방법을 추가로 포함한다.
본 발명은 다음 도면을 참조하여 설명된다.
도 1a는 종래 기술에 따른 선형 3T 이미지 센서 회로를 도시한다.
도 1b는 종래 기술에 따른 로그 이미지 센서 회로를 도시한다.
도 2는 종래 기술에 따른 재구성 가능한 선형 및 로그 출력 회로를 도시한다.
도 3은 종래 기술에 따른 로그 출력 회로를 도시한다.
도 4는 종래 기술에 따른 결합된 선형 및 로그 회로를 도시한다.
도 5는 종래 기술에 따른 카운팅 방식의 회로를 도시한다.
도 6은 종래 기술에 따른 선형 4T 이미지 센서를 도시한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 로그 회로를 도시한다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 로그 회로를 도시한다.
도 9는 본 발명의 일 실시예에 따른 회로를 도시한다.
도 9a, 9b 및 9c는 각각 선형 통합 모드, 제1 로그 모드 및 대체 로그 모드에 대응하는 구성 및 도 9의 회로를 도시한다.
도 10 내지 도 13은 본 발명의 다양한 실시예에 따른 회로를 도시한다.
도면에서 동일한 참조 부호는 동일하거나 유사한 요소를 나타낸다. 달리 표시되지 않는 한, 도면은 각 도면의 동일하거나 유사한 요소 또는 부분에서 동일한 회로를 나타낼 수도 있다. 아래에 설명된 스위칭 기능은 트랜지스터에 의해 실현될 수 있으므로, 스위치와 트랜지스터라는 용어는 호환되어 사용될 수 있다.
도 1a 및 도 1b는, N. Tu 외가 저술한 "CMOS 활성 픽셀 선형 및 로그 모드 작동이 결합된 센서”(Proc. IEEE 캐나다 회의 전기 및 컴퓨터 공학, 1998, pp. 754-757)에 개시된 3T 픽셀 예(3T: 3개의 트랜지스터)에서 고전적인 Lin-Log(선형-로그) 이미지 센서의 픽셀을 개략적으로 도시한다. 도 1a에 도시된 선형 통합 모드에서, 픽셀은 리셋 트랜지스터(MRST)를 턴온함으로써 리셋된다. 리셋 트랜지스터(MRST)를 스위치 오프하고, 특정 통합 시간이 지난 후, 행 선택 트랜지스터(MSEL)를 스위치 온 함으로써 픽셀 내 소스 팔로워(MSF)를 포함하는 증폭기를 통해 포토다이오드의 전하가 판독된다. 판독 트랜지스터 MSF는 소스 팔로워로 구성되어 축적된 전하를 제거하지 않고 픽셀 전압을 관찰할 수 있도록 하는 버퍼 역할을 한다. 전원 공급 장치 vdd는 일반적으로 리셋 트랜지스터의 전원 공급인 vrst와 동일하다. 리셋 값으로부터의 판독 출력 전압의 강하는 광도 및 통합 시간에 비례한다.
도 1b에 도시된 로그 모드에서, 리셋 트랜지스터(MRST)의 게이트는 공급 전압(vrst)에 연결되고, 약반전(weak inversion) 영역에서 작동한다. 이 영역에서 트랜지스터 양단의 드레인 소스 전압 강하는 포토다이오드에 의해 설정된 전류와 로그 관계를 가진다. 트랜지스터 양단의 전압은 선형 모드에서와 같이 소스 팔로워 MSF 및 선택 트랜지스터 MSEL을 통해 출력으로 트랜스퍼된다.
도 6은 4T 픽셀을 도시한 것으로, 3T 픽셀과 동일한 요소를 포함하지만, 플로팅 디퓨전 노드 FD와 포토다이오드 PD 사이에 트랜스퍼 게이트 MTX를 추가한다. 리셋 트랜지스터 MRST 및 트랜스퍼 게이트 MTX를 폐쇄하는 것은, 플로팅 디퓨전 노드 FD 및 포토다이오드 전위가 공급 전압 vdd에 대응할 수 있는 전압 vrst로 리셋시켜 모든 통합 전하가 제거된다. 리셋 트랜지스터는 n형이므로 이 작동은 소프트 리셋이고 최종 전위는 vrst 이하의 임계 전압이다.
전하 통합은 MTX가 오프된 상태에서 수행되며, 통합 시간 이후에 MTX를 턴온함으로써 전하가 플로팅 디퓨전 노드 FD로 트랜스퍼 된다. 소스 팔로워 MSF 및 선택 트랜지스터 MSEL은 다시 판독 전자 장치에 의해 판독될 픽셀 배열의 단일 행을 선택한다.
5T 및 6T 픽셀과 같은 픽셀의 다른 구성도 존재한다. 추가 트랜지스터를 추가함으로써, 일반적인 롤링 셔터(rolling shutter)와 달리 글로벌 셔터와 같은 기능이 가능하다.
도 1b에 표시된 로그 모드는, (i) 신호가 전원 공급을 참조하고 (ii) 로그 출력이 열 라인(column line)에 표시되고 로컬 처리에 직접 사용할 수 없다는 단점이 있다.
개선된 응답을 제공하는 대체 로그 구성이 알려져 있다. J. Guo 외가 저술한 2008, SENSORS, 2008 IEEE는 선형 모드와 로그 모드 간의 전기적 재구성을 제공하지만, 픽셀 로컬 출력은 제공하지 않는다. 이는 도 2에 도시되어 있다. P. Lichtsteiner 외가 저술한, 2008, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO. 2, FEBRUARY 2008을 보면, 픽셀 로컬 출력을 제공하지만 도 3에 묘사된 선형 구성과 로그 구성 간의 재구성을 위한 용량은 없다.
W. Chou 외가 저술한, 2012, SENSORS, 2012 IEEE의 도4를 보면, 저조도 조건에서의 선형 응답 및 높은 조도에서의 로그 응답과 함께 재구성 없이 결합된 선형 로그 응답을 제공하는 구성이 존재한다. 이러한 이미지 센서는 높은 동적 범위 응답을 제공하지만, 저지연 이벤트 기반 센싱를 위한 연속 픽셀 로컬 출력을 제공하지 않는다.
S.D. Freedman의 2015, 2nd International Conference on Knowledge-Based Engineering and Innovation (KBEI), and time based conversion methods, e.g. according to Fig. 5, M. Goto et al., 2016, 2016 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S)을 보면, 로그 광 응답을 제공하고 이미지 센서의 동적 범위를 확장하는 다중 노출 시간을 갖는 대체 솔루션이 있다. 이러한 구성은 저지연 이벤트 기반 센싱을 위한 연속 픽셀 로컬 출력을 제공하는 데 적합하지 않다.
도 6은 4T 구성에 따른 이미지 센서의 픽셀 컨셉트 회로(concept circuit) 구성을 개략적으로 도시한 것이다. 이 모드는 트랜지스터 MRST, MSF, MSEL 및 MTX가 표준 기능에 사용되는 선형 통합 모드를 제공한다. 이 구성은 글로벌 및 롤링 셔터 모드 모두에 사용할 수 있다. MTX는 생략하여 3T 회로로서 작동할 수 있다.
일부 파운드리 표준 셀은 5T, 6T, ... nT 구조를 생성하는 추가 트랜지스터로 구현되는 추가 이득 범위와 같은 추가 기능을 제공한다. 본 발명은 표준 셀의 이러한 확장과 호환된다.
이 구성에서 픽셀의 작동은 4단계로 구성된다. (i) FD 리셋 단계에서 신호 리셋이 높고 트랜지스터 MRST가 온(on)된다. FD 노드는 vrst에 연결되고 이전 싸이클(cycle)의 모든 통합 전하가 드레인 된다. (ii) PD 전하 축적 단계에서 MTX는 오프(off)되고 광이 입사되면 광 생성 캐리어가 PD에 축적된다. (iii) PD 전하 트랜스퍼 단계에서는 MTX가 온(on)되어 축적된 전하가 PD에서 FD로 트랜스퍼되어 전압으로 변환된다. (iv) FD 전압 판독 단계에서 MSEL이 활성화되고 트랜스퍼된 전하가 FD에 유지된다. FD 전압은 신호 sel이 높을 때 버퍼 소스 팔로워 트랜지스터 MSF를 통해 열 라인으로 판독된다.
도 7a는, vlg_out 출력에서 판독이 발생하는, 로그 모드를 가능하게 하는 본 발명에 따른 이미지 센서의 픽셀 회로 구성을 개략적으로 도시한다. MRST, MSF 및 MSEL은 위에서 설명한 4T 회로의 재사용 구성 요소이다. 포토다이오드 PD는 그라운드(gnd)와 노드 FD 사이에 연결된다. 소스 팔로워 트랜지스터 MSF의 게이트는 노드 FD에 연결되고, MSF의 드레인은 출력 라인 vlg_out에 연결되며, MSF의 소스는 그라운드에 연결된다. 바이어스 트랜지스터 MVB의 소스는 출력 라인 vlg_out에 연결되고, MVB의 게이트는 바이어스 전압 vb에 연결되며, MVB의 드레인은 공급 전압 vdd에 연결된다. 트랜지스터 MRST는, 출력 라인 vlg_out에 드레인이 있고 노드 FD에 소스가 있는 다이오드 연결 트랜지스터로 연결된다.
트랜지스터 MRST를 통한 전류 IPD는 포토다이오드 PD를 통해 흐르는 전류에 의해 주어진다. MRST는 다음과 같이 전류 대 전압 관계로 약반전에서 작동한다.
Figure pct00001
따라서 신호 vlg_out은 IPD의 로그 함수에 바이어싱에 의해 주어진 상수 오프셋을 더한 값이다.
Figure pct00002
여기서 ID0는 MSF 트랜지스터에 대해 vlg_out-VFD=VTH일 때의 IPD 전류이고, n은 기울기 계수이고, UT는 열 전압이고 VTH는 MRST의 임계 전압이다. 따라서 트랜지스터 MRST를 통한 전류 IPD는 출력 라인 vlg_out에서 잘 정의된 출력 전압으로 변환된다.
도 1b에 표시된 로그 모드와 관련하여, 이 모드는 피드백 증폭 루프를 포함하므로 특히 다음과 같은 이점이 있다.
- 연속 작동 및 저지연 이벤트 응답 생성에 적합한 픽셀 로컬 출력 신호
- 노이즈 감소
- 특히 낮은 포토다이오드 전류에서 출력의 구동 속도 향상
- 출력에 대한 부하 및 노이즈의 독립성 향상
- 일정한 작동 조건을 제공하는 포토다이오드용 고정 바이어스 전압
- 공급 결합 노이즈에 대한 내성
도 3에 표시된 로그 모드와 관련하여 이 모드는 다음을 제공하므로 유리하다.
- 표준 4T 구조로부터 재사용되는 이 트랜지스터의 드레인 소스 및 드레인 벌크 누설(bulk leakage)을 억제하는, 트랜지스터 MRST 양단의 감소된 드레인 소스 전압
- 표준 추가 스위치의 세트와 함께 얻을 수 있는 트랜지스터 구성
도 3에 도시된 로그 모드는 트랜지스터 MSF의 드레인과 트랜지스터 MRST의 게이트 사이에 스위치 MS4를 대체 연결함으로써 구현될 수 있다.
추가 다이오드 연결 트랜지스터는 컨셉트 회로에서 트랜지스터 MRST와 직렬로 선택적으로 추가될 수 있다. 이 트랜지스터는 동일한 방식으로 작동하며 전압 이득의 곱을 제공한다. 이러한 트랜지스터는 파운드리 표준 셀의 재사용이 아니며 추가 비용(영역)을 나타내지만, 본 발명과 호환된다.
바람직하게는, 적어도 하나의 추가(additional) 다이오드 연결 트랜지스터는 제2 추가 트랜지스터 MS2와 직렬로 연결되고, 로그 변환 구성에서 이득을 곱하도록 구성되거나, 적어도 하나의 추가 다이오드 연결 트랜지스터는 제3 추가 트랜지스터 MS3와 병렬로 연결되고, 로그 변환 구성에서 이득을 곱하도록 구성된다. 이것은 도 7b에 도시된다.
도 8a는, 픽셀 회로를 재구성할 때 도달할 수 있는 본 발명에 따른 이미지 센서의 추가 픽셀 회로 구성을 개략적으로 도시한다. 제3 픽셀 구성은 종래 기술에서 보고된 모드와 동등한 대체 로그 모드를 제공한다(도 1b 참조). 이 모드에서 광 전류는 트랜지스터 MRST를 통해 흐르고, 플로팅 디퓨전 노드(FD)의 판독은 행 선택 트랜지스터 MSEL를 폐쇄함으로써 발생한다. 포토다이오드 PD는 그라운드와 플로팅 디퓨전 노드 FD 사이에 연결된다. 소스 팔로워 트랜지스터 MSF는 게이트가 플로팅 디퓨전 노드 FD에 연결되고, 드레인이 공급 전압 vdd에 연결되며, 소스가 행 선택 트랜지스터 MSEL에 연결된다. 트랜지스터 MRST의 게이트와 드레인은 로그 공급 전압 vrst에 연결되고, 소스는 플로팅 디퓨전 노드 FD에 연결된다.
이 대체 로그 모드는, 픽셀 회로에 추가 트랜지스터가 없는 본 발명으로 가능해진다. 추가 비용, 즉 실리콘 영역 없이 프레임 이미지 작동을 위해 동적 범위를 확장하는 것이 일부 실시예에서 유리할 수도 있다.
대체 로그 구성은 도 8c와 같이 선형 통합 구성과 결합될 수 있다. 이 결합된 log-lin 사례에서 픽셀의 작동은 3단계로 구성된다. (i) FD 리셋 단계에서, 트랜지스터 MRST가 온(on) 된다. FD 노드는 vrst에 연결되고 이전 싸이클(cycle)의 모든 통합 전하가 드레인 된다. (ii) PD 전하 축적 단계에서는, 광 생성 캐리어가 노드 FD에 축적되어 전압으로 변환된다. MRST의 게이트는 도 8c에 도시된 바와 같이 게이트 X1의 낮아진 공급을 통해 더 낮은 제어 전압에 연결된다. 포토다이오드 전류에 의해 FD 전압이 충분히 낮은 전압으로 방전되면, MRST가 전도되기 시작한다. (iv) FD 전압 판독 단계에서, MRST가 오프(off) 되고 MSEL이 활성화되며 트랜스퍼 된 전하가 FD에 유지된다. FD 전압은 신호 sel이 높을 때 MSF를 통해 열 라인으로 판독된다.
저조도에서의 회로의 응답은, MRST가 전도되지 않고 FD 전압 변화가 조도 및 통합 시간에 비례하므로 선형이다. 고조도에서, MRST는 로그 전압 응답을 제공하고 FD 전압은 조도의 로그 함수이다.
이러한 구성은 잘 알려져 있으며 본 발명과 호환된다. 프레임 이미지 데이터에 대한 추가적인 동적 범위를 제공하는 장점이 있다. 파운드리 표준 트랜스퍼 트랜지스터 MTX가 제공하는 절연이 사용되지 않기 때문에, 선형 응답은 저하된다.
전술한 제1 로그 모드에서와 같이, 대체 구성의 컨셉트 회로에서 트랜지스터 MRST와 직렬로 추가 다이오드 연결 트랜지스터가 더해질 수 있다. 이 트랜지스터는 동일한 방식으로 작동하며 전압 이득의 곱을 제공한다. 이러한 트랜지스터는 파운드리 표준 셀의 재사용이 아니며 추가 비용(영역)을 나타내지만, 본 발명과 호환된다.
도 9에 도시된 픽셀 회로는 도 6에 따른 제1 선형 통합 모드를 갖는 제1 픽셀 구성, 도 7a에 따른 최적화된 통합 모드를 갖는 제2 픽셀 구성, 및 도 8a에 따른 대체 로그 모드를 갖는 제3 픽셀 구성을 가능하게 한다.
코어(core)는 도 6의 4T 픽셀이며 도면의 아래쪽의 점선 박스 안에 표시된다. 포토다이오드, PD, 트랜지스터 MRST, 트랜지스터 MSF, 및 트랜지스터 MSEL은 4T 셀의 일부이다. 위쪽의 점선 박스는, 4개의 트랜지스터 MS2, MS3, MS4, 및 MVB와 1개의 논리 게이트 X1로 구성된 픽셀 재구성을 제공하는 데 사용되는 추가 회로를 보여준다.
포토다이오드 PD는 트랜스퍼 트랜지스터 MTX를 통해 플로팅 디퓨전 노드 FD에 연결된다.
트랜지스터 MRST는, 공급 전압 vrst에 더 연결되는 제2 스위치 MS3 및 플로팅 디퓨전 노드 FD 사이에 연결된다. MRST의 게이트는 3상태 논리(tristate logic) 게이트 X1의 출력에 연결된다. X1, MRST 및 MS3의 작동은 노드 FD에 대한 리셋 경로를 제공한다.
스위치 MS4는 트랜지스터 MRST의 게이트와 드레인을 추가로 연결한다. 이 연결은, 로그 모드에서 선형 광 전류로부터 로그 전압으로 변환하는 트랜지스터로서 MRST를 재사용하는 데 사용된다.
트랜지스터 MSF의 게이트는 플로팅 디퓨전 노드 FD에 연결되고, 소스는 선택 스위치 트랜지스터 MSEL에 연결되고, 드레인은 트랜지스터 MVB의 드레인에 연결되며, 차례로 전원 공급 장치 vdd에 연결된다. 트랜지스터 MSF는 소스 팔로워 회로를 생성하여, 이 기능이 사용되는 구성에서 노드 FD의 전압을 열 라인으로 카피한다.
트랜지스터 MVB의 소스는 공급 vdd에 연결되고, 드레인은 출력 노드 vlg_out에 연결되고, 게이트는 신호 vb에 연결된다. 이 트랜지스터는, MSF의 소스 팔로워 기능이 필요한 구성에서는 스위치(on)로서 사용되며 vlg_out의 출력이 필요한 경우에는 전류 소스로서 사용된다.
스위치 MS2는 트랜지스터 MRST의 드레인과 vlg_out 사이에 연결되고, 1차 로그 모드에서 폐쇄된다.
재구성 가능한 회로는, 동일한 픽셀 배열로부터 이벤트 생성을 위한 높은 동적 범위 및 저노이즈 연속 데이터뿐만 아니라 고품질(저조도에서의 낮은 노이즈) 이미지 데이터 프레임 출력을 제공한다.
파운드리 제공 4T 셀의 재사용은 다음과 같은 이점이 있다.
- 이러한 셀은 공정 기술 최적화를 포함하여 영역 최적화된 형태로 제공되어 영역을 최적화한다.
- 이러한 셀은 공정 기술 최적화를 포함하여 성능 최적화된 형태로 제공되어 성능을 최적화한다.
- 이러한 셀에 대한 특성화 정보를 사용할 수 있다.
- 이러한 셀에 대한 신뢰도 정보를 사용할 수 있다.
- 이러한 셀에 대한 수량 정보(yield information)를 사용할 수 있다.
- 파운드리는 기술 변화 전반에 걸쳐 셀의 성능 사양을 유지하기 위해 노력한다.
- 한 프로세스 노드에서 다음 프로세스 노드로의 설계 이행(migration)은 특성화 정보의 가용성에 의해 촉진된다.
선형 통합 모드(도 6 참조)에서, MS2, MS4 및 MS5는 개방되고, MS3 및 MVB는 폐쇄된다. MRST는 리셋 트랜지스터로 사용되며, MTX, MSF 및 MSEL은 선형 작동 중에 일반적인 기능을 갖는다. 유효 회로는 도 6과 일치한다. 도 9a는 도 9의 회로를 보여주고, MS2와 MS4가 개방 위치에 있고 MS3이 폐쇄 위치에 있는 선형 통합 모드를 도시한다.
제1 로그 모드(도 7a 참조)에서 MS3은 개방되고 X1은 비활성화되어 있으며, MS2, MS4 및 MTX는 폐쇄된다. 바이어스 전압 vb는 구성 가능한 바이어스 전압에 연결된다. 트랜지스터 MSEL은 제어 신호 sel을 공급 전압 vdd에 연결하여 단락(short)되고 열 라인은 그라운드에 연결된다. 유효 회로는 도 7a의 컨셉트 회로와 일치한다. 따라서 MTX와 MRST를 통과하는 광 전류 IPD는 계속해서 출력 전압 vlg_out으로 변환되어 로그 응답을 제공한다. 도 9b는 도 9의 회로를 도시하고, MS2 및 MS4가 폐쇄 위치에 있고 MS3이 개방 위치에 있는 제1 로그 모드를 도시한다.
일 실시예에서, 전압 vlg_out은 인-픽셀 처리를 위해 로컬 사용된다. 추가 실시예에서, 전압 vlg_out은 추가 행 선택 트랜지스터 MSEL2를 통해 열 라인에 연결되고, MSF의 소스는 추가 스위치 MS5로 그라운드로 스위칭 된다. 추가 실시예에서, 전압 vlg_out은 제2 소스 팔로워 MSF2 및 행 선택 트랜지스터 MSEL2를 통해 기존 열 라인에 연결되고, MSF의 소스는 추가 스위치 MS5로 그라운드로 스위칭 된다. 추가 실시예에서, 전압 vlg_out은 제2 소스 팔로워 MSF2 및 행 선택 MSEL2을 통해 추가 열 라인에 연결된다.
대체 로그 모드에서 MS2는 개방되고 X1은 비활성화된 반면, MS3, MS4, MTX 및 MVB는 폐쇄된다. MSEL은 행 선택으로 사용되며 행이 선택되면 로그 전압은 열 라인에서 계속 사용할 수 있다. 이 구성의 유효 회로는 도 1b와 일치한다. 이 구성 모드는 추가 트랜지스터 없이 기존 열 라인의 픽셀 평가와 호환된다. 도 9c는 도 9의 회로를 도시하고, MS3 및 MS4가 폐쇄 위치에 있고 MS2가 개방 위치에 있는 대체 로그 모드를 도시한다.
이미지 센서는 때때로 대체 구성 사이에서 전체 픽셀 배열을 전기적으로 재구성할 수 있다. 이는 동일한 이미지 센서에서 다른 데이터 품질을 제공하는 데 유리한데, 예를 들면 고품질 저조도 프레임 이미지 데이터 및 저지연 동적 응답이 있다.
이미지 센서는 또한 서로 다른 구성으로 동시에 서로 다른 영역(픽셀의 서브셋)을 전기적으로 재구성할 수 있으며, 여기서 서브셋은 수시로 변경될 수 있다. 이는 이미지의 서로 다른 영역에서 동시에 서로 다른 품질의 데이터를 얻는 데 유리하다.
이미지 센서는 선행 시간 간격에 걸친 이미지 출력에 기초하여 전체 픽셀 배열 또는 픽셀 배열의 서브셋의 구성을 스위칭 할 수 있다. 이는 변화하는 조도 조건에서 고품질 데이터를 제공하는 데 유리하다.
추가 실시예는, 추가적인 재구성 스위치가 인접한 픽셀의 서브셋 사이에 등가 FD 노드를 연결하고, 단일 판독 MRST 트랜지스터가 작동되는 로그 구성이다. 이러한 방식으로 여러 포토다이오드가 병렬로 연결되어 활성 MRST 트랜지스터를 통과하는 총 포토다이오드 전류가 증가하고, 결과적으로 조도로부터 출력 전압까지 더 큰 전압과 이득을 얻게 된다. 이는 신호 대 노이즈비를 개선하고 응답 속도를 향상시키므로 유리하다.
도 10에 도시된 추가 실시예에서, 반복되는 짧은 선형 통합 시간을 구현함으로써 선형 통합 구성에 기초하여 유사 연속 픽셀 로컬 출력이 생성된다. 추가 트랜지스터 MVC는, 소스가 그라운드에 연결되고, 게이트가 기준 전압 vc에 연결되고, 드레인이 MSF 소스에 연결되어 추가된다. MVC는 로컬 전류 싱크를 제공하고, 픽셀 로컬 출력은 MVC의 드레인에서 사용할 수 있다.
이 실시예는 저조도에서의 픽셀 로컬 연속 처리의 작동에서 노이즈를 감소시키기 때문에 유리하다. 더 높은 고조도 수준에서 로그 처리와 결합하여, 로컬 처리 및 저지연 응답을 위한 확장된 동적 범위를 제공한다.
이 작동에서는 응답 속도가 감소하지만(지연 증가) 속도는 여전히 전체 프레임 출력보다 빠르다.
도 11 내지 도 13에 도시된 바와 같이, 전기적 재구성에서 고품질의 로그 프레임 출력이 추가로 제공된다. 도 11에 도시된 일 예시에서, 전압 vlg_out은 추가 행 선택 트랜지스터 MSEL2를 통해 열 라인에 연결되고 MSF의 소스는 추가 스위치 MS5를 사용하여 그라운드로 스위칭 된다. 도 12에 따른 추가 예시에서, 전압 vlg_out은 제2 소스 팔로워 MSF2 및 행 선택 트랜지스터 MSEL2를 통해 기존 열 라인에 연결되고, MSF의 소스는 추가 스위치 MS5를 사용하여 그라운드로 스위칭 된다. 추가 실시예에서, 전압 vlg_out은 제2 소스 팔로워 MSF2 및 행 선택 MSEL2을 통해 추가 열 라인에 연결된다.
일 실시예에서, 이미지 센서 집적 회로는 단일 반도체 레이어로 구성된다.
다른 실시예에서 이미지 센서는 다중 반도체 레이어로 구성되며, 여기서 각 레이어의 반도체 공정 유형은 해당 레이어의 기능에 대해 최적화된다.
이러한 구현은 반도체 프로세스의 기능에 대한 최적화가, (i) 성능 향상, (ii) 실리콘 영역 감소, 및 (ii) 장치 크기 및 장치 비용 감소를 가능하게 하므로 유리하다. 변경된 물리 구조는 (i) 필 팩터(fill factor) (ii) 양자 효율에 대한 광학 성능을 향상시키고, 제어 신호 라인과 광 센서 회로 사이의 전기적 교란을 감소시킨다.
특히 파운드리 표준 베이스 셀은 하나의 반도체 레이어에서 구현될 수 있으며, 여기서 이 반도체 레이어는 광학 성능과 셀 밀도 및 필 팩터에 대해 최적화된다. 추가 스위치 트랜지스터는 추가 반도체 레이어에서 구현된다.
제안된 구조는 픽셀당 반도체 레이어 간의 제한된 수의 연결로 재구성을 제공한다. 일 실시예에서 도 9를 참조하면, 설명된 모든 구성을 구현하기 위해 픽셀당 3개의 연결이 필요하다.
결론적으로, 선형 통합 모드는 고전적인 4T 픽셀에서와 같이, 저조도 및 프레임 모드 작동에서의 고감도를 위해 사용된다. 동적 범위는, 추가 비용(영역) 없이 대체 로그 모드를 사용하거나, 추가 비용(영역)으로 성능 향상을 위해 제1 로그 모드를 사용하여, 프레임 모드 작동을 위해 확장될 수 있다.
제1 로그 모드는 이벤트 응답 생성에 적합한 픽셀 로컬 처리를 위한 고품질 연속 출력 신호를 제공한다.
작동 모드는, 고품질 프레임 이미지 데이터, 및 동일한 픽셀 배열의 이벤트 처리를 위한 연속 픽셀 로컬 고품질 로그 응답을 모두 제공하는 파운드리 표준 3T 또는 4T 회로에 대한 작은 오버헤드로 전기적 재구성을 통해 획득된다.
선형 및 로그 작동 모드에 동일한 배열을 사용하면 다음과 같은 이점이 있다.
- 동일한 픽셀이 사용되므로 프레임 이미지 데이터와 이벤트 데이터의 지리적 상관 관계가 간단하다. 여러 이미지 시스템(광학)의 정확하고 시간과 진동이 안정적인 정렬 또는 캘리브레이션(calibration), 또는 광학 수차(aberration)와 왜곡 또는 색채 반응의 보정이 필요하지 않다.
- 일부 실시예에서 제2 이미지 센서에 대한 요구 사항이 제거되어 카메라 부피, 전력 소비 및 비용이 감소하고 신뢰성이 향상된다.
복수의 픽셀은 전형적으로 "행" 및 "열"을 갖는 2차원 그리드로 구성된다. "행" 및 "열"의 정의는 본 발명에 영향을 주지 않고 교환될 수 있음에 유의해야 한다. 또한, 본 발명의 적용 가능성에 영향을 미치지 않으면서 2차원 그리드에 매핑되는 다른 기하학적 구성이 가능하다는 점에 유의해야 한다.
전술한 실시예에 따른 구성은 작동 시 수시로 전기적으로 재구성될 수 있고, 선택적으로 작동 모드 또는 조도 조건에 따라 달라질 수 있다.
다른 태양, 특징 및 장점은 위의 내용뿐만 아니라 도면 및 청구범위를 포함하는 설명으로부터 명백할 것이다.
본 발명이 도면 및 전술한 설명에서 상세하게 예시 및 설명되었지만, 그러한 예시 및 설명은 제한적이지 않고 도시적이거나 예시적인 것으로 간주되어야 한다. 본 발명의 청구범위 내에서 당업자에 의해 변경 및 수정이 이루어질 수 있음을 이해할 것이다. 특히, 본 발명은 상기 및 하기에 기재된 상이한 실시예로부터의 특징의 임의의 조합을 갖는 추가 실시예를 포함한다.
또한, 청구범위에서 "포함하는"이라는 단어는 다른 요소 또는 단계를 배제하지 않으며, 단수 표현은 복수를 배제하지 않는다. 단일 유닛이 청구범위에 인용된 여러 특징의 기능을 수행할 수 있다. 속성 또는 값과 관련하여 "본질적으로", "약", "대략" 등의 용어는 특히 각각 속성 또는 값을 정확하게 정의한다. 청구범위의 참조 기호는 범위를 제한하는 것으로 해석되어서는 안 된다.

Claims (18)

  1. 복수의 픽셀 회로를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀 회로 각각은,
    그라운드(ground) 및 플로팅 디퓨전(floating diffusion, FD) 노드 사이에 연결된 포토다이오드,
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결된 리셋 트랜지스터(reset transistor, MRST), 및
    소스 팔로워 트랜지스터(source follower transistor, MSF)를 포함하되,
    상기 소스 팔로워 트랜지스터(MSF)의 드레인(drain)은 제2 전압 공급에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(row select transistor, MSEL)에 연결되고,
    상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력(common column output) 사이에 연결되며,
    상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성되고,
    상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그(logarithmic) 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함하는,
    이미지 센서.
  2. 제1항에 있어서,
    상기 픽셀 회로 각각은, 상기 포토다이오드 및 상기 FD 노드 사이에 연결된 트랜스퍼 게이트 트랜지스터(transfer gate transistor, MTX)를 더 포함하는,
    이미지 센서.
  3. 제1항 또는 제2항에 있어서,
    상기 픽셀 회로 각각은, 로그 출력 시그널을 생성하도록 구성되고, 상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 제1 추가 바이어스 트랜지스터(bias transistor, MVB),
    상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키는 제2 추가 트랜지스터(MS2), 및
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키는 제3 추가 트랜지스터(MS3)를 더 포함하며,
    바람직하게는 상기 제3 추가 트랜지스터(MS3)는 개방되고,
    제4 추가 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키고,
    상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 열 출력은 상기 그라운드에 연결되고,
    상기 픽셀 회로 각각은, 상기 제1 추가 바이어스 트랜지스터(MVB) 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 출력(vlg_out)을 포함하는,
    이미지 센서.
  4. 제1항 또는 제2항에 있어서,
    상기 픽셀 회로 각각은, 로그 출력 시그널을 생성하도록 구성되고, 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키는 제4 추가 스위치 트랜지스터(switch transistor, MS4),
    상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 바이어스 트랜지스터(MVB), 및
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키는 제3 추가 트랜지스터(MS3)를 더 포함하며,
    상기 픽셀 회로 각각은, 바람직하게는, 상기 바이어스 트랜지스터(MVB)를 상기 리셋 트랜지스터(MRST)에 연결시키는 제2 추가 트랜지스터(MS2)를 더 포함하고,
    바람직하게는 상기 제2 추가 트랜지스터(MS2)는 개방되며,
    바람직하게는 상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 로그 출력은 상기 열 출력에서 획득 가능한,
    이미지 센서.
  5. 복수의 픽셀 회로를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀 회로 각각은,
    그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드,
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결되도록 구성된 리셋 트랜지스터(MRST), 및
    소스 팔로워 트랜지스터(MSF)를 포함하되,
    상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되도록 구성되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결되고,
    상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결되며,
    상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성되고,
    상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함하며,
    상기 픽셀 회로 각각은,
    상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 제1 추가 바이어스 트랜지스터(MVB),
    상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2),
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3), 및
    상기 리셋 트랜지스터(MRST)의 드레인을 상기 리셋 트랜지스터(MRST)의 게이트에 연결시키도록 구성된 제4 추가 트랜지스터(MS4)를 더 포함하고,
    로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이,
    상기 제2 추가 트랜지스터(MS2)는 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키고,
    상기 제3 추가 트랜지스터(MS3)는 개방되고,
    상기 제4 추가 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키며,
    상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 열 출력은 상기 그라운드에 연결되고,
    상기 픽셀 회로 각각은 상기 제1 추가 바이어스 트랜지스터(MVB) 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 출력(vlg_out)을 포함하는,
    이미지 센서.
  6. 복수의 픽셀 회로를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀 회로 각각은,
    그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드,
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결되도록 구성된 리셋 트랜지스터(MRST), 및
    소스 팔로워 트랜지스터(MSF)를 포함하되,
    상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되도록 구성되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결되고,
    상기 행 선택 트랜지스터(MSEL)는 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결되며,
    상기 픽셀 회로 각각은 상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하도록 구성되고,
    상기 픽셀 회로 각각은, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하기 위한 적어도 하나의 추가 트랜지스터를 포함하며,
    상기 픽셀 회로 각각은,
    상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결된 바이어스 트랜지스터(MVB),
    상기 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2),
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3), 및
    상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키도록 구성된 제4 추가 스위치 트랜지스터(MS4)를 더 포함하고,
    로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이,
    상기 제4 추가 스위치 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키고,
    상기 제3 추가 트랜지스터(MS3)는 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키며,
    상기 제2 추가 트랜지스터(MS2)는 개방되고,
    상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 로그 출력은 상기 열 출력에서 획득 가능한,
    이미지 센서.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    적어도 하나의 추가 다이오드 연결 트랜지스터(diode connected transistor)는 상기 제2 추가 트랜지스터(MS2)와 직렬로 연결되고, 로그 변환 구성(logarithmic conversion configuration)에서의 이득(gain)을 곱하도록 구성되거나,
    적어도 하나의 추가 다이오드 연결 트랜지스터는 상기 제3 추가 트랜지스터(MS2)와 병렬로 연결되고, 로그 변환 구성(logarithmic conversion configuration)에서의 이득을 곱하도록 구성되는,
    이미지 센서.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    서로 구별되는 시간 간격 동안, 상기 적어도 하나의 트랜지스터는 상기 복수의 픽셀 회로를 대체 구성으로 순차적으로 배치하도록 구성되고,
    바람직하게는, 상기 적어도 하나의 트랜지스터는, 상기 복수의 픽셀 회로 각각에 대해 또는 상기 복수의 픽셀 회로의 서브셋에 대해 독립적으로, 상기 대체 구성으로 배치하도록 구성되거나,
    바람직하게는, 상기 적어도 하나의 트랜지스터는, 이전 출력 시그널에 기초하여, 상기 복수의 픽셀 회로 각각에 대해 또는 상기 복수의 픽셀 회로의 서브셋에 대해 독립적으로, 상기 대체 구성으로 배치하도록 구성되는,
    이미지 센서.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 이미지 센서는 다수의 반도체 레이어로 구성되고, 상기 레이어 각각은 레벨의 함수에 대해 최적화되는,
    이미지 센서.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 이미지 센서는 다수의 반도체 레이어로 구성되고, 제2 레이어는 상기 적어도 하나의 추가 트랜지스터를 포함하고, 제1 레이어는 상기 포토다이오드 및 나머지 트랜지스터를 포함하는,
    이미지 센서.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    추가된 재구성 스위치는, 인접한 픽셀의 서브셋 사이에서 플로팅 디퓨전(FD) 노드 각각을 연결하는,
    이미지 센서.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 픽셀 회로 각각은 바이어스 트랜지스터(MVC)를 더 포함하고, 상기 바이어스 트랜지스터(MVC)는 상기 그라운드 및 상기 소스 팔로워 트랜지스터(MSF) 사이에서 연결되고, 전압(vc)은 출력 트랜지스터의 게이트에 연결되는,
    이미지 센서.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 픽셀 회로 각각은, 상기 출력(vlg_out) 및 상기 열 출력 사이에 연결된 행 선택 트랜지스터(MSEL2)를 더 포함하고,
    제5 추가 트랜지스터(MS5)는 상기 소스 팔로워 트랜지스터(MSF)를 상기 그라운드에 연결시키는,
    이미지 센서.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 픽셀 회로 각각은, 상기 출력(vlg_out)을 상기 열 출력에 연결시키는 행 선택 트랜지스터(MSEL2) 및 제2 소스 팔로워 트랜지스터(MSF2)를 더 포함하고,
    제5 추가 트랜지스터(MS5)는 상기 소스 팔로워 트랜지스터(MSF)를 상기 그라운드에 연결시키는,
    이미지 센서.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 픽셀 회로 각각은, 상기 출력(vlg_out)을 추가 열 출력에 연결시키는 행 선택 트랜지스터(MSEL2) 및 제2 소스 팔로워 트랜지스터(MSF2)를 더 포함하는,
    이미지 센서.
  16. 복수의 픽셀 회로를 포함하는 이미지 센서를 재구성하는 방법에 있어서, 상기 방법은,
    그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드를 제공하는 단계;
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결된 리셋 트랜지스터(MRST)를 제공하는 단계;
    소스 팔로워 트랜지스터(MSF) - 상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결됨 - 를 제공하는 단계;
    상기 행 선택 트랜지스터(MSEL)를 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결시키는 단계;
    상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하는 단계; 및
    적어도 하나의 추가 트랜지스터를 사용하여, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하는 단계;를 포함하는,
    방법.
  17. 복수의 픽셀 회로를 포함하는 이미지 센서를 재구성하는 방법에 있어서, 상기 방법은,
    그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드를 제공하는 단계;
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결된 리셋 트랜지스터(MRST)를 제공하는 단계;
    소스 팔로워 트랜지스터(MSF) - 상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결됨 - 를 제공하는 단계;
    상기 행 선택 트랜지스터(MSEL)를 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결시키는 단계;
    상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하는 단계; 및
    적어도 하나의 추가 트랜지스터를 사용하여, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하는 단계;를 포함하고,
    상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 제1 추가 바이어스 트랜지스터(MVB)를 연결시키는 단계;
    상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2)를 제공하는 단계;
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3)를 제공하는 단계; 및
    상기 리셋 트랜지스터(MRST)의 드레인을 상기 리셋 트랜지스터(MRST)의 게이트에 연결시키도록 구성되는 제4 추가 트랜지스터(MS4)를 제공하는 단계;를 더 포함하고,
    로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이,
    상기 제2 추가 트랜지스터(MS2)는 상기 제1 추가 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키고,
    상기 제3 추가 트랜지스터(MS3)는 개방되고,
    상기 제4 추가 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키며,
    상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 열 출력은 상기 그라운드에 연결되고,
    상기 픽셀 회로 각각은 상기 바이어스 트랜지스터(MVB) 및 상기 소스 팔로워 트랜지스터(MSF) 사이에 연결된 출력(vlg_out)을 포함하는,
    방법.
  18. 복수의 픽셀 회로를 포함하는 이미지 센서를 재구성하는 방법에 있어서, 상기 방법은,
    그라운드 및 플로팅 디퓨전(FD) 노드 사이에 연결된 포토다이오드를 제공하는 단계;
    제1 전압 공급 및 상기 플로팅 디퓨전(FD) 노드 사이에 연결된 리셋 트랜지스터(MRST)를 제공하는 단계;
    소스 팔로워 트랜지스터(MSF) - 상기 소스 팔로워 트랜지스터(MSF)의 드레인은 제2 전압 공급에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 게이트는 상기 플로팅 디퓨전(FD) 노드에 연결되고, 상기 소스 팔로워 트랜지스터(MSF)의 소스는 행 선택 트랜지스터(MSEL)에 연결됨 - 를 제공하는 단계;
    상기 행 선택 트랜지스터(MSEL)를 상기 소스 팔로워 트랜지스터(MSF)의 소스 및 공통 열 출력 사이에 연결시키는 단계;
    상기 포토다이오드 상의 입사광에 대응하는 출력 시그널을 출력하는 단계; 및
    적어도 하나의 추가 트랜지스터를 사용하여, 상기 픽셀 회로 각각이 선택적으로 선형 통합 시그널 또는 로그 시그널을 출력하도록 하는 단계;를 포함하고,
    바이어스 트랜지스터(MVB)를 상기 제2 전압 공급 및 상기 소스 팔로워 트랜지스터(MSF)의 드레인 사이에 연결시키는 단계;
    상기 바이어스 트랜지스터(MVB)의 드레인을 상기 리셋 트랜지스터(MRST)의 드레인에 연결시키도록 구성된 제2 추가 트랜지스터(MS2)를 제공하는 단계;
    상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키도록 구성된 제3 추가 트랜지스터(MS3)를 제공하는 단계; 및
    상기 리셋 트랜지스터(MRST)의 드레인을 상기 리셋 트랜지스터(MRST)의 게이트에 연결시키도록 구성된 제4 추가 트랜지스터(MS4)를 제공하는 단계;를 더 포함하고,
    로그 출력 시그널을 생성하도록 구성되는 동안, 상기 픽셀 회로 각각이,
    상기 제4 추가 스위치 트랜지스터(MS4)는 상기 리셋 트랜지스터(MRST)의 드레인과 게이트를 연결시키고,
    상기 제3 추가 트랜지스터(MS3)는 상기 리셋 트랜지스터(MRST)를 상기 제1 전원 공급에 연결시키며,
    상기 제2 추가 트랜지스터(MS2)는 개방되고,
    상기 행 선택 트랜지스터(MSEL)는 폐쇄되고, 상기 로그 출력은 상기 열 출력에서 획득 가능한,
    방법.

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