KR20230043909A - 실리콘 질화물 막들의 다층 증착 및 처리 - Google Patents

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비나야크 비어 바츠
병 국 안
서영 이
항 유
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

예시적인 프로세싱 방법들은 실리콘 및 질소 함유 전구체의 제1 증착 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 제1 증착 플라즈마로 반도체 기판 상에 실리콘 질화물 재료의 제1 부분을 증착하는 단계를 포함할 수 있다. 헬륨 및 질소 함유 전구체의 제1 처리 플라즈마는 제1 처리 플라즈마로 실리콘 질화물 재료의 제1 부분을 처리하도록 형성될 수 있다. 제2 증착 플라즈마는 실리콘 질화물 재료의 제2 부분을 증착할 수 있고, 제2 처리 플라즈마는 실리콘 질화물 재료의 제2 부분을 처리할 수 있다. 제1 처리 플라즈마에서의 헬륨 대 질소의 유량비는 제2 처리 플라즈마에서의 He/N2 유량비보다 낮을 수 있다. 제1 처리 플라즈마를 형성하는 플라즈마 전력 소스로부터의 제1 전력 레벨은 제2 처리 플라즈마를 형성하는 제2 전력 레벨보다 낮을 수 있다.

Description

실리콘 질화물 막들의 다층 증착 및 처리
[0001] 본 출원은 "MULTI-LAYER DEPOSITION AND TREATMENT OF SILICON NITRIDE FILMS"라는 명칭으로 2020년 7월 22일자로 출원된 미국 특허 출원 번호 제16/935,423호를 우선권으로 주장하며, 이 미국 특허 출원은 이로써 그 전체 내용이 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱에 관한 것이다. 보다 구체적으로, 본 기술은 실리콘 질화물 막들을 포함하는 재료들을 증착 및 처리하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하려면 노출된 재료를 형성하고 제거하기 위한 제어된 방법들을 필요로 한다. 디바이스 크기들이 계속 축소되고 더 복잡해짐에 따라, 재료 형성이 후속 동작들에 영향을 미칠 수 있다. 예를 들어, 배리어(barrier) 층 형성 동작들에서, 반도체 기판 상에 형성된 트렌치(trench) 또는 다른 피처(feature)에 배리어 층을 생성하기 위해 재료가 형성되거나 또는 증착될 수 있다. 피처들은 감소된 임계 치수들, 더 낮은 열 버짓(thermal budget)들, 오염물들에 대한 더 높은 민감도들, 및 응력들에 대한 더 높은 민감도들을 특징으로 할 수 있으므로, 이들 배리어 형성 동작들은 도전적일 수 있다. 예를 들어, 증착된 배리어 층의 처리는 반도체 기판 상에 또는 반도체 기판 내에 형성되는 디바이스의 열 버짓을 초과하는 고온 열 어닐링(annealing)을 필요로 할 수 있다. 추가 예들에서, 증착된 배리어 층은 반도체 기판에 형성된 피처 내에 그리고 주위에 보이드(void)들 및 입자들을 생성하는 고전력 플라즈마 처리를 필요로 할 수 있다. 열 어닐링, 플라즈마 처리들, 및 다른 종류들의 처리들은 또한, 증착 직후(as-deposited)의 재료의 공간 치수들을 변경시킬 수 있고, 이는 인접한 기판 피처들 상에 응력들을 가할 수 있다. 한편, 증착 직후의 재료를 부적절하게 처리하면 밀폐성(hermeticity)이 불량한 투과성 배리어 층을 생성할 수 있다. 이는 디바이스 성능 및 후속 프로세싱 동작들에 영향을 줄 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생산하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해결된다.
[0005] 본 기술은 종래의 배리어 막 형성 방법들에서 직면하는 원치 않는 보이드들, 입자들, 및 높은 응력들을 피하면서 높은 밀폐성 및 기계적 강도를 갖는 배리어 막을 형성하기 위해 사용될 수 있다. 본 기술은 배리어 막을 형성하기 위해 실리콘 질화물 재료와 같은 배리어 재료의 연속적인 부분들을 증착 및 처리하는 예시적인 프로세싱 방법들을 포함한다. 배리어 재료의 앞선 부분들은 배리어 재료의 나중 부분들보다 더 높은 헬륨 대 질소 가스의 유량비를 갖는 처리 가스 혼합물로부터 형성된 더 에너지가 높은 처리 플라즈마로 처리될 수 있다. 보다 에너지가 높고 헬륨이 풍부한 앞선 처리들은 배리어 재료의 후속 처리된 부분보다 더 높은 밀도 및 밀폐성을 갖는 배리어 재료의 처리된 부분을 생성한다. 배리어 재료가 실리콘 질화물을 포함할 때, 앞선 처리된 부분들은 또한 동등한 양의 실리콘 질화물 배리어 재료의 후속 처리된 부분보다 더 많은 Si-N 결합들 및 더 적은 Si-H 결합들을 갖는다.
[0006] 본 기술의 예시적인 프로세싱 방법들은 배리어 재료의 연속적으로 증착 및 처리된 부분들로부터 구축된 배리어 막을 생성한다. 배리어 막에서 배리어 재료의 앞선 증착 및 처리된 부분들은 나중 증착 및 처리된 부분들보다 더 높은 밀도, 밀폐성 및 응력을 갖는다. 이는 반도체 기판과의 인터페이스 근처에서 배리어 막에 높은 밀폐성을 제공하는 한편, 배리어 막이 생성하는 전체 응력을 감소시켜 주변 기판 및 기판 피처들에 영향을 미칠 수 있다. 예를 들어, 후속 층들은 반대 종류의 응력으로 증착될 수 있고(예를 들어, 후속 층은 압축 응력으로 하부 층을 상쇄하기 위해 인장 응력으로 증착됨), 층들의 전체 응력을 중화시킬 수 있다. 일부 실시예들에서, 배리어 재료의 나중 증착된 부분들은 배리어 막을 완성하기 위한 전체 생산 시간을 감소시키기 위해 배리어 재료의 앞선 부분들보다 크고(예를 들어, 더 두껍고) 더 빠르게 증착될 수 있다. 추가 실시예들에서, 더 크고 더 빠르게 증착된 나중 부분들은 앞선 증착된 부분들의 개구들(예를 들어, 핀홀(pinhole)들)을 채울 수 있다. 배리어 재료의 이러한 나중 증착된 부분들의 처리 동작들 동안 사용되는 더 낮은 에너지 및 더 낮은 헬륨 대 질소 유량비들은 이들 부분들에서 보이드들 및 입자들의 생성을 최소화한다.
[0007] 예시적인 프로세싱 방법들은 실리콘 질화물을 포함하는 배리어 막의 형성을 포함한다. 이러한 프로세싱 방법들은 다수의 증착 및 처리 사이클들을 포함할 수 있고, 이 다수의 증착 및 처리 사이클들 각각은 실리콘 질화물 배리어 재료의 처리된 부분을 형성하기 위한 증착 동작 및 처리 동작을 포함한다. 증착 동작들은 실리콘 함유 전구체 및 질소 함유 전구체를 포함하는 하나 이상의 증착 전구체들의 증착 플라즈마를 형성하는 것을 포함할 수 있다. 일부 경우들에서, 실리콘 함유 전구체 및 질소 함유 전구체는 동일한 전구체(예를 들어, 아미노 실란 전구체)이다. 추가적인 경우들에서, 실리콘 함유 전구체 및 질소 함유 전구체들은 함께 조합된 상이한 전구체들이다(예를 들어, 실란 및 암모니아). 방법들은 하나 이상의 증착 전구체들의 플라즈마 유출물(plasma effluent)들로 반도체 기판 상에 실리콘 질화물 배리어 재료의 부분을 증착하는 단계를 더 포함할 수 있다.
[0008] 각각의 증착 동작에 이어지는 처리 동작은 헬륨 및 질소 가스들을 포함하는 처리 가스 혼합물의 처리 플라즈마를 형성하는 단계를 포함할 수 있다. 처리 플라즈마는 전력 레벨로 설정되는 플라즈마 전력 소스로 처리 가스 혼합물을 에너자이징(energizing)(즉, 점화(striking))함으로써 형성될 수 있다. 증착된 실리콘 질화물 재료의 앞선 부분은 실리콘 질화물 재료의 후속 증착 및 처리된 부분보다 더 높은 전력 레벨로 설정된 플라즈마 전력 소스에 의해 에너자이징되는 더 높은 헬륨 대 질소 유량비를 갖는 처리 가스 혼합물로 형성된 처리 플라즈마로 처리될 수 있다.
[0009] 다수의 증착 및 처리 사이클들이 수행된 후, 실리콘 질화물을 포함하는 배리어 막이 완성될 수 있다. 배리어 막을 완성하기 위해 수행되는 증착 및 처리 사이클들의 횟수는, 다른 범위들 중에서도, 적어도 2 회의 사이클들, 적어도 3 회의 사이클들, 적어도 4 회의 사이클들, 적어도 5 회의 사이클들, 적어도 10 회의 사이클들, 적어도 20 회의 사이클들, 적어도 30 회의 사이클들, 적어도 40 회의 사이클들, 적어도 50 회의 사이클들, 적어도 60 회의 사이클들, 적어도 70 회의 사이클들, 적어도 80 회의 사이클, 적어도 90 회의 사이클, 적어도 100 회의 사이클들을 포함할 수 있다.
[0010] 이러한 기술은 종래의 시스템들 및 기법들에 비해 많은 이익들을 제공할 수 있다. 예를 들어, 본 기술의 실시예들에 따른 처리 동작을 수행함으로써, 배리어 층의 형성으로 인한 보이드 및 입자 형성이 제한되거나 또는 제어될 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 많은 장점 및 특징과 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0011] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0012] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0013] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 3은 본 기술의 일부 실시예들에 따른 프로세싱 방법의 예시적인 동작들을 도시한다.
[0015] 도 4는 본 기술의 추가 실시예들에 따른 프로세싱 방법의 예시적인 동작들을 도시한다.
[0016] 도 5a 및 도 5b는 본 기술의 일부 실시예들에 따른 프로세싱 동안 기판의 개략적인 단면도들을 도시한다.
[0017] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0018] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨(label)을 가질 수 있다. 추가로, 동일한 유형의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우에는, 해당 설명은 문자와 상관없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0019] 본 기술은 반도체 기판 상에 배리어 막을 형성하기 위한 프로세싱 방법들 및 시스템들을 포함한다. 프로세싱 방법들 및 시스템들의 실시예들은 반도체 기판 상에 실리콘 질화물을 포함하는 배리어 막을 형성하기 위한 방법들 및 시스템들을 포함한다. 실리콘 질화물 함유 재료들은, 다른 기능들 중에서도, 예를 들어 배리어 재료로서, 예를 들어 전하 트랩(trap) 재료, 캡슐화(encapsulation) 재료, 유전체 배리어 재료, 및 에칭 정지 재료로서를 비롯하여, 다수의 구조들 및 프로세스들을 위한 반도체 디바이스 제조에 사용될 수 있다. 이들 실리콘 질화물 배리어 막들은, 다른 유형들의 반도체 디바이스들 중에서도, 동적 랜덤 액세스 메모리(DRAM) 디바이스들, 정적 랜덤 액세스 메모리(SRAM) 디바이스들, 및 위상 변화 랜덤 액세스 메모리(PRAM) 디바이스들을 포함하는 반도체 디바이스 구조들에 영구적으로 또는 일시적으로 통합될 수 있다.
[0020] 실리콘 질화물 배리어 막들을 형성하는 종래의 프로세싱 방법들은 저온, 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여, 하나 이상의 피처들을 가질 수 있는 반도체 기판 상의 등각 층의 형성을 돕는 높은 수소 함량(예를 들어, SiNH)을 갖는 실리콘 질화물 배리어 재료를 형성한다. 반도체 기판 상에 초기에 형성된 실리콘 질화물 재료는 그 후 수소의 일부를 제거하고 밀폐성이 증가된 배리어 막을 형성하도록 처리된다. 처리 동작들은 고온 열 어닐링 및 고에너지 플라즈마 처리들을 포함하는데, 이들 둘은 모두 형성되는 반도체 디바이스 구조에서 프로세싱 결함들을 생성한다. 이들 결함들은 고온 어닐링이 형성 반도체 디바이스의 열 버짓을 초과할 때 재료들 및 구조들의 열 파괴를 포함한다. 이들은 또한 고에너지 플라즈마 처리가 증착 직후의 실리콘 질화물 재료에서 많은 Si-H 결합들을 빠르게 파괴할 때 보이드들, 입자들, 및 높은 응력들의 형성을 포함한다. 이들 결함들 및 다른 결함들은 단일 증착 및 처리 사이클에서 높은 밀폐성을 갖는 실리콘 질화물 배리어 막들을 형성하는 종래의 프로세싱 방법들에서 정기적으로 발생한다. 이들은 또한 사이클들 사이에 상대적으로 일정한 처리 조건들로 실리콘 질화물 배리어 막의 연속적인 층들을 증착 및 처리하는 종래의 프로세싱 방법들에서 발생한다. 피처 크기들이 계속해서 축소되고 기판 피처들이 계속해서 더 복잡해짐에 따라, 실리콘 질화물 배리어 막들을 형성하는 종래의 프로세싱 방법들에 의해 생성된 결함들은 디바이스 고장률들을 증가시킨다.
[0021] 본 기술은 감소하는 밀폐성을 갖는 2 개 이상의 부분들에 실리콘 질화물 배리어 막을 형성함으로써 이들 결함들을 감소시키거나 또는 제거하는 프로세싱 방법들 및 시스템들을 포함한다. 일부 실시예들에서, 증착 및 처리된 배리어 막의 제1 부분은 높은 밀폐성을 특징으로 하는 반면, 적어도 제2 부분은 더 낮은 밀폐성을 특징으로 한다. 그러나, 더 높은 플라즈마 전력 및 더 높은 헬륨 농도 처리는 기포 형성을 증가시킬 수 있다. 추가의 실시예들에서, 기판 상에 형성된 실리콘 질화물 배리어 막은, 기판에 가장 가까운 막의 일부가 가장 높은 밀폐성을 특징으로 하고 기판으로부터 가장 먼 막의 일부가 가장 낮은 밀폐성을 특징으로 하는데, 이는 처리 전구체들에서 더 낮은 처리 전력들 및 감소된 헬륨과 부분적으로 관련된다. 또 다른 실시예들에서, 실리콘 질화물 배리어 막은, 막이 기판에 가장 가까운 경우 가장 높은 밀폐성으로부터, 막이 기판으로부터 가장 먼 경우 가장 낮은 밀폐성으로의 밀폐성 구배를 특징으로 할 수 있다.
[0022] 본 기술의 실시예들은 2 개 이상의 레벨들의 감소하는 밀폐성을 갖는 실리콘 질화물 층(예를 들어, SiN 배리어 막)을 형성하기 위해 실리콘 질화물 함유 재료의 연속적인 부분들을 증착 및 처리하는 것을 포함한다. 일부 실시예들에서, 실리콘 질화물 함유 재료의 연속적인 부분들은 또한 증착 및 처리 동안 수소 및/또는 헬륨의 기포들의 형성에 의해 생성되는 보이드들의 개수들을 감소시키는 것을 특징으로 할 수 있다. 실리콘 질화물 함유 재료의 연속적인 부분들은 부분들 간에 상이한 프로세싱 조건들의 세트를 사용하여 증착 및 처리될 수 있다. 이들 프로세싱 조건들은, 다른 프로세싱 조건들 중에서도, 처리 플라즈마를 형성하는 처리 가스 혼합물에 대한 헬륨 대 질소 유량비, 처리 플라즈마를 형성하기 위해 사용되는 전력 레벨, 및 실리콘 질화물 함유 재료의 증착된 부분에 대한 증착 속도를 포함할 수 있다. 본 기술의 실시예들은 더 많은 수소를 제거하고 재료를 더 밀폐되게 만들기 위해 더 높은 플라즈마 전력 및 더 높은 헬륨 대 질소 유량비에서 증착된 실리콘 질화물 함유 재료의 초기 부분의 처리를 포함한다. 실리콘 질화물 함유 재료의 후속 증착된 부분들은 더 낮은 플라즈마 전력들 및 더 낮은 헬륨 대 질소 유량비들에서 처리되고, 이는 처리된 재료에서 해리된 수소 및 헬륨으로부터의 보이드들의 형성을 감소시킨다. 이들 후속 처리들은 더 높은 수소 함량을 남길 수 있고, 이는 재료를 덜 밀폐되게 만든다. 아래에서 논의되는 플라즈마 프로세싱 동작들이 수행될 수 있는 본 기술의 일부 실시예들에 따른 챔버의 일반적인 양상들을 설명한 후, 구체적인 방법론이 논의될 수 있다. 본 기술은, 설명된 기법들이 다수의 배리어 막 형성 프로세스들을 개선하기 위해 사용될 수 있고 다양한 프로세싱 챔버들 및 동작들에 적용 가능할 수 있기 때문에, 논의된 구체적인 막들, 챔버들, 또는 프로세싱에 제한되도록 의도되지 않는다는 점을 이해해야 한다.
[0023] 도 1은 실시예들에 따른 증착, 에칭, 베이킹(baking), 및 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 본 도면에서, 한 쌍의 전면 개방 통합 포드(pod)들(102)은, 로봇 암(robotic arm)들(104)에 의해 수용되고 탠덤 섹션(tandem section)들(109a-109c)에 포지셔닝된 기판 프로세싱 챔버들(108a-108f) 중 하나 내로 배치되기 전에 저압 유지 영역(106) 내로 배치되는 다양한 크기들의 기판들을 공급한다. 제2 로봇 암(110)은 유지 영역(106)으로부터 기판 프로세싱 챔버들(108a-108f)로 그리고 그 반대로 기판 웨이퍼들을 수송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-108f)는 플라즈마 강화 화학 기상 증착, 원자층 증착, 물리 기상 증착, 에칭, 예비 세정, 탈가스(degas), 배향, 및 어닐링, 애싱(ashing) 등을 포함하는 다른 기판 프로세스들 외에, 본 명세서에 설명된 반도체 재료들의 스택(stack)들의 형성을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 준비될 수 있다.
[0024] 기판 프로세싱 챔버들(108a-108f)은 기판 상에 유전체, 배리어, 또는 다른 막을 증착, 어닐링, 경화, 치밀화 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 하나의 구성에서, 2 개의 쌍들의 프로세싱 챔버들(예를 들어, 108c-108d 및 108e-108f)이 기판 상에 재료를 증착하기 위해 사용될 수 있고, 제3 쌍의 프로세싱 챔버들(예를 들어, 108a-108b)은 증착된 재료를 에칭하기 위해 사용될 수 있다. 다른 구성에서, 3 개의 쌍들의 챔버들(예를 들어, 108a-108f) 모두는 기판 상에 교번하는 유전체 막들(예를 들어, 유전체 막들, 배리어 막들 등)의 스택들을 증착하도록 구성될 수 있다. 설명된 프로세스들 중 임의의 하나 이상의 프로세스들이 상이한 실시예들에 도시된 제조 시스템으로부터 분리된 챔버들에서 실행될 수 있다. 유전체 막들에 대한 증착, 에칭, 어닐링, 경화, 및 치밀화 챔버들의 추가 구성들이 시스템(100)에 의해 고려된다는 것이 이해될 것이다.
[0025] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템(200)의 개략적인 단면도를 도시한다. 플라즈마 시스템(200)은, 위에 설명된 탠덤 섹션들(109) 중 하나 이상에 피팅될 수 있고 본 기술의 실시예들에 따른 프로세스들을 수행하도록 구체적으로 구성된 컴포넌트들 또는 조립체들을 포함할 수 있는 한 쌍의 프로세싱 챔버들(108)을 예시할 수 있다. 플라즈마 시스템(200)은 일반적으로 한 쌍의 프로세싱 구역들(220A 및 220B)을 정의하는 측벽들(212), 최하부 벽(216), 및 내부 측벽(201)을 갖는 챔버 본체(202)를 포함할 수 있다. 프로세싱 구역들(220A-220B) 각각은 유사하게 구성될 수 있고, 동일한 컴포넌트들을 포함할 수 있다.
[0026] 예를 들어, 프로세싱 구역(220A)에도 또한 포함될 수 있는 컴포넌트들을 갖는 프로세싱 구역(220B)은 플라즈마 시스템(200)의 최하부 벽(216)에 형성된 통로(222)를 통해 프로세싱 구역에 배치된 페디스털(pedestal)(228)을 포함할 수 있다. 페디스털(228)은 본체 부분과 같은, 페디스털의 노출된 표면 상에 기판(229)을 지지하도록 구성된 히터(heater)를 제공할 수 있다. 페디스털(228)은 가열 요소들(232), 예를 들어 저항 가열 요소들을 포함할 수 있으며, 이는 가열하여 원하는 프로세스 온도에서 기판 온도를 제어할 수 있다. 페디스털(228)은 또한 램프(lamp) 조립체와 같은 원격 가열 요소, 또는 임의의 다른 가열 디바이스에 의해 가열될 수도 있다.
[0027] 페디스털(228)의 본체는 플랜지(flange)(233)에 의해 스템(stem)(226)에 결합될 수 있다. 스템(226)은 페디스털(228)을 전력 콘센트(power outlet) 또는 전력 박스(power box)(203)와 전기적으로 결합할 수 있다. 전력 박스(203)는 프로세싱 구역(220B) 내에서 페디스털(228)의 상승 및 이동을 제어하는 구동 시스템을 포함할 수 있다. 스템(226)은 또한 페디스털(228)에 전기 전력을 제공하기 위한 전기 전력 인터페이스(interface)들을 포함할 수 있다. 전력 박스(203)는 또한 열전쌍 인터페이스와 같은 전기 전력 및 온도 표시기들을 위한 인터페이스들을 포함할 수 있다. 스템(226)은 전력 박스(203)와 분리 가능하게 결합하도록 구성된 베이스(base) 조립체(238)를 포함할 수 있다. 원주 링(ring)(235)이 전력 박스(203) 위에 도시되어 있다. 일부 실시예들에서, 원주 링(235)은 베이스 조립체(238)와 전력 박스(203)의 상부 표면 사이에 기계적 인터페이스를 제공하도록 구성된 기계적 정지부 또는 랜드(land)로서 구성된 숄더(shoulder)일 수 있다.
[0028] 로드(rod)(230)가 프로세싱 구역(220B)의 최하부 벽(216)에 형성된 통로(224)를 통해 포함될 수 있고, 페디스털(228)의 본체를 통해 배치된 기판 리프트 핀(lift pin)들(261)을 포지셔닝하기 위해 사용될 수 있다. 기판 리프트 핀들(261)은 기판 수송 포트(port)(260)를 통해 프로세싱 구역(220B) 내로 그리고 외부로 기판(229)을 이송하기 위해 이용되는 로봇에 의한 기판(229)의 교환을 용이하게 하기 위해 페디스털로부터 기판(229)을 선택적으로 이격시킬 수 있다.
[0029] 챔버 리드(lid)(204)가 챔버 본체(202)의 최상부 부분과 결합될 수 있다. 리드(204)는 이에 결합된 하나 이상의 전구체 분배 시스템들(208)을 수용할 수 있다. 전구체 분배 시스템(208)은 가스 전달 조립체(218)를 통해 프로세싱 구역(220B) 내로 반응물 및 세정 전구체들을 전달할 수 있는 전구체 입구 통로(240)를 포함할 수 있다. 가스 전달 조립체(218)는 페이스플레이트(246) 중간에 배치된 블로커 플레이트(blocker plate)(244)를 갖는 가스박스(248)를 포함할 수 있다. 무선 주파수("RF") 소스(265)는 가스 전달 조립체(218)와 결합될 수 있으며, 이는 챔버의 프로세싱 구역일 수 있는, 가스 전달 조립체(218)의 페이스플레이트(246)와 페디스털(228) 사이에 플라즈마 구역의 생성을 용이하게 하기 위해 가스 전달 조립체(218)에 전력을 공급할 수 있다. 일부 실시예들에서, RF 소스는 플라즈마 생성을 용이하게 하기 위해 페디스털(228)과 같은 챔버 본체(202)의 다른 부분들과 결합될 수 있다. 리드(204)로의 RF 전력 전도를 방지하기 위해 리드(204)와 가스 전달 조립체(218) 사이에 유전체 아이솔레이터(isolator)(258)가 배치될 수 있다. 쉐도우 링(shadow ring)(206)이 페디스털(228)과 맞물리는 페디스털(228)의 주변부 상에 배치될 수 있다.
[0030] 선택적인 냉각 채널(247)이 동작 동안 가스박스(248)를 냉각하기 위해 가스 분배 시스템(208)의 가스박스(248)에 형성될 수 있다. 물, 에틸렌 글리콜, 가스 등과 같은 열 전달 유체는 가스박스(248)가 미리 정의된 온도로 유지될 수 있도록 냉각 채널(247)을 통해 순환될 수 있다. 측벽들(201, 212)이 프로세싱 구역(220B) 내의 프로세싱 환경에 노출되는 것을 방지하기 위해 챔버 본체(202)의 측벽들(201, 212)에 매우 근접하게 프로세싱 구역(220B) 내에 라이너 조립체(227)가 배치될 수 있다. 라이너 조립체(227)는 원주형 펌핑 캐비티(cavity)(225)를 포함할 수 있고, 이는 프로세싱 구역(220B)으로부터 가스들 및 부산물들을 배기시키고 프로세싱 구역(220B) 내의 압력을 제어하도록 구성된 펌핑 시스템(264)에 결합될 수 있다. 라이너 조립체(227) 상에는 복수의 배기 포트들(231)이 형성될 수 있다. 배기 포트들(231)은 시스템(200) 내의 프로세싱을 촉진하는 방식으로 프로세싱 구역(220B)으로부터 원주형 펌핑 캐비티(225)로의 가스들의 흐름을 허용하도록 구성될 수 있다.
[0031] 도 3은 본 기술의 일부 실시예들에 따른 프로세싱 방법(300)의 예시적인 동작들을 도시한다. 이 방법은 위에 설명된 플라즈마 시스템(200)을 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(300)은 프론트 엔드(front end) 프로세싱, 증착, 에칭, 폴리싱(polishing), 세정, 또는 설명된 동작들 이전에 수행될 수 있는 임의의 다른 동작들을 포함하는, 언급된 방법 동작들의 개시 이전의 하나 이상의 동작들을 포함할 수 있다. 이 방법은 도면에 표시된 바와 같이 다수의 선택적 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 연관되지 않을 수 있다. 예를 들어, 동작들 중 다수는 더 넓은 범위의 반도체 프로세스를 제공하기 위해 설명되지만, 본 기술에 결정적인 것은 아니거나, 또는 아래에서 추가로 논의될 대안적인 방법론에 의해 수행될 수 있다.
[0032] 방법(300)은 반도체 구조를 특정 제조 동작으로 발전시키기 위한 선택적 동작들을 포함할 수 있다. 일부 실시예들에서 방법(300)이 기본 구조에 대해 수행될 수 있지만, 일부 실시예들에서 방법은 다른 재료 형성 또는 제거 이후에 수행될 수 있다. 예를 들어, 임의의 개수의 증착, 마스킹, 또는 제거 동작들을 수행하여 임의의 트랜지스터, 메모리, 또는 다른 구조적 양상들을 기판 상에 생성할 수 있다. 일부 실시예들에서 기판 상에 형성된 하나 이상의 구조들은 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 약 350℃ 이하, 약 300℃ 이하, 약 250℃ 이하, 약 200℃ 이하, 또는 약 150℃ 이하, 또는 그 미만의 열 버짓을 특징으로 할 수 있다. 따라서, 방법(300) 및 임의의 후속 동작들은 구조적 열 버짓 이하인 온도들에서 수행될 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 포지셔닝될 수 있는 기판 지지체 상에 배치될 수 있다. 하부 구조들을 생성하기 위한 동작들은 방법(300)의 양상들이 수행될 수 있는 동일한 챔버에서 수행될 수 있고, 하나 이상의 동작들은 또한 방법(300)의 동작들이 수행될 수 있는 챔버와 유사한 플랫폼(platform) 상의 또는 다른 플랫폼들 상의 하나 이상의 챔버들에서 수행될 수 있다.
[0033] 일부 실시예들에서, 방법(300)은 기판 상에 실리콘 질화물 배리어 막을 형성하는 단계를 포함할 수 있다. 이 방법들은 동작(305)에서 기판이 수용되는 프로세싱 구역에 증착 플라즈마를 형성하는 단계를 포함할 수 있다. 증착 플라즈마의 형성은 실리콘 함유 전구체를 포함하는 하나 이상의 증착 전구체들을 제공하는 단계를 포함할 수 있다. 일부 경우들에서, 실리콘 함유 전구체는 또한 하나 이상의 질소들(예를 들어, 트리실릴 아민과 같은 아미노-실란)을 포함하고, 실리콘 전구체는 실리콘 질화물 배리어 재료의 증착된 부분에 실리콘 및 질소 그룹들 모두를 공급한다. 추가적인 경우들에서, 실리콘 함유 전구체는 질소 그룹(예를 들어, SiH4와 같은 실란)을 포함하지 않을 수 있고, 하나 이상의 질소 함유 전구체들(예를 들어, 암모니아)은 질소 없는 실리콘 함유 전구체와 조합되어 증착 전구체를 형성할 수 있다. 하나 이상의 증착 전구체들은 예를 들어 헬륨, 아르곤, 및/또는 질소(N2)와 같은 불활성 전구체를 포함하는 캐리어 가스와 함께 전달될 수 있다. 질소가 증착 전구체들에 대한 캐리어 가스로 사용되는 경우, 이것은 또한 증착 직후의 실리콘 질화물 함유 재료에, 적어도 어느 정도까지, 혼입될 수 있다.
[0034] 일부 실시예들에서, 증착 플라즈마를 공급하는 실리콘 함유 전구체(예를 들어, TSA)의 유량은 10 sccms(standard cubic centimeters per minute) 내지 100 sccm 범위일 수 있다. 증착 플라즈마에 추가적인 증착 전구체(예를 들어, NH3)가 제공된다면, 이것은 50 sccm 내지 150 sccm의 유량으로 제공될 수 있다. 캐리어 전구체(예를 들어, N2)가 증착 플라즈마에 제공되는 경우, 이것은 0.2 slm(standard liters per minute) 내지 4 slm의 유량으로 제공될 수 있다. 증착 플라즈마는 반도체 프로세싱 챔버의 프로세싱 구역에서 형성될 수 있다. 프로세싱 구역의 주변부의 일부는 증착 플라즈마에 노출된 반도체 기판의 표면 및 반도체 프로세싱 챔버의 페이스플레이트를 포함할 수 있다. 일부 실시예들에서, 기판과 페이스플레이트 사이의 거리는 200 mil 내지 500 mil 범위일 수 있다.
[0035] 동작(305)에서 증착 플라즈마의 형성은 무선 주파수(RF) 전력의 소스로 증착 전구체들을 에너자이징하는 단계를 포함할 수 있다. 일부 실시예들에서, 증착 전구체들에 공급되는 RF 전력의 양은 60 와트(W) 내지 200 와트 범위일 수 있다. 일부 실시예들에서, 플라즈마 형성 프로세스는 플라즈마 생성 동안 플라즈마 전력을 펄싱(pulse)하는 단계를 포함할 수 있다. 플라즈마는 하나의 비-제한적인 예에서 13.56 MHz와 같은 플라즈마 생성 주파수에서 생성될 수 있다. 플라즈마 전력은 또한 약 10 kHz 이하일 수 있는 펄싱 주파수에서 펄싱될 수 있고, 약 9 kHz 이하, 약 8 kHz 이하, 약 7 kHz 이하, 약 6 kHz 이하, 약 5 kHz 이하, 약 4 kHz 이하, 약 3 kHz 이하, 약 2 kHz 이하, 약 1 kHz 이하, 또는 그 미만일 수 있다. 펄싱 주파수의 듀티 사이클(duty cycle)은 플라즈마 생성을 위한 "오프(off)" 시간의 양을 제공할 수 있다.
[0036] 플라즈마 "오프" 기간들 동안, 증착이 발생하지 않을 수 있다. 이전에 형성된 이온들은 빠르게 사라질 수 있지만, 라디칼 종(radical species)은 여전히 기판과 접촉하여, 생성되는 배리어 막으로 에너지를 전달할 수 있다. 이는 배리어 막 내의 결합들을 활성화 및 파괴할 수 있으며, 이는 차례로 증착 막으로부터 제거되는 기체 종의 형성을 유발할 수 있다. 높은 듀티 사이클에서는, 증착이 재개되기 전에 이 효과에 충분한 시간이 걸리지 않을 수 있다. 따라서, 일부 실시예들에서, 듀티 사이클은 약 50 % 이하로 유지될 수 있고, 약 45 % 이하, 약 40 % 이하, 약 35 % 이하, 약 30 % 이하, 약 25 % 이하, 약 20 % 이하, 약 15 % 이하, 약 10 % 이하, 약 5 % 이하, 또는 그 미만으로 유지될 수 있다. 이들 기법들 중 임의의 기법은, 단독으로 또는 조합하여, 증착 직후의 실리콘 질화물 재료에 수소 혼입을 감소시킬 수 있다.
[0037] 동작(310)에서, 프로세싱 구역 내로 유입된 증착 전구체들로부터 증착 플라즈마가 점화될 수 있고, 실리콘 질화물 재료의 일부가 기판 상에 증착될 수 있다. 실리콘 질화물 재료의 일부는 기판이 반도체 프로세싱 챔버의 프로세싱 구역에 수용된 동안 반도체 기판 상에 증착될 수 있다. 반도체 기판은 반도체 기판 내에 하나 이상의 피처들을 정의할 수 있다. 실리콘 질화물 재료의 일부는 반도체 기판의 피처들 중 하나 이상 내에 증착될 뿐만 아니라, 기판 피처에 의해 에칭되거나 달리 형상화되지 않은 기판의 부분들 상에 증착될 수 있다. 프로세싱 구역은 페이스플레이트와, 반도체 기판이 놓이는 기판 지지체 사이에 적어도 부분적으로 정의될 수 있다.
[0038] 일부 실시예들에서, 실리콘 질화물 재료의 일부의 증착은 약 550℃ 이하, 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 약 350℃ 이하, 약 300℃ 이하, 약 250℃ 이하, 또는 약 200℃ 이하, 또는 약 150℃ 이하, 또는 그 미만의 열 버짓을 갖는 반도체 기판 상에 이루어질 수 있다. 따라서, 실리콘 질화물 재료는 하부 재료들을 수용하기 위해 이들 온도들 중 임의의 온도 이하에서 증착될 수 있고, 일부 실시예들에서, 방법(300)의 모든 동작들을 포함하는 하나 이상의 동작들은 이들 온도들 중 임의의 온도 이하에서 수행될 수 있고, 프로세싱되는 기판은 프로세싱 전체에 걸쳐 이들 온도들 중 임의의 온도 미만 또는 거의 그 임의의 온도로 유지될 수 있다. 일부 실시예들에서, 기판 상의 실리콘 질화물 재료에 대한 증착 온도는 200℃ 내지 300℃ 범위일 수 있다(예를 들어, 250℃ 내지 280℃의 증착 온도 범위). 실리콘 질화물 함유 재료의 증착 동안 프로세싱 압력들은 일부 실시예들에서 약 30 mTorr 이상일 수 있고, 약 30 mTorr 내지 약 20 Torr일 수 있다.
[0039] 실리콘 질화물 함유 재료의 일부는 실리콘, 질소, 및 수소 원자들을 포함하는 증착 전구체들로 증착될 수 있다. 결과적으로, 실리콘 질화물 재료의 증착 직후의 부분은 혼입된 수소의 제1 양을 특징으로 할 수 있다. 혼입된 수소의 제1 양은 약 3 at.% 이상, 약 5 at.% 이상, 약 7 at.% 이상, 약 10 at.% 이상, 또는 그 초과일 수 있다.
[0040] 실리콘 질화물 재료의 증착 직후의 부분은 재료의 밀도 및 밀폐성을 증가시킬 수 있는 처리 프로세스에서 추가로 처리될 수 있다. 처리 프로세스는 증착과 동일한 챔버에서 수행되거나, 또는 기판이 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송될 수 있다. 일부 실시예들에서, 제2 챔버는 이전에 설명된 바와 같이 동일한 도구 상에 있을 수 있고, 기판에 대한 진공 조건들을 유지하면서 이송이 수행될 수 있다. 처리 프로세스는, 증착 직후의 재료에 추가 에너지를 전달하고 실리콘, 질소 및 탄소 원자들과 같은 다른 원자들에 대한 수소 그룹들의 결합들을 끊음으로써 증착 직후의 실리콘 질화물 재료에 혼입된 수소의 양을 감소시키도록 구성될 수 있다. 이것은 증착 직후의 재료 내의 수소의 양을 제1 양으로부터 처리 동작 후 재료 내의 수소의 제2 더 적은 양까지 감소시킬 수 있다. 수소 혼입의 제2 양은 약 2 at.% 이하일 수 있고, 약 1.5 at.% 이하, 약 1.0 at.% 이하, 약 0.5 at.% 이하, 또는 그 미만일 수 있다.
[0041] 증착 직후의 실리콘 질화물 함유 재료의 처리는 동작(315)에서 처리 플라즈마의 형성을 포함할 수 있다. 처리 플라즈마의 형성은 헬륨 및 질소(N2) 가스들의 혼합물과 같은 하나 이상의 처리 전구체들을 제공하는 단계를 포함할 수 있다. 프로세싱 구역 내로 유입되는 처리 전구체들로부터 플라즈마가 점화될 수 있고, 헬륨 및 질소 이온들(N+, N2 +)과 같은 플라즈마 유출물들이 증착된 실리콘 질화물 재료와 접촉할 수 있다. 증착된 실리콘 질화물 재료와 접촉하는 플라즈마 유출물들의 적어도 일부의 플라즈마 유출물의 충격 에너지는 실리콘 질화물 재료에 매립된 수소 그룹들의 결합들을 끊기 위한 임계 에너지를 초과할 수 있다. 분리된 수소 그룹들의 적어도 일부는 실리콘 질화물 재료로부터 제거되는 종으로서 재구성(reformulate)될 수 있다. 예를 들어, 분리된 수소 그룹들의 적어도 일부는 실리콘 질화물 재료로부터 제거되는 분자 수소(H2)로 재구성될 수 있다. 일부 경우들에서, 처리 플라즈마의 유출물들은 실리콘 및 수소 결합들을 끊고, 치환된(displaced) 수소 그룹을 실리콘 질화물 재료에서 새로운 실리콘 질소 결합들을 형성하는 질소 그룹으로 대체한다. 실리콘 수소 결합들의 개수의 감소 및 실리콘 질소 결합들의 개수의 증가 둘 모두가 동작(320)에서 실리콘 질화물 재료를 치밀화시킨다.
[0042] 일부 실시예들에서, 동작(315)에서의 처리 플라즈마의 형성은 헬륨 및 질소(N2) 가스들의 혼합물로서 처리 전구체들을 제공하는 단계를 포함한다. 헬륨 대 질소 가스들의 유량비(He:N2)는 처리 사이클들 사이에 변경될 수 있다. 예를 들어, 실리콘 질화물 재료의 일부의 앞선 증착 후 앞선 처리 동작을 위한 헬륨 대 질소 가스들의 유량비(즉, He:N2 유량비)는 실리콘 질화물 재료의 일부의 나중 증착 후 나중(예를 들어, 후속) 처리 프로세스를 위한 He:N2 유량비보다 높을 수 있다. 일부 실시예들에서, He:N2 유량비는 실리콘 질화물 함유 배리어 막의 다층 증착에서 수행되는 각각의 처리 플라즈마 동작에 따라 점진적으로 감소할 수 있다. 추가적인 실시예들에서, He:N2 유량비는 실리콘 질화물 함유 배리어 막의 형성이 완료될 때까지 연속 처리 플라즈마 동작들에 대해 동일하게 유지되는 He:N2 비의 하한에 도달할 때까지 각각의 처리 동작에 따라 점진적으로 감소할 수 있다. 일부 실시예들에서, He:N2 유량비는 0.1 내지 10 범위일 수 있다.
[0043] 예를 들어, 헬륨 대 질소의 초기 유량비로부터, 연속적인 처리 동작들은 헬륨 유량을 연속적으로 감소시키면서, 질소 유량을 연속적으로 증가시킬 수 있다. 예를 들어, 각각의 연속적인 처리는 헬륨 유량을 약 300 sccm 이상만큼 감소시킬 수 있고, 헬륨 유량을 약 400 sccm 이상, 약 500 sccm 이상, 약 600 sccm 이상, 약 700 sccm 이상, 약 800 sccm 이상, 약 900 sccm 이상, 약 1000 sccm 이상, 약 1100 sccm 이상, 약 1200 sccm 이상, 약 1300 sccm 이상, 약 1400 sccm 이상, 약 1500 sccm 이상, 또는 그 초과만큼 감소시킬 수 있다. 유사하게, 각각의 연속적인 처리는 질소 유량을 약 500 sccm 이상만큼 증가시킬 수 있고, 질소 유량을 약 600 sccm 이상, 약 700 sccm 이상, 약 800 sccm 이상, 약 900 sccm 이상, 약 1000 sccm 이상, 약 1100 sccm 이상, 약 1200 sccm 이상, 약 1300 sccm 이상, 약 1400 sccm 이상, 약 1500 sccm 이상, 또는 그 초과만큼 증가시킬 수 있다.
[0044] 일부 실시예들에서 처리 플라즈마를 형성하기 위해 더 높은 전력 레벨과 함께 행해질 수 있는, 헬륨 대 질소 가스들의 더 높은 유량비는, 많은 양의 고에너지 헬륨이 증착된 재료에서 더 많은 수소를 해리함에 따라 더 높은 밀폐성을 갖는 처리된 실리콘 질화물 함유 재료를 생성할 수 있다. 자유 헬륨 및 수소는 처리된 재료 내의 보이드들의 개수를 증가시키는 기포들을 재료에 생성할 수 있다. 일부 실시예들에서, 상당한 개수의 기포들이 형성되기에는 너무 얇은(예를 들어, 기포들이 형성되지 않음) 실리콘 질화물 함유 재료의 일부를 증착함으로써 기포들의 양이 감소되거나 또는 제거될 수 있다. 실리콘 질화물 함유 재료의 추가 부분들은 헬륨 대 질소 가스들의 더 낮은 유량비들에서 처리될 수 있고, 일부 실시예들에서는 처리 플라즈마에 대해 더 낮은 전력 레벨들에서 처리되어, 덜 해리된 수소, 더 낮은 밀폐성, 및 더 적은 개수의 보이드들을 갖는 처리된 부분들을 형성할 수 있다. 일부 실시예들에서, 실리콘 질화물 함유 재료의 이들 추가 부분들은 또한 초기 부분보다 더 큰 두께 및 더 높은 증착 속도들로 형성될 수 있다. 최종 실리콘 질화물 층은 밀폐성이 감소되는 것을 특징으로 할 수 있고, 일부 실시예들에서는 증착 및 처리된 재료의 초기 부분에서 최종 부분에 이르기까지, 보이드들의 개수가 감소되는 것을 특징으로 할 수 있다.
[0045] 처리 플라즈마의 형성은 또한 RF 전력 소스로 처리 전구체들을 에너자이징하는 단계를 포함할 수 있다. 일부 실시예들에서, RF 전력은 10 W 내지 1000 W 범위의 전력으로 처리 전구체들에 연속적으로 공급될 수 있다. 추가 RF 전력 범위들은, 다른 범위들 중에서도, 100 W 내지 800 W, 200 W 내지 700 W, 및 300 W 내지 600 W를 포함한다. 플라즈마는 하나의 비-제한적인 예에서 13.56 MHz와 같은 플라즈마 생성 주파수에서 생성될 수 있다. 일부 실시예들에서, 증착 직후의 실리콘 질화물 재료의 앞선 부분을 처리하는 앞선 처리 플라즈마를 형성하기 위해 사용되는 RF 전력 레벨은, 증착 직후의 실리콘 질화물 재료의 나중 부분을 처리하기 위해 사용되는 나중(예를 들어, 후속) 처리 플라즈마를 형성하기 위해 사용되는 RF 전력 레벨보다 높을 수 있다. 예를 들어, 앞선 처리 플라즈마를 형성하기 위해 사용되는 RF 전력 레벨은 600 W일 수 있고, 나중 처리 플라즈마를 형성하기 위해 사용되는 RF 전력 레벨은 500 W일 수 있다.
[0046] 다수의 증착 및 처리 사이클들이 수행되었을 때, 동작(325)에서 실리콘 질화물 함유 배리어 막의 형성이 완료된다. 일부 실시예들에서, 막은 적어도 2 회의 증착 및 처리 사이클들로 형성될 수 있으며, 여기서 증착된 실리콘 질화물 재료의 제1 부분의 두께는 증착된 실리콘 질화물 재료의 제2 및 후속 부분들의 두께보다 작다. 예를 들어, 기판 상에 증착된 실리콘 질화물 재료의 제1 부분은 막 두께의 50 % 미만, 막 두께의 40 % 미만, 막 두께의 30 % 미만, 막 두께의 20 % 미만, 막 두께의 10 % 미만, 막 두께의 5 % 미만, 또는 그 미만일 수 있다.
[0047] 위에 언급된 바와 같이, 일부 실시예들에서 실리콘 질화물 함유 배리어 막의 제1 부분은 배리어 막의 제2 및, 포함되는 경우, 후속 부분들보다 더 높은 밀폐성을 가질 수 있다. 배리어 막이 형성되는 기판에 가장 가까운 부분일 수 있는 배리어 막의 제1 부분은, 배리어 막의 제2 부분 또는 후속 부분의 밀폐성보다 약 10 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 15 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 20 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 25 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 30 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 40 % 이상 더 높은, 배리어 막의 제2 부분의 밀폐성보다 약 50 % 이상, 또는 그 초과 더 높은 밀폐성을 특징으로 할 수 있다. 추가적인 실시예들에서, 실리콘 질화물 함유 배리어 막의 제1 부분은 배리어 막의 제2 부분 및, 포함되는 경우, 후속 부분들보다 더 많은 또는 거의 동일한 개수의 보이드들을 가질 수 있다.
[0048] 예를 들어, 실리콘 질화물 함유 배리어 막의 제1 부분은 배리어 막의 제2 부분보다 약 5 % 이상 더 많은 보이드들, 배리어 막의 제2 부분보다 약 10 % 이상 더 많은 보이드들, 배리어 막의 제2 부분보다 약 15 % 이상 더 많은 보이드들, 배리어 막의 제2 부분보다 약 20 % 이상 더 많은 보이드들, 배리어 막의 제2 부분보다 약 25 % 이상 더 많은 보이드들, 배리어 막의 제2 부분보다 약 50 % 이상 더 많은 보이드들, 또는 그 초과를 가질 수 있다. 추가적으로, 각각의 후속 막 층은 이전에 설명된 바와 같이 보이드 형성의 감소를 특징으로 할 수 있다. 예를 들어, 각각의 후속 층은, 각각의 이전 층이 각각의 연속 층보다 약 5 % 이상 더 많은 보이드들을 특징으로 할 수 있다는 점에서, 보이드들의 선형 감소를 특징으로 할 수 있을 뿐만 아니라 보이드들 또는 밀폐성에 대해 위에서 언급된 백분율들 중 임의의 백분율로 보이드들 또는 기포들의 감소를 특징으로 할 수 있다.
[0049] 큐 타임(queue time)의 감소들을 제한하기 위해, 증착 챔버 내에서 플라즈마 처리 동작들이 수행될 수 있고, 증착 챔버와 동일한 도구 상의 챔버에서 다른 에너지 처리들이 수행될 수 있다. 본 기술의 하나 이상의 양상들을 이용함으로써, 종래의 기술들에 비해, 실리콘 질화물 막 내의 수소 혼입뿐만 아니라, 보이드들 및 입자들의 개수도 감소될 수 있다. 추가적으로, 설명된 프로세스들은 많은 종래의 기법들보다 낮은 온도들에서 수행될 수 있고, 이는 열 버짓에 의해 제한될 수 있는 구조들을 수용할 수 있다.
[0050] 도 4는 본 기술의 일부 실시예들에 따른 프로세싱 방법(400)의 예시적인 동작들을 도시한다. 이 방법은 위에 설명된 플라즈마 시스템(200)을 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 위에 설명된 방법(300)과 마찬가지로, 방법(400)은 명시된 방법 동작들의 개시 이전에 하나 이상의 동작들 및 명시된 방법 동작들 이후의 하나 이상의 동작들을 포함할 수 있다. 방법(400)은 기판 상에 실리콘 질화물 함유 재료의 초기 부분을 증착하는 단계(405)를 포함할 수 있다. 이 초기 부분은 실리콘 질화물 재료의 상대적으로 얇은 층(예를 들어, 2 내지 5 nm 두께)의 형상을 취할 수 있다. 일부 실시예들에서, 방법(400)은 실리콘 질화물 함유 재료의 증착 직후의 초기 부분에 대한 처리 동작을 더 포함할 수 있다. 선택적 처리 동작(도시되지 않음)은 실리콘 질화물 함유 재료의 초기 부분을 저에너지 처리 플라즈마(예를 들어, 200 와트 이하)에 노출시키는 단계를 포함할 수 있고, 이는 재료 내의 Si-H 결합들을 실질적으로 끊지 않고 기판 상의 재료의 초기 부분을 재분배할 수 있다. 저에너지 처리 플라즈마는 헬륨 및 질소 가스를 포함하는 처리 가스 혼합물로부터 형성될 수 있다. 처리 가스 혼합물은 방법(400)에서 사용되는 후속 처리 가스 혼합물들의 유량비보다 큰 헬륨 대 질소 유량비를 가질 수 있다. 위에서 언급된 바와 같이, 저에너지 처리 플라즈마는 초기에 증착된 실리콘 질화물 함유 재료에서 Si-H 결합들을 끊기에 충분한 에너지를 갖는 상당한 양의 플라즈마 유출물들을 생성하지 않는다. 결과적으로, 저에너지 처리 플라즈마는 증착 직후의 초기 재료의 일부를 재분배하기에 충분히 에너지를 갖지만, 이것은 재료 내의 수소의 양을 실질적으로 변경하거나, 그의 밀도를 증가시키거나, 또는 그의 밀폐성을 증가시키지 않는다.
[0051] 기판 상의 실리콘 질화물 함유 재료의 초기 부분의 증착 및 선택적인 처리 후에, 방법(400)은 처리된 실리콘 질화물 함유 재료의 부분들을 실리콘 질화물 함유 배리어 막으로 구축하기 위한 2 회 이상의 증착 및 처리 사이클들을 포함한다. 이들 증착 및 처리 사이클들 중 제1 사이클은 실리콘 질화물 함유 재료의 초기 부분 상에 실리콘 질화물 함유 재료의 다음 부분을 증착하는 단계(410)를 포함한다. 증착 동작(410)은 증착 플라즈마를 형성하는 단계 및 플라즈마의 유출물들로부터 실리콘 및 질소 함유 재료의 다음 부분을 증착하는 단계를 포함할 수 있다. 실리콘 질화물 함유 재료의 증착 직후의 다음 부분은 처리 플라즈마로 처리(415)될 수 있다. 이전의 저에너지 처리 플라즈마와 대조적으로, 처리 동작(415)에서의 처리 플라즈마는 증착 직후의 실리콘 질화물 함유 재료의 조성을 변경하기에 충분히 에너지를 갖는다. 일부 실시예들에서, 처리 동작(415)에서의 처리 플라즈마에는 방법(400)에서 수행되는 증착 및 처리 사이클들에서 처리 플라즈마에 대해 가장 높은 전력 레벨(예를 들어, 600 와트 내지 1000 와트 범위의 전력 레벨)이 공급된다. 일부 실시예들에서, 처리 동작(415)에서 처리 플라즈마를 형성하는 처리 가스 혼합물은 방법(400)에서 수행되는 임의의 후속 처리 동작에서보다 더 높은 헬륨 대 질소 유량비를 가질 수 있다. 각각의 추가 증착 동작 후에 형성되는 각각의 연속적인 처리 동작에서, 플라즈마 전력은 층간 막 내의 기포들을 감소시키기 위해 추가로 감소될 수 있다. 예를 들어, 각각의 연속적인 처리 동작은 플라즈마 전력을 약 40 W 이상만큼 추가로 감소시킬 수 있고, 플라즈마 전력을 약 50 W 이상, 약 60 W 이상, 약 70 W 이상, 약 80 W 이상, 또는 그 초과만큼 감소시킬 수 있다. 결과적으로, 최종 층 처리는 약 500 W 이하의 플라즈마 전력에서 수행될 수 있고, 약 480 W 이하, 약 460 W 이하, 약 440 W 이하, 약 420 W 이하, 약 400 W 이하, 약 380 W 이하, 약 360 W 이하, 약 340 W 이하, 약 320 W 이하, 또는 그 미만에서 수행될 수 있다.
[0052] 방법(400)은 실리콘 질화물 함유 재료의 다음 부분의 증착 및 처리 후에 적어도 제2 증착 및 처리 사이클을 더 포함하는 본 기술의 실시예이다. 제2 증착 및 처리 사이클은 실리콘 질화물 함유 재료의 추가 부분의 증착(420)을 포함한다. 실리콘 질화물 함유 재료의 추가 부분은 실리콘 질화물 함유 재료의 처리된 다음 부분 상에 증착될 수 있다. 증착 동작(420)은 하나 이상의 증착 전구체들로부터 증착 플라즈마를 형성하는 단계, 및 플라즈마 유출물들로부터 실리콘 및 질소 함유 재료의 추가 부분을 증착하는 단계를 포함할 수 있다. 일부 실시예들에서, 실리콘 및 질소 함유 재료의 추가 부분에 대한 증착 속도 및/또는 증착량은 실리콘 및 질소 함유 재료의 이전, 다음 부분에 대한 증착 속도 및/또는 증착량보다 클 수 있다. 이들 실시예들 중 일부에서, 증착 플라즈마를 공급하는 증착 전구체들에 대한 유량은 실리콘 질화물 함유 재료의 이전 부분을 형성한 증착 플라즈마를 공급하는 증착 전구체들에 대한 유량보다 클 수 있다. 실시예들은 실리콘 함유 전구체(예를 들어, TSA, 실란)에 대한 증가된 유량을 포함할 수 있고, 증착 전구체들에 하나가 포함되는 경우 질소 함유 전구체(예를 들어, NH3)에 대한 증가된 유량을 더 포함할 수 있다. 예를 들어, 각각의 연속 증착은 다수의 사이클들 동안 이전 증착 동작과 비교하여 유사한 또는 증가된 유량을 포함할 수 있다. 예를 들어, 각각의 연속 증착에서, 암모니아 또는 다른 질소 함유 전구체의 유량은 약 10 sccm 이상만큼 증가할 수 있다. 실리콘 질화물 함유 재료의 증착 직후의 추가 부분은 처리 플라즈마로 처리(425)될 수 있다. 처리 플라즈마는 실리콘 질화물 재료의 이전, 다음 부분을 처리한 처리 플라즈마를 형성하기 위해 사용되는 전력 레벨보다 낮은 플라즈마 전력 레벨로 설정된 플라즈마 전력 소스로부터 형성될 수 있다.
[0053] 방법(400)의 실시예들은 실리콘 질화물 함유 배리어 막을 완성하는 단계(430)를 더 포함할 수 있다. 방법(400)에 도시된 실시예에서, 실리콘 질화물 함유 배리어 막은 실리콘 질화물 함유 재료의 초기 부분의 증착 및 선택적인 처리에 이은 적어도 2 회의 증착 및 처리 사이클들 후에 완성되었다. 완성된 실리콘 질화물 함유 배리어 막은, 배리어 막의 임의의 부분 중 가장 높은 밀폐성, 가장 높은 밀도, 및 가장 낮은 수소 농도를 갖는, 기판에 가장 가까운 부분을 포함할 수 있다. 완성된 실리콘 질화물 함유 배리어 막은 또한 배리어 막의 임의의 부분 중 가장 높은 수소 농도 및 가장 낮은 응력을 갖는, 기판으로부터 가장 멀리 떨어진 부분을 포함할 수 있다.
[0054] 도 5a 및 도 5b는 본 기술의 일부 실시예들에 따른 프로세싱 동안 기판의 예시적인 개략적 단면도들을 도시한다. 이 단면도들은 본 기술의 일부 실시예들에 따른 프로세싱 방법들(300 및 400)에서 설명된 상이한 동작들 후의 구조(500)의 일부를 도시한다. 프로세싱 챔버(200)는 반도체 구조들을 위한 실리콘 질화물 재료들의 형성 및 처리를 포함할 수 있는 프로세싱 방법들(300 및 400)을 위한 본 기술의 일부 실시예들에서 이용될 수 있다. 설명된 챔버는 제한적인 것으로 간주되어서는 안 되며, 설명된 동작들을 수행하도록 구성될 수 있는 임의의 챔버가 유사하게 사용될 수 있음을 이해해야 한다. 방법들(300 및 400)은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 또는 연관되지 않을 수 있는 다수의 선택적 동작들을 포함할 수 있다. 예를 들어, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대안적인 방법론에 의해 수행될 수 있다. 방법들(300 및 400)은 도 5a 및 도 5b에 개략적으로 도시된 동작들을 설명할 수 있다. 도면들은 단지 부분적 개략적인 도면들만을 예시하고 있고, 기판은 도면들에 도시된 바와 같이 다양한 특징들 및 양상들을 갖는 임의의 개수의 추가적인 재료들 및 특징들을 포함할 수 있음을 이해해야 한다.
[0055] 여러 동작들이 수행된 기판은 구조(500)의 기판(505)일 수 있으며, 이는 반도체 프로세싱이 수행될 수 있는 기판의 부분도를 도시할 수 있다. 구조(500)는 본 기술의 양상들을 예시하기 위해 프로세싱 동안 단지 몇 개의 최상부 층들만을 도시할 수 있음을 이해해야 한다. 기판(505)은 하나 이상의 피처들(510)이 형성될 수 있는 재료를 포함할 수 있다. 기판(505)은 반도체 프로세싱에 사용되는 임의의 개수의 재료들일 수 있다. 기판 재료는 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 기판(505)일 수 있는 이들 재료들, 또는 구조(500)에 형성된 재료들의 임의의 개수의 조합들일 수 있거나 또는 이들을 포함할 수 있다. 피처들(510)은 본 기술에 따른 임의의 형상 또는 구성을 특징으로 할 수 있다. 일부 실시예들에서, 피처들은 기판(505) 내에 형성된 트렌치(trench) 구조 또는 구멍일 수 있거나 또는 이들을 포함할 수 있다.
[0056] 피처들(510)은 임의의 형상들 또는 크기들을 특징으로 할 수 있지만, 일부 실시예들에서 피처들(510)은 더 높은 종횡비들, 또는 피처를 가로지르는 폭에 대한 피처의 깊이의 비를 특징으로 할 수 있다. 예를 들어, 일부 실시예들에서 피처들(510)은 약 5:1 이상의 종횡비들을 특징으로 할 수 있고, 약 10:1 이상, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상, 또는 그 초과의 종횡비들을 특징으로 할 수 있다. 추가적으로, 피처들은 약 20 nm 이하의 치수와 같이, 2 개의 측벽들 사이를 포함하는 피처를 가로지르는 좁은 폭들 또는 직경들을 특징으로 할 수 있고, 약 15 nm 이하, 약 12 nm 이하, 약 10 nm 이하, 약 9 nm 이하, 약 8 nm 이하, 약 7 nm 이하, 약 6 nm 이하, 약 5 nm 이하, 또는 그 미만의 피처를 가로지르는 폭을 특징으로 할 수 있다.
[0057] 일부 실시예들에서, 방법들(300 및 400)은 증착을 위해 기판(405)의 표면을 준비하기 위해 수행될 수 있는 전처리와 같은 선택적 처리 동작들을 포함할 수 있다. 일단 준비되면, 방법들(300 및 400)은 하나 이상의 전구체들을, 구조(500)를 수용하는 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계를 포함할 수 있다. 전구체들은 하나 이상의 실리콘 및 질소 함유 전구체들뿐만 아니라, 하나 이상의 희석제들 또는 불활성 가스 또는 실리콘 및 질소 함유 전구체와 함께 전달되는 다른 가스와 같은 캐리어 가스들도 포함할 수 있다. 동작(310)에서 실리콘 및 질소 함유 전구체를 포함하는 증착 전구체들로 플라즈마가 형성될 수 있다. 증착 플라즈마는 실리콘 질화물 증착 재료들이 기판 상에 증착되게 할 수 있는 프로세싱 구역 내에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 용량 결합 플라즈마가 이전에 설명된 바와 같이 페이스플레이트에 플라즈마 전력을 인가함으로써 프로세싱 구역 내에 형성될 수 있다. 형성된 증착 플라즈마는 페이스플레이트 또는 샤워헤드(showerhead)에 플라즈마 전력을 인가함으로써 형성될 수 있고, 일부 실시예들에서는 다른 전력 소스가 맞물리지 않을 수 있다.
[0058] 도 5a에 예시된 바와 같이, 실리콘 질화물 재료(515)는 기판(405) 상에 증착될 수 있고, 트렌치들 또는 피처들(510) 내에 증착될 수 있다. 예시된 바와 같이, 증착된 재료(515)는 피처의 최하부 내로 증착될 수 있다.
[0059] 도 5b에 예시된 바와 같이, 일정 양의 증착 이후에, 실리콘 질화물 재료를 치밀화하고, 실리콘 질화물 재료의 밀폐성을 증가시키고, 그리고 실리콘 질화물 재료의 수소 함량을 감소시키기 위한 처리 동작이 수행될 수 있다. 이 프로세스는 증착과 동일한 챔버에서 수행될 수 있다. 일부 실시예들에서, 실리콘 및 질소 함유 전구체 흐름이 중단될 수 있고, 프로세싱 구역이 퍼지(purge)될 수 있다. 퍼지 이후에, 처리 전구체가 프로세싱 챔버의 프로세싱 구역 내로 흐를 수 있다. 프로세싱 구역 내에 형성되는 용량 결합 플라즈마일 수 있는 처리 플라즈마가 형성될 수 있다. 처리 동작은 약 40 at.% 이하의 수소 혼입과 같이, 처리된 실리콘 질화물 재료(520)에 감소된 수소 혼입을 제공하고, 약 35 at.% 이하, 약 30 at.% 이하, 약 25 at.% 이하, 약 20 at.% 이하, 약 15 at.% 이하, 약 10 at.% 이하, 약 5 at.% 이하, 또는 그 미만의 감소된 수소 혼입을 제공할 수 있다.
[0060] 증착 직후의 실리콘 질화물 재료의 증착은 수 나노미터들 이상으로 형성될 수 있지만, 이전에 설명된 바와 같이 증착 프로세스를 수행함으로써, 처리된 실리콘 질화물 재료의 두께가 약 100 Å 이하의 두께로 제어될 수 있고, 약 90 Å 이하, 약 80 Å 이하, 약 70 Å 이하, 약 60 Å 이하, 약 50 Å 이하, 약 40 Å 이하, 약 30 Å 이하, 약 20 Å 이하, 약 10 Å 이하, 또는 그 미만일 수 있다. 증착 직후의 실리콘 질화물 재료의 각각의 부분의 두께를 제어함으로써, 종래의 프로세스들에서 일반적인 처리 플라즈마에 대한 침투 문제들이 해결될 수 있다. 도 4c에 예시된 바와 같이, 기판 상에, 그리고 피처 내에 증착된 재료(415)는 재료의 전체 깊이를 통해 처리된 실리콘 질화물 재료(420)로 변환될 수 있다. 이어서 증착 및 처리 동작들을 반복하여, 기판 상에 및/또는 기판 피처 내에 완전한 배리어 막을 계속해서 생성할 수 있다.
[0061] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 이러한 세부사항 중 일부 없이 또는 추가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0062] 여러 실시예들을 개시했지만, 본 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0063] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0064] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지칭들을 포함한다. 따라서, 예를 들어 "전구체"에 대한 언급은 복수의 그러한 전구체들을 포함하고, "층"에 대한 언급은 당업자들에게 알려져 있는 하나 이상의 층들 및 그 등가물들에 대한 언급을 포함하는 식이다.
[0065] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 프로세싱 방법으로서,
    반도체 기판 상에 실리콘 질화물 재료의 제1 부분을 증착 및 처리하는 단계 ― 상기 실리콘 질화물 재료의 제1 부분은 제1 증착 플라즈마로 형성되고 제1 처리 플라즈마로 처리됨 ―;
    상기 실리콘 질화물 재료의 제1 처리된 부분 상에 실리콘 질화물 재료의 제2 부분을 증착하는 단계 ― 상기 실리콘 질화물 재료의 제2 부분은 실리콘 함유 전구체를 포함하는 하나 이상의 증착 전구체들로 형성된 제2 증착 플라즈마로 증착됨 ―;
    상기 실리콘 질화물 재료의 제2 부분을 헬륨 및 질소를 포함하는 제2 처리 가스 혼합물로 형성된 제2 처리 플라즈마로 처리하는 단계;
    상기 실리콘 질화물 재료의 제2 처리된 부분 상에 상기 실리콘 질화물 재료의 제3 부분을 증착하는 단계 ― 상기 실리콘 질화물 재료의 제3 부분은 제3 증착 플라즈마로 증착됨 ―; 및
    상기 실리콘 질화물 재료의 제3 부분을 헬륨 및 질소를 포함하는 제3 처리 가스 혼합물로 형성된 제3 처리 플라즈마로 처리하는 단계를 포함하고,
    상기 제2 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비는 상기 제3 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비보다 큰,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 제1 처리 플라즈마는 헬륨 및 질소를 포함하는 제1 처리 가스 혼합물로 형성되고, 상기 제1 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비는 상기 제2 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비보다 큰,
    프로세싱 방법.
  3. 제1 항에 있어서,
    상기 제2 처리 플라즈마는 제2 전력 레벨로 설정된 플라즈마 전력 소스로 형성되고, 상기 제3 처리 플라즈마는 제3 전력 레벨로 설정된 상기 플라즈마 전력 소스로 형성되며, 상기 제2 전력 레벨은 상기 제3 전력 레벨보다 높은,
    프로세싱 방법.
  4. 제3 항에 있어서,
    상기 제1 처리 플라즈마는, 상기 제2 전력 레벨 및 상기 제3 전력 레벨보다 낮은 제1 전력 레벨로 설정된 상기 플라즈마 전력 소스로 형성되는,
    프로세싱 방법.
  5. 제4 항에 있어서,
    상기 제1 전력 레벨은 200 와트 이하인,
    프로세싱 방법.
  6. 제1 항에 있어서,
    상기 제2 증착 플라즈마는 펄싱 모드(pulsing mode)로 동작되는 플라즈마 전력 소스로 형성되는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 제2 처리 플라즈마는 연속파 모드로 동작되는 플라즈마 전력 소스로 형성되는,
    프로세싱 방법.
  8. 제1 항에 있어서,
    상기 제2 증착 플라즈마를 형성하는 상기 하나 이상의 증착 전구체들은 질소 함유 전구체를 더 포함하는,
    프로세싱 방법.
  9. 제8 항에 있어서,
    상기 질소 함유 전구체는 암모니아 또는 이원자 질소를 포함하는,
    프로세싱 방법.
  10. 제1 항에 있어서,
    상기 실리콘 질화물 재료의 제2 부분을 상기 제2 처리 플라즈마로 처리하는 단계는 상기 실리콘 질화물 재료의 제2 부분을 치밀화하는 단계, 상기 실리콘 질화물 재료의 제2 부분의 밀폐성(hermeticity)을 증가시키는 단계, 및 상기 실리콘 질화물 재료의 제2 부분의 수소 함량을 감소시키는 단계를 포함하는,
    프로세싱 방법.
  11. 제1 항에 있어서,
    상기 실리콘 함유 전구체는 실란 및 아미노 실란 중 적어도 하나를 포함하는,
    프로세싱 방법.
  12. 제1 항에 있어서,
    상기 실리콘 질화물 재료의 제2 부분은 상기 실리콘 질화물 재료의 제3 부분보다 얇은 두께를 갖는,
    프로세싱 방법.
  13. 프로세싱 방법으로서,
    반도체 기판 상에 실리콘 질화물 재료를 증착 및 처리하는 2 회 이상의 사이클(cycle)들을 수행하는 단계를 포함하고,
    상기 실리콘 질화물 재료를 증착 및 처리하는 2 회 이상의 사이클들 각각은,
    증착 플라즈마의 플라즈마 유출물(plasma effluent)들로 실리콘 질화물 재료를 증착하는 것 ― 상기 증착 플라즈마는 실리콘 함유 전구체를 포함하는 하나 이상의 증착 전구체들로 형성됨 ―; 및
    상기 실리콘 질화물 재료를 처리 플라즈마로 처리하는 것 ― 상기 처리 플라즈마는 헬륨 및 질소를 포함하는 처리 가스 혼합물로 형성됨 ― 을 포함하고,
    실리콘 질화물 재료를 증착 및 처리하는 선행 사이클에서의 상기 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비는 실리콘 질화물 재료를 증착 및 처리하는 후속 사이클에서의 상기 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비보다 큰,
    프로세싱 방법.
  14. 제13 항에 있어서,
    상기 처리 플라즈마는 플라즈마 전력 소스로 형성되고, 상기 플라즈마 전력 소스는 상기 실리콘 질화물 재료를 증착 및 처리하는 후속 사이클에 대한 전력 레벨보다 높은, 상기 실리콘 질화물 재료를 증착 및 처리하는 상기 선행 사이클에 대한 전력 레벨로 설정되는,
    프로세싱 방법.
  15. 제14 항에 있어서,
    상기 반도체 기판은 기판 피처(feature)에 증착된 실리콘 질화물 재료의 초기 층을 포함하는,
    프로세싱 방법.
  16. 제15 항에 있어서,
    상기 실리콘 질화물 재료의 초기 층은 실리콘 함유 증착 전구체로 형성된 제1 증착 플라즈마로 증착되고, 헬륨 및 질소를 포함하는 제1 처리 가스 혼합물로 형성된 제1 처리 플라즈마로 처리되며,
    상기 제1 처리 가스는, 실리콘 질화물 재료를 증착 및 처리하는 이전 및 후속 사이클들에서의 상기 처리 가스 혼합물에 대한 헬륨 대 질소의 유량비보다 큰 헬륨 대 질소의 유량비를 갖고,
    상기 제1 처리 플라즈마는 200 와트 이하인 제1 전력 레벨로 설정된 플라즈마 전력 소스로 형성되는,
    프로세싱 방법.
  17. 제13 항에 있어서,
    상기 하나 이상의 증착 전구체들은 상기 실리콘 함유 전구체 및 암모니아를 포함하는,
    프로세싱 방법.
  18. 프로세싱 방법으로서,
    제1 증착 플라즈마로 반도체 기판 상에 실리콘 질화물 재료의 제1 부분을 증착하는 단계;
    상기 실리콘 질화물 재료의 제1 부분을 헬륨 및 질소를 포함하는 제1 처리 가스 혼합물로 형성된 제1 처리 플라즈마로 처리하는 단계 ― 상기 제1 처리 플라즈마는 상기 제1 처리 플라즈마에서 수소의 양을 실질적으로 감소시키지 않음 ―;
    상기 실리콘 질화물 재료의 제1 처리된 부분 상에 실리콘 질화물 재료의 제2 부분을 증착하는 단계 ― 상기 실리콘 질화물 재료의 제2 부분은 제2 증착 플라즈마로 증착됨 ―;
    상기 실리콘 질화물 재료의 제2 부분을 헬륨 및 질소를 포함하는 제2 처리 가스 혼합물로 형성된 제2 처리 플라즈마로 처리하는 단계 ― 상기 제2 처리 플라즈마는 증착 직후의(as deposited)의 상기 실리콘 질화물 재료의 제2 부분에서 수소의 양을 감소시킴 ― 를 포함하는,
    프로세싱 방법.
  19. 제18 항에 있어서,
    상기 제1 처리 플라즈마는 200 와트 이하인 제1 전력 레벨로 설정된 플라즈마 전력 소스로 형성되고, 상기 제2 처리 플라즈마는 500 와트 이상의 제2 전력 레벨로 설정된 상기 플라즈마 전력 소스로 형성되는,
    프로세싱 방법.
  20. 제19 항에 있어서,
    상기 제1 처리 가스 혼합물은 상기 제2 처리 가스 혼합물에 대한 헬륨 대 질소의 제2 유량비보다 큰 헬륨 대 질소의 제1 유량비를 갖는,
    프로세싱 방법.
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