KR20230028588A - 공통 기판 상의 상이한 일함수를 가지는 비-평면 ｉ／ｏ 및 논리 반도체 디바이스들 - Google Patents

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로만 더블유. 오라크-바우
왈리드 엠. 하페즈
치아-홍 잔
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인텔 코포레이션
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Abstract

공통 기판들 상에 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들, 및 공통 기판들 상에 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들을 제조하는 방법들이 기술된다. 예를 들어, 반도체 구조체는 기판 위에 배치된 제1 반도체 디바이스를 포함한다. 제1 반도체 디바이스는 전도성 타입을 갖고, 제1 일함수를 갖는 게이트 전극을 포함한다. 반도체 구조체는 또한 기판 위에 배치된 제2 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 전도성 타입을 갖고, 상이한 제2 일함수를 갖는 게이트 전극을 포함한다.

Description

공통 기판 상의 상이한 일함수를 가지는 비-평면 Ｉ／Ｏ 및 논리 반도체 디바이스들{NON-PLANAR I/O AND LOGIC SEMICONDUCTOR DEVICES HAVING DIFFERENT WORKFUNCTION ON COMMON SUBSTRATE}
본 발명의 실시예들은 반도체 디바이스들 및 프로세싱 분야, 특히, 공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들, 및 공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들을 제조하는 방법의 분야에 있다.
지난 수십년 동안, 집적 회로들에서의 피쳐(feature)들의 스케일링은 계속-성장하는 반도체 산업 이면의 구동력이었다. 점점 더 작은 피쳐들로의 스케일링은 반도체 칩들의 제한된 공간(real estate) 상의 증가한 밀도의 기능 유닛들을 가능하게 한다. 예를 들어, 트랜지스터 크기의 축소는 칩 상에의 증가한 개수의 메모리 또는 논리 디바이스들의 포함을 허용하여, 증가한 용량을 가지는 제품들의 제조를 가져온다. 그러나, 훨씬 더 큰 용량에 대한 구동이 이슈이다. 각각의 디바이스의 성능을 최적화하기 위한 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스들의 제조 시에, 핀 전계 효과 트랜지스터(fin field effect transistor)(fin-FET)들과 같은 멀티-게이트 트랜지스터들은 디바이스 디멘젼이 계속 축소(scale down)함에 따라 더욱 널리 퍼지고 있다. 종래의 프로세스들에서, fin-FET들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체 기판들 상에 제조된다. 일부 경우들에서, 벌크 실리콘 기판들은 이들의 더 낮은 비용 및 기존의 높은 수율의 벌크 실리콘 기판 인프라구조와의 호환성으로 인해 선호된다.
그러나, 멀티-게이트 트랜지스터들의 스케일링은 중요하지 않았다(without consequence). 마이크로전자 회로의 이러한 기본 빌딩 블록들의 디멘젼이 감소함에 따라, 그리고 주어진 영역에서 제조된 기본 빌딩 블록들의 순전한 개수(sheer number)가 증가함에 따라, 이러한 빌딩 블록들을 제조하기 위해 사용되는 반도체 프로세스들에 대한 제약들이 압도적이게 되었다. 한편, 본 발명의 배경기술로는 일본공개특허공보 특개2008-085205호, 미국공개특허 제2006/0008973호, 미국공개특허 제2007/0075351호, 미국공개특허 제2012/0289040호 및 미국공개특허 제2013/0187236호가 있다.
도 1a는 공통 기판 상에 배치된 I/O 트랜지스터 및 논리 트랜지스터를 가지는 반도체 구조체의 불완전한 부분의 단면도를 예시한다.
도 1b는 본 발명의 실시예에 따라, 공통 기판 상에 배치된 I/O 트랜지스터 및 논리 트랜지스터를 가지는 반도체 구조체의 불완전한 부분의 단면도를 예시한다.
도 2a-2f는 본 발명의 실시예에 따라, 공통 기판 상에 배치된 I/O 트랜지스터 및 논리 트랜지스터를 제조하는 방법에서의 다양한 동작들의 단면도를 예시한다.
도 2a는 I/O 트랜지스터의 게이트 전극 영역들에서가 아니라, 논리 트랜지스터의 게이트 전극 영역들에서 하드마스크 형태를 가지는 불완전한 반도체 구조체를 예시한다.
도 2b는 I/O 트랜지스터의 게이트 전극 영역들에서 일함수 금속층의 일부를 제거한 도 2a의 구조를 예시한다.
도 2c는 제2 일함수 금속층 및 제2 하드마스크 층이 형성된 도 2b의 구조를 예시한다.
도 2d는 제2 하드마스크 층의 파내기(recessing)에 후속하는 도 2c의 구조를 예시한다.
도 2e는 제2 일함수 층의 노출된 부분들의 제거에 후속하는 도 2d의 구조를 예시한다.
도 2f는 하드마스크 층 및 제2 하드마스크 층의 나머지 부분들의 제거에 후속하는 도 2e의 구조를 예시한다.
도 3a는 본 발명의 실시예에 따른, 비-평면 반도체 디바이스의 단면도를 예시한다.
도 3b는 본 발명의 실시예에 따른, 도 3a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 예시한다.
도 4는 발명의 일 구현예에 따른 컴퓨팅 디바이스를 예시한다.
공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들, 및 공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들을 제조하는 방법이 기술된다. 후속하는 기재에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 특정 통합 및 물질 조성(material regimes)과 같은 다수의 특정 상세항목들이 설명된다. 본 발명의 실시예들이 이러한 특정 상세항목들 없이도 구현될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃과 같은 공지된 피쳐들은, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않는다. 또한, 도면들에 도시된 다양한 실시예들이 예시적인 표현이며, 반드시 축척에 맞게 그려지지는 않는다는 것이 이해되어야 한다.
본원에 기술된 하나 이상의 실시예들은 공통 기판 상에 제조된 반도체 디바이스들의 상이한 피치들에 대한 다수의 일함수(workfunction)(WF)들을 제조하는 방식들에 관한 것이다. 응용예들이 공통 기판 상에 공유된 프로세스 체계(scheme)로부터 제조된 I/O 트랜지스터들(예를 들어, 구동 트랜지스터) 및 논리 트랜지스터들(예를 들어, 계산 트랜지스터들) 모두를 가지는 금속 산화물 반도체(MOS) 및 구조들의 제조에 있을 수 있다. 일 예에서, I/O 트랜지스터는 대응하는 논리 트랜지스터들에 비해, 더 큰 게이트 길이 및 상이한 일함수를 가지도록 제조된다.
상황을 제공하기 위해, 현재, 시스템 온 칩(SoC) 집적 회로들 내의 상이한 디바이스들의 성능들은 상이한 피치의, 임계 디멘젼(CD) 및 이식 조정(implant tailoring)에 의해 제어된다. 그러나, 동일한 전도성 타입(예를 들어, N-타입 또는 P-타입)의 모든 디바이스들은 통상적으로 동일한 일함수(WF)를 갖는다. 반면, 본원에 기술된 하나 이상의 실시예들은, 상이한 디바이스들에 대해 상이한 일함수들을 패터닝하여 각각의 디바이스 타입의 독립적인 제어 성능을 가능하게 하는 방식을 제공한다.
더 구체적으로, 하나 이상의 실시예들은 상이한 CD들을 가지는 상이한 구조들 사이에 탄소 하드 마스크(carbon hard mask)(CHM)의 에칭 레이트 종속성을 이용한다(예를 들어, 더 넓은 CD는 더 좁은 CD보다 더 빠른 에칭 레이트를 가진다). 따라서, 상이한 일함수층들(예컨대, 금속 게이트층들)은 상이한 디바이스들(예를 들어, I/O 대 논리 디바이스들)에 대해 패터닝될 수 있다. 하나 이상의 실시예들은, 이후, 상이한 기능을 가지는 유사한 디바이스들(예를 들어, N-타입 디바이스들)에 대한 상이한 실제 게이트 일함수들을 달성하기 위한 기회, 예를 들어, I/O 디바이스 대 논리 디바이스를 제공한다. 디바이스들 간의 일함수를 차별화함으로써, 각각의 디바이스의 성능은 임의의 추가적인 마스크 동작들의 사용 없이 독립적으로 타겟화될 수 있다(targeted).
상이한 기능을 가지는 유사한 디바이스들(예를 들어, N-타입 디바이스들)에 대한 상이한 유효 게이트 일함수들을 제공하기 위한 이전 방식, 예를 들어, I/O 디바이스 대 논리 디바이스는 상이한 디바이스들의 성능을 제어하기 위한 기판 이식 차별화의 사용을 수반한다. 예로서, 도 1a는 공통 기판(101A) 상에 배치되고 층간 유전체 영역(103A)에 의해 분리된 I/O 트랜지스터(102A) 및 논리 트랜지스터(104A)를 가지는 반도체 구조체(100A)의 불완전한 부분의 단면도를 예시한다. 도 1a를 참조하면, I/O 트랜지스터(102A)는 제1 핀(106A) 위에 형성되고, 논리 트랜지스터(104A)는 제2 핀(108A) 위에 형성된다. 도시된 특정 예에서, I/O 트랜지스터(102A)는 3개의 상대적으로 더 넓은 게이트 전극 영역들(110A, 112A 및 114A)을 가진다(단면도는 소스/드레인 영역들 사이에서 취해진 것으로서 게이트 길이(111A)를 도시한다). 도시된 바와 같이, 기반 핀(106A)은 에피텍셜 소스/드레인 영역들(116A)을 포함할 수 있다. 반면, 논리 트랜지스터(104A)는 3개의 상대적으로 더 좁은 게이트 전극 영역들(120A, 122A 및 124A)을 가진다(단면도는 소스/드레인 영역들 사이에서 취해진 것으로서 게이트 길이(121A)를 갖는다. 도시된 바와 같이, 기반 핀(108A)은 또한 에피텍셜 소스/드레인 영역들(126A)을 포함할 수 있다.
도 1a를 다시 참조하면, 도시된 프로세싱 포인트에서, 게이트 대체 프로세스가 수행되며, 여기서 더미 게이트 물질은 게이트 전극 영역들(110A, 112A, 114A, 120A, 122A 및 124A)에서 일함수 금속층(118A)으로 대체된다. 그러나, 일함수 금속층(118A)은 I/O 트랜지스터(102A) 및 논리 트랜지스터(104A) 모두의 게이트 전극 영역들에 대해 동일하다. 따라서, I/O 트랜지스터(102A)와 논리 트랜지스터(104A)의 유효 일함수를 차별화하기 위해, 핀 도핑 차별화와 같은 방식들이 사용된다. 게이트 채움(gate fill), 접촉 형성(contact formation), 및 백-엔드 오브 라인(back-end of line)(BEOL) 상호접속 제조와 같은 추가적인 프로세싱이 후속적으로 수행되어 도 1a의 디바이스를 완료할 수 있다는 것이 이해되어야 한다.
도 1a와 관련하여 기술된 배열에 비해, 도 1b는, 본 발명의 실시예에 따라, 공통 기판(101B) 상에 배치되고 층간 유전체 영역(103B)에 의해 분리된 I/O 트랜지스터(102B) 및 논리 트랜지스터(104B)를 가지는 반도체 구조체(100B)의 불완전한 부분의 단면도를 예시한다. 도 1b를 참조하면, I/O 트랜지스터(102B)가 제1 핀(106B) 위에 형성되고, 논리 트랜지스터(104B)는 제2 핀(108B) 위에 형성된다. 도시된 특정 예에서, I/O 트랜지스터(102B)는 3개의 상대적으로 더 넓은 게이트 전극 영역들(110B, 112B 및 114B)을 가진다(단면도는 소스/드레인 영역들 사이에 취해진 것으로서 게이트 길이(111B)를 도시한다). 도시된 바와 같이, 기반 핀(106B)은 에피텍셜 소스/드레인 영역들(116B)을 포함할 수 있다. 반면, 논리 트랜지스터(104B)는 3개의 상대적으로 더 좁은 게이트 전극 영역들(120B, 122B 및 124B)을 가진다(단면도는 소스/드레인 영역들 사이에 취해진 것으로서 게이트 길이(121B)를 도시한다). 도시된 바와 같이, 기반 핀(108B)은 또한 에피텍셜 소스/드레인 영역들(126B)을 포함할 수 있다.
다시 도 1b를 참조하면, 도시된 프로세싱 포인트에서, 게이트 대체 프로세스가 수행되며, 여기서 더미 게이트 물질은 논리 트랜지스터(104B)의 게이트 전극 영역들(120B, 122B 및 124B)에서 일함수 금속층(118B)으로 대체된다. 그러나, 실시예에서, I/O 트랜지스터(102B)의 게이트 전극 영역들(110B, 112B 및 114B)은, 심지어 동일한 전도성-타입 디바이스에 대해(즉, I/O 트랜지스터(102B) 및 논리 트랜지스터(104B) 모두가 N-타입이거나, 또는 I/O 트랜지스터(102B) 및 논리 트랜지스터(104B) 모두가 P-타입인 경우), 상이한 일함수 금속층(119)을 포함한다. 실시예에서, 일함수 금속층(119)은 일함수 금속층(118B)의 실제 일함수와는 상이한 실제 일함수를 갖는다. 하나의 이러한 실시예에서, 일함수 금속층(119)은 (도시된 바와 같이) 일함수 금속층(118B)의 두께와는 상이한 두께를 갖는다. 또다른 이러한 실시예에서, 일함수 금속층(119)은 일함수 금속층(118B)의 전체 물질 조성(total material composition)과는 상이한 전체 물질 조성을 갖는다. 또다른 실시예에서, 일함수 금속층(119)은 두께 및 전체 물질 조성 모두에 있어서 일함수 금속층(118B)과는 상이하다. 특정 실시예에서, I/O 트랜지스터(102B) 및 논리 트랜지스터(104B)는 모두 N-타입 디바이스들이고, 일함수 금속층(119)은 일함수 금속층(118B)과 실질적으로 동일하도록 구성되지만, 일함수 금속층(118B)보다 더 두껍고; 일함수 금속층(118B)의 실제 일함수에 비해, 일함수 금속층(119)의 실제 일함수는 대략 50-80 밀리볼트 범위 내의 양만큼 N-타입으로부터 중간-갭(mid-gap) 쪽으로 시프트된다. 게이트 채움, 접촉 형성, 및 백-엔드 오브 라인(BEOL) 상호접속 제조와 같은 추가적인 프로세싱이 후속적으로 수행되어 도 1b의 디바이스들을 완료할 수 있다는 것이 이해되어야 한다. 또한, 도시되지 않았지만, 게이트 유전체 층이 각자 일함수 금속층들(118B 및 119)과 핀들(108B 및 106B) 사이에 배치될 수 있다는 것이 이해되어야 한다.
일 양상에서, 반도체 제조 방식은 유사한 전도성 타입의 기능적으로 상이한 디바이스들에 대한 상이한 일함수층들의 제조를 수반할 수 있다. 예로서, 도 2a-2f는, 본 발명의 실시예에 따라, 공통 기판 상에 I/O 트랜지스터 및 논리 트랜지스터를 제조하는 방법에서의 다양한 동작들의 단면도를 예시한다.
도 2a를 참조하면, 반도체 구조체의 불완전한 부분(200)은 공통 기판(201) 상에 배치된 I/O 트랜지스터(202) 및 논리 트랜지스터(204)를 포함한다. I/O 트랜지스터(202)는 제1 핀(206) 위에 형성되고, 논리 트랜지스터(204)는 제2 핀(208) 위에 형성된다. 도시된 특정 예에서, I/O 트랜지스터(202)는 3개의 상대적으로 더 넓은 게이트 전극 영역들(210, 212 및 214)를 가진다(단면도는 소스/드레인 영역들 사이에 취해진 것으로서 게이트 길이(211)를 도시한다). 도시된 바와 같이, 기반 핀(206)은 에피텍셜 소스/드레인 영역들(216)을 포함할 수 있다. 반면, 논리 트랜지스터(204)는 3개의 상대적으로 더 좁은 게이트 전극 영역들(220, 222 및 224)을 가진다(단면도는 소스/드레인 영역들 사이에 취해진 것으로서 게이트 길이(221)를 도시한다). 또한 도시된 바와 같이, 기반 핀(208)은 또한 에피텍셜 소스/드레인 영역들(226)을 포함할 수 있다.
다시 도 2a를 참조하면, 도시된 프로세싱 포인트에서, 게이트 대체 프로세스가 수행되며, 여기서 더미 게이트 물질이 게이트 전극 영역들(210, 212, 214, 220, 222 및 224)에서 일함수 금속층(218)으로 대체된다. 이 스테이지에서, 일함수 금속층(218)의 실제 일함수가 I/O 트랜지스터(202) 및 논리 트랜지스터(204) 모두의 게이트 전극 영역들에 대해 동일하다는 것이 이해되어야 한다. 특히, 일함수 금속층(218)은 I/O 트랜지스터(202) 및 논리 트랜지스터(204) 모두에 대해, 동시에, 그리고 동일한 프로세스 동작에서 형성된다. 또한, 도시되지 않았지만, 게이트 유전체 층이 일함수 금속층(218)과 핀들(208 및 206B) 사이에 배치될 수 있다는 점이 이해되어야 한다. 또한 게이트 전극 스페이서들(228) 및 층간 유전체 영역들(229)이 도 2a에 도시된다.
다시 도 2a를 참조하면, 하드마스크 층(230)은 불완전한 반도체 구조체(200)의 일부분들 상에 형성된다. 특히, 하드마스크 층(230)이 I/O 트랜지스터(202)와 논리 트랜지스터(204) 사이에, 그리고 더 중요하게는 논리 트랜지스터(204)의 게이트 전극 위치들(220, 222 및 224) 내에 형성된다. 그러나, 도시된 바와 같이, 하드마스크 층(230)은 I/O 트랜지스터(202)의 게이트 전극 위치들(210, 212 및 214)에 형성되지 않는다(또는 이로부터 제거된다). 본 발명의 실시예에 따르면, 하드마스크 층이 전체적으로(globally) 먼저 형성되는데, 즉, 하드마스크 층(230)은 I/O 트랜지스터(202)와 논리 트랜지스터(204) 사이에, 논리 트랜지스터(204)의 게이트 전극 위치들(220, 222 및 224) 내에, 그리고 I/O 트랜지스터(202)의 게이트 전극 위치들(210, 212 및 214) 내에 먼저 형성된다. I/O 트랜지스터(202)의 게이트 전극 위치들(210, 212 및 214) 내의 하드마스크 층(230)의 일부분들이 이후 제거된다. 하나의 이러한 실시예에서, 하드마스크 층(230)은 스핀-온 프로세스에 의해 전체적으로 먼저 형성된다. 스핀-온 층은 이후 다른 존재하는 물질들 및 피쳐들에 대해 선택적으로 에칭되어 층의 높이를 감소시킨다. 일 예에서, 상이한 피쳐 위치들에서의 에칭 레이트들은 달라질 수 있다. 따라서, 일 실시예에서, 하드마스크 층은 상대적으로 더 좁은 피쳐들(220, 222 및 224)로부터보다는 더 넓은 피쳐들(210, 212 및 214)로부터 더 빠르게 에칭된다. 따라서, 도시된 바와 같이, 스핀-온 층은 더 넓은 피쳐들(210, 212 및 214)로부터 전체적으로 제거될 수 있는 반면, 스핀-온 층의 일부분은 더 좁은 피쳐들(220, 222 및 224)에 유지된다. 디바이스들(202 및 204) 사이의 스핀-온 층의 일부분이 에칭 프로세스에서 유지된다기 보다는 제거될 수 있다는 것이 이해되어야 한다. 실시예에서, 하드마스크 층(230)은 실질적으로 탄소로 구성되며, 탄소 하드마스크(carbon hardmask)(CHM) 층이라고 지칭된다.
도 2b를 참조하면, 게이트 전극 영역들(210, 212 및 214)에서의(즉, I/O 트랜지스터(202)에서의) 일함수 금속층(218)의 일부분이 제거된다. 실시예에서, 게이트 전극 영역들(210, 212 및 214)에서의 일함수 금속층(218)의 일부분은 하드마스크 층(230)에 대해 선택적으로 제거된다. 하나의 이러한 실시예에서, 논리 트랜지스터(204)에서, 도시된 바와 같이, 하드마스크 층(230)에 의해 보호되지 않는 일함수 금속층(218)의 상부 부분들이 또한 제거된다. 또한, 게이트 유전체 층이 핀(206)에 존재하는 경우, 그것은 이때 제거될 수 있거나, 또는 그것은 보존될 수 있다. 실시예에서, 일함수 금속층(218)의 노출된 부분들은 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은 선택적 에칭 프로세스에 의해 제거된다.
도 2c를 참조하면, 제2 일함수 금속층(240)이 도 2b의 구조 위에 형성된다. 더욱 구체적으로는, 제2 일함수 금속층(240)은 I/O 트랜지스터(202)의 게이트 전극 위치들(210, 212 및 214)에 형성된다. 추가로, 도 2c에 도시된 바와 같이, 제2 일함수 금속층(240)은 논리 트랜지스터의 게이트 전극 위치들(220, 222 및 224)에 남아 있는 하드마스크 층(230) 및 일함수 금속층(218)의 노출된 부분들 상에 형성될 수 있다. 실시예에서, 제2 일함수 금속층(240)은 일함수 금속층(218)의 실제 일함수과는 상이한 실제 일함수를 갖는다. 하나의 이러한 실시예에서, 제2 일함수 금속층(240)은 (도시된 바와 같은) 일함수 금속층(218)의 두께와는 상이한 두께를 갖는다. 또다른 이러한 실시예에서, 제2 일함수 금속층(240)은 일함수 금속층(218)의 전체 물질 조성과는 상이한 전체 물질 조성을 갖는다. 또다른 실시예에서, 제2 일함수 금속층(240)은 두께 및 전체 물질 조성 둘다에 있어서 일함수 금속층(218)과는 상이하다. 특정 실시예에서, I/O 트랜지스터(202) 및 논리 트랜지스터(204)는 둘 모두 N-타입 디바이스들이며, 제2 일함수 금속층(240)은 일함수 금속층(218)과 실질적으로 동일한 물질로 구성되지만, 일함수 금속층(218)보다는 더 두꺼우며; 제2 일함수 금속층(240)의 실제 일함수는, 일함수 금속층(218)의 실제 일함수에 비해, 대략 50-80 밀리볼트 범위 내의 양만큼 N-타입으로부터 중간-갭쪽으로 시프트된다.
게이트 유전체 층이 도 2b의 I/O 트랜지스터로부터 제거된 경우, 게이트 유전체 층이 제2 일함수 금속층(240)의 형성 직전에 형성될 수 있다는 점이 이해되어야 한다. 다시 도 2c를 참조하면, 제2 하드마스크 층(242)은 이후 제2 일함수 금속층(240) 위에 형성된다. 하나의 이러한 실시예에서, 제2 하드마스크 층(242)은 하드마스크 층(230)과 동일한 물질 또는 실질적으로 동일한 물질로 구성된다. 예를 들어, 하나의 이러한 실시예에서, 제2 하드마스크 층(242)은 탄소 하드마스크 층이다.
도 2d를 참조하면, 제2 하드마스크 층(242)이 에칭되어 I/O 트랜지스터(202)의 게이트 전극 영역들(210, 212 및 214) 내의 일부분들을 파낸다(recess). 논리 트랜지스터(204)의 경우, 에칭은 논리 트랜지스터(204)의 게이트 전극 영역들(220, 222 및 224)로부터 제2 하드마스크 층(242)을 제거한다. 또한, 제2 하드마스크 층(242)을 파내는 것(recessing)은 I/O 트랜지스터(202) 및 논리 트랜지스터(204) 모두에서 제2 일함수 금속층(240)의 일부분들을 노출시킨다. 실시예에서, 제2 하드마스크 층(242)은 애쉬 프로세스(ash process), 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은 선택적 에칭 프로세스에 의해 파내진다.
도 2e를 참조하면, 제2 하드마스크 층(242)을 파낼 시에 노출된 제2 일함수 금속층(240)의 일부분들은 I/O 트랜지스터(202) 및 논리 트랜지스터(204) 모두로부터 제거된다. 실시예에서, 제2 일함수 금속층(242)의 노출된 부분들은 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은 선택적 에칭 프로세스에 의해 제거된다.
도 2f를 참조하면, 하드마스크 층(230) 및 제2 하드마스크 층(242)의 나머지 부분들이 제거된다. 제거는 I/O 트랜지스터(202)의 게이트 전극 영역들(210, 212 및 214) 내에 형성되고 패터닝된 제2 일함수 금속층(240)을 노출시키고, 또한, 논리 트랜지스터(204)의 게이트 전극 영역들(220, 222 및 224) 내에 형성되고 패터닝된 일함수 금속층(218)을 노출시킨다. 실시예에서, 하드마스크 층(230) 및 제2 하드마스크 층(242)의 나머지 부분들은 애쉬 프로세스, 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은 선택적 에칭 프로세스에 의해 제거된다. 다시 도 2f를 참조하면, 유전체 영역(230')이 트랜지스터들 사이에 보여진다. 영역(230')이 보존된 하드마스크의 영역일 수 있지만, 이 영역들은 또한 제거되고 후속적으로 층간 유전체 물질로 대체될 수 있다. 게이트 채움, 접촉 형성, 및 백-엔드 오브 라인(BEOL) 상호접속 제조와 같은 추가적인 프로세싱이 후속적으로 수행되어 도 2f의 디바이스들을 완료할 수 있다는 것이 또한 이해되어야 한다.
일반적으로, 도 2a-2f를 다시 참조하면, 실시예에서, 기술된 방식은 N-타입(예를 들어, NMOS) 또는 P-타입(예를 들어, PMOS), 또는 둘 모두의, 디바이스 제조를 위해 사용될 수 있다. 위의 예시적인 프로세싱 방식으로부터 초래되는 구조들, 예를 들어, 도 2f로부터의 구조들이 PMOS 및 NMOS 디바이스 제조와 같은 디바이스 제조를 완료하기 위한 후속적인 프로세싱 동작들에 대해 동일하거나 유사한 형태로 사용될 수 있다는 것이 이해되어야 한다. 완료된 디바이스의 예로서, 본 발명의 실시예에 따르면, 도 3a 및 3b는 각자, I/O 디바이스(202) 또는 논리 디바이스(204)의 완료된 버전들과 같은 비-평면 반도체 디바이스의 단면도 및 (단면도의 a-a' 축을 따라 취해진) 평면도를 예시한다. 게이트 라인들(210, 212, 214, 220, 222 또는 224) 중 임의의 하나를 따라 취해진 것으로서, 도 3a의 단면도가 도 2f의 단면도에 대해 직교로 취해진다는 것에 유의해야 한다. 또한, 도 3a 및 3b에 예시된 예에서, 게이트 라인들은 3개의 다른 반도체 핀들을 커버한다.
도 3a를 참조하면, I/O 트랜지스터(202) 또는 논리 트랜지스터(204)의 완료된 버전들과 같은 반도체 구조체 또는 디바이스(300)는 기판(302)으로부터, 그리고 격리 영역(306) 내에 형성된 비-평면 활성 영역(예를 들어, 돌출 핀 부분(304) 및 서브-핀 영역(305)을 포함하는 핀 구조)를 포함한다.
다시 도 3a를 참조하면, 게이트 라인(308)이 비-평면 활성 영역의 돌출 부분들(304) 위에 뿐만 아니라 격리 영역(306)의 일부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(308)은 게이트 전극(350) 및 게이트 유전체 층(352)을 포함한다. 일 실시예에서, 게이트 라인(308)은 또한 유전체 캡 층(354)을 포함할 수 있다. 게이트 접촉(314), 및 위에 놓인(overlying) 게이트 접촉 비아(316)가 위에 놓인 금속 상호접속(360)과 함께, 이 관점으로부터 보여지는데, 이들 모두는 층간 유전체 스택들 또는 층들(370)에 배치된다. 도 3a의 관점으로부터 보여지는 바와 같이, 게이트 접촉(314)은, 일 실시예에서, 비-평면 활성 영역들 위가 아니라, 격리 영역(306) 위에 배치된다. 도시된 바와 같이, 핀들(304)은 이들이 기반 기판(302)으로부터 확장하기 때문에, 벌크 핀들인 것으로 고려된다. 다른 실시예들에서, 핀들은 실리콘-온-절연체(SOI) 타입 기판으로 형성되며, 따라서, 전체 절연층 위에 배치된다.
도 3b를 참조하면, 게이트 라인(308)은 돌출 핀 부분들(304) 위에 배치된 것으로서 도시된다. 돌출 핀 부분들(304)의 소스 및 드레인 영역들(304A 및 304B)은 이 관점으로부터 보여질 수 있다. 일 실시예에서, 소스 및 드레인 영역들(304A 및 304B)은 돌출 핀 부분들(304)의 원래 물질의 도핑된 부분들이다. 또다른 실시예에서, 돌출 핀 부분들(304)의 물질이 제거되고, 예를 들어, 에피텍셜 증착에 의해, 또다른 반도체 물질로 대체된다. 어느 경우든, 소스 및 드레인 영역들(304A 및 304B)은, 벌크 타입 디바이스들의 경우, 유전체 층(306)의 높이 아래에서, 즉, 서브-핀 영역(305) 내로 확장할 수 있다. 대안적으로, 소스 및 드레인 영역들(304A 및 304B)은 유전체 층(306)의 높이 아래에서 확장하지 않으며, 유전체 층(306)의 높이 위에 있거나 또는 유전체 층(306)의 높이와 공면에 있다(co-planar).
실시예에서, 반도체 구조체 또는 디바이스(300)는 fin-FET 또는 3중-게이트 또는 유사한 디바이스와 같은, 그러나 이에 제한되지 않는, 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 구성되거나 3차원 바디 내에 형성된다. 하나의 이러한 실시예에서, 도 3a에 도시된 바와 같이, 게이트 라인들(308)의 게이트 전극 스택들은 적어도 최상부 표면 및 3차원 바디의 한 쌍의 측벽들을 둘러싼다.
도 2a-2f 및 3a와 관련하여 기술된 기판(201 및 302)은, 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 물질로 구성될 수 있다. 실시예에서, 기판(201 또는 302)은 인, 비소, 붕소 또는 이들의 조합과 같은 그러나 이에 제한되지 않는 전하 캐리어로 도핑된 결정 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판(201 또는 302) 내의 실리콘 원자의 농도는 97% 초과이다. 또다른 실시예에서, 벌크 기판(201 또는 302)은 다른 결정 기판 위에 성장된 에피텍셜 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피텍셜 층으로 구성된다. 벌크 기판(201 또는 302)은 III-V족 물질로 대안적으로 구성될 수 있다. 실시예에서, 벌크 기판(201 또는 302)은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는, III-V 물질로 구성된다. 일 실시예에서, 벌크 기판(201 또는 302)은 III-V 물질로 구성되고, 전하-캐리어 도펀트 불순물 원자들은, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 그러나 이에 제한되지 않는 것들이다. 대안적으로, 벌크 기판 대신, 실리콘-온-절연체(SOI) 기판이 사용될 수 있다. 이러한 경우, 도 2a-2f에 도시된 영역(201)은 전역적 격리 층(global isolation layer)이다.
격리 영역(306)은, 기반 벌크 기판으로부터 영구 게이트 구조의 일부분을 궁극적으로 전기적으로 격리시키거나, 또는 일부분의 격리에 기여하거나, 또는 핀 활성 영역들을 분리하는 것과 같이, 기반 벌크 기판 내에 형성된 활성 영역들을 격리시키기에 적합한 물질로 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(306)은 실리콘 이산화물, 실리콘 산화-질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는, 유전체 물질로 구성된다.
게이트 라인(308)은 게이트 유전체 층(352) 및 게이트 전극층(350)을 포함하는 게이트 전극 스택(예컨대, 일함수 금속층(218 또는 240))으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 높은-K 물질로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 하프늄 산화물, 하프늄 산화-질화물, 하프늄 규화물, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규화물, 탄탈륨 산화물, 바륨 스트론튬 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 물질로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(302)의 최상부 몇몇 층들로부터 형성된 네이티브(native) 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 반도체 물질의 산화물로 구성된 하부 부분 및 최상부 높은-k 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 최상부 부분 및 실리콘 이산화물 또는 실리콘 산화-질화물의 최하부 부분으로 구성된다.
일 실시예에서, 게이트 전극층(350)(예컨대, 일함수 금속층(218 또는 240))은 금속 질화물, 금속 탄화물, 금속 규화물, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 또는 전도성 금속 산화물과 같은, 그러나 이에 제한되지 않는, 금속층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정층 위에 형성된 비-일함수-설정 채움 물질로 구성된다.
게이트 전극 스택들(도 2a-2f에서 228로서 도시됨)과 연관된 스페이서들은 자가-정렬 접촉들과 같은 인접한 전도성 접촉들로부터 영구 게이트 구조를 궁극적으로 전기적으로 격리시키거나, 또는 영구 게이트 구조의 격리에 기여하기에 적합한 물질로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 실리콘 이산화물, 실리콘 산화-질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는, 유전체 물질로 구성된다.
게이트 접촉(314) 및 위에 놓인 게이트 접촉 비아(316)은 전도성 물질로 구성될 수 있다. 실시예에서, 접촉들 또는 비아들 중 하나 이상은 금속 종(metal species)으로 구성된다. 금속 종은 텅스텐, 니켈, 또는 코발트와 같은 순수 금속일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규화물 물질과 같은)과 같은 합금일 수 있다.
실시예에서, 게이트 라인들(308)(또는 라인들(210, 212, 214, 220, 222 및 224))은 폴리 리소그래피를 수반하는 폴리 게이트 패터닝에 의해 먼저 형성되어 후속적으로 SiN 하드마스크 및 폴리의 에칭에 의해 폴리 게이트를 정의한다. 일 실시예에서, 마스크는 하드마스크 층 위에 형성되고, 마스크는 지형적(topographic) 마스킹 부분 및 반사-방지 코팅(anti-reflective coating)(ARC) 층으로 구성된다. 특별한 이러한 실시예에서, 지형적 마스킹 부분은 탄소 하드마스크(carbon hardmask(CHM)) 층이고, 반사-방지 코팅 층은 실리콘 ARC 층이다. 지형적 마스킹 부분 및 ARC 층은 종래의 리소그래피 및 에칭 프로세스 기법들을 이용하여 패터닝될 수 있다. 일 실시예에서, 마스크는, 당해 기술분야에 공지된 바와 같이, 최상부 포토-레지스트 층을 포함하고, 종래의 리소그래피 및 현상 프로세스들에 의해 패터닝될 수 있다. 특정 실시예에서, 광원에 노출된 포토-레지스트층의 일부분들은 포토-레지스트 층의 현상 시 제거된다. 따라서, 패터닝된 포토-레지스트 층은 양의 포토-레지스트 물질로 구성된다. 특정 실시예에서, 포토-레지스트 층은 248nm 레지스트, 193nm 레지스트, 157 nm 레지스트, 극자외선(extreme ultra violet)(EUV) 레지스트, e-빔 각인층, 또는 다이아조나프토퀴논(diazonaphthoquinone) 감지기를 가지는 페놀 수지 행렬과 같은, 그러나 이에 제한되지 않는, 양의 포토-레지스트 물질로 구성된다. 또다른 특정 실시예에서, 광원에 노출된 포토-레지스트 층의 일부분들은 포토-레지스트 층의 현상 시에 유지된다. 따라서, 포토-레지스트 층은 음의 포토레지스트 물질로 구성된다. 특정 실시예에서, 포토-레지스트 층은 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은, 그러나 이에 제한되지 않는, 음의 포토-레지스트 물질로 구성된다.
또한, 도 2a와 관련하여 간략하게 언급된 바와 같이, 게이트 스택 구조(308)(및 게이트 전극 위치들(210, 212, 214, 220, 222 및 224))는 게이트 대체 프로세스에 의해 제조될 수 있다. 이러한 방식으로, 폴리실리콘 또는 실리콘 질화물 필라 물질과 같은 더미 게이트 물질이 제거되고 영구 게이트 전극 물질로 대체될 수 있다. 하나의 이러한 실시예에서, 이전 프로세싱을 통해 이동되는 것에 비해, 영구 게이트 유전체 층이 또한 이 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고, SF6의 사용을 포함한 건식 에칭 프로세스를 이용하여 제거된다. 또다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 수산화테트라메틸암모늄의 사용을 포함한 습식 에칭 프로세스를 이용하여 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며, 수성 인산을 포함한 습식 에칭을 이용하여 제거된다.
실시예에서, 본원에 기술된 하나 이상의 방식들은 본질적으로 더미 및 접촉 대체 프로세스와 결합된 더미 및 게이트 대체 프로세스를 참작한다. 하나의 이러한 실시예에서, 접촉 대체 프로세스(replacement contact process)가 게이트 대체 프로세스(replacement gate process) 이후에 수행되어 영구 게이트 스택의 적어도 일부의 고온 어닐링을 허용한다. 예를 들어, 특정한 이러한 실시예에서, 영구 게이트 구조들의 적어도 일부의 어닐링은, 예를 들어, 게이트 유전체 층이 형성된 이후, 대략 섭씨 600도보다 더 큰 온도에서 수행된다.
도 3a를 다시 참조하면, 반도체 구조체 또는 디바이스(300)의 배열은 격리 영역들 위에 게이트 접촉을 배치한다. 이러한 배열은 레이아웃 공간의 비효율적 사용으로서 보여질 수 있다. 그러나, 또다른 실시예에서, 반도체 디바이스는 게이트 전극의 접촉 부분들이 활성 영역 위에 형성된 접촉 구조들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 그리고 트렌치 접촉 비아와 동일한 층 내에 게이트 접촉 구조(예컨대 비아)를 형성하기 이전에(예를 들어, 형성하는 것 뿐만 아니라), 본 발명의 하나 이상의 실시예들은 게이트 정렬형 트렌치 접촉 프로세스를 먼저 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위한, 예를 들어, 집적 회로 제조를 위한 트렌치 접촉 구조들을 형성하기 위해 실행될 수 있다. 실시예에서, 트렌치 접촉 패턴은 기존의 게이트 패턴에 맞게 정렬되는 것으로서 형성된다. 반면, 종래의 방식들은 선택적 접촉 에칭들과 결합하여 기존의 게이트 패턴으로의 리소그래픽 접촉 패턴의 타이트한 등록을 가지는 추가적인 리소그래피 프로세스를 통상적으로 수반한다. 예를 들어, 종래의 프로세스는 접촉 피쳐들의 별도의 패터닝을 가지는 폴리(게이트) 그리드의 패터닝을 포함할 수 있다.
전술된 프로세스들의 모든 양상들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 구현될 필요는 없다는 것이 이해되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트들은 게이트 스택들의 활성 부분들 위에 게이트 접촉들을 제조하기 이전에 심지어 형성될 필요가 없다. 전술된 게이트 스택들은 실제로는 초기에 형성된 것으로서 영구적인 게이트 스택들일 수 있다. 또한, 본원에 기술된 프로세스들은 하나의 디바이스 또는 복수의 반도체 디바이스들을 제조하기 위해 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리에 대한 금속-산화물 반도체 전계 효과 트랜지스터(MOS)들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 fin-FET 디바이스, 3중게이트 디바이스와 같은 3차원 아키텍처, 또는 독립적으로 액세스되는 이중 게이트 디바이스를 갖는다. 하나 이상의 실시예들은 시스템-온-칩(SoC) 제품에 포함된 디바이스들에 대해 특히 유용할 수 있다. 추가로, 도 2a-2f와 관련하여 기술된 프로세싱 방식이 또한 평면 디바이스 제조에 적용가능할 수 있다는 것이 이해되어야 한다.
대체로, 본원에 기술된 실시예들은 상이한 디바이스들에 대한 상이한 일함수들을 제조하는 방식들을 제조한다. 하나 이상의 실시예들은 추가적인 마스크 동작들의 가외의 비용 없이 독립적으로 각각의 디바이스의 성능을 타겟화하는 능력을 향상시킨다.
도 4는 발명의 일 실시예에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 보드(402)를 하우징한다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하지만 이에 제한되지 않는, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 그리고 전기적으로 커플링된다. 일부 구현예들에서, 적어도 하나의 통신 칩(406)은 또한 보드(402)에 물리적으로 그리고 전기적으로 커플링된다. 추가적인 구현예들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
그 응용예들에 따라, 컴퓨팅 디바이스(400)는 보드(402)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 또는 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하지만 이에 제한되지 않는다.
통신 칩(406)은 컴퓨팅 디바이스(400)로의 그리고 컴퓨팅 디바이스(400)로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하는 다수의 무선 표준들 또는 프로토콜들 뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정된 임의의 다른 무선 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩들(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신에 전용일 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 더 장거리의 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키지화된 집적 회로 다이를 포함할 수 있다. 발명의 실시예들의 일부 구현예들에서, 프로세서의 집적 회로 다이는 발명의 구현예들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키지화된 집적 회로 다이를 포함한다. 발명의 또다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 발명의 구현예들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
추가적인 구현예들에서, 컴퓨팅 디바이스(400) 내에 하우징된 또다른 컴포넌트는 발명의 실시예들의 구현예들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 디지털 보조단말(personal digital assistant)(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(400)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은, 공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들, 및 공통 기판들 상의 상이한 일함수들을 가지는 비-평면 I/O 및 논리 반도체 디바이스들을 제조하는 방법들을 포함한다.
실시예에서, 반도체 구조체는 기판 위에 배치된 제1 반도체 디바이스를 포함한다. 제1 반도체 디바이스는 전도성 타입을 갖고, 제1 일함수를 갖는 게이트 전극을 포함한다. 반도체 구조체는 또한 기판 위에 배치된 제2 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 상이한 제2 일함수를 갖는 게이트 전극을 포함하는 전도성 타입을 갖는다.
일 실시예에서, 제1 반도체 디바이스는 I/O 트랜지스터이고, 제2 반도체 디바이스는 논리 트랜지스터이다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 두께를 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 두께를 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 두께는 제2 일함수 금속층의 두께와는 상이하다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 전체 물질 조성을 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 전체 물질 조성을 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 전체 물질 조성은 제2 일함수 금속층의 전체 물질 조성과는 상이하다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 전체 물질 조성 및 두께를 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 전체 물질 조성 및 두께를 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 전체 물질 조성 및 두께 모두는 제2 일함수 금속층의 전체 물질 조성 및 두께와는 상이하다.
일 실시예에서, 전도성 타입은 N-타입이다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 두께를 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 두께를 갖는 제2 일함수 금속층을 포함한다. 제1 일함수 금속층의 두께는 제2 일함수 금속층의 두께보다 더 크고, 제1 일함수는 대략 50-80 밀리볼트 내의 양만큼 제2 일함수보다 중간-갭에 더 가깝다.
일 실시예에서, 제1 반도체 디바이스의 게이트 전극은 제2 반도체 디바이스의 게이트 전극의 게이트 길이와는 상이한 게이트 길이를 갖는다.
일 실시예에서, 제1 반도체 디바이스 및 제2 반도체 디바이스 모두는 fin-FET 또는 3중-게이트 디바이스들이다.
실시예에서, 시스템-온-칩(SoC) 집적 회로는 기판 위에 배치된 N-타입 I/O 트랜지스터를 포함하고, N-타입 I/O 트랜지스터는 제1 일함수 및 제1 게이트 길이를 가지는 게이트 전극을 포함한다. N-타입 논리 트랜지스터는 기판 위에 배치되고, N-타입 논리 트랜지스터는, 더 낮은 제2 일함수를 가지며 제1 게이트 길이보다 더 작은 제2 게이트 길이를 가지는 게이트 전극을 포함한다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 두께를 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 두께를 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 두께는 제2 일함수 금속층의 두께보다 더 크다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 전체 물질 조성을 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 전체 물질 조성을 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 전체 물질 조성은 제2 일함수 금속층의 전체 물질 조성과는 상이하다.
일 실시예에서, 제1 일함수를 갖는 게이트 전극은 전체 물질 조성 및 두께를 갖는 제1 일함수 금속층을 포함하고, 제2 일함수를 갖는 게이트 전극은 전체 물질 조성 및 두께를 갖는 제2 일함수 금속층을 포함하고, 제1 일함수 금속층의 전체 물질 조성 및 두께 모두는 제2 일함수 금속층의 전체 물질 조성 및 두께와는 상이하다.
일 실시예에서, 제1 일함수는 대략 50-80 밀리볼트 범위 내의 양만큼 제2 일함수보다 중간-갭에 더 가깝다.
일 실시예에서, 제1 반도체 디바이스 및 제2 반도체 디바이스 모두는 fin-FET 또는 3중-게이트 디바이스들이다.
실시예에서, 반도체 구조체를 제조하는 방법은 기판 위에 제1 반도체 핀 및 제2 반도체 핀을 형성하는 것을 수반한다. 방법은 또한 제1 반도체 핀 위에 제1 피치를 가지는 제1 복수의 게이트 라인들을 형성하는 것, 및 제2 반도체 핀 위에 더 좁은 제2 피치를 가지는 제2 복수의 게이트 라인들을 형성하는 것을 수반하고, 제1 복수의 게이트 라인들 및 제2 복수의 게이트 라인들 모두는 전도성 타입의 제1 일함수 금속층을 포함한다. 방법은 또한, 제2 복수의 게이트 라인들에서가 아니라 제1 복수의 게이트 라인들에서 전도성 타입의 제1 일함수 금속층을 전도성 타입의 제2 일함수 금속층으로 대체하는 것을 수반한다.
일 실시예에서, 제1 복수의 게이트 라인들 및 제2 복수의 게이트 라인들을 형성하는 것은 게이트 대체 기법을 사용하는 것을 수반한다.
일 실시예에서, 전도성 타입의 제1 일함수 금속층을 전도성 타입의 제2 일함수 금속층으로 대체하는 것은 제1 복수의 게이트 라인들에서가 아니라 제2 복수의 게이트 라인들에서 전도성 타입의 제1 일함수 금속층의 일부분을 마스킹하는 것을 수반한다.
일 실시예에서, 제2 복수의 게이트 라인들에서 전도성 타입의 제1 일함수 금속층의 일부분을 마스킹하는 것은 탄소 하드마스크를 형성하고 에칭하는 것을 수반한다. 제2 복수의 게이트 라인들에서의 탄소 마스크의 에칭 레이트는 제1 복수의 게이트 라인들에서의 탄소 하드마스크의 에칭 레이트보다 더 느리다.
일 실시예에서, 전도성 타입의 제1 일함수 금속층을 전도성 타입의 제2 일함수 금속층으로 대체하는 것은 전도성 타입의 제1 일함수 금속층을 에칭하는 것 및 전도성 타입의 제1 일함수 금속층의 두께보다 더 큰 두께를 갖는 전도성 타입의 제2 일함수 금속층을 형성하는 것을 수반한다.
일 실시예에서, 방법은 제1 반도체 핀 및 제1 복수의 게이트 라인들로부터 I/O 트랜지스터를 형성하는 것을 더 수반한다. 방법은 또한 제2 반도체 핀 및 제2 복수의 게이트 라인들로부터 논리 트랜지스터를 형성하는 것을 수반한다.
일 실시예에서, I/O 트랜지스터를 형성하는 것은 N-타입 I/O 트랜지스터를 형성하는 것을 수반하고, 논리 트랜지스터를 형성하는 것은 N-타입 트랜지스터를 형성하는 것을 수반한다.

Claims (7)

  1. 집적 회로 구조체로서,
    제1 핀을 갖는 제1 N-타입 핀-FET 디바이스 - 상기 제1 N-타입 핀-FET 디바이스는 조성을 가지는 제1 일함수 금속 층을 가지는 제1 게이트 전극을 포함하고, 상기 제1 일함수 금속 층은 제1 두께를 가짐 - ; 및
    제2 핀을 갖는 제2 N-타입 핀-FET 디바이스 - 상기 제2 N-타입 핀-FET 디바이스는 상기 조성을 가지는 제2 일함수 금속 층을 가지는 제2 게이트 전극을 포함하고, 상기 제2 일함수 금속 층은 상기 제1 두께보다 큰 제2 두께를 가지고, 상기 제2 N-타입 핀-FET 디바이스의 상기 제2 게이트 전극은 상기 제1 N-타입 핀-FET 디바이스의 상기 제1 게이트 전극의 게이트 길이보다 큰 게이트 길이를 가짐 -
    를 포함하는 집적 회로 구조체.
  2. 제1항에 있어서,
    상기 제1 N-타입 핀-FET 디바이스는 논리 트랜지스터이고, 상기 제2 N-타입 핀-FET 디바이스는 I/O 트랜지스터인, 집적 회로 구조체.
  3. 제1항에 있어서,
    상기 제1 핀과 상기 제1 게이트 전극 사이의 제1 게이트 유전체; 및
    상기 제2 핀과 상기 제2 게이트 전극 사이의 제2 게이트 유전체
    를 추가로 포함하는 집적 회로 구조체.
  4. 제3항에 있어서,
    상기 제1 게이트 유전체 및 상기 제2 게이트 유전체는 하프늄 및 산소를 포함하는, 집적 회로 구조체.
  5. 제1항에 있어서,
    상기 제1 일함수 금속 층 및 상기 제2 일함수 금속 층은 알루미늄을 포함하는, 집적 회로 구조체.
  6. 제1항에 있어서,
    상기 제1 일함수 금속 층 및 상기 제2 일함수 금속 층은 티타늄을 포함하는, 집적 회로 구조체.
  7. 제1항에 있어서,
    상기 제1 일함수 금속 층 및 상기 제2 일함수 금속 층은 금속 탄화물을 포함하는, 집적 회로 구조체.
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