KR20220130026A - 기판 처리 방법 - Google Patents

기판 처리 방법 Download PDF

Info

Publication number
KR20220130026A
KR20220130026A KR1020220031022A KR20220031022A KR20220130026A KR 20220130026 A KR20220130026 A KR 20220130026A KR 1020220031022 A KR1020220031022 A KR 1020220031022A KR 20220031022 A KR20220031022 A KR 20220031022A KR 20220130026 A KR20220130026 A KR 20220130026A
Authority
KR
South Korea
Prior art keywords
source layer
plasma
layer
source
supplying
Prior art date
Application number
KR1020220031022A
Other languages
English (en)
Inventor
유태희
정세웅
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20220130026A publication Critical patent/KR20220130026A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

보이드 형성을 억제할 수 있는 기판 처리 방법으로서, 패턴 구조물 상에 실리콘 전구체를 공급하여 제1 오프닝을 갖는 실리콘 소스 층을 형성하는 단계 및 상기 실리콘 소스 층 상에 플라즈마를 공급하여 상기 실리콘 소스 층에 포함된 실리콘 외의 구성 성분을 휘발시켜 상기 제1 오프닝을 확대시키는 단계를 포함하는 기판 처리 방법이 개시된다.

Description

기판 처리 방법{Substrate processing method}
본 발명은 기판 처리 방법에 관한 것으로, 보다 구체적으로는 리세스(recess) 영역 혹은 갭(gap) 영역을 갖는 패턴 구조물에 박막을 증착하는 방법에 대한 것이다.
반도체 소자의 집적도가 높아지면서 패턴 구조물의 종횡비(A/R, Aspect Ratio) 역시 증가하고 있다. 가령 갭 구조물의 입구의 폭 대비 깊이가 증가하면서 균열이나 공극 없이 갭 구조물을 충진하는 기술적 난이도는 증가하고 있다. 원자층 증착법은 패턴 구조물의 벽과 바닥면에 균일한 두께의 막을 증착할 수 있다는 장점이 있다. 그러나 패턴 구조물의 종횡비가 증가하면서 반응 기체 공급/퍼지의 짧은 공정 주기(short cycle time) 동안 패턴 구조물의 바닥면까지 반응 기체가 도달하는 것이 점점 어려워지고 있고 따라서 패턴 구조물 사이의 갭 구조물에 충진된 박막 내부에 균열(seam)이나 공극(void)이 잔존하는 문제가 있다.
이러한 균열이나 공극을 제거 하기 위하여 다양한 공정이 시도되고 있다. 예를 들어 2014년 7월 4일 공개된 한국특허공개공보 제10-2014-0083746호는 보이드 프리 폴리실리콘 갭필 방법으로서 열공정을 통해 폴리실리콘 내에 존재하는 균열(seam)을 제거하도록 하는 기술 사상을 개시하고 있다.
본 발명이 해결하고자 하는 과제들 중 하나는 균열(seam)이나 공극(void)이 없이 갭 구조물을 충진(filling)할 수 있는 기판 처리 방법을 제공하는 것이다.
추가적인 양태는 다음의 설명에서 부분적으로 설명될 것이고, 부분적으로는 설명으로부터 명백할 것이고, 또는 본 개시내용의 제시된 실시양태의 실시에 의해 학습될 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 일 측면에 따르면, 기판 처리 방법은, 제1 돌출부 및 제2 돌출부를 갖는 패턴 구조물을 마련하는 단계; 상기 패턴 구조물 상에 제1 소스 기체 및 제1 불활성 기체 플라즈마를 공급하여 상기 패턴 구조물 상에 제1 소스 층을 형성하는 단계; 및 상기 제1 소스 층 상에 수소 플라즈마를 공급하여 상기 제1 소스 층의 적어도 일부를 제거하는 단계를 포함하고, 상기 제1 돌출부 및 상기 제2 돌출부의 상부 표면들 각각은 평면 부분 및 상기 평면 부분을 둘러싸는 가장자리 부분을 가지며, 상기 수소 플라즈마를 공급하는 단계 동안, 상기 가장자리 부분 상의 상기 제1 소스 층이 상기 평면 부분 상의 상기 제1 소스 층보다 더 많이 제거될 수 있다.
상기 기판 처리 방법의 일 예에 따르면, 상기 제1 소스 기체는 실리콘 전구체를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 실리콘 전구체는 아미노실란 계열의 실리콘 전구체를 포함하고, 상기 제1 소스 층은 실리콘, 수소, 및 탄소를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 실리콘 전구체로서 DMDVS(di-methyl divinyl silane)이 이용될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 불활성 기체 플라즈마는 헬륨 라디칼을 포함하고, 상기 헬륨 라디칼은 상기 실리콘 전구체를 물리적으로 분해할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 소스 층을 형성하는 단계 동안, 상기 헬륨 라디칼에 의해 상기 실리콘 전구체가 실리콘 원소, 실리콘 전구체 분자를 구성하는 리간드, 원소 조각들, 및 이들의 혼합물로 분해될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 소스 층의 적어도 일부를 제거하는 단계 동안, 상기 가장자리 부분에서의 플라즈마 강도는 상기 평면 부분에서의 플라즈마 강도보다 클 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 소스 층의 적어도 일부를 제거하는 단계 동안, 상기 가장자리 부분 상의 상기 제1 소스 층의 상기 수소 플라즈마와의 충돌 횟수는 상기 평면 부분 상의 상기 제1 소스 층의 상기 수소 플라즈마와의 충돌 횟수보다 클 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 가장자리 부분 상의 상기 제1 소스 층의 표면 거칠기는 상기 평면 부분 상의 상기 제1 소스 층의 표면 거칠기보다 클 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 소스 층을 형성하는 단계에 의해 상기 제1 소스 층에 의해 둘러싸인 리세스가 형성되며, 상기 제1 소스 층의 적어도 일부를 제거하는 단계에 의해, 상기 리세스의 입구가 확장될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 소스 층을 형성하는 단계에 의해, 상기 제1 소스 층의 둘레 부분은 제1 곡률을 가지며, 상기 제1 소스 층의 적어도 일부를 제거하는 단계에 의해, 상기 제1 소스 층의 상기 둘레 부분은 상기 제1 곡률보다 큰 제2 곡률을 가질 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 제1 소스 층 상에 제1 반응 기체를 공급하여 제1 갭필 층을 형성하는 단계를 더 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 제1 갭필 층 상에 제2 소스 기체 및 제2 불활성 기체 플라즈마를 공급하여 제2 소스 층을 형성하는 단계를 더 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 불활성 기체 플라즈마는 상기 제1 불활성 기체 플라즈마와 서로 다를 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 불활성 기체 플라즈마는 헬륨 라디칼이고, 상기 제2 불활성 기체 플라즈마는 아르곤 라디칼일수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 제2 소스 층 상에 제2 반응 기체를 공급하여 제2 갭필 층을 형성하는 단계를 더 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 제2 소스 층을 형성하는 단계와 상기 제2 갭필 층을 형성하는 단계 사이에, 상기 제2 소스 층 상에 수소 플라즈마를 공급하여 상기 제2 소스 층의 적어도 일부를 제거하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 다른 측면에 따르면, 기판 처리 방법은, 제1 소스 기체를 공급하여 제1 소스 층을 형성하는 단계; 상기 제1 소스 기체를 퍼지하는 단계; 상기 제1 소스 층 상에 수소 플라즈마를 공급하여 상기 제1 소스 층의 적어도 일부를 제거하는 단계; 상기 수소 플라즈마를 퍼지하는 단계; 상기 제1 소스 층의 적어도 일부가 제거된 상태에서, 상기 제1 소스 층 상에 제1 반응 기체를 공급하여 제1 갭필 층을 형성하는 단계; 상기 제1 반응 기체를 퍼지하는 단계; 상기 제1 갭필 층 상에 제2 소스 기체를 공급하여 제2 소스 층을 형성하는 단계; 상기 제2 소스 기체를 퍼지하는 단계; 상기 제2 소스 층 상에 제2 반응 기체를 공급하여 제2 갭필 층을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 또 다른 측면에 따르면, 기판 처리 방법은, 패턴 구조물 상에 실리콘 전구체를 공급하여 제1 오프닝을 갖는 실리콘 소스 층을 형성하는 단계; 및 상기 실리콘 소스 층 상에 플라즈마를 공급하여 상기 실리콘 소스 층에 포함된 실리콘 외의 구성 성분을 휘발시켜 상기 제1 오프닝을 확대시키는 단계를 포함할 수 있다.
상기 기판 처리 방법의 일 예에 따르면, 상기 실리콘 소스 층은 중심 부분 및 상기 중심 부분을 둘러싸는 둘레 부분을 가지며, 상기 둘레 부분의 제1 표면 거칠기는 상기 중심 부분의 제2 표면 거칠기보다 크고, 상기 플라즈마를 공급하는 단계 동안, 상기 플라즈마의 상기 제1 표면 거칠기를 갖는 상기 둘레 부분과의 충돌 횟수는, 상기 플라즈마의 상기 제2 표면 거칠기를 갖는 상기 중심 부분과의 충돌 횟수보다 클 수 있다.
본 개시내용의 특정 실시양태의 상기 및 다른 측면, 특징 및 이점은 첨부 도면과 함께 취해진 다음의 설명으로부터 더욱 명백할 것이다.
도 1 내지 도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 8은 도 1 내지 도 7에 설명된 기판 처리 방법을 나타낸 흐름도이다.
도 9 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 11은 도 9 내지 도 10에 설명된 기판 처리 방법을 나타낸 흐름도이다.
도 12는 원자층 증착 공정을 이용한 갭 충진(gap filling) 공정을 나타낸다.
도 13은 본 발명의 한 실시예에 따른 갭 충진 공정을 나타낸다.
도 14는 평면에서의 정반사와 모서리 부분에서의 난반사에 따른 영향을 도식적으로 보여 준다.
도 15는 Si막을 형성한 후 수소 플라즈마 식각을 진행하였을 때 갭의 입구 영역에서의 식각 정도를 나타낸다.
도 16은 도 13의 공정 과정을 나타낸다.
이제 실시예에 대해 상세하게 참조할 것이며, 그 예는 첨부 도면에 예시되어 있으며, 여기에서 유사한 참조 번호는 전체에 걸쳐 유사한 요소를 지칭한다. 이와 관련하여, 본 실시예는 다른 형태를 가질 수 있으며 여기에서 설명하는 설명에 한정되는 것으로 해석되어서는 안 된다. 따라서, 실시예들은 본 설명의 양태들을 설명하기 위해 도면들을 참조하여 이하에서 설명될 뿐이다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열된 항목 중 하나 이상의 모든 조합을 포함합니다. "적어도 다음 중 하나"와 같은 표현은 요소 목록 앞에 올 때 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다. 도 8은 도 1 내지 도 7에 설명된 기판 처리 방법을 나타낸 흐름도이다.
도 1을 참조하면, 먼저 제1 돌출부(P1) 및 제2 돌출부(P2)를 갖는 패턴 구조물이 마련된다. 제1 돌출부(P1) 및 제2 돌출부(P2)의 상부 표면들 각각은 평면 부분(F) 및 평면 부분(F)을 둘러싸는 가장자리 부분(E)을 가질 수 있다. 또한 제1 돌출부(P1) 및 제2 돌출부(P2)의 가장자리 부분(E)은 소정의 곡률(curvature)을 가질 수 있다.
패턴 구조물은 평평하지 않은 구조물로서, 상부 표면, 하부 표면, 및 상기 상부 표면과 하부 표면을 연결하는 측면을 포함할 수 있다. 패턴 구조물은 활성 영역을 형성하는데 이용될 수도 있고, 게이트 패턴을 형성하는데 이용될 수도 있다. 예를 들어 패턴 구조물이 플래시 메모리를 구현하는데 이용되는 경우, 상기 제1 돌출부(P1) 및 상기 제2 돌출부(P2)는 각각 게이트 전극 및 터널링 절연층을 포함할 수 있다. 다른 예에서, 패턴 구조물이 메탈 콘택을 구현하는데 이용되는 경우 상기 제1 돌출부(P1) 및 상기 제2 돌출부(P2)는 각각 층간 절연층일 수 있다.
패턴 구조물은 기판 상에 형성될 수 있으며, 상기 기판은 예를 들어 반도체 기판 또는 디스플레이 기판 일 수 있다. 상기 기판은, 예를 들어 실리콘, 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄, 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
도 2 및 도 8을 참조하면, 패턴 구조물 상에 제1 소스 층(110)을 형성하는 단계(S810)가 수행된다. 제1 소스 층(110)을 형성하기 위해, 제1 소스 기체를 공급하는 단계 및 제1 소스 기체를 퍼지하는 단계가 수행될 수 있다. 제1 소스 기체를 공급하는 단계 및 제1 소스 기체를 퍼지하는 단계는 반복 수행될 수 있다.
제1 소스 층(110)이 패턴 구조물 상에 형성됨으로써, 제1 소스 층(110)에 의해 리세스(200)가 정의될 수 있다. 구체적으로, 제1 돌출부(P1)의 측면, 제1 돌출부(P1)와 제2 돌출부(P2) 사이의 패턴 구조물의 하면, 및 제2 돌출부(P2)의 측면 상에 제1 소스 층(110)이 형성됨으로써, 제1 소스 층(110)에 의해 둘러싸인 리세스(200)가 형성될 수 있다. 이러한 리세스(200)는 제1 폭(D1)을 갖는 오프닝을 가질 수 있다. 리세스의 폭은 예를 들어 패턴 구조물의 하면으로부터의 소정 높이에서 측정된 오프닝의 측면 사이의 거리로 정의될 수 있다.
일부 실시예에서, 제1 소스 층(110)은 중심 부분(113) 및 상기 중심 부분(113)을 둘러싸는 둘레 부분(115)을 가질 수 있다. 둘레 부분(115)은 제1/제2 돌출부(P1, P2)의 상면 상에 형성된 제1 소스 층(110)의 상부와 제1/제2 돌출부(P1, P2)의 측면 상에 형성된 제1 소스 층(110)의 측부 사이에 배치될 수 있다. 제1 소스 층(110)이 패턴 구조물 상에 형성되는 동안, 제1 소스 층(110)은 제1 곡률의 둘레 부분(115)을 갖도록 형성될 수 있다. 즉, 제1 소스 층(110)을 형성하는 단계에 의해, 제1 소스 층(110)의 상부 가장자리 부분은 제1 곡률을 가질 수 있다.
일부 실시예에서, 제1 소스 층(110)의 둘레 부분(115)은 제1 표면 거칠기를 가질 수 있고, 제1 소스 층(110)의 중심 부분(113)은 상기 제1 표면 거칠기보다 작은 제2 표면 거칠기를 가질 수 있다. 즉, 제1/제2 돌출부(P1, P2)의 가장자리 부분(E) 상의 제1 소스 층(110)의 표면 거칠기는 제1/제2 돌출부(P1, P2)의 평면 부분(F) 상의 제1 소스 층(110)의 표면 거칠기보다 클 수 있다. 이러한 표면 거칠기의 차이는 박막 형성이 이루어지는 대상인 돌출부의 구조적인 불연속성에 의해 발생할 수 있다. 제1 소스 층(110)의 표면 거칠기의 차이로 인해, 후속하는 수소 플라즈마 인가 단계 동안 제1 소스 층(110)이 선택적으로 제거될 수 있다.
제1 소스 층(110)을 형성하는 단계는 플라즈마를 이용하여 수행될 수 있다. 구체적으로, 제1 플라즈마 분위기 하에서 제1 소스 기체 및 제1 불활성 기체 플라즈마를 공급하여, 제1 소스 층(110)이 형성될 수 있다. 이를 위해, 반응 공간 내로 제1 불활성 기체가 공급되고 제1 플라즈마 분위기가 형성될 수 있다. 다른 예에서, 외부에서 제1 불활성 기체의 라디칼이 생성되고, 제1 불활성 기체의 라디칼이 반응 공간으로 공급될 수 있다. 상기 제1 불활성 기체 플라즈마에 의해, 제1 소스 층(110)을 형성하는 단계 동안 제1 소스 기체가 물리적으로 분해될 수 있다.
예를 들어, 제1 소스 기체로서 실리콘 전구체가 이용될 수 있다. 이 경우 제1 불활성 기체의 라디칼에 의해 실리콘 전구체가 물리적으로 분해될 수 있다. 따라서 제1 소스 층(110)은 실리콘 전구체를 구성하는 원소를 포함할 수 있다. 구체적인 예로서 제1 소스 기체로서 아미노실란 계열의 실리콘 전구체(예를 들어, DMDVS(di-methyl divinyl silane))가 이용되는 경우, 제1 소스 층(110)은 실리콘, 수소, 및 탄소를 포함할 수 있다.
일부 실시예에서, 제1 불활성 기체로서 헬륨이 이용될 수 있고, 제1 소스 기체로서 실리콘 전구체가 이용될 수 있다. 이 경우 제1 소스 층(110)을 형성하는 단계 동안 조성된 제1 플라즈마 분위기에 의해, 헬륨 라디칼이 생성될 수 있고, 상기 헬륨 라디칼은 실리콘 전구체를 물리적으로 분해할 수 있다. 헬륨 라디칼은 다른 불활성 기체 라디컬(예를 들어, 아르곤 라디칼)에 비해 스퍼터링 효과가 적어서, 박막 손상을 억제하는 박막 증착에 적합할 수 있다.
일부 실시예에서, 실리콘 전구체와 헬륨 라디칼이 공급됨으로써, 실리콘 전구체가 실리콘 원소, 실리콘 전구체 분자를 구성하는 리간드, 원소 조각들, 및 이들의 혼합물로 분해될 수 있다. 이들 분해된 물질들은 패턴 구조물 상에 퇴적되어 제1 소스 층(110)을 형성할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따르면, 소스 층을 형성하기 위해 소스 기체를 공급하는 단계 및 소스 기체를 퍼지하는 단계를 포함하는 사이클이 반복되며, 소스 기체를 공급하는 동안 플라즈마가 인가된다. 이러한 특징은, 후술하는 수소 플라즈마 인가 단계와 조합되어, 소스 층이 상대적으로 높은 분율을 갖는 실리콘 원소를 갖도록 하면서도, 소스 층의 가장자리 일부가 제거되어 소스 층에 의해 형성된 리세스의 오프닝이 확장되도록 하는데 기여할 수 있다. 또한 본 발명에서 플라즈마는 라디칼, 이온등과 같은 활성종(active species)들을 포함하는 것임을 유념한다.
도 3 및 도 8을 참조하면, 제1 소스 층(110)이 형성된 후, 제1 소스 층(110) 상에 플라즈마를 인가하여 제1 소스 층(110)의 적어도 일부를 제거하는 단계(S820)가 수행된다. 이후 잔여 래디컬, 이온, 및 제거된 잔여물을 퍼지하는 단계가 수행될 수 있다. 제1 소스 층(110)의 적어도 일부를 제거하는 단계 및 플라즈마 및 제거된 잔여물을 퍼지하는 단계는 반복 수행될 수 있다.
상기 플라즈마는 제1 소스 층(110)의 결합 구조를 약화시키는 플라즈마일 수 있다. 예를 들어, 제1 소스 층(110)이 실리콘 소스 층인 경우, Si 층의 결합 구조를 이온 포격 효과로 약화시키는 플라즈마가 이용될 수 있다. 선택적인 실시예에서, 상기 플라즈마로서 제1 소스 층(110)의 물성을 변화시키지 않는 플라즈마가 채용될 수 있다. 일부 실시예에서, 상기 플라즈마로서 수소 플라즈마가 이용될 수 있다. 이하에서는 수소 플라즈마를 예로 들어 설명하기로 한다.
제1 소스 층(110)을 부분적으로 제거하기 위해, 반응 공간 내로 수소 기체가 공급되고 제2 플라즈마 분위기가 형성될 수 있다. 다른 예에서, 외부에서 수소 라디칼이 생성되고, 수소 라디칼이 반응 공간으로 공급될 수 있다. 상기 수소 플라즈마에 의해, 제1 소스 층(110)이 부분적으로 제거될 수 있다.
수소 라디칼이 공급됨으로써, 제1 소스 층(110)의 구성 성분의 일부가 제거될 수 있다. 예를 들어 실리콘 전구체를 이용하여 제1 소스 층(110)이 형성된 경우, 수소 플라즈마에 의해 실리콘 소스에 포함된 실리콘 외의 구성 성분(예를 들어, 탄소 및/또는 수소)이 휘발될 수 있다. 이와 같이 제1 소스 층(110)의 구성 성분 일부가 휘발됨으로써, 제1 소스 층(110)에 의해 둘러싸인 리세스(200)의 입구가 확장될 수 있다. 즉, 리세스(200)의 오프닝이 확대되어, 오프닝의 제1 폭(D1)이 상기 제1 폭(D1)보다 큰 제2 폭(D2)으로 증가할 수 있다.
발명자는 보이드 형성을 방지하기 위해 리세스 오프닝을 확대시키기 위한 수단으로서, 수소 플라즈마와 같은 소스 층의 결합 구조를 약화시킬 수 있는 플라즈마를 이용하는 기술 사상을 착상하였다. 이러한 플라즈마를 이용하여 소스 층의 결합 구조를 약화시킴으로써, 돌출부의 가장자리 부분 상의 소스 층이 돌출부의 평면 부분 상의 소스 층보다 더 많이 제거되는 기술적 효과가 달성될 수 있다.
이러한 기술적 효과는 다양한 원인에 기초하여 달성될 수 있다. 예를 들어, 제1 소스 층(110)의 적어도 일부를 제거하는 단계(S820) 동안, 제1/제2 돌출부(P1, P2)의 가장자리 부분(E)에서의 플라즈마 강도는 제1/제2 돌출부(P1, P2)의 평면 부분(F)에서의 플라즈마 강도보다 클 수 있다. 상기 가장자리 부분(E)의 경우 상기 평면 부분(F)에 비해 전계가 집중되기 쉬우므로 플라즈마 강도 차이가 발생할 수 있다. 이러한 플라즈마 강도 차이로 인해, 가장자리 부분(E) 상의 제1 소스 층(110)의 제거 정도가 평면 부분(F) 상의 제1 소스 층(110)의 제거 정도보다 클 수 있다.
다른 원인으로서, 플라즈마의 충돌 횟수의 차이에 기인하여 위치 별 식각율의 차이가 발생할 수 있다. 구체적으로, 플라즈마를 공급하는 단계 동안, 가장자리 부분(E) 상의 제1 소스 층(110)의 플라즈마와의 충돌 횟수는 평면 부분(F) 상의 제1 소스 층(110)의 플라즈마 이온 및/또는 래디칼과의 충돌 횟수보다 클 수 있다. 가장자리 부분(E) 상의 제1 소스 층(110)(즉, 제1 소스 층(110)의 둘레 부분(115))의 표면은 2개 방향(즉, 가로 방향 및 세로 방향)으로 연장되는 반면에, 평면 부분(F) 상의 제1 소스 층(110)(즉, 제1 소스 층(110)의 중심 부분(113))의 표면은 1개의 방향(즉, 가로 방향)으로 연장되기 때문이다.
또 다른 원인으로서, 제1 소스 층(110)의 위치 별 표면 거칠기의 차이가 고려될 수 있다. 전술한 바와 같이, 가장자리 부분(E) 상의 제1 소스 층(110)의 제1 표면 거칠기는 평면 부분(F) 상의 제1 소스 층(110)의 제2 표면 거칠기보다 클 수 있다. 이로 인해, 플라즈마가 상대적으로 큰 제1 표면 거칠기를 갖는 제1 소스 층(110)의 둘레 부분(115)과 충돌하는 횟수는, 플라즈마가 상대적으로 작은 제2 표면 거칠기를 갖는 제1 소스 층(110)의 중심 부분(113)과의 충돌 횟수보다 클 수 있다(도 14 참조). 이러한 플라즈마의 충돌 횟수의 차이로 인해, 위치 별로 제거 정도가 상이할 수 있다.
제1 소스 층(110)의 둘레 부분(115)의 제거 정도가 제1 소스 층(110)의 중심 부분(113)의 제거 정도보다 크기 때문에, 제1 소스 층(110)의 둘레 부분(115)의 제1 곡률이 증가할 수 있다. 즉, 전술한 제1 소스 층(110)의 적어도 일부를 제거하는 단계에 의해, 제1 소스 층(110)의 둘레 부분(115)은 상기 제1 곡률보다 큰 제2 곡률을 가질 수 있다.
도 4 및 도 8을 참조하면, 제1 소스 층(110) 상에 제1 반응 기체를 공급하여 제1 갭필 층(120)을 형성하는 단계가 수행된다. 구체적인 예로서, 제1 소스 층의 적어도 일부가 제거된 상태에서(도 3 참조), 제1 소스 층의 화학적 특성을 변화시킴으로써 제1 갭필 층(120)을 형성하는 단계가 수행될 수 있다. 제1 갭필 층(120)을 형성하기 위해, 제1 반응 기체를 공급하는 단계 및 제1 반응 기체를 퍼지하는 단계가 수행될 수 있다. 제1 반응 기체를 공급하는 단계 및 제1 반응 기체를 퍼지하는 단계는 반복 수행될 수 있다.
제1 갭필 층(120)을 형성하는 단계는 플라즈마를 이용하여 수행될 수 있다. 구체적으로, 제3 플라즈마 분위기 하에서 제1 반응 기체를 공급하여, 제1 갭필 층(120)이 형성될 수 있다. 예를 들어, 제1 소스 층(110)이 실리콘 소스 층이고 제1 반응 기체가 질소인 경우, 실리콘 소스 층과 질소 플라즈마가 반응하여 실리콘 질화물이 형성될 수 있다.
이와 같이 제1 갭필 층(120)을 형성함으로써, 제1 돌출부(P1) 및 제2 돌출부(P2) 사이의 공간인 갭이 부분적으로 충진될 수 있다. 현재 하나의 갭필 층만이 형성된 상태여서 갭필이 완료된 상태가 아니므로, 갭필 완료 여부 판단 단계(S840) 이후 추가적으로 층을 형성하는 단계가 계속된다.
도 5 및 도 8을 참조하면, 제1 갭필 층(120) 상에 제2 소스 층(210)을 형성하는 단계(S850)가 수행된다. 제2 소스 층(210)을 형성하기 위해, 제2 소스 기체를 공급하는 단계 및 제2 소스 기체를 퍼지하는 단계가 수행될 수 있다. 제2 소스 기체를 공급하는 단계 및 제2 소스 기체를 퍼지하는 단계는 반복 수행될 수 있다.
제2 소스 층(210)을 형성하는 단계는 플라즈마를 이용하여 수행될 수 있다. 구체적으로, 제4 플라즈마 분위기 하에서 제2 소스 기체 및 제2 불활성 기체 플라즈마를 공급하여, 제2 소스 층(210)이 형성될 수 있다. 일부 실시예에서, 상기 제2 불활성 기체 플라즈마는 제1 소스 층(110)을 형성하는 단계 동안 사용된 제1 불활성 기체 플라즈마와 다를 수 있다.
일부 실시예에서, 상기 제1 불활성 기체 플라즈마는 헬륨 라디칼이고, 상기 제2 불활성 기체 플라즈마는 아르곤 라디칼일 수 있다. 전술한 바와 같이 헬륨 라디칼은 박막 손상을 억제하는 박막 증착에 적합한 반면에, 아르곤 라디칼은 그 반대일 수 있다. 제2 소스 층(210)을 형성하는 동안 상대적으로 스퍼터링 효과가 강한 아르곤 플라즈마를 공급함으로써, 리세스(200)의 추가적인 입구 확장 효과(도 5에서는 도시하지 않음)가 달성될 수 있다.
이후 도 6 및 도 8을 참조하면, 제2 소스 층(210) 상에 제2 반응 기체를 공급하여 제2 갭필 층(220)을 형성하는 단계(S830')가 수행된다. 제2 갭필 층(220)을 형성하는 단계(S830')는 제1 갭필 층(120)을 형성하는 단계(S830)와 동일한 공정 조건으로 수행될 수 있다. 즉, 제2 갭필 층(220)을 형성하기 위해, 제2 반응 기체를 공급하는 단계 및 제2 반응 기체를 퍼지하는 단계가 반복 수행될 수 있다.
이후 갭필 완료 여부를 판단하는 단계(S840)가 수행되며, 갭필이 완료되지 않은 경우 단계들(S850, S830)을 반복한다. 도 7은 이러한 단계의 반복을 통해 제3 갭필 층(320)이 형성된 모습을 보여준다.
이와 같이, 본 발명 기술적 사상에 의한 실시예들에 따르면, 갭필 공정을 진행함에 있어 박막이 증착된 갭의 상부 표면의 중심부와 가장자리부의 식각 정도를 달리함으로써, 가장자리부에 대한 선택적인 제거가 이루어질 수 있다. 이러한 선택적인 제거에 의해 갭의 상부 영역의 폭이 하부 영역보다 넓게 유지될 수 있고, 따라서 상향 충진(bottom-up filling)이 가능하고 공극이나 경계면이 없는 갭필 공정이 보다 용이하게 달성될 수 있다.
도 9 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다. 도 11은 도 9 내지 도 10에 설명된 기판 처리 방법을 나타낸 흐름도이다. 이 실시예들에 따른 기판 처리 방법은 전술한 실시예들에 따른 기판 처리 방법의 변형예일 수 있다.
도 11을 참조하면, 제1 소스 층을 형성하는 단계를 포함하는 제1 사이클(S810), 제1 소스 층의 일부를 제거하는 단계를 포함하는 제2 사이클(S820), 및 제1 갭필 층을 형성하는 단계를 포함하는 제3 사이클(S830), 제2 소스 층을 형성하는 단계를 포함하는 제4 사이클(S850)이 수행된다. 상기 단계들은 전술한 도 8에서의 단계들(S810, S820, S830, S840, S850)과 동일하므로 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 9 및 도 11을 참조하면, 제4 사이클(S850)이 수행된 이후, 제2 사이클(S820)이 수행된다. 즉, 제2 소스 층(210)이 형성된 이후, 제2 소스 층(210) 상에 수소 플라즈마를 공급하여 상기 제2 소스 층(210)의 적어도 일부를 제거하는 단계가 수행된다.
제2 소스 층(210)의 적어도 일부가 제거됨으로써, 제2 소스 층(210)의 둘레 부분(115')의 곡률은 제1 소스 층(110)(및 제1 갭필 층(120))의 둘레 부분(115)의 곡률보다 커지게 된다. 이는 제2 소스 층(210)의 둘레 부분(115')의 곡률과 제1 소스 층(110)(및 제1 갭필 층(120))의 둘레 부분(115)의 곡률이 동일한 도 1 매지 도 8의 실시예와 대비된다.
도 10 및 도 11을 참조하면, 제2 사이클(820) 이후 제3 사이클(830')이 수행되어 제2 갭필 층(220)이 형성된다. 곡률이 증가한 둘레 부분(115')을 갖는 제2 소스 층(210)을 기초로 제2 갭필 층(220)이 형성되므로, 제2 갭필 층(220)에 의해 형성된 리세스의 입구가 증가할 수 있다. 따라서 후속하여 수행되는 제3 갭필 층(320)을 형성하는 단계 동안 보이드의 발생이 더욱 억제될 수 있다. 즉, 도 9내지 도 11에 따른 실시예에 따르면 제 2 갭필층 내지는 제 N 갭필층을 형성할 때 제 2 소스층 혹은 제 N 소스층을 형성한 후 수소 플라즈마를 인가하여 패턴구조물의 가장자리부의 제 2 소스층 혹은 제 N 소스층의 일부를 선택적으로 제거함으로써 리세스부의 상부의 폭을 리세스부의 하부의 폭보다 계속 넓게 유지하면서 갭필 공정을 진행할 수 있는 기술적 효과가 있다.
이와 같이, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 제2 소스 층(210)을 형성하는 단계와 제2 갭필 층(220)을 형성하는 단계 사이에, 제2 소스 층(210) 상에 수소 플라즈마를 공급하여 제2 소스 층(210)의 적어도 일부를 제거하는 단계가 추가적으로 수행될 수 있고, 이를 통해 보다 보이드 없는 갭필 공정이 보다 용이하게 달성될 수 있다.
비록 전술한 실시예들이 소스 층을 형성하고 이후 소스 층에 반응 기체를 공급하여 갭필 층을 형성하는 것을 전제로 설명되었지만, 본 발명은 이에 제한되지 않음에 유의한다. 예를 들어, 본 발명은 소스 층을 이용하여 갭필 공정을 수행할 수 있다. 즉, 반응 기체의 공급 없이, 소스 층을 형성하는 제1 사이클과 소스 층의 일부를 제거하는 제2 사이클의 반복을 통해 갭필 공정이 수행될 수도 있다. 이 경우 소스 층은, 소스 층 형성을 위해 공급된 소스 기체의 구성 원소만으로 이루어질 것이다.
도 12는 원자층 증착 공정을 이용한 기존의 갭 충진(gap filling) 공정을 나타낸다.
도 12에서 패턴 구조물(1)의 리세스 영역(갭, gap)에 원자층 증착을 하면서 갭을 충진한다. 원자층 증착법에 따라 서로 다른 복수개의 반응기체를 교대로 공급하면서 갭을 충진 하고 이런 과정을 반복한다(STEP1). 그러나 생산성 향상 등의 이유로 반응기체의 공급 및 퍼지 시간이 줄어들면 갭의 하부 영역(4)까지 반응 기체가 도달하고 배출되는 과정이 갭의 상부 영역(3)에 비해 원활하지 않게 된다. 그 결과 두번째 단계(STEP 2)에서 보듯이 갭의 상부(3) 영역, 갭의 입구 부분에 상대적으로 많은 증착이 이루어지게 되고 갭의 하부(4) 영역에는 상대적으로 적은 증착이 이루어지게 된다. 이러한 과정(STEP1, STEP2)이 반복하면 제 3단계(STEP 3)에 나타나 있듯이 갭의 상부 영역이 먼저 닫히게 되고 갭의 하부에는 공극(5, void)이나 경계면(6, seam)이 드러나게 된다.
도 13은 본 발명의 한 실시예에 따른 갭 충진 공정을 나타낸다.
도 13은 리세스 영역을 포함하는 패턴 구조물상에 플라즈마 원자층 증착법으로 SiO2막을 증착하면서 갭을 충진하는 것을 나타낸다. 각 단계별 과정은 다음과 같다.
제 1 단계(STEP 1): 패턴 구조물 상에 Si막 형성 단계. 리세스 영역을 포함하는 패턴 구조물상에 Si 전구체(precursor)와 불활성 기체 플라즈마(inert gas plasma)를 공급하여 패턴 구조물 상에 Si 막을 균일하게 형성한다. 불활성 기체는 He을 사용하였다. He은 Ar에 비해 스퍼터링 효과가 적어 Ar 플라즈마 대비, 박막 균일도(uniformity)저하 및 박막 손상이 보다 억제된다. He 불활성 기체 라디칼은 Si 전구체와 반응하지 않고 이온 포격 효과(ion bombardment effect)로 Si 전구체를 물리적으로 분해한다. 따라서 Si막은 Si 원소 및 Si 전구체 분자를 구성하는 리간드, 원소 조각들(fragments) 혹은 그 혼합물(mixtures)로 구성될 수 있다. 가령 아미노실란(aminosilane) 계열의 Si 전구체의 경우 패턴 구조물 상의 막은 Si, H, C, 및 이들의 혼합물일 수 있다. 본 단계는 적어도 1회 반복된다.
제 2 단계(STEP 2): 수소 플라즈마 식각 단계(H2 plasma etch). 본 단계에서 수소 플라즈마(H2 plasma)를 공급한다. 수소 플라즈마를 발생시킴으로써 수소 라디칼의 진행방향과 직각 방향에 있는 패턴 구조물 상의 Si 막의 결합 구조를 이온 포격 효과로 약화시킨다. 특히 본 단계에서 패턴 구조물 상부 평면의 모서리 부분(corner portion of the pattern)의 플라즈마 강도(plasma intensity)는 평면 부분보다 강해 패턴 구조물의 가장자리 부분에 증착된 Si막의 결합구조를 더 약화시킬 수 있고 따라서 패턴 구조물의 상부 평면부(flat portion)보다 가장 자리부(edge portion)의 식각율이 높게 된다. 도 13에서 알 수 있듯이 본 과정은 제 2 단계에서 갭 구조물의 입구 부분을 보다 넓힐 수 있는 기술적 효과가 있다. 다시 말하면 수소 라디칼의 진행방향과 직각 방향의 평면내에서도 가장자리 부분에서의 라디칼의 강도를 높임으로써 가장자리부의 식각율을 보다 높일 수 있고 선택적 식각이 가능하다. 일반적으로 가장자리부는 서로 다른 방향을 향하는 표면이 교차하는 영역이므로 평면부에서보다 박막의 불연속성이 높아 평면부에서보다 박막의 결합도가 취약하여 라디칼의 이온 포격에 보다 취약하여 식각율이 높다. 또한 박막의 낮은 연속성으로 인해 표면 거칠기(surface roughness)가 높아 라디칼의 난반사가 증가하여 인접하는 박막에 추가적으로 2차, 3차 충격을 가함으로써 박막 구조를 보다 더 약화시킨다.
도 14는 평면에서의 정반사와 모서리 부분에서의 난반사에 따른 영향을 도식적으로 보여 준다. 도 13의 제 2 단계에서는 또한 수소 라디칼과 박막내의 구성성분, 가령 수소 혹은 탄소 혹은 그 혼합물과 반응하여 기체상태로 휘발된다. 따라서 수소 라디칼은 박막내에서 실리콘 원소의 상대적 분율을 높이는 역할도 한다. 본 단계는 적어도 1회 반복되면서 갭 구조물의 입구를 확대시킨다. 그리고 갭 입구가 확대됨으로 Si 전구체를 갭의 바닥면까지 공급하는 것이 보다 용이해진다.
제 3단계(STEP 3): SiO2막 형성 단계. 본 단계에서는 산소 라디칼을 공급함으로써 기판상의 Si 막과 화학결합을 하여 SiO2 막을 형성한다. 이미 제 2단계에서 갭 구조의 입구 부분이 확장되었으므로 산소 라디칼이 갭의 바닥면에 도달하는 것이 보다 용이해지고 갭의 하부 영역에서 상부 영역으로 상향 충진(bottom-up fill)이 진행된다. 본 단계는 적어도 1회 반복된다.
제 4단계(STEP 4): Si 막 형성단계. 본 단계에서는 제 3단계에서 형성된 SiO2막 상에 Si막을 형성한다. 제 1단계와 동일하게 불활성 기체 플라즈마를 공급하면서 Si을 함유하는 막을 형성한다. 이후 산소 플라즈마를 공급하면서 SiO2막을 형성한다. 즉 제 3단계와 제 4단계가 복수회 반복된다. 그러나 갭의 상부의 폭이 하부보다 좁아질 경우 상기 제 2단계를 선택적으로 추가하여 갭의 상부의 폭을 하부보다 넓도록 유지하면서 상향 충진(bottom-up fill)을 계속 진행할 수 있다.
제 5단계(STEP 5): 갭필 단계. 본 단계에서는 상기 제 1단계 내지는 제 4단계를 반복함으로써 갭의 상향 충진(bottom-up fill)을 진행하여 공극, 균열 및 경계면이 없이 갭을 충진하게 된다.
본 발명에 따르면 갭필 공정을 진행함에 있어 박막이 증착된 패턴 구조물의 상부 표면의 중심부와 가장자리부의 식각율을 달리함으로써 가장자리 부에 대해 선택적 식각이 용이해지고 갭의 상부 영역의 폭을 하부 영역보다 넓게 유지함으로서 상향 충진이 가능하고 공극이나 경계면이 없는 갭필 공정이 보다 용이해지는 기술적 효과가 있다.
상기 도 13은 SiO2막으로 갭을 충진하는 것을 한 실시예로 나타내었으나 SiN막으로 갭을 충진하는 방법으로도 적용가능하다. 즉 상기 도 13의 제 3단계에서 산소 플라즈마 대신 질소 플라즈마를 공급함으로써 SiN 갭필 공정도 가능하다. 또는 산소 플라즈마와 질소 플라즈마를 동시에 혹인 순차적으로 공급함으로써 SiON 갭필 공정도 가능하다. 또는 상기 제 3단계와 제 4단계를 진행하지 않고 제 1 단계와 제 2단계를 반복함으로써 Si 혹은 SiC 갭필 공정도 가능하다.
도 15는 상기 Si막을 형성한 후(제 1단계) 수소 플라즈마 식각을 진행하였을 때(제 2단계) 갭의 입구 영역에서의 식각 정도를 나타낸다.
도 15에서 알 수 있듯이 본 발명에 따른 수소 플라즈마 식각을 통해 Si함유 막이 형성된 패턴 구조물의 상부영역에서 가장자리 부분의 식각이 이루어지고 갭의 입구 부분의 폭이 넓어졌음을 알 수 있다.
도 16은 본 발명에 따른 SiO 혹은 SiN 혹은 SiC 갭 필 공정을 진행한 후 막의 특성을 나타낸다. 가령 SiO2 갭 필은 상기 도 13의 제 3단계에서 산소 플라즈마를 공급하여 진행하였고 SiN 갭필은 상기 도 13의 제 3단계에서 질소 플라즈마를 공급하여 진행하였다. SiC 갭필은 산소 혹은 질소 플라즈마를 공급하지 않고 Si 전구체(precursor) 공급 단계(제 1 단계)와 H2 플라즈마 식각 단계(제 2단계)를 반복하면서 진행하였다. 막의 특성은 증착막의 굴절율(RI; Refractive Index)을 기준값(normal RI)과 비교하여 측정하였다.
@633nm 기준 RI 실험 결과 RI
SiC 2.5 2.1
SiN 1.9 1.7
SiO 1.5 1.4
상기 표 1에서 633nm 파장의 빛을 각 막에 조사했을 때 각 막의 굴절율은 기준값에 근접함을 알 수 있고 목적하는 막질의 갭필 공정이 진행되었음을 알 수 있다.
도 16은 상기 본 발명에 따른 도 13의 공정 과정을 나타낸다.
도 16에서 제 1단계(STEP1), 제 2 단계(STEP 2) 그리고 제 3단계(STEP 3)는 상기 도 13의 제 1단계(STEP1), 제 2 단계(STEP 2) 그리고 제 3단계(STEP 3)에 각각 상응한다. 즉 제 1 단계에서는 리세스를 포함하는 패턴 구조물 상에 Si 함유 막을 균일하게 형성한다. 상기 제 1 단계의 t3 단계에서는 불활성 기체(inert gas)가 RF 전력으로 활성화되면서 Si 전구체를 분해하여 기판 표면에는 Si 원소 및 전구체 구성 원소 조각들(fragments)이 물리적 결합을 이루면서 여러 원소 혼합물로 이루어진 막이 형성되고 또한 라디칼 이온들의 이온 포격 효과로 물리적으로 치밀화된다(physically densified). 제 2 단계에서는 수소 식각 기체가 RF 전력으로 활성화 되면서 패턴 구조물 상부면의 가장자리 부분을 식각한다(도 4 참조). 제 3 단계에서는 산소 혹은 질소 반응기체를 공급하면서 Si 함유막(Si-containing film)을 SiO2 혹은 SiN막으로 전환한다. 각 단계는 하위-사이클(sub-cycle)에 따라 적어도 1회 반복되며(X, Y, Z cycle) 각 단계는 다시 상위-사이클(super-cycle)에 따라 적어도 1회 반복된다(M cycle). 불활성 기체는 Si 전구체 공급 시 캐리어 기체(carrier gas)의 역할을 하고 퍼지(purge) 단계에서는 기체 공급 라인 및 반응기 내의 잔류기체를 제거하는 퍼지 기체의 역할을 한다.
공정 파라미터 상세 조건
공정 온도 (℃) 100 내지 300℃
공정 압력 (Torr) 1.0 내지 9.0 Torr
Si 전구체 DMDVS(di-methyl divinyl silane)
기체 유동 속도 (sccm) 소스 캐리어 기체 (He) 100 내지 6,000sccm
소스 퍼지 기체 (He) 100 내지 6,000sccm
식각 기체 (H2) 10 내지 1,000sccm
반응물 (O2 또는 N2) 100 내지 6,000sccm
단계 1 공정 시간 (sec) 소스 공급 (t1) 0.05 내지 3.0
소스 퍼지 (t2) 0.05 내지 3.0
플라즈마 온 (t3) 0.05 내지 3.0
퍼지 (t4) 0.05 내지 3.0
단계 2 공정 시간 (sec) 퍼지 (t5) 0.05 내지 3.0
H2 / 플라즈마-온 (t6) 0.05 내지 3.0
퍼지 (t7) 0.05 내지 3.0
단계 3 공정 시간 (sec) O2 또는 N2 / 플라즈마-온 (t8) 0.05 내지 3.0
퍼지 (t9) 0.05 내지 3.0
플라즈마 조건 RF 주파수 (MHz) 13.56MHz
RF 전력 (W) 50 내지 2,000W
위 표 2는 상기 도 6에 따른 SiO2막 혹은 SiN 막을 이용한 갭필 공정의 공정 조건을 나타낸다. SiO2 공정일 경우 산소 함유 기체를 반응 기체를 공급하고 SiN 공정일 경우 질소 함유 기체를 반응 기체로 공급한다. 표 2에서는 산소(O2) 기체 혹은 질소(N2) 기체를 공급하였다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 제1 돌출부 및 제2 돌출부를 갖는 패턴 구조물을 마련하는 단계;
    상기 패턴 구조물 상에 제1 소스 기체 및 제1 불활성 기체 플라즈마를 공급하여 상기 패턴 구조물 상에 제1 소스 층을 형성하는 단계; 및
    상기 제1 소스 층 상에 수소 플라즈마를 공급하여 상기 제1 소스 층의 적어도 일부를 제거하는 단계를 포함하고,
    상기 제1 돌출부 및 상기 제2 돌출부의 상부 표면들 각각은 평면 부분 및 상기 평면 부분을 둘러싸는 가장자리 부분을 가지며,
    상기 수소 플라즈마를 공급하는 단계 동안, 상기 가장자리 부분 상의 상기 제1 소스 층이 상기 평면 부분 상의 상기 제1 소스 층보다 더 많이 제거되는, 기판 처리 방법.
  2. 청구항 1에 있어서,
    상기 제1 소스 기체는 실리콘 전구체를 포함하는, 기판 처리 방법.
  3. 청구항 2에 있어서,
    상기 실리콘 전구체는 아미노실란 계열의 실리콘 전구체를 포함하고,
    상기 제1 소스 층은 실리콘, 수소, 및 탄소를 포함하는, 기판 처리 방법.
  4. 청구항 3에 있어서,
    상기 실리콘 전구체로서 DMDVS(di-methyl divinyl silane)이 이용되는, 기판 처리 방법.
  5. 청구항 2에 있어서,
    상기 제1 불활성 기체 플라즈마는 헬륨 라디칼을 포함하고,
    상기 헬륨 라디칼은 상기 실리콘 전구체를 물리적으로 분해하는, 기판 처리 방법.
  6. 청구항 5에 있어서,
    상기 제1 소스 층을 형성하는 단계 동안, 상기 헬륨 라디칼에 의해 상기 실리콘 전구체가 실리콘 원소, 실리콘 전구체 분자를 구성하는 리간드, 원소 조각들, 및 이들의 혼합물로 분해되는, 기판 처리 방법.
  7. 청구항 1에 있어서,
    상기 제1 소스 층의 적어도 일부를 제거하는 단계 동안, 상기 가장자리 부분에서의 플라즈마 강도는 상기 평면 부분에서의 플라즈마 강도보다 큰, 기판 처리 방법.
  8. 청구항 1에 있어서,
    상기 제1 소스 층의 적어도 일부를 제거하는 단계 동안, 상기 가장자리 부분 상의 상기 제1 소스 층의 상기 수소 플라즈마와의 충돌 횟수는 상기 평면 부분 상의 상기 제1 소스 층의 상기 수소 플라즈마와의 충돌 횟수보다 큰, 기판 처리 방법.
  9. 청구항 1에 있어서,
    상기 가장자리 부분 상의 상기 제1 소스 층의 표면 거칠기는 상기 평면 부분 상의 상기 제1 소스 층의 표면 거칠기보다 큰, 기판 처리 방법.
  10. 청구항 1에 있어서,
    상기 제1 소스 층을 형성하는 단계에 의해 상기 제1 소스 층에 의해 둘러싸인 리세스가 형성되며,
    상기 제1 소스 층의 적어도 일부를 제거하는 단계에 의해, 상기 리세스의 입구가 확장되는, 기판 처리 방법.
  11. 청구항 1에 있어서,
    상기 제1 소스 층을 형성하는 단계에 의해, 상기 제1 소스 층의 둘레 부분은 제1 곡률을 가지며,
    상기 제1 소스 층의 적어도 일부를 제거하는 단계에 의해, 상기 제1 소스 층의 상기 둘레 부분은 상기 제1 곡률보다 큰 제2 곡률을 갖는, 기판 처리 방법.
  12. 청구항 1에 있어서,
    상기 제1 소스 층 상에 제1 반응 기체를 공급하여 제1 갭필 층을 형성하는 단계를 더 포함하는, 기판 처리 방법.
  13. 청구항 12에 있어서,
    상기 제1 갭필 층 상에 제2 소스 기체 및 제2 불활성 기체 플라즈마를 공급하여 제2 소스 층을 형성하는 단계를 더 포함하는, 기판 처리 방법.
  14. 청구항 13에 있어서,
    상기 제2 불활성 기체 플라즈마는 상기 제1 불활성 기체 플라즈마와 서로 다른, 기판 처리 방법.
  15. 청구항 14에 있어서,
    상기 제1 불활성 기체 플라즈마는 헬륨 라디칼이고, 상기 제2 불활성 기체 플라즈마는 아르곤 라디칼인, 기판 처리 방법.
  16. 청구항 13에 있어서,
    상기 제2 소스 층 상에 제2 반응 기체를 공급하여 제2 갭필 층을 형성하는 단계를 더 포함하는, 기판 처리 방법.
  17. 청구항 16에 있어서,
    상기 제2 소스 층을 형성하는 단계와 상기 제2 갭필 층을 형성하는 단계 사이에, 상기 제2 소스 층 상에 수소 플라즈마를 공급하여 상기 제2 소스 층의 적어도 일부를 제거하는 단계를 더 포함하는, 기판 처리 방법.
  18. 제1 소스 기체를 공급하여 제1 소스 층을 형성하는 단계;
    상기 제1 소스 기체를 퍼지하는 단계;
    상기 제1 소스 층 상에 수소 플라즈마를 공급하여 상기 제1 소스 층의 적어도 일부를 제거하는 단계;
    상기 수소 플라즈마의 잔여 래디컬 또는 이온을 퍼지하는 단계;
    상기 제1 소스 층의 적어도 일부가 제거된 상태에서, 상기 제1 소스 층 상에 제1 반응 기체를 공급하여 제1 갭필 층을 형성하는 단계;
    상기 제1 반응 기체를 퍼지하는 단계;
    상기 제1 갭필 층 상에 제2 소스 기체를 공급하여 제2 소스 층을 형성하는 단계;
    상기 제2 소스 기체를 퍼지하는 단계; 및
    상기 제2 소스 층 상에 제2 반응 기체를 공급하여 제2 갭필 층을 형성하는 단계를 포함하는, 기판 처리 방법.
  19. 패턴 구조물 상에 실리콘 전구체를 공급하여 제1 오프닝을 갖는 실리콘 소스 층을 형성하는 단계; 및
    상기 실리콘 소스 층 상에 플라즈마를 공급하여 상기 실리콘 소스 층에 포함된 실리콘 외의 구성 성분을 휘발시켜 상기 제1 오프닝을 확대시키는 단계를 포함하는, 기판 처리 방법.
  20. 청구항 19에 있어서,
    상기 실리콘 소스 층은 중심 부분 및 상기 중심 부분을 둘러싸는 둘레 부분을 가지며,
    상기 둘레 부분의 제1 표면 거칠기는 상기 중심 부분의 제2 표면 거칠기보다 크고,
    상기 플라즈마를 공급하는 단계 동안, 상기 플라즈마의 상기 제1 표면 거칠기를 갖는 상기 둘레 부분과의 충돌 횟수는, 상기 플라즈마의 상기 제2 표면 거칠기를 갖는 상기 중심 부분과의 충돌 횟수보다 큰, 기판 처리 방법.
KR1020220031022A 2021-03-17 2022-03-11 기판 처리 방법 KR20220130026A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163162438P 2021-03-17 2021-03-17
US63/162,438 2021-03-17

Publications (1)

Publication Number Publication Date
KR20220130026A true KR20220130026A (ko) 2022-09-26

Family

ID=83284141

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220031022A KR20220130026A (ko) 2021-03-17 2022-03-11 기판 처리 방법

Country Status (4)

Country Link
US (1) US20220301823A1 (ko)
KR (1) KR20220130026A (ko)
CN (1) CN115116930A (ko)
TW (1) TW202240661A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230386829A1 (en) * 2022-05-27 2023-11-30 Applied Materials, Inc. Low temperature silicon oxide gap fill

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723421B2 (en) * 2001-10-05 2004-04-20 Energy Conversion Devices, Inc. Semiconductor with coordinatively irregular structures
US7524750B2 (en) * 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
US10435790B2 (en) * 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10580645B2 (en) * 2018-04-30 2020-03-03 Asm Ip Holding B.V. Plasma enhanced atomic layer deposition (PEALD) of SiN using silicon-hydrohalide precursors

Also Published As

Publication number Publication date
TW202240661A (zh) 2022-10-16
US20220301823A1 (en) 2022-09-22
CN115116930A (zh) 2022-09-27

Similar Documents

Publication Publication Date Title
US11562901B2 (en) Substrate processing method
TWI787492B (zh) 使用矽氫鹵化物前驅物沉積SiN的方法
JP3607438B2 (ja) Ｓａｃｖｄ酸化物膜とｐｅｃｖｄ酸化物膜との間に良好な界面を形成する方法及び装置
US5872401A (en) Deposition of an inter layer dielectric formed on semiconductor wafer by sub atmospheric CVD
KR100660890B1 (ko) Ａｌｄ를 이용한 이산화실리콘막 형성 방법
US7259079B2 (en) Methods for filling high aspect ratio trenches in semiconductor layers
KR20100039654A (ko) 반도체 소자의 갭필 방법
KR20050017585A (ko) 고밀도 플라즈마 증착법을 이용한 갭필 방법
US11195723B1 (en) Non-atomic layer deposition (ALD) method of forming sidewall passivation layer during high aspect ratio carbon layer etch
TW202142732A (zh) 用於均勻且共形之混成氧化鈦薄膜的沉積方法
TW202208665A (zh) 用於填充半導體基板上之三維結構中的間隙之方法
KR20220130026A (ko) 기판 처리 방법
US20050136686A1 (en) Gap-fill method using high density plasma chemical vapor deposition process and method of manufacturing integrated circuit device
KR20100093349A (ko) 기상 박막 형성 방법 및 반도체 집적 회로 장치의 제조 방법
US20230096453A1 (en) Substrate processing method
US20230110980A1 (en) Substrate processing method
US20230323534A1 (en) Substrate processing method
KR20200128184A (ko) 플루오로카본 차단 층들을 사용하는 토포그래픽-선택적이고 영역-선택적인 ald
JP2970916B2 (ja) ディジタルｃｖｄ方法
US20220235462A1 (en) Film forming method and film forming apparatus
TW202414516A (zh) 基板處理方法
KR20220123984A (ko) 기판처리방법 및 이를 포함하는 반도체 소자 제조방법
TW201622005A (zh) 絕緣膜之沉積方法
KR20240031044A (ko) 기판 처리 방법
KR20230146994A (ko) 기판 처리 방법