KR20220123984A - 기판처리방법 및 이를 포함하는 반도체 소자 제조방법 - Google Patents

기판처리방법 및 이를 포함하는 반도체 소자 제조방법 Download PDF

Info

Publication number
KR20220123984A
KR20220123984A KR1020210027622A KR20210027622A KR20220123984A KR 20220123984 A KR20220123984 A KR 20220123984A KR 1020210027622 A KR1020210027622 A KR 1020210027622A KR 20210027622 A KR20210027622 A KR 20210027622A KR 20220123984 A KR20220123984 A KR 20220123984A
Authority
KR
South Korea
Prior art keywords
substrate
gas
power
thin film
post
Prior art date
Application number
KR1020210027622A
Other languages
English (en)
Inventor
고병하
류동호
박주성
박주환
김태훈
Original Assignee
주식회사 원익아이피에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 원익아이피에스 filed Critical 주식회사 원익아이피에스
Priority to KR1020210027622A priority Critical patent/KR20220123984A/ko
Publication of KR20220123984A publication Critical patent/KR20220123984A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/4554—Plasma being used non-continuously in between ALD reactions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Electromagnetism (AREA)
  • Analytical Chemistry (AREA)
  • Photovoltaic Devices (AREA)

Abstract

본 발명은, 기판처리방법 및 이를 포함하는 반도체 소자 제조방법 관한 것으로서, 보다 상세하게는 박막 내부의 불순물을 제거하는 후처리단계를 포함하는 기판처리방법 및 이를 포함하는 반도체 소자 제조방법에 관한 것이다.
본 발명은, 패턴이 형성된 기판(10)을 플라즈마 상태로 활성화된 증착 억제가스에 노출시키는 전처리단계(S10)와; 상기 패턴이 형성된 기판(10)에 박막(100)을 형성하는 원자층 증착단계(S20)와; 상기 박막(100)이 형성된 상기 기판(10)을 플라즈마 상태로 활성화된 불순물 제거가스에 노출시켜 상기 박막(100)에 잔존하는 불순물을 제거하는 후처리단계(S30)를 포함하는 것을 특징으로 하는 기판처리방법을 개시한다.

Description

기판처리방법 및 이를 포함하는 반도체 소자 제조방법{Substrate treatment method and semiconductor device manufacturing method having the same}
본 발명은, 기판처리방법 및 이를 포함하는 반도체 소자 제조방법 관한 것으로서, 보다 상세하게는 박막 내부의 불순물을 제거하는 후처리단계를 포함하는 기판처리방법 및 이를 포함하는 반도체 소자 제조방법에 관한 것이다.
반도체, LCD 기판, OLED 기판 등의 소자는, 하나 이상의 증착공정 및 식각공정을 포함하는 반도체 공정에 의하여 제조된다.
일반적으로 반도체 소자는, 비아홀(via hole), 트렌치(trench), 콘택홀(contact hole) 등을 포함하는 패턴이 형성된 기판을 절연물질로 갭필하는 갭필 공정을 거침으로써 소자 분리막을 형성하게 된다
다만, 반도체 소자의 고미세화, 고집적화 및 낸드 플래시(Nand Flash) 등의 증착단수가 높아지면서, 기존의 우수한 step coverage를 가지는 ALD공정으로도 트렌치, 비아, 컨택홀 등을 보이드(void)나 심(seam) 등의 결함 없이 갭필함이 불가능해진 문제가 있었다.
종래에는 이를 극복하기 위하여 Depo-Etch-Depo을 반복수행하거나, NH3, N2 등을 포함하는 증착 억제가스를 사용하여 패턴 상부 즉, 트렌치, 비아, 컨택홀 등의 입구의 박막 증착율을 제어함으로써 패턴의 바닥면에서부터 순차적으로 박막을 증착할 수 있게 하여 패턴이 완전히 갭필되도록 하였다.
그러나, 증착 억제가스를 사용하는 경우, 증착 억제가스에 포함된 증착 억제물질의 일부가 박막에 잔존하여 박막 내 불순물로 작용함으로써 박막의 Film density, WER(Wet Etch Rate), RI(Refractive Index) 등에 영향을 미치며, Film Quality가 저하되는 문제가 발생하였다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 박막 내부에 잔존하는 불순물을 제거하는 후처리단계를 포함함으로써 박막물성저하를 방지하며, 고순도의 박막을 얻을 수 있는 기판처리방법 및 이를 포함하는 반도체 소자 제조방법을 개시한다.
본 발명은 상기와 같은 목적을 달성하기 위하여 창출된 것으로서, 본 발명은, 패턴이 형성된 기판(10)을 플라즈마 상태로 활성화된 증착 억제가스에 노출시키는 전처리단계(S10)와; 상기 패턴이 형성된 기판(10)에 박막(100)을 형성하는 원자층 증착단계(S20)와; 상기 박막(100)이 형성된 상기 기판(10)을 플라즈마 상태로 활성화된 불순물 제거가스에 노출시켜 상기 박막(100)에 잔존하는 불순물을 제거하는 후처리단계(S30)를 포함하는 것을 특징으로 하는 기판처리방법을 개시한다.
상기 원자층 증착단계(S20)는, 상기 기판(10)을 소스가스에 노출시켜 상기 기판(10)에 형성된 패턴에 상기 소스가스 중 적어도 일부를 흡착시키는 소스가스 흡착단계(S21)와; 상기 소스가스를 퍼지하는 소스가스 퍼지단계(S22)와; 상기 기판(10)상에 플라즈마 상태로 활성화된 반응가스를 노출시켜 상기 기판(10)에 형성된 패턴에 단위 증착막을 형성하는 증착막 형성단계(S23)와; 상기 반응가스를 퍼지하는 반응가스 퍼지단계(S24)를 포함하며; N회(N≥1)이상 반복수행될 수 있다.
상기 후처리단계(S30)는, 싱글 주파수의 RF전원을 인가하여 불순물 제거가스를 활성화시킬 수 있다.
상기 후처리단계(S30)는, 서로 상이한 듀얼 주파수의 RF전원을 인가하여 불순물 제거가스를 활성화시킬 수 있다.
상기 RF전원은, HF전원 및 LF전원을 포함할 수 있다.
상기 후처리단계(S30)에서 증착물질 억제가스를 활성화시키기 위하여 인가되는 RF전원의 파워는, 상기 전처리단계(S10), 상기 증착막 형성단계(S23) 중 적어도 어느 하나에서 인가되는 RF전원의 파워와 상이할 수 있다.
상기 후처리단계(S30)에서 증착물질 억제가스를 활성화시키기 위하여 인가되는 RF전원의 파워는, 상기 증착막 형성단계(S23)에서 반응가스를 활성화시키기 위하여 인가되는 RF전원의 파워보다 클 수 있다.
상기 후처리단계(S30)는, 챔버 내부에서 상기 불순물 제거가스를 플라즈마 상태로 활성화시킬 수 있다.
상기 후처리단계(S30)는, 플라즈마 상태로 활성화된 상기 불순물 제거가스를 챔버 내부에 공급할 수 있다.
상기 전처리단계(S10), 상기 원자층 증착단계(S20) 및 상기 후처리단계(S30) 중 적어도 어느 하나는, 50℃ 내지 100℃ 이하의 온도에서 수행될 수 있다.
상기 증착 억제가스는, NH3 및 N2 중 적어도 어느 하나를 포함할 수 있다.
상기 불순물 제거가스는, 산소를 포함할 수 있다.
또한, 본 발명은, 기판(10)상에 패턴을 형성하는 패턴형성단계와; 상기 패턴에 박막(100)을 형성하는 박막형성단계를 포함하는 반도체소자 제조방법으로서, 상기 박막형성단계는, 상술한 기판처리방법에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법을 개시한다.
본 발명은 후처리단계를 포함으로서, 박막 내 잔존하는 불순물을 제거하여 고순도의 박막을 증착할 수 있는 이점이 있다.
또한, 본 발명은 후처리단계를 포함함으로써, 전처리단계로 얻을 수 있는 갭필 공정의 효율은 유지하면서, Film Density, WER, RI 등의 박막물성의 열화를 최소화할 수 있는 이점이 있다.
도 1은, 본 발명에 따른 기판처리방법의 흐름을 보여주는 흐름도이다.
도 2는, 도 1의 원자층 증착단계의 흐름을 보다 자세하게 보여주는 흐름도이다.
도 3a 내지 도 3b는, 본 발명에 따른 기판처리방법의 수행을 위하여 공정수행시간 대비 증착 억제가스, 소스가스, 반응가스 및 인가되는 RF전원의 종류 및 파워의 변화를 보여주는 그래프이다.
도 4a는, 종래의 기판처리방법에 따라 기판상에 형성된 박막의 단면을 보여주는 단면도이다.
도 4b는, 본 발명의 기판처리방법에 따라 기판상에 형성된 박막의 단면을 보여주는 단면도이다.
도 5은, 종래의 기판처리방법으로 형성된 박막 내부에 불순물이 잔존함을 보여주는 그래프이다.
도 6는, 패턴이 형성된 기판상에 박막을 형성함에 있어서, 각 실시예에 따른 박막의 단면 이미지, WER 및 RI값의 변화를 보여주는 표이다.
도 7는, 본 발명의 후처리단계의 불순물의 제거 효과를 보여주는 그래프이다.
이하 본 발명에 따른 기판처리방법, 이를 포함하는 반도체 소자 제조방법에 관하여 첨부된 도면을 참조하여 설명한다.
본 발명은, 패턴이 형성된 기판(10)을 플라즈마 상태로 활성화된 증착 억제가스에 노출시키는 전처리단계(S10)와; 상기 패턴이 형성된 기판(10)에 박막(100)을 형성하는 원자층 증착단계(S20)와; 박막(100)이 형성된 상기 기판(10)을 플라즈마 상태로 활성화된 불순물 제거가스에 노출시켜 상기 박막(100)에 잔존하는 불순물을 제거하는 후처리단계(S30)를 포함하는 것을 특징으로 하는 기판처리방법을 개시한다.
여기서 상기 기판(10)은, 반도체 공정을 통하여 제조되는 LCD 기판, OLED 기판 등의 소자를 이루는 기판으로서, 상기 패턴이 형성될 수 있는 어떠한 기판이나 가능하다.
여기서, 상기 패턴은, 단차를 포함하는 패턴으로서, 다양한 구성이 가능하다.
예를 들어, 상기 패턴은, 종횡비를 갖는 비아홀, 트렌치, 콘택홀 등을 포함할 수 있다.
상기 원자층 증착단계(S20)는, 상기 패턴이 형성된 기판(10)에 박막(100)을 형성하는 단계로서, 다양한 구성이 가능하다.
예를 들어, 상기 원자층 증착단계(S20)는, 도 2에 도시된 바와 같이, 상기 기판(10)을 소스가스에 노출시켜 상기 기판(10)에 형성된 패턴에 상기 소스가스 중 적어도 일부를 흡착시키는 소스가스 흡착단계(S21)와; 상기 소스가스를 퍼지하는 소스가스 퍼지단계(S22)와; 상기 기판(10)상에 플라즈마 상태로 활성화된 반응가스를 노출시켜 상기 기판(10)에 형성된 패턴에 단위 증착막을 형성하는 증착막 형성단계(S23)와; 상기 반응가스를 퍼지하는 반응가스 퍼지단계(S24)를 포함할 수 있다.
이때, 상기 원자층 증착단계(S20)는, 목적하는 박막(100)의 두께에 도달할 때까지 지정된 횟수(N(N≥1)회)이상 반복 수행될 수 있다.
여기서 소스가스 흡착단계(S21)는, 상기 기판(10)을 소스가스에 노출시켜 상기 기판(10)에 형성된 패턴에 상기 소스가스 중 적어도 일부를 흡착시키는 단계로서, 다양한 구성이 가능하다.
여기서 소스가스는, 상기 패턴상에 흡착되는 전구체를 포함하는 구성으로서, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
예를 들어, 상기 소스가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 실리콘(Si), 보다 구체적으로 아민(Amine) 계열의 실리콘을 포함하는 가스가 사용될 수 있다.
여기서 소스가스 퍼지단계(S22)는, 상기 소스가스를 퍼지하는 단계로서, 다양한 구성이 가능하다.
여기서 퍼지가스는, 상기 소스가스를 퍼지하는 구성으로서, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
이때, 상기 퍼지가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 아르곤(Ar)을 포함하는 가스가 사용될 수 있다.
여기서 증착막 형성단계(S23)는, 상기 기판(10)상에 플라즈마 상태로 활성화된 반응가스를 노출시켜 상기 기판(10)에 형성된 패턴에 단위 증착막을 형성하는 단계로서, 다양한 구성이 가능하다.
구체적으로, 상기 증착막 형성단계(S23)는, 상기 기판(10)에 형성된 패턴에 흡착된 소스가스의 전구체와 반응하는 반응가스를 공급함으로써 박막(100)을 형성하여 패턴 내부를 매립할 수 있다.
여기서, 상기 반응가스는, 상기 소스가스에 포함된 전구체와 반응하는 구성으로서, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
예를 들어, 상기 반응가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 산소(O)를 포함하는 가스가 사용될 수 있다.
또한, 상기 증착막 형성단계(S23)에서는, 플라즈마 안정화 및 물리적 반응을 위하여 아르곤(Ar)과 같은 퍼지가스가 추가로 공급될 수 있다.
한편, 상기 증착막 형성단계(S23)에서는, 상부전극(예를 들어, 샤워헤드) 및 하부전극(예를 들어, 스테이지 히터) 중 적어도 어느 하나에 RF전원이 인가되어 상기 반응가스를 활성화시킬 수 있다.
이때, 상기 RF전원은, 다양한 방식, 주파수 및 파워 등으로 공급될 수 있다.
예를 들어, 상기 RF전원은, 챔버 내부에 직접 인가되어 챔버 내에서 반응가스가 활성화되도록 하는 다이렉트 플라즈마 방식 또는 외부에 마련된 리모트 플라즈마 발생기(RPG, Remote Plasma Generator)에서 반응가스를 플라즈마 상태로 활성화시킨 뒤, 활성화된 반응가스를 챔버 내부에 공급하는 RPG 방식 등 다양한 방식으로 공급될 수 있다.
또한, 상기 증착막 형성단계(S23)에서 인가되는 RF전원은, 다양한 주파수 대역의 RF전력을 인가할 수 있으며, 상기 주파수는 20MHz 내지 60MHz 대역의 VHF(Very High Frequency), 10MHz 내지 20MHz 대역의 HF(High Frequency), 250KHz 내지 400KHz 대역의 LF(Low Frequency)로 나뉠 수 있고, 특별히 이에 한정되는 것은 아니다.
그리고, 상기 RF전원은 다양한 시간으로 RF전력을 공급할 수 있으며, 예를 들어, 상기 RF전력의 공급시간은 0.1 micro sec 내지 10 sec 사이의 시간으로 설정될 수 있다.
추가로, 상기 RF전원은, 서로 다른 대역의 주파수를 동시에 공급(듀얼 주파수)하거나, 하나의 대역의 주파수를 공급(싱글 주파수)하는 등 다양한 방식으로 RF전력을 인가할 수 있다.
예를 들어, 상기 RF전원은, 도 3a 내지 도 3b에 도시된 바와 같이, 싱글 주파수의 HF전원으로 구성되어 반응가스를 활성화시킬 수 있다.
그리고, 상기 RF전원은, 박막(100) 특성에 따라 다양한 파워로 공급될 수 있으며, 싱글 주파수 및 듀얼 주파수에 따라 서로 다른 파워로 공급될 수 있다.
예를 들어, HF전원의 경우, 250W 내지 600W로 공급될 수 있다.
여기서 반응가스 퍼지단계(S24)는, 상기 반응가스를 퍼지하는 단계로서, 다양한 구성이 가능하다.
여기서 퍼지가스는, 상기 반응가스를 퍼지하는 구성으로서, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
이때, 상기 퍼지가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 아르곤(Ar)을 포함하는 가스가 사용될 수 있다.
한편, 반도체의 고집적화 및 고미세화에 따라 10nm 이하의 초미세 공정, 100단 이상의 High aspect ratio를 가지는 반도체 소자가 개발되었으며, 이러한 반도체 소자는 기존의 상기 원자층 증착단계(S20)만으로는 패턴 사이를 보이드(void), 심(seam) 등과 같은 결함없이 갭필할 수 없게 되었다.
이에, 종래에는, 상기 원자층 증착단계(S20) 이전에 패턴이 형성된 기판(10)상에 증착 억제물질(inhibitor)를 포함하는 증착 억제가스를 노출시키는 전처리단계(S10)를 추가로 포함하였다.
여기서, 전처리단계(S10)는, 패턴이 형성된 기판(10)을 플라즈마 상태로 활성화된 증착 억제가스에 노출시키는 단계로서, 다양한 구성이 가능하다.
구체적으로, 상기 전처리단계(S10)는, 도 1, 도 3a 및 도 3b에 도시된 바와 같이, 상기 원자층 증착단계(S20) 이전에 수행되는 단계로서, 기판(10)상에 형성된 패턴에 증착 억제가스를 노출시킴으로써 패턴 상에 형성되는 박막(100)이 패턴 상부의 트렌치, 비아홀, 콘택홀 등의 입구의 박막 증착율을 제어할 수 있다.
즉, 상기 전처리단계(S10)는, 패턴에 Bottom up 방식으로 갭필 공정이 수행을 될 수 있도록 함으로써 박막(100)에 보이드(void) 및 심(seam) 등과 같은 결함의 발생을 최소화하여 갭필 공정을 효율적으로 수행할 수 있도록 하였다.
이때, 상기 증착 억제가스는, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
예를 들어, 상기 증착 억제가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 NH3, N2 등을 포함하는 가스가 사용될 수 있다.
한편, 상기 전처리단계(S10)에서는, 상부전극(예를 들어, 샤워헤드) 및 하부전극(예를 들어, 스테이지 히터) 중 적어도 어느 하나에 RF전원이 인가되어 상기 증착 억제가스를 활성화시킬 수 있다.
이때, 상기 RF전원은, 다양한 방식, 주파수 및 파워 등으로 공급될 수 있다.
예를 들어, 상기 RF전원은, 챔버 내부에 직접 인가되어 챔버 내에서 증착 억제가스가 활성화되도록 하는 다이렉트 플라즈마 방식 또는 외부에 마련된 리모트 플라즈마 발생기(RPG, Remote Plasma Generator)에서 증착 억제가스를 플라즈마 상태로 활성화시킨 뒤, 활성화된 증착 억제가스를 챔버 내부에 공급하는 RPG 방식 등 다양한 방식으로 공급될 수 있다.
또한, 상기 전처리단계(S10)에서 인가되는 RF전원은, 다양한 주파수 대역의 RF전력을 인가할 수 있으며, 상기 주파수는 20MHz 내지 60MHz 대역의 VHF(Very High Frequency), 10MHz 내지 20MHz 대역의 HF(High Frequency), 250KHz 내지 400KHz 대역의 LF(Low Frequency)로 나뉠 수 있고, 특별히 이에 한정되는 것은 아니다.
추가로, 상기 RF전원은, 서로 다른 대역의 주파수를 동시에 공급(듀얼 주파수)하거나, 하나의 대역의 주파수를 공급(싱글 주파수)하는 등 다양한 방식으로 RF전력을 인가할 수 있다.
일례로, 상기 RF전원은, 도 3a 내지 도 3b에 도시된 바와 같이, 서로 상이한 듀얼 주파수의 RF전원을 동시에 인가하여 증착 억제가스를 활성화시킬 수 있으며, 이때 상기 RF전원은 HF전원 및 LF전원을 포함할 수 있다.
다른 예로서, 상기 RF전원은, 싱글 주파수의 RF전원을 인가하여 증착 억제가스를 활성화시킬 수 있으며, 이때 상기 RF전원은 HF전원 또는 LF전원 중 어느 하나일 수 있다.
그리고, 상기 RF전원은, 다양한 파워로 공급될 수 있으며, 싱글 주파수 및 듀얼 주파수에 따라 서로 다른 파워로 공급될 수 있다.
예를 들어, 상기 HF전원은 250W 내지 600W로 공급될 수 있으며, LF전원은 50W 내지 200W로 공급될 수 있다.
그리고, 상기 RF전원은, 다양한 시간으로 RF전력을 공급할 수 있으며, 예를 들어, 상기 RF전력의 공급시간은 1 micro sec 내지 10 sec 사이의 시간으로 설정될 수 있다.
한편, 상술한 바와 같이, 상기 전처리단계(S10)가 추가로 수행됨으로써 갭필 공정이 효율적으로 수행될 수 있으나, 증착 억제가스에 포함된 증착 억제물질의 일부가 박막(100)에 잔존하여 박막(100) 내 불순물로 작용하게 되는 문제가 있었다.
즉, 전처리단계(S10)를 수행한 공정으로 형성된 박막(100)은, 도 4a에 도시된 바와 같이, 증착 억제가스에 포함된 불순물(N)이 박막(100)에 잔류하게 되며, 이에 Film Density, RI, WER 등의 박막물성이 전처리단계(S10)를 수행하지 않은 기존 공정 대비 열화되고, 박막(100)의 순도가 저하되는 부작용이 발생하였다.
이에 본 발명의 발명자들은, 전처리단계(S10)로 달성할 수 있는 갭필 공정의 효율은 유지하는 동시에, 박막(100) 내부에 잔존하는 불순물을 제거하여 박막(100)의 물성저하를 최소화할 수 있는 후처리단계(S30)를 개시함으로써 상기와 같은 문제를 해결하고자 하였다.
상기 후처리단계(S30)는, 박막(100)이 형성된 상기 기판(10)을 플라즈마 상태로 활성화된 불순물 제거가스에 노출시켜 상기 박막(100)에 잔존하는 불순물을 제거하는 단계로서, 다양한 구성이 가능하다.
구체적으로, 상기 후처리단계(S30)는, 박막(100)에 불순물 제거가스를 노출시킴으로써 박막(100) 내부에 존재하는 불순물(ex.N)을 불순물 제거가스에 포함된 원자(ex.O)와 치환시킴으로써 불순물을 박막(100) 내부에서 제거할 수 있다.
이때, 상기 후처리단계(S30)는, 상기 원자층 증착단계(S20)가 수행된 이후라면 언제든지 수행될 수 있다.
일례로서, 상기 후처리단계(S30)는, 상기 원자층 증착단계(S20)가 N(N≥1)회 반복수행된 후 공정의 마지막 단계로서 1회 수행될 수 있다.
다른 예로서, 상기 후처리단계(S30)는, 상기 원자층 증착단계(S20)가 M(M≥1)회 반복수행된 후 1회 수행되며, 상기 후처리단계(S30) 이후에 다시 상기 원자층 증착단계(S20)가 M(M≥1)회 반복 수행됨으로써 상기 후처리단계(S30)가 K(K≥2)회 이상 반복수행될 수 있다. (이때, M*K=N)
한편, 종래 기술에 따라 형성된 박막(100)의 경우에는, 도 4a에 도시된 바와 같이, 박막(100) 내부에 불순물(100')이 잔존해있는 반면, 본 발명에 따라 상기 후처리단계(S30)가 수행된 박막(100)의 경우에는, 도 4b에 도시된 바와 같이, 박막(100) 내부에 불순물(100')이 제거되어 고순도의 박막(100)이 형성되므로 박막(100)의 물성저하를 방지할 수 있게 된다.
여기서, 불순물 제거가스는, 다양한 시간 및 공급량으로 공급될 수 있으며, 다양한 구성이 가능하다.
예를 들어, 상기 불순물 제거가스는, 다양한 가스가 사용될 수 있으며, 예를 들어 산소(O) 등을 포함하는 가스가 사용될 수 있다.
또한, 상기 후처리단계(S30)에서는, 플라즈마 안정화 및 물리적 반응을 위하여 아르곤(Ar)과 같은 퍼지가스가 추가로 공급될 수 있다.
한편, 상기 후처리단계(S30)에서는, 상부전극(예를 들어, 샤워헤드) 및 하부전극(예를 들어, 스테이지 히터) 중 적어도 어느 하나에 RF전원이 인가되어 상기 불순물 제거가스를 활성화시킬 수 있다.
이때, 상기 RF전원은, 다양한 방식, 주파수 및 파워 등으로 공급될 수 있다.
예를 들어, 상기 RF전원은, 챔버 내부에 직접 인가되어 챔버 내에서 불순물 제거가스가 활성화되도록 하는 다이렉트 플라즈마 방식 또는 외부에 마련된 리모트 플라즈마 발생기(RPG, Remote Plasma Generator)에서 불순물 제거가스를 플라즈마 상태로 활성화시킨 뒤, 활성화된 불순물 제거가스를 챔버 내부에 공급하는 RPG 방식 등 다양한 방식으로 공급될 수 있다.
또한, 상기 후처리단계(S30)에서 인가되는 RF전원은, 다양한 주파수 대역의 RF전력을 인가할 수 있으며, 상기 주파수는 20MHz 내지 60MHz 대역의 VHF(Very High Frequency), 10MHz 내지 20MHz 대역의 HF(High Frequency), 250KHz 내지 400KHz 대역의 LF(Low Frequency)로 나뉠 수 있고, 특별히 이에 한정되는 것은 아니다.
추가로, 상기 RF전원은, 서로 다른 대역의 주파수를 동시에 공급(듀얼 주파수)하거나, 하나의 대역의 주파수를 공급(싱글 주파수)하는 등 다양한 방식으로 RF전력을 인가할 수 있다.
일례로, 상기 RF전원은, 도 3a에 도시된 바와 같이, 싱글 주파수의 RF전원을 인가하여 증착 억제가스를 활성화시킬 수 있으며, 이때 상기 RF전원은 HF전원일 수 있다.
다른 예로서, 상기 RF전원은, 도 3b에 도시된 바와 같이, 서로 상이한 듀얼 주파수의 RF전원을 인가함으로써 싱글 주파수의 RF전원을 인가했을 때보다 빠른 속도로 증착 억제가스를 활성화시킬 수 있으며, 이때 상기 RF전원은, HF전원 및 LF전원을 포함할 수 있다.
그리고, 상기 RF전원은, 다양한 파워로 공급될 수 있으며, 싱글 주파수 및 듀얼 주파수에 따라 서로 다른 파워로 공급될 수 있다.
예를 들어, 상기 HF전원은 250W 내지 600W로 공급될 수 있으며, LF전원은 50W 내지 200W로 공급될 수 있다.
또한, 상기 후처리단계(S30)에서 인가되는 RF전원의 파워는, 상기 전처리단계(S10) 및 상기 증착막 형성단계(S23) 중 적어도 어느 하나에서 인가되는 RF전원의 파워와 상이하게 설정될 수 있다.
예를 들어, 상기 후처리단계(S30)에서 인가되는 RF전원의 파워는, 공정특성을 고려하여 상기 증착막 형성단계(S23)에서 인가되는 RF전원의 파워와 상이하게 설정될 수 있다.
이때, 상기 후처리단계(S30)에서 인가되는 RF전원의 파워는 박막특성에 영향을 미치지 않는 반면, 증착막 형성단계(S23)에서 인가되는 RF전원의 파워는 강한 세기로 설정되는 경우, 박막(100)에 표면처리된 증착억제물질들의 조기 이탈로 인하여 갭필효율이 감소하는 문제를 발생시킬 수 있다.
이를 고려했을 때, 상기 후처리단계(S30)에서 인가되는 RF전원의 파워는, 강한 플라즈마를 인가함으로써 빠른시간 안에 박막 내 불순물을 제거하여 공정시간을 단축시켜 생산성을 향상시킬 수 있도록 상기 증착막 형성단계(S23)에서 인가되는 RF전원의 파워보다 크게 설정됨이 바람직하다.
한편, 상술한 상기 전처리단계(S10), 상기 원자층 증착단계(S20) 및 상기 후처리단계(S30)는 다양한 온도 및 압력에서 수행될 수 있다.
예를 들어, 상술한 상기 전처리단계(S10), 상기 원자층 증착단계(S20) 및 상기 후처리단계(S30) 중 적어도 어느 하나는, 50℃ 내지 100℃ 내외의 온도에서 수행될 수 있다.
또한, 상술한 상기 전처리단계(S10), 상기 원자층 증착단계(S20) 및 상기 후처리단계(S30) 중 적어도 어느 하나는, 1 Torr 내지 10 Torr 내외의 압력으로 수행될 수 있다.
한편, 상술한 후처리단계(S30)의 효과는 도 6 내지 도 7을 통해 명확하게 확인할 수 있다.
여기서, 도 6은, 트렌치(trench)구조를 갭필함에 있어서, 전처리단계(S10), 원자층 증착단계(S20) 및 후처리단계(S30)를 다양하게 포함하는 각 실시예에 따른 박막(100)의 단면 이미지, WER 및 RI값의 변화를 보여주는 표이다.
이때, 제1실시예는, 원자층 증착단계(S20)만을 수행하는 기판처리방법이며, 제2실시예는, 전처리단계(S10) 및 원자층 증착단계(S20)를 수행하는 기판처리방법이고, 제3실시예는, 전처리단계(S10), 원자층 증착단계(S20) 및 후처리단계(S30)를 수행하는 기판처리방법이다.
먼저, 각 실시예의 단면 이미지를 보면, 전처리단계(S10)가 수행되지 않은 제1실시예는 박막(100)에 보이드가 발생하였으나, 전처리단계(S10)가 수행된 제2실시예 및 제3실시예는 보이드가 없는 양질의 박막(100)이 형성됨을 확인할 수 있다.
다음으로, 각 실시예의 WER(Wet Etch Rate) 및 RI(Refractive Index)값은, 전처리단계(S10)가 수행되지 않은 제1실시예의 WER는 90~120Å/sec이며, RI값은 1.45~1.46이며, 전처리단계(S10)가 수행된 제2실시예의 WER는 170~200Å/sec이며, RI값은 1.48~1.50이고, 전처리단계(S10) 및 후처리단계(S20)가 수행된 제3실시예의 WER은 85~110Å/sec이며, RI값은 1.45~1.46으로 확인되었다.
여기서, 제1실시예 및 제2실시예의 WER 및 RI값을 각각 비교해보면, 제2실시예의 WER은 제1실시예와 비교하여 약 76% 증가하였으며, 제2실시예의 RI값은 제1실시예와 비교하여 약 2% 증가함을 확인할 수 있었다.
이때, 제1실시예 및 제3실시예의 WER 및 RI값을 각각 비교해보면, 제3실시예의 WER은 제1실시예와 비교하여 약 7% 감소하였으며, 제3실시예의 RI값은 제1실시예와 동일한 것을 확인할 수 있었다.
즉, 전처리단계(S10), 원자층 증착단계(S20) 및 후처리단계(S30)를 포함하는 제3실시예의 경우, 전처리단계(S10)를 수행하지 않은 경우인 제1실시예와 거의 동등한 수준의 박막(100) 물성(WER,RI)을 확보할 수 있는 동시에, 전처리단계(S10)를 수행한 제2실시예와 거의 동일하게 박막(100)의 defect(void)를 최소화하여 양질의 박막(100)을 얻을 수 있음을 확인할 수 있었다.
한편, 상기 후처리단계(S30)가 박막(100)의 불순물을 제거하는 효과를 가짐은, 도 7의 IR(Infrared Spectroscopy) 그래프를 통하여 추가적으로 확인되었다.
여기서, 제2실시예는, 전처리단계(S10) 및 원자층 증착단계(S20)를 수행하는 기판처리방법이고, 제3실시예는, 전처리단계(S10), 원자층 증착단계(S20) 및 후처리단계(S30)를 수행하는 기판처리방법이다.
즉, 도 7에서, 후처리단계(S30)가 수행되지 않은 제2실시예의 경우 N-H Wagging이 나타나 박막(100) 내부에 N 불순물이 존재함을 확인할 수 있으나, 후처리단계(S30)가 수행된 제3실시예의 경우 N-H Wagging이 나타나지 않은바, 박막(100) 내 N 불순물이 존재하지 않음이 확인되었다.
이를 통하여, 후처리단계(S30)를 추가적으로 수행하는 경우, 고순도의 박막(100)을 얻을 수 있음을 보다 명확하게 확인할 수 있었다.
한편, 본 발명은, 기판(10)상에 패턴을 형성하는 패턴형성단계와; 상기 패턴에 박막(100)을 형성하는 박막형성단계를 포함하는 반도체소자 제조방법으로서, 상기 박막형성단계는, 상술한 기판처리방법에 의하여 수행되는 것을 특징으로 하는 반도체소자 제조방법을 개시한다.
여기서 패턴형성단계는, 기판(10)상에 패턴을 형성하는 단계로서, 다양한 구성이 가능하다.
예를 들어, 상기 패턴형성단계는, 기판(10)상에 형성된 산화막을 형성하는 산화공정, 회로패턴을 생성하는 포토공정, 반도체 소자의 구조를 형성하는 패턴을 만드는 식각공정 등을 통해 기판(10)상에 패턴구조를 형성할 수 있다.
여기서 패턴은 단차를 포함하는 패턴으로서, 종횡비를 갖는 비아홀, 트렌치, 콘택홀 등 다양한 구조를 가질 수 있다.
여기서 박막형성단계는, 상기 패턴에 박막(100)을 형성하는 단계로서, 다양한 구성이 가능하다.
이때, 상기 박막형성단계는, 상기 패턴상에 ALD 공정을 통해 박막(100)을 형성하는 단계로서, 상술한 바와 같이 전처리단계(S10), 원자층 증착단계(S20) 및 후처리단계(S30)를 포함하여 다양하게 수행될 수 있다.
이상은 본 발명에 의해 구현될 수 있는 바람직한 실시 예의 일부에 관하여 설명한 것에 불과하므로, 주지된 바와 같이 본 발명의 범위는 위의 실시 예에 한정되어 해석되어서는 안 될 것이며, 위에서 설명된 본 발명의 기술적 사상과 그 근본을 함께하는 기술적 사상은 모두 본 발명의 범위에 포함된다고 할 것이다.
10 : 기판 S10 : 전처리단계
S20 : 원자층 증착단계 S30 : 후처리단계

Claims (13)

  1. 패턴이 형성된 기판(10)을 플라즈마 상태로 활성화된 증착 억제가스에 노출시키는 전처리단계(S10)와;
    패턴이 형성된 상기 기판(10)에 박막(100)을 형성하는 원자층 증착단계(S20)와;
    상기 박막(100)이 형성된 상기 기판(10)을 플라즈마 상태로 활성화된 불순물 제거가스에 노출시켜 상기 박막(100)에 잔존하는 불순물을 제거하는 후처리단계(S30)를 포함하는 것을 특징으로 하는 기판처리방법.
  2. 청구항 1에 있어서,
    상기 원자층 증착단계(S20)는,
    상기 기판(10)을 소스가스에 노출시켜 상기 기판(10)에 형성된 패턴에 상기 소스가스 중 적어도 일부를 흡착시키는 소스가스 흡착단계(S21)와;
    상기 소스가스를 퍼지하는 소스가스 퍼지단계(S22)와;
    상기 기판(10)상에 플라즈마 상태로 활성화된 반응가스를 노출시켜 상기 기판(10)에 형성된 패턴에 단위 증착막을 형성하는 증착막 형성단계(S23)와;
    상기 반응가스를 퍼지하는 반응가스 퍼지단계(S24)를 포함하며;
    N회(N≥1)이상 반복수행되는 것을 특징으로 하는 기판처리방법.
  3. 청구항 1에 있어서,
    상기 후처리단계(S30)는, 싱글 주파수의 RF전원을 인가하여 불순물 제거가스를 활성화시키는 것을 특징으로 하는 기판처리방법.
  4. 청구항 1에 있어서,
    상기 후처리단계(S30)는, 서로 상이한 듀얼 주파수의 RF전원을 인가하여 불순물 제거가스를 활성화시키는 것을 특징으로 하는 기판처리방법.
  5. 청구항 4에 있어서,
    상기 RF전원은, HF전원 및 LF전원을 포함하는 것을 특징으로 하는 기판처리방법.
  6. 청구항 2에 있어서,
    상기 후처리단계(S30)에서 증착물질 억제가스를 활성화시키기 위하여 인가되는 RF전원의 파워는,
    상기 전처리단계(S10), 상기 증착막 형성단계(S23) 중 적어도 어느 하나에서 인가되는 RF전원의 파워와 상이한 것을 특징으로 하는 기판처리방법.
  7. 청구항 6에 있어서,
    상기 후처리단계(S30)에서 증착물질 억제가스를 활성화시키기 위하여 인가되는 RF전원의 파워는,
    상기 증착막 형성단계(S23)에서 반응가스를 활성화시키기 위하여 인가되는 RF전원의 파워보다 큰 것을 특징으로 하는 기판처리방법.
  8. 청구항 1에 있어서,
    상기 후처리단계(S30)는, 챔버 내부에서 상기 불순물 제거가스를 플라즈마 상태로 활성화시키는 것을 특징으로 하는 기판처리방법.
  9. 청구항 1에 있어서,
    상기 후처리단계(S30)는, 플라즈마 상태로 활성화된 상기 불순물 제거가스를 챔버 내부에 공급하는 것을 특징으로 하는 기판처리방법.
  10. 청구항 1에 있어서,
    상기 전처리단계(S10), 상기 원자층 증착단계(S20) 및 상기 후처리단계(S30) 중 적어도 어느 하나는, 50℃ 내지 100℃ 이하의 온도에서 수행되는 것을 특징으로 하는 기판처리방법.
  11. 청구항 1에 있어서,
    상기 증착 억제가스는, NH3 및 N2 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 기판처리방법.
  12. 청구항 1에 있어서,
    상기 불순물 제거가스는, 산소를 포함하는 것을 특징으로 하는 기판처리방법.
  13. 기판(10)상에 패턴을 형성하는 패턴형성단계와;
    상기 패턴에 박막(100)을 형성하는 박막형성단계를 포함하는 반도체소자 제조방법으로서,
    상기 박막형성단계는, 청구항 제1항 내지 제12항 중 어느 하나의 항의 기판처리방법에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020210027622A 2021-03-02 2021-03-02 기판처리방법 및 이를 포함하는 반도체 소자 제조방법 KR20220123984A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210027622A KR20220123984A (ko) 2021-03-02 2021-03-02 기판처리방법 및 이를 포함하는 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210027622A KR20220123984A (ko) 2021-03-02 2021-03-02 기판처리방법 및 이를 포함하는 반도체 소자 제조방법

Publications (1)

Publication Number Publication Date
KR20220123984A true KR20220123984A (ko) 2022-09-13

Family

ID=83286869

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210027622A KR20220123984A (ko) 2021-03-02 2021-03-02 기판처리방법 및 이를 포함하는 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR20220123984A (ko)

Similar Documents

Publication Publication Date Title
US11643724B2 (en) Method of forming structures using a neutral beam
KR102669793B1 (ko) 원자층 식각을 포함하는 연속 공정
US20210043444A1 (en) Method for reforming amorphous carbon polymer film
US10714335B2 (en) Method of depositing thin film and method of manufacturing semiconductor device
KR100660890B1 (ko) Ａｌｄ를 이용한 이산화실리콘막 형성 방법
US6927163B2 (en) Method and apparatus for manufacturing a barrier layer of semiconductor device
US20110223765A1 (en) Silicon nitride passivation layer for covering high aspect ratio features
TWI710015B (zh) 基板處理方法
TW201933448A (zh) 基板處理系統及基板處理方法
TW201415551A (zh) 用以改良介電薄膜之階梯覆蓋與圖案負載的方法
KR101895095B1 (ko) 퇴적물 제거 방법
KR102272823B1 (ko) 에칭 방법 및 에칭 장치
JP2011066164A (ja) マスクパターンの形成方法及び半導体装置の製造方法
US20220051935A1 (en) Substrate processing method
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
KR20220123984A (ko) 기판처리방법 및 이를 포함하는 반도체 소자 제조방법
JP7210647B2 (ja) 薄膜蒸着方法及びこれを用いた半導体素子の製造方法
WO2009123049A1 (ja) 高ストレス薄膜の成膜方法及び半導体集積回路装置の製造方法
US12020934B2 (en) Substrate processing method
JPH1012734A (ja) 半導体装置の製造方法
US20240006161A1 (en) Substrate processing method and substrate processing device
US20220013358A1 (en) Substrate processing method
KR20220088052A (ko) 박막 형성방법 및 그를 포함하는 반도체 소자 제조방법
KR102513404B1 (ko) SiCN막의 형성 방법
KR20210024348A (ko) 박막 증착 장치 및 방법