KR20220127404A - 이종접합 바이폴라 트랜지스터 제조 방법 - Google Patents
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Abstract
기판 상에 콜렉터 층, 베이스 층 및 에미터 층을 포함하는 에피 층을 형성하는 것; 상기 에피 층 상에 감광층을 도포하는 것; 상기 감광층을 이용해 에미터 전극을 형성하는 것; 상기 베이스 층 상에 베이스 전극을 형성하는 것; 및 상기 콜렉터 층 상에 콜렉터 전극을 형성하는 것; 을 포함하되, 상기 감광층을 도포하는 것은: 상기 에미터 층 상에 제1 감광층을 도포하는 것; 및 상기 제1 감광층 상에 제2 감광층을 도포하는 것; 을 포함하고, 상기 제1 감광층은 상기 에미터 층의 상면 일부를 노출시키는 제1 노출공을 제공하며, 상기 제2 감광층은 상기 제1 노출공과 연결되는 제2 노출공을 제공하되, 상기 제2 노출공의 폭은 상기 제1 노출공의 폭보다 크며, 상기 감광층을 이용해 상기 에미터 전극을 형성하는 것은 상기 제1 노출공 및 상기 제2 노출공에 전도성 물질을 채우는 것을 포함하는 이종접합 바이폴라 트랜지스터 제조 방법이 제공된다.
Description
본 발명은 이종접합 바이폴라 트랜지스터 제조 방법에 관한 것으로서, 보다 상세하게는 T형 에미터 전극을 포함하는 이종접합 바이폴라 트랜지스터 제조 방법에 관한 것이다.
2000년대부터 고속 InP 기반 HBT를 개발하려는 많은 노력과 뛰어난 결과들이 발표되고 있다. 대표적인 특성으로는 UCSB 그룹에서 발표한 결과로 0.4×6um2 에미터 크기를 갖는 InAlAs/InGaAs 단일 이종 접합 HBT가 fmax가 1.08THz, fT가 204GHz인 결과를 발표하였다. 이러한 초고속 성능을 뽑아내기 위해서는 커패시턴스를 감소시키는 구조를 사용하여야 하고 이러한 결과를 얻기 위해서는 매우 복잡한 제조 과정이 필요하다. 필요한 공정으로는 언더 컷 기술이 필요하며 에미터 저항 감소를 위한 기존의 금속 확장 및 두꺼운 에어 브리지 공정이 필요하다. 최근 0.25um 에미터 크기를 갖는 HBT소자가 fmax가 약 687GHz, fT가 215GHz인 InP/InGaAs SHBT가 보고되었다. 이는 일반적인 공정을 사용한 가장 높은 fmax값을 갖는 HBT 소자의 결과이다. UIUC 그룹에서는 수직으로 매우 얇은 베이스(25nm) 및 콜렉터(75nm) 레이어를 갖는 에피 층을 활용하여 소자의 전송 시간을 줄이려는 노력을 기울였으며 에미터 크기 0.35×12um2인 InP/InGaAs SHBT이 506GHz의 fT 및 219GHz의 fmax 결과를 발표하였다.
이처럼 높은 차단주파수와 최대공진주파수를 갖는 InP HBT 소자를 개발하기 위해서는 고도화된 에피 성장 기술과 소자를 구성하는 에피 구조 및 소자구조 설계기술이 선행되어야 한다. 또한 그러한 소자 구조를 구현할 수 있는 소자 제작 공정기술이 뒷받침되어야 한다. InP HBT의 주파수 특성을 나타내는 값은 다음과 같다.
(식 1)
(식 1)의 RB는 베이스 저항이고, CCB는 콜렉터-베이스 정전용량(capacitance)이다. (식 1)에서와 같이 높은 차단주파수(fT) 특성을 얻기 위해서는 에미터 저항(RE)과 콜렉터 저항(RC)를 줄여야 한다. 마이크로미터 이하의(sub-um) 에미터 폭을 갖는 소자의 경우 콜렉터 저항은 에미터 저항에 비해 미미하므로 차단주파수에 에미터 저항의 영향이 더 크다. (식 1)에서 차단주파수에 영향을 주는 다른 인자들은 에피 층의 캐리어 이동도 및 에피 층의 캐리어 농도와 같은 에피 층의 물성과 에피 층의 두께 및 조성과 같은 에피 구조에 의존한다. 또한, 가장 중요한 소자 특성은 베이스 저항과 베이스-콜렉터 간의 캐패시턴스이며 이를 줄이는 것이 차단주파수와 최대공진주파수를 향상시킬 수 있는 가장 좋은 방법이다. 이러한 목적으로는 자기정렬 InP HBT가 장점을 가지고 있으며 에미터와 베이스 전극간의 간격이 최소한이 되므로 베이스 저항이 감소되며 소자의 베이스-콜렉터 간의 면적이 감소되므로 캐패시턴스도 감소할 수 있다.
마이크로미터 이하의 에미터 폭을 갖는 미세한 에미터 전극을 형성하기 위해서는 기존의 광학 리소그라피(photo lithography) 공정을 이용하는데 한계가 있다. 예를 들어 i-line(파장, λ = 365nm) 광원을 사용하는 광학 리소그라피의 경우 350nm 이하의 패턴 형성은 거의 불가능하므로 300nm 이하의 에미터 크기를 갖는 소자를 제작하기 위해서는 다른 전극 패턴 형성 기술이 도입되어야만 한다. 또한, 이러한 e-beam 리소그라피를 이용하여 에미터를 형성한 후에 에미터 전극과 베이스 전극간의 자기정렬이 안정적으로 이루어져야 우수한 특성의 소자가 제작될 수 있다. 또한, 에미터 전극의 크기가 작아질수록 에미터 전극과 베이스 전극의 단락이 일어나지 않도록 레이어 간의 간격을 유지하는 것이 매우 힘들어지므로 안정적인 자기정렬 공정이 필수적이다.
본 발명이 해결하고자 하는 과제는 미세한 에미터 전극을 갖는 소자를 만들 수 있는 이종접합 바이폴라 트랜지스터 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 에미터 전극을 미세화하면서도 에미터 전극 저항의 증가를 해결할 수 있는 이종접합 바이폴라 트랜지스터 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 자기 정렬을 이용해 베이스 전극의 정렬이 용이할 수 있는 이종접합 바이폴라 트랜지스터 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 에미터 전극의 비아를 크게 형성하고 비아를 쉽게 정렬할 수 있는 이종접합 바이폴라 트랜지스터 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
기판 상에 콜렉터 층, 베이스 층 및 에미터 층을 포함하는 에피 층을 형성하는 것; 상기 에피 층 상에 감광층을 도포하는 것; 상기 감광층을 이용해 에미터 전극을 형성하는 것; 상기 베이스 층 상에 베이스 전극을 형성하는 것; 및 상기 콜렉터 층 상에 콜렉터 전극을 형성하는 것; 을 포함하되, 상기 감광층을 도포하는 것은: 상기 에미터 층 상에 제1 감광층을 도포하는 것; 및 상기 제1 감광층 상에 제2 감광층을 도포하는 것; 을 포함하고, 상기 제1 감광층은 상기 에미터 층의 상면 일부를 노출시키는 제1 노출공을 제공하며, 상기 제2 감광층은 상기 제1 노출공과 연결되는 제2 노출공을 제공하되, 상기 제2 노출공의 폭은 상기 제1 노출공의 폭보다 크며, 상기 감광층을 이용해 상기 에미터 전극을 형성하는 것은 상기 제1 노출공 및 상기 제2 노출공에 전도성 물질을 채우는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 에미터 전극을 미세화하면서도 에미터 전극 저항의 증가를 해결할 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 미세한 에미터 전극을 갖는 소자를 만들 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 자기 정렬을 이용해 베이스 전극의 정렬이 용이할 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 에미터 전극의 비아를 크게 형성하고 비아를 쉽게 정렬할 수 있다.
본 발명의 효과는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 기판 상에 에피 층이 형성된 것을 나타낸 단면도이다.
도 2는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극을 형성하기 위한 감광층이 도포된 것을 나타낸 단면도이다.
도 3은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극이 형성된 것을 나타낸 단면도이다.
도 4는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 층의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 5는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 전극이 형성된 것을 나타낸 단면도이다.
도 6은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 서브 콜렉터의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 7은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 콜렉터 전극이 형성된 것을 나타낸 단면도이다.
도 8은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막이 형성된 것을 나타낸 단면도이다.
도 9는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막에 비아가 형성된 것을 나타낸 단면도이다.
도 10은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 배선 금속이 형성된 것을 나타낸 단면도이다.
도 2는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극을 형성하기 위한 감광층이 도포된 것을 나타낸 단면도이다.
도 3은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극이 형성된 것을 나타낸 단면도이다.
도 4는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 층의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 5는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 전극이 형성된 것을 나타낸 단면도이다.
도 6은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 서브 콜렉터의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 7은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 콜렉터 전극이 형성된 것을 나타낸 단면도이다.
도 8은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막이 형성된 것을 나타낸 단면도이다.
도 9는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막에 비아가 형성된 것을 나타낸 단면도이다.
도 10은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 배선 금속이 형성된 것을 나타낸 단면도이다.
본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시 예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시 예들은 본 발명의 기술적 사상의 이상적인 예시도인 블록도, 사시도, 및/또는 단면도를 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시 예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시 예들은 그것의 상보적인 실시 예들도 포함한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시 예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 기판 상에 에피 층이 형성된 것을 나타낸 단면도이다.
도 1을 참고하면, 기판(9) 상에 에피 층(P)이 위치할 수 있다. 기판(9)은 InP 기판을 포함할 수 있다. 에피 층(P)은 에시텍셜 성장법에 의해 형성될 수 있다. 예를 들어, 에피 층(P)은 MBE(Molecular Beam Epitaxy, 분자선 에피텍시) 방법이나 MOCVD(Metal-Organic Chemical Vapor Deposition, 유기금속 화학 기상 증착) 등에 의해 성장될 수 있다. 에피 층(P)은 콜렉터 층(5), 베이스 층(3) 및 에미터 층(1)을 포함할 수 있다. 콜렉터 층(5)은 기판(9) 상에 위치할 수 있다. 실시 예들에서, 콜렉터 층(5)은 InP를 포함할 수 있다. 콜렉터 층(5)은 서브 콜렉터(53) 및 콜렉터(51)를 포함할 수 있다. 콜렉터(51)는 서브 콜렉터(53) 상에 위치할 수 있다. 베이스 층(3)은 콜렉터 층(5) 상에 위치할 수 있다. 실시 예들에서, 베이스 층(3)은 InGaAs를 포함할 수 있다. 베이스 층(3) 내에서 에피 성장 두께에 따라 In과 Ga의 조성이 변화할 수 있다. 에미터 층(1)은 베이스 층(3) 상에 위치할 수 있다. 실시 예들에서, 에미터 층(1)은 InP를 포함할 수 있다. 에미터 층(1)은 에미터(11) 및 에미터 캡(13)을 포함할 수 있다. 에미터 캡(13)은 에미터(11) 상에 위치할 수 있다. 에피 층(P)은 에미터 층(1)과 베이스 층(3) 사이 및 베이스 층(3)과 콜렉터 층(5) 사이에 이종 접합을 이룬 DHBT(Double HBT) 구조일 수 있다.
도 2는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극을 형성하기 위한 감광층이 도포된 것을 나타낸 단면도이다.
도 2를 참고하면, 에미터 층(1) 상에 감광층(7)이 도포될 수 있다. 감광층(7)은 2개 이상의 층으로 제공될 수 있다. 예를 들어, 감광층(7)은 제1 감광층(71), 제2 감광층(73) 및 제3 감광층(75)을 포함할 수 있다.
제1 감광층(71)은 에미터 층(1) 상에 도포될 수 있다. 제1 감광층(71)은 PMMA(polymethyl methacrylate)를 포함할 수 있다. 보다 구체적으로, 제1 감광층(71)은 PMMA 950K를 포함할 수 있다. 제1 감광층(71)의 두께는 약 200nm일 수 있다. 제1 감광층(71)은 제1 노출공(71h)을 제공할 수 있다. 제1 노출공(71h)은 에미터 층(1)의 상면 일부를 노출시킬 수 있다.
제2 감광층(73)은 제1 감광층(71) 상에 도포될 수 있다. 제2 감광층(73)은 copolymer MMA를 포함할 수 있다. 보다 구체적으로, 제2 감광층(73)은 8.5 MAA를 포함할 수 있다. 제2 감광층(73)의 두께는 약 550nm일 수 있다. 제2 감광층(73)은 제2 노출공(73h)을 제공할 수 있다. 제2 노출공(73h)은 제1 노출공(71h)과 연결될 수 있다. 제2 노출공(73h)의 너비는, 제1 노출공(71h)의 너비보다 클 수 있다. 즉, 제2 노출공(73h)의 수평 방향으로의 길이는, 제1 노출공(71h)의 수평 방향으로의 길이보다 길 수 있다.
제3 감광층(75)은 제2 감광층(73) 상에 도포될 수 있다. 제3 감광층(75)은 PMMA를 포함할 수 있다. 보다 구체적으로, 제3 감광층(75)은 PMMA 50k를 포함할 수 있다. 제3 감광층(75)의 두께는 약 140nm일 수 있다. 그러나 이들 수치와 물질에 한정하는 것은 아니다.
도 3은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 에미터 전극이 형성된 것을 나타낸 단면도이다.
도 3을 참고하면, 에미터 층(1) 상에 에미터 전극(2)이 형성될 수 있다. 에미터 전극(2)은 전도성 물질을 포함할 수 있다. 예를 들어, 에미터 전극(2)은 고농도의 Si이 도핑된 InGaAs 층에 오믹 접촉 특성을 갖는 여러 가지 금속을 포함할 수 있다. 에미터 전극(2)은 Ti/Au, Ti/Pt/Au, Pt/Ti/Pt/Au 또는 Ni/Au가 순차적으로 전자빔열증착기(electron-beam thermal evaporator)에 의해 증착되어 형성될 수 있다. 에미터 전극(2)은 도 2를 참고하여 설명한 감광층(7)을 이용하여 형성될 수 있다. 감광층(7)의 상면 및 노출공에 전도성 물질이 증착될 수 있다. 제1 노출공(71h, 도 2 참고) 및 제2 노출공(73h, 도 2 참고)에 채워진 전도성 물질은 에미터 전극(2)을 형성할 수 있다. 제1 노출공(71h) 및 제2 노출공(73h) 내에 전도성 물질이 채워진 후, 감광층(7)은 제거될 수 있다. 이에 따라 감광층(7)의 상면에 증착된 전도성 물질도 제거될 수 있다. 즉, 에미터 전극(2)의 형성 공정은 리프트 오프(lift-off) 공정일 수 있다.
제1 노출공(71h)에 채워져 형성된 부분은 에미터 풋(21)이라 칭할 수 있다. 제2 노출공(73h)에 채워져 형성된 부분은 에미터 헤드(23)라 칭할 수 있다. 에미터 헤드(23)의 폭은 에미터 풋(21)의 폭보다 클 수 있다. 즉, 에미터 헤드(23)의 수평 방향으로의 길이는 에미터 풋(21)의 수평 방향으로의 길이보다 길 수 있다. 따라서 에미터 전극(2)은 T형 형태를 가질 수 있다. 에미터 풋(21)은 에미터의 크기를 정의할 수 있다. 에미터 풋(21)은 e-beam 리소그래피를 이용하여 매우 미세하게 형성될 수 있다. 에미터 헤드(23)는 상대적으로 면적이 넓어, 저항을 감소시킬 수 있다. 에미터 헤드(23)는 자기 정렬을 가능케 할 수 있다. 에미터 헤드(23)는 비아와 에미터 전극(2) 간 정렬을 용이하게 만들 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
도 4는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 층의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 4를 참고하면, 에미터 층(1)의 일부가 제거될 수 있다. 보다 구체적으로, 에미터 캡(13) 및 에미터(11)의 일부가 식각될 수 있다. 에미터 층(1)의 식각은 습식 식각 혹은 건식 식각에 의해 수행될 수 있다. 에미터 층(1)의 식각은 에미터 전극(2)을 마스크로 사용하여 진행될 수 있다. 에미터 층(1)이 식각됨에 따라, 베이스 층(3)의 일부가 노출될 수 있다. 즉, 에미터 층(1)에 의해 가려져 있던 베이스 층(3)의 상면 일부가 노출될 수 있다. 식각된 에미터 층(1)의 측면은, 베이스 층(3)의 상면과 실질적으로 수직할 수 있으나, 이에 한정하는 것은 아니다. 즉, 식각된 에미터 층(1)의 측면은 양 또는 음의 기울기를 가질 수도 있다. 에미터 층(1)의 측면의 기울기는 식각 용액의 조성 및 식각 속도 등에 의해 정해질 수 있다.
도 5는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 베이스 전극이 형성된 것을 나타낸 단면도이다.
도 5를 참고하면, 베이스 전극(41)이 형성될 수 있다. 보다 구체적으로, 베이스 층(3)의 상면 일부 상에 전도성 물질이 증착되어 베이스 전극(41)을 형성할 수 있다. 베이스 전극(41)은 에미터 전극(2)을 마스크로 삼아 형성될 수 있다. 즉, 에미터 전극(2)이 마스크로 작용하여, 베이스 전극(41)은 베이스 층(3) 상에서 일정 위치에 자기 정렬(self-align)될 수 있다. 에미터 전극(2) 상에도 전도성 물질(42)이 증착될 수 있다. 도 5의 에미터 전극(2) 상에 증착된 전도성 물질(42)도, 이하에서는 에미터 전극의 일부라 칭할 수 있다.
도 6은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 서브 콜렉터의 표면 일부를 노출시키는 것을 나타낸 단면도이다.
도 6을 참고하면, 베이스 층(3) 및 콜렉터(51)의 일부가 제거될 수 있다. 보다 구체적으로, 베이스 층(3) 및 콜렉터(51)의 일부가 식각될 수 있다. 베이스 층(3) 및 콜렉터(51)의 식각은 습식 식각 혹은 건식 식각에 의해 수행될 수 있다. 베이스 층(3) 및 콜렉터(51)의 일부가 식각됨에 따라, 서브 콜렉터(53)의 일부가 노출될 수 있다. 즉, 베이스 층(3) 및 콜렉터(51)에 의해 가려져 있던 서브 콜렉터(53)의 상면 일부가 노출될 수 있다.
도 7은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 콜렉터 전극이 형성된 것을 나타낸 단면도이다.
도 7을 참고하면, 서브 콜렉터(53)의 상에 콜렉터 전극(61)이 형성될 수 있다. 보다 구체적으로, 노출된 서브 콜렉터(53)의 상면 상에 콜렉터 전극(61)이 증착될 수 있다.
도 8은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막이 형성된 것을 나타낸 단면도이다.
도 8을 참고하면, 패시베이션 막(PV)이 형성될 수 있다. 패시베이션 막(PV)은 서브 콜렉터(53), 콜렉터 전극(61), 콜렉터(51), 베이스 층(3), 베이스 전극(41), 에미터(11), 에미터 캡(13) 및 에미터 전극(2) 등을 덮을 수 있다. 패시베이션 막(PV)은 SiO2 및 SiNx 등을 포함할 수 있다.
도 9는 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 패시베이션 막에 비아가 형성된 것을 나타낸 단면도이다.
도 9를 참고하면, 패시베이션 막(PV)에 비아가 형성될 수 있다. 보다 구체적으로, 에미터 전극(2) 상의 패시베이션 막(PV)에 제1 비아(PVh1)가 형성될 수 있다. 제1 비아(PVh1)는 에미터 전극(2)의 상면 일부를 노출시킬 수 있다. 베이스 전극(41) 상의 패시베이션 막(PV)에 제2 비아(PVh2)가 형성될 수 있다. 제2 비아(PVh2)는 베이스 전극(41)의 상면 일부를 노출시킬 수 있다. 콜렉터 전극(61) 상의 패시베이션 막(PV)에 제3 비아(PVh3)가 형성될 수 있다. 제3 비아(PVh3)는 콜렉터 전극(61)의 상면 일부를 노출시킬 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 에미터 전극이 T자 형태를 가질 수 있다. 이에 따라 에미터 전극의 상부의 너비는 상대적으로 클 수 있다. 따라서 에미터 전극 상에 형성되는 비아의 너비도 크게 설정할 수 있다. 그리고 비아와 에미터 전극 간 정렬이 용이할 수 있다.
도 10은 본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법 중 배선 금속이 형성된 것을 나타낸 단면도이다.
도 10을 참고하면, 배선 금속이 형성될 수 있다. 보다 구체적으로, 제1 비아(PVh1)에 제1 배선 금속(81)이 증착될 수 있다. 제1 배선 금속(81)은 에미터 전극(2)과 연결될 수 있다. 제2 비아(PVh2)에 제2 배선 금속(83)이 증착될 수 있다. 제2 배선 금속(83)은 베이스 전극(41)과 연결될 수 있다. 제3 비아(PVh3)에 제3 배선 금속(85)이 증착될 수 있다. 제3 배선 금속(85)은 콜렉터 전극(61)과 연결될 수 있다. 제1 내지 제3 배선 금속(81, 83, 85)에 의해, 에미터 전극(2), 베이스 전극(41) 및 콜렉터 전극(61)의 각각은 외부와전기적으로 연결될 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, T형 에미터 전극을 마스크로 사용하여 베이스 전극을 형성하므로, 베이스 전극을 안정적으로 정렬시킬 수 있다. 또한 자기정렬에 의해 에미터 전극과 베이스 전극 간 간격을 가깝게 할 수 있으므로, 외부(기생)저항 및 베이스 등을 줄일 수 있다. 또한 베이스 층과 컬렉터 간 접합 면적의 감소로 인해 캐패시턴스가 감소될 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, 에미터 헤드의 폭이 넓어, 배선 금속을 형성하기 위한 비아를 용이하게 정렬할 수 있고, 저항이 감소될 수 있다.
본 발명의 예시적인 실시 예에 따른 이종접합 바이폴라 트랜지스터 제조 방법에 의하면, RIE(Reactive Ion Etching, 반응성 이온 식각) 공정에 의한 기판 손상을 방지하여 신뢰성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (1)
- 기판 상에 콜렉터 층, 베이스 층 및 에미터 층을 포함하는 에피 층을 형성하는 것;
상기 에피 층 상에 감광층을 도포하는 것;
상기 감광층을 이용해 에미터 전극을 형성하는 것;
상기 베이스 층 상에 베이스 전극을 형성하는 것; 및
상기 콜렉터 층 상에 콜렉터 전극을 형성하는 것; 을 포함하되,
상기 감광층을 도포하는 것은:
상기 에미터 층 상에 제1 감광층을 도포하는 것; 및
상기 제1 감광층 상에 제2 감광층을 도포하는 것; 을 포함하고,
상기 제1 감광층은 상기 에미터 층의 상면 일부를 노출시키는 제1 노출공을 제공하며,
상기 제2 감광층은 상기 제1 노출공과 연결되는 제2 노출공을 제공하되,
상기 제2 노출공의 폭은 상기 제1 노출공의 폭보다 크며,
상기 감광층을 이용해 상기 에미터 전극을 형성하는 것은 상기 제1 노출공 및 상기 제2 노출공에 전도성 물질을 채우는 것을 포함하는 이종접합 바이폴라 트랜지스터 제조 방법.
Priority Applications (1)
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| KR1020210031271A KR20220127404A (ko) | 2021-03-10 | 2021-03-10 | 이종접합 바이폴라 트랜지스터 제조 방법 |
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Publications (1)
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| KR1020210031271A KR20220127404A (ko) | 2021-03-10 | 2021-03-10 | 이종접합 바이폴라 트랜지스터 제조 방법 |
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2021
- 2021-03-10 KR KR1020210031271A patent/KR20220127404A/ko unknown
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