KR20220107045A - 챔버 증착 및 에칭 프로세스 - Google Patents

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아미트 반살
투안 아. 응우옌
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 하우징된 기판 지지부 상에 놓인 기판 상에 재료를 증착하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의될 수 있다. 기판 지지부는 프로세싱 구역 내에서 페이스플레이트에 대해 제1 포지션에 있을 수 있다. 방법들은, 기판 지지부를 페이스플레이트에 대해 제2 포지션으로 평행이동시키는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 에천트 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은, 기판의 에지 구역을 에칭하는 단계를 포함할 수 있다.

Description

챔버 증착 및 에칭 프로세스
[0001] 본 출원은, 2019년 12월 2일자로 출원된 미국 특허 출원 제16/700,758호를 우선권으로 주장하며, 이로써 그 미국 특허 출원의 내용들은 모든 목적들을 위해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 컴포넌트들에 관한 것이다. 더 구체적으로, 본 기술은 하드마스크 막들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은, 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 필요로 한다. 디바이스 사이즈들이 계속해서 감소함에 따라, 구조들의 종횡비들이 증가할 수 있고, 제거 동작들 동안 이러한 구조들의 치수들을 유지하는 것은 난제가 될 수 있다. 기판 상의 재료들의 패터닝을 가능하게 하기 위해, 하드마스크들이 이용될 수 있다. 패터닝되는 재료 층들의 수가 확장됨에 따라, 다수의 재료들에 대한 하드마스크 사용 및 선택성이 더 중요해지고 있다.
[0004] 따라서, 고품질의 디바이스들 및 구조들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본 기술에 의해 다루어진다.
[0005] 반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 하우징된 기판 지지부 상에 놓인 기판 상에 재료를 증착하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의될 수 있다. 기판 지지부는 프로세싱 구역 내에서 페이스플레이트에 대해 제1 포지션에 있을 수 있다. 방법들은, 기판 지지부를 페이스플레이트에 대해 제2 포지션으로 평행이동(translating)시키는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 에천트 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은, 기판의 에지 구역을 에칭하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 증착하는 단계는 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 전달하는 단계를 포함할 수 있다. 증착하는 단계는 탄소-함유 전구체의 플라즈마를 형성하는 단계, 및 기판 상에 탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 에천트 전구체는 산소-함유 전구체이거나 이를 포함할 수 있다. 제2 포지션에서의 기판 지지부와 페이스플레이트 사이의 거리는 제1 포지션에서의 기판 지지부와 페이스플레이트 사이의 거리 미만일 수 있다. 기판 지지부가 제2 포지션에 있을 때, 페이스플레이트를 향하는 기판의 표면은 페이스플레이트로부터 약 5 mm 이하에 포지셔닝될 수 있다. 기판 지지부는 기판 지지부의 외측 에지의 리세스된 레지(recessed ledge)를 특징으로 할 수 있다. 기판 지지부가 제2 포지션에 있을 때, 리세스된 레지에서 페이스플레이트를 향하는 기판 지지부의 표면은 페이스플레이트로부터 약 2 mm 이상에 포지셔닝될 수 있다. 에천트 전구체의 플라즈마를 형성하는 단계는 기판 지지부의 에지 구역 주위에 환형 플라즈마를 형성하는 단계를 포함할 수 있다. 기판의 에지 구역을 에칭하는 단계는 기판의 외측 에지로부터 약 50 mm 이하로 연장되는 거리로 실질적으로 제한된 에칭을 수행할 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 하우징된 기판 지지부 상에 놓인 기판 상에 재료를 증착하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의될 수 있다. 기판 지지부는 기판 지지부의 외측 에지의 리세스된 레지를 특징으로 할 수 있다. 방법들은, 페이스플레이트를 향하는 기판의 표면이 페이스플레이트로부터 약 5 mm 이하에 포지셔닝될 수 있는 포지션으로 기판 지지부를 상승시키는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 에천트 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은, 기판의 중앙 구역에 증착된 재료를 실질적으로 유지하면서, 기판의 에지 구역을 에칭하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 기판 상에 증착되는 재료는 탄소-함유 하드마스크이거나 이를 포함할 수 있다. 에천트 전구체의 플라즈마를 형성하는 단계는 반도체 프로세싱 챔버의 프로세싱 구역 내로 산소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 방법들은, 산소-함유 전구체의 플라즈마를 형성하는 단계, 및 산소-함유 전구체의 플라즈마 배출물(plasma effluent)들로 기판 상에 증착된 재료를 에칭하는 단계를 포함할 수 있다. 기판 지지부를 상승시키는 단계는 페이스플레이트를 향하는 기판의 표면을 페이스플레이트로부터 약 2 mm 이하에 포지셔닝시킬 수 있다. 에천트 전구체의 플라즈마를 형성하는 단계는 기판 지지부의 에지 구역 주위에 환형 플라즈마를 형성하는 단계를 포함할 수 있다. 기판의 에지 구역을 에칭하는 단계는 기판의 외측 에지로부터 약 50 mm 이하로 연장되는 거리로 실질적으로 제한된 에칭을 수행할 수 있다. 방법들은, 재료를 증착하는 단계에 후속하여, 반도체 프로세싱 챔버의 프로세싱 구역을 퍼지하기 위해 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 포함할 수 있다. 기판 지지부는 증착 동안의 틸트(tilt)를 특징으로 할 수 있고, 방법은, 기판이 페이스플레이트와 실질적으로 평행하도록 기판 지지부를 레벨링하는 단계를 포함할 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의될 수 있다. 방법들은, 기판 지지부 상에 배치된 기판 상에 탄소-함유 재료를 증착하는 단계를 포함할 수 있다. 기판 지지부는 프로세싱 구역 내에서 페이스플레이트에 대해 제1 포지션에 있을 수 있다. 방법들은, 기판 지지부를 페이스플레이트에 대해 제2 포지션으로 상승시키는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 환형 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은, 기판의 에지 구역을 에칭하는 단계를 포함할 수 있다.
[0010] 일부 실시예들에서, 기판 지지부는 기판 지지부 상에 기판을 유지하기 위한 포지셔닝 탭(positioning tab)들을 포함할 수 있다. 기판 지지부는, 기판이 배치되는 구역의 반경방향 외부쪽에 있는 기판 지지부의 외측 에지의 리세스된 레지를 특징으로 할 수 있다. 기판 지지부가 제2 포지션에 있을 때, 페이스플레이트를 향하는 기판의 표면은 페이스플레이트로부터 약 2 mm 이하에 있을 수 있다. 기판 지지부가 제2 포지션에 있을 때, 리세스된 레지에서 페이스플레이트를 향하는 기판 지지부의 표면은 페이스플레이트로부터 약 2 mm 이상에 있을 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 본 기술의 실시예들은 단일 프로세싱 챔버 내에서 증착 및 에칭 프로세스들을 수행할 수 있으며, 이는 프로세싱 큐(queue) 시간들을 감소시킬 수 있다. 추가적으로, 본 기술은 베벨 에칭(bevel etch)을 수행함으로써 형성된 막들의 박리(peeling)를 감소시킬 수 있다. 이러한 그리고 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0015] 도 3a는 본 기술의 일부 실시예들에 따른 예시적인 증착 동작 동안의 예시적인 플라즈마 챔버의 개략적인 단면도를 도시한다.
[0016] 도 3b는 본 기술의 일부 실시예들에 따른 예시적인 에칭 동작 동안의 예시적인 플라즈마 챔버의 개략적인 단면도를 도시한다.
[0017] 도 4는 본 기술의 일부 실시예들에 따른 예시적인 기판 지지부의 개략적인 평면도를 도시한다.
[0018] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0019] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처(feature)들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0020] 플라즈마 강화 증착 프로세스들은 기판 상의 막 형성을 가능하게 하기 위해 하나 이상의 구성성분 전구체들을 에너자이징(energize) 할 수 있다. 전도성 및 유전체 막들을 포함하는 반도체 구조들뿐만 아니라, 재료들의 전사 및 제거를 가능하게 하는 막들을 개발하기 위해 임의의 수의 재료 막들이 생성될 수 있다. 예컨대, 하드마스크 막들은 패터닝되지 않으면 유지될 하부 재료들을 보호하면서, 기판의 패터닝을 가능하게 하도록 형성될 수 있다. 많은 프로세싱 챔버들에서, 다수의 전구체들이 가스 패널에서 혼합되고, 기판이 배치될 수 있는 챔버의 프로세싱 구역으로 전달될 수 있다. 프로세싱 구역 내에서, 플라즈마가 점화될 수 있으며, 플라즈마는 증착을 위한 재료들을 생성한다. 탄소-함유 막들에 대한 비-제한적인 예에서, 플라즈마 증착은 또한, 비교적 더 높은 온도들 하에서 발생할 수 있으며, 이는 기판의 표면 상으로의 탄소 라디칼들의 흡착을 가능하게 할 수 있다.
[0021] 이러한 종류의 증착은 기판의 에지 구역들 내로 연장될 수 있는 막들을 생성할 수 있고, 또한 기판의 베벨 외측 에지 위로 연장될 수 있다. 이 재료는 노출된 기판 표면들 상에 증착된 재료에 비해 감소된 접착을 특징으로 할 수 있다. 추가적으로, 수소가 막에 혼입될 수 있으며, 이는 프로세싱 동안 접착을 추가로 감소시킬 수 있다. 후속 동작들은 리소그래피를 포함할 수 있고, 하나의 비-제한적인 리소그래피 기법에서, 액침 리소그래피(immersion lithography)가 사용될 수 있다. 액침 리소그래피는 툴의 최종 렌즈와 기판 표면 사이의 에어 갭을 1보다 큰 굴절률을 갖는 액체 매질로 대체할 수 있다. 기법의 해상도는 액체의 굴절률과 동일한 팩터만큼 공기를 통해 증가될 수 있다. 일부 액침 리소그래피 기법들은 액체 매질로서 정제수(purified water)를 활용할 수 있다. 수성 매질은 표면 장력을 특징으로 할 수 있으며, 이는 기판의 베벨 에지들 주위와 같이, 더 낮은 접착을 특징으로 할 수 있는 하드마스크 막들의 박리(delamination)에 대한 기회를 추가로 증가시킬 수 있다.
[0022] 이러한 효과를 제한하기 위해, 기판의 베벨 상의 잔류 재료를 제거하기 위하여 기판에 대해 에지 에칭이 수행될 수 있다. 증착된 재료를 포함하는 기판을 증착 프로세싱 챔버로부터 전달한 후에 에지 구역을 에칭하는 프로세스가 로드 록 또는 다른 에칭 챔버에서 수행될 수 있다. 많은 플랫폼들이 로드 록들보다 더 많은 증착 챔버들을 포함하기 때문에, 그러한 에칭 프로세스는 제한될 수 있다. 추가적으로, 다수의 펌프 다운 동작들이 또한 수행되어 기판 스루풋을 추가로 늦출 수 있다.
[0023] 본 기술은 증착을 완료한 후에 인-시튜(in situ) 에칭 프로세스들을 수행함으로써 이러한 문제들을 극복한다. 본 기술은, 일부 실시예들에서, 에칭 플라즈마의 제어를 가능하게 할 수 있는 수정된 기판 지지부를 활용할 수 있다. 추가적으로, 증착 직후에 에칭을 수행함으로써, 멀티-챔버 시스템들에 대한 스루풋 문제들이 해결될 수 있다.
[0024] 나머지 개시내용은 개시되는 기술을 활용하여 특정 증착 프로세스들을 통상적으로 식별할 것이지만, 시스템들 및 방법들은 설명된 챔버들에서 발생할 수 있는 프로세스들뿐만 아니라 다른 증착, 에칭, 및 세정 챔버들에 동일하게 적용가능하다는 것이 용이하게 이해될 것이다. 따라서, 본 기술은 단독으로 이러한 특정 증착 프로세스들 또는 챔버들에 대해 사용하는 것에 대해 그렇게 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은 본 기술의 실시예들에 따른 프로세스들을 수행하기 위해 사용될 수 있는 하나의 가능한 챔버를, 본 기술의 실시예들에 따라 이러한 시스템에 대한 추가적인 변형들 및 조정들이 설명되기 전에 논의할 것이다.
[0025] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은, 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 특정하게 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)가 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는, 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120)에 기판 지지부(104)를 인클로징(enclosing)하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어를 사용하여 프로세싱 동안 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 놓일 수 있다. 기판 지지부(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 로케이팅될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는, 증착 프로세스 동안에, 필요에 따라, 회전하기 위해 리프팅 업될 수 있다.
[0026] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포(plasma distribution)를 제어하기 위해, 플라즈마 프로파일 조절기(plasma profile modulator)(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 조절기(111)는, 챔버 바디(102) 근처에 배치될 수 있고 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리시킬 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 예컨대, 아래에서 추가로 설명될 일부 실시예들에서, 제1 전극(108)은 페이스플레이트일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은, 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우에, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2차 가스 분배기일 수 있다.
[0027] 유전체 재료, 이를테면, 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉할 수 있고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리시킬 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스형 DC 전력 소스, 펄스형 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0028] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는, 이를테면, 도 1에서 도시된 바와 같은 제1 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 일부 실시예들에서 가스 분배기(112)는 접지와 커플링될 수 있다.
[0029] 제1 전극(108)은, 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나, 또는 가변 커패시터 또는 다른 회로 엘리먼트들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나, 또는 하나 이상의 인덕터들(132)을 포함할 수 있다. 제1 튜닝 회로(128)는, 프로세싱 동안에, 프로세싱 볼륨(120)에 존재하는 플라즈마 컨디션들 하에서의 가변 또는 제어가능 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는, 제1 전자 센서(130)와 접지 사이에서 병렬로 커플링된, 제1 회로 레그(leg)와 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는, 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는, 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결시키는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 컨디션들에 대한 어느 정도의 폐루프 제어를 제공할 수 있다.
[0030] 제2 전극(122)은 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 매립될 수 있거나, 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대, 선택된 저항, 이를테면, 50 옴을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는, 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(120) 내의 플라즈마 컨디션들에 대한 추가의 제어를 제공하기 위해 제2 전자 제어기(140)와 커플링될 수 있다.
[0031] 바이어스 전극 및/또는 정전 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지부(104)와 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이러한 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0032] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 컨디션들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은, 임의의 원하는 유동 플랜(plan)에 따라, 유입구(114)를 사용하여, 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120)에서 플라즈마를 설정(establish)하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판은, 제3 전극(124)을 사용하여, 전기 바이어스를 받게 될 수 있다.
[0033] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징(energizing)할 시에, 제1 전극(108)과 플라즈마 사이에 전위차가 설정될 수 있다. 또한, 제2 전극(122)과 플라즈마 사이에 전위차가 설정될 수 있다. 그런 다음, 전자 제어기들(134, 140)은, 2개의 튜닝 회로들(128 및 136)에 의해 표현된 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 설정점(set point)이 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은, 증착 레이트를 최대화하고 두께 비-균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0034] 튜닝 회로들(128, 136) 각각은, 개별 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 일정 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 플라즈마의 주파수 및 전압 특징들에 따라 좌우될 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대인 경우에, 제1 튜닝 회로(128)의 임피던스는 하이(high)일 수 있고, 그에 따라, 기판 지지부에 걸쳐 최소 에어리얼(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 유발할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우에, 플라즈마의 에어리얼 커버리지가 최대로 성장되어, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정(setting)에서 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 축소될 수 있고, 기판 지지부의 에어리얼 커버리지가 감소될 수 있다. 제2 전자 제어기(140)의 커패시턴스가 변화될 수 있기 때문에, 제2 전자 제어기(140)는, 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지를 증가시키고 감소시키는 유사한 효과를 가질 수 있다.
[0035] 전자 센서들(130, 138)은, 폐루프로 개별 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점이 각각의 센서에 인스톨될 수 있고, 설정점으로부터의 편차를 최소화하기 위해, 각각의 개별 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 전술된 논의가, 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능한 특징을 갖는 임의의 전자 컴포넌트가, 조정가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해되어야 한다.
[0036] 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)에서의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(200)은 본 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다. 방법(200)은 도 3a - 도 3b에 개략적으로 도시된 프로세싱 챔버(300)에서 수행되는 것으로 도시된 동작들을 설명할 수 있으며, 그 예시들은 방법(200)의 동작들과 함께 설명될 것이다. 챔버(300)는 위에서 설명된 챔버(100)의 임의의 양상을 포함할 수 있다. 도면들은 단지 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 구조적 섹션들뿐만 아니라 본 기술의 동작들로부터 여전히 이익을 얻을 수 있는 대안적인 구조적 양상들을 포함할 수 있다는 것이 이해되어야 한다.
[0037] 방법(200)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 추가적인 프로세싱 동작들은 반도체 기판 상에 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 방법(200)이 수행될 수 있는 챔버에서 이전의 프로세싱 동작들이 수행될 수 있거나, 또는 방법(200)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 그럼에도 불구하고, 방법(200)은 선택적으로, 위에서 설명된 프로세싱 챔버(100), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 기판 지지부(104)와 같은 페디스털(pedestal)일 수 있고 위에서 설명된 프로세싱 볼륨(120)과 같은 챔버의 프로세싱 구역에 상주할 수 있는 기판 지지부 상에 증착될 수 있다. 예시적인 기판(305)이 도 3a에 예시되며, 본 기술에 따른 동작들이 수행될 수 있는 기판의 양상들일 수 있거나 또는 기판의 양상들을 포함할 수 있다.
[0038] 기판(305)은, 재료들이 증착될 수 있는 임의의 수의 재료들일 수 있다. 기판은 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 기판(305)일 수 있는 이러한 재료들의 임의의 수의 조합들, 또는 기판(305) 상에 형성된 재료들일 수 있거나 또는 이를 포함할 수 있다. 챔버(300)는 페이스플레이트(310)를 포함하는 프로세싱 챔버를 포함할 수 있으며, 프로세싱을 위한 전구체들이 페이스플레이트(310)를 통해 전달될 수 있고, 페이스플레이트(310)는 챔버의 프로세싱 구역 내에 플라즈마를 생성하기 위한 전력 소스와 커플링될 수 있다. 챔버는 또한, 예시된 바와 같이, 측벽들 및 베이스를 포함할 수 있는 챔버 바디(315)를 포함할 수 있다. 페디스털 또는 기판 지지부(320)는 이전에 논의된 바와 같이 챔버의 베이스를 관통해 연장될 수 있다. 프로세싱 구역은 페디스털, 페이스플레이트, 및/또는 챔버 벽들 사이에 적어도 부분적으로 정의될 수 있다. 기판 지지부는 반도체 기판(305)을 지지할 수 있는 지지 플래튼(platen)(325)을 포함할 수 있다. 지지 플래튼(325)은 챔버의 베이스를 관통해 연장될 수 있는 샤프트(330)와 커플링될 수 있다.
[0039] 방법(200)은, 프로세싱을 위해 챔버를 준비하고 하드마스크 막을 형성하기 위한 다수의 동작들 또는 다른 증착 동작들을 포함할 수 있는 프로세싱 방법을 포함할 수 있지만, 임의의 다른 증착 프로세스들이 본 기술에 의해 유사하게 포함될 수 있다. 동작(205)에서, 재료가 기판 상에 증착될 수 있다. 증착 동안, 기판 지지부(320)는 페이스플레이트(310)에 대해 제1 수직 포지션일 수 있는 제1 포지션에 로케이팅될 수 있다. 포지션은 도면에 예시된 바와 같이 기판 지지부에 걸친 플라즈마의 전개를 가능하게 하는, 페이스플레이트로부터의 임의의 거리일 수 있다. 기판은 또한, 일부 동작들에서 틸팅될 수 있으며, 이는 챔버 시그니처(chamber signature)를 고려하여 개선된 균일성을 가능하게 할 수 있다. 기판의 제1 포지션은 페이스플레이트와 기판 지지부 사이에 플라즈마 볼륨(340)을 생성하도록 구성된 높이일 수 있으며, 여기서 용량성-결합 플라즈마가 생성될 수 있다.
[0040] 하나의 비-제한적인 실시예에서, 증착은, 이를테면, 탄소-함유 하드마스크에 대한 하드마스크 증착일 수 있다. 탄소-함유 전구체가 프로세싱 구역에 전달될 수 있고, 플라즈마가 생성되어 탄소-함유 라디칼들을 생성할 수 있으며, 탄소-함유 라디칼들은 탄소-함유 막, 이를테면, 하드마스크를 생성하기 위해 기판 상에 증착 또는 흡착될 수 있다. 임의의 탄소-함유 재료가 증착에 사용될 수 있고, 탄소-함유 전구체는 임의의 알칸, 알켄, 또는 임의의 다른 탄소-함유 재료이거나 이를 포함할 수 있다. 전구체는 임의의 양의 탄소 및 수소 결합을 포함할 수 있는 탄소-및-수소-함유 전구체들을 포함할 수 있다. 일부 실시예들에서, 탄소-함유 전구체는 탄소-탄소 및 탄소-및-수소 결합으로 이루어질 수 있다. 증착은 기판에 걸쳐 균일하게 또는 비교적 균일하게 발생할 수 있고, 기판의 베벨 에지 위 또는 베벨 에지까지를 포함하여 에지 구역들 내로 연장될 수 있다. 증착은 임의의 수의 프로세싱 컨디션들에서 수행될 수 있으며, 프로세싱 컨디션들은 수행되는 특정 증착에 기반하여 조정될 수 있다. 예컨대, 탄소-함유 하드마스크의 경우, 프로세스는 약 600℃ 이상, 약 650℃ 이상, 또는 그 초과의 온도에서 발생할 수 있다. 추가적으로, 챔버 내의 압력은 약 1 내지 약 20 Torr로 유지될 수 있으며, 이는 이 범위 내의 임의의 더 작은 범위, 이를테면, 예컨대 약 3 내지 약 9 Torr를 포함할 수 있다.
[0041] 임의의 두께까지 수행될 수 있는 증착에 후속하여, 챔버는 선택적인 동작(210)에서 임의의 잔류 증착 전구체들 또는 증착 부산물들을 제거하기 위해 펌핑 다운될 수 있다. 예컨대, 챔버는 임의의 잔류 재료를 배기시키기 위해 약 3 Torr 이하, 약 2 Torr 이하, 약 1 Torr 이하, 또는 그 미만으로 펌핑 다운될 수 있다. 추가적으로, 이를테면, 기판이 증착 동안 틸팅되었다면, 기판을 페이스플레이트와 평행하게 또는 실질적으로 평행하게 하기 위해, 평탄화 동작이 수행될 수 있다. 실질적으로 평행하다는 것은, 기계 공차들에 기반하여 완벽한 평행성이 실현 가능하지 않을 수 있다는 것을 의미하며, 오차 마진(margin of error)은 페이스플레이트와 관련하여 완벽하게 평면으로부터의 약간의 편차들을 설명하기 위해 용어에 포함된다. 기판 지지 플래튼(325) 및 기판은 선택적인 동작(215)에서 레벨링될 수 있으며, 이는 후속적인 평행이동 동작을 가능하게 할 수 있다.
[0042] 동작(220)에서, 기판 지지부는 수직으로 평행이동될 수 있다. 예컨대, 기판 지지부는 페이스플레이트(310) 쪽으로 상승될 수 있고, 페이스플레이트에 대해 제1 포지션으로부터 제2 포지션으로 이동될 수 있다. 일부 실시예들에서, 도 3b에 예시된 바와 같이, 제2 포지션은, 지지부가 제1 포지션에 있을 때의 기판 지지부와 페이스플레이트 사이의 거리보다 더 작은 거리인 것과 같이, 페이스플레이트에 더 가까울 수 있다. 아래에서 추가로 설명될 바와 같이, 거리는 기판과 페이스플레이트 사이의 플라즈마 생성을 제한하기에 충분할 수 있다. 에칭 프로세스를 시작하기 위해, 에천트 전구체가 챔버 내로 유동될 수 있다. 실시예들에서, 에칭될 재료에 따라, 임의의 수의 에천트 재료들이 사용될 수 있다. 예컨대, 탄소-함유 막의 경우, 에천트로서 사용되도록 산소-함유 전구체가 챔버 내로 유동될 수 있다. 본 기술 전반에 걸쳐 설명된 바와 같은 임의의 동작에서 사용되는 산소-함유 전구체들은 O2, N2O, NO2, O3, H2O, 오존뿐만 아니라, 막 에칭, 또는 다른 막 변환 또는 제거 동작들에서 사용될 수 있는 임의의 다른 산소-함유 전구체들을 포함할 수 있다. 일부 실시예들에서, 원격 플라즈마는 에천트 전구체로 형성되지 않을 수 있다. 원격 플라즈마들이 생성될 때, 플라즈마 배출물들은 챔버 컴포넌트들을 통해 유동할 수 있고, 기판에 걸쳐 균일하게 분포될 수 있다. 이는, 베벨 에칭이 바람직할 수 있는 에지 구역들만큼 또는 에지 구역들보다 더 많이, 중앙 구역들에서 막을 에칭할 수 있다.
[0043] 동작(225)에서, 챔버의 프로세싱 구역 내의 에천트 전구체로부터 플라즈마가 생성될 수 있다. 예컨대, 산소-함유 전구체의 경우, 산소-함유 전구체는 페이스플레이트를 통해 챔버의 프로세싱 구역 내로 유동할 수 있다. 플라즈마가 기판 지지부의 포지션에 의해 영향을 받을 수 있지만, 산소-함유 전구체의 플라즈마가 발생(strike)할 수 있다. 2개의 플라즈마 전극들은 페이스플레이트 및 기판 지지부이거나 또는 이를 포함할 수 있다. 예컨대, 페이스플레이트는 전력을 공급받는 RF 전극으로서 동작할 수 있지만, 일부 실시예들에서, 기판 지지부는 페이스플레이트에 대해 고온 전극으로서 동작될 수 있다. 이전에 언급된 바와 같이, 기판 지지부는 플라즈마 생성을 제한하기 위해 페이스플레이트로부터 일정 거리에 기판을 포지셔닝시킬 수 있다. 용량성-결합 플라즈마는 플라즈마 시스(plasma sheath)의 거리를 넘어 이격될 수 있는 2개의 전극들 사이에 생성될 수 있다. 용량성 플라즈마에서, 전극들 각각은 전극의 고체 표면과 벌크 구역 공간 사이의 전이부에서 플라즈마 시스를 형성할 수 있다. 시스(sheathing)를 수용하기 위한 수 디바이(Debye) 길이들의 거리 미만에서는, 플라즈마가 형성되지 않을 수 있다. 따라서, 수 디바이 길이들 미만의 거리에 기판을 포지셔닝함으로써, 기판과 페이스플레이트 사이에 플라즈마가 생성되지 않을 수 있다.
[0044] 따라서, 일부 실시예들에서, 기판 지지부가 제2 포지션에 있을 때, 페이스플레이트를 향하는 기판의 표면은 페이스플레이트로부터 약 5 mm 이하에 포지셔닝될 수 있고, 페이스플레이트로부터 약 4 mm 이하, 페이스플레이트로부터 약 3 mm 이하, 페이스플레이트로부터 약 2 mm 이하, 페이스플레이트로부터 약 1 mm 이하, 또는 그 미만에 포지셔닝될 수 있다. 챔버 역학 관계에 따라, 플라즈마 시스는 각각의 전극으로부터 약 0.5 mm 이상 내지 약 1 mm의 거리들, 그리고 그에 따라 전극들 사이의 약 1 mm 내지 약 2 mm의 총 거리로 기판에 걸쳐 형성될 수 있다. 결과적으로, 기판을 이러한 거리로 또는 이러한 거리 이내로 유지함으로써, 기판과 페이스플레이트 사이에 플라즈마가 생성되지 않을 수 있다.
[0045] 그러나, 리세스된 포켓 또는 에지 링을 갖는 기판 지지부 또는 평면형 기판 지지부의 경우, 기판 지지부를 페이스플레이트 근처에 그렇게 포지셔닝함으로써, 플라즈마가 그 구역 내에 전혀 생성되지 않을 수 있다. 따라서, 일부 실시예들에서, 기판 지지부는, 예시된 바와 같이, 지지부의 에지 구역에서 리세스된 레지를 특징으로 할 수 있다. 수 디바이 길이들을 넘어 연장될 수 있는 에지 거리를 생성함으로써, 중앙 구역들로부터 제한되면서, 에지 구역들 주위에 플라즈마가 형성될 수 있다. 결과적으로, 형성된 막의 나머지를 실질적으로 유지하면서, 기판의 베벨 및/또는 에지 구역에 대해 에칭이 수행될 수 있다. 형성된 플라즈마는 기판 주위로 연장되는 환형 형상을 특징으로 할 수 있고, 동작(230)에서 에지 재료를 에칭할 수 있다.
[0046] 위에서 언급된 바와 같이, 플라즈마를 생성하기 위해, 리세스된 레지와 페이스플레이트 사이의 거리는, 기판 지지부가 제2 포지션에 있는 동안 플라즈마를 생성하기에 충분할 수 있다. 따라서, 리세스는 약 1 mm 이상, 약 2 mm 이상, 약 3 mm 이상, 약 4 mm 이상, 또는 그 초과일 수 있다. 도 3b에 예시된 바와 같이, 리세스된 레지(345)는 환형 또는 다른 형상화된 플라즈마(350)가 기판 지지부 주위에 형성될 수 있을 정도로 페이스플레이트로부터 충분히 연장될 수 있다. 이는 기판 베벨 주위를 에칭하고, 증착된 막의 오버행(overhang)을 제거할 수 있다. 추가적으로, 기판과 기판 지지부 사이의 거리를 증가시킴으로써, 생성된 플라즈마는 반경방향 내부쪽으로 적어도 부분적으로 연장될 수 있으며, 이는 기판의 에지 구역들 상에서의 에칭의 제어된 연장을 가능하게 할 수 있다. 예컨대, 에칭은 기판의 외측 에지로부터 약 50 mm 이하의 거리에서 수행될 수 있으며, 약 45 mm 이하, 약 40 mm 이하, 약 35 mm 이하, 약 30 mm 이하, 약 25 mm 이하, 약 20 mm 이하, 약 15 mm 이하, 약 10 mm 이하, 약 5 mm 이하, 약 2 mm 이하, 또는 그 미만의 거리로 제어될 수 있다. 플라즈마가 밀도 구배로 인해 중심으로 확산될 수 있지만, 중심에는 거의 도달하지 않을 수 있거나 생성된 벌크 막의 공칭 에칭을 넘는 에칭을 거의 야기하지 않을 수 있다.
[0047] 도 4는 본 기술의 일부 실시예들에 따른 예시적인 기판 지지부(400)의 개략적인 평면도를 도시한다. 기판 지지부(400)는 다른 곳에서 논의되는 임의의 기판 지지부의 추가적인 도면일 수 있고, 논의된 임의의 챔버, 또는 반도체 프로세싱에서 사용될 수 있는 임의의 다른 챔버에 포함될 수 있다. 예시된 바와 같이, 기판 지지부(400)는 지지부의 중앙 구역(405)에 기판(402)을 안착(seat)시킬 수 있다. 리세스된 레지(410)는 베벨 에칭을 위한 플라즈마 생성 구역을 생성하기 위해 기판 지지부 주위로 연장될 수 있다. 예시된 바와 같이, 리세스된 레지(410)는 기판으로부터 외부쪽으로 일정 거리만큼 연장될 수 있고, 기판의 에지로부터 약 5 mm 이상 연장될 수 있고, 약 10 mm 이상, 또는 약 15 mm 이상, 약 20 mm 이상, 약 25 mm 이상, 약 30 mm 이상, 그 초과로 연장될 수 있다.
[0048] 많은 기판 지지부들은 웨이퍼를 위한 포켓 또는 에지 링을 포함하며, 이들 둘 모두는 다른 이익들 중에서도 포지션 이익들을 제공할 수 있다. 예컨대, 챔버 진공배기 및 가압 동안, 기판 포지션을 유지하기 위한 적절한 안착(seating) 또는 컴포넌트들 없이, 기판은 기판 지지부 상에서 시프트되거나 부유할 수 있으며, 이는 중심 축으로부터 오프셋된 웨이퍼에 대한 프로세스들의 균일성에 영향을 미칠 수 있다. 리세스된 레지를 갖는 가열기를 활용함으로써, 에지 링 또는 포켓과 같은 양상이 이용가능하지 않을 수 있다. 따라서, 본 기술의 일부 실시예들은 포지셔닝 탭들(415)을 통합할 수 있으며, 포지셔닝 탭들(415)은 리세스된 외측 레지만으로도, 프로세싱 동안 기판이 제 위치에 유지되는 것을 보장할 수 있다. 탭들은, 베벨에서의 에칭 프로세스에 대한 임의의 영향을 제한하기 위해 제한된 수직 연장부에 의해 형성되거나 이에 의해 포함되고 그리고 이를 특징으로 할 수 있다. 따라서, 일부 실시예들에서, 탭들은 기판이 놓이는 표면 위의 높이가 약 20 mm 이하인 것을 특징으로 할 수 있으며, 표면으로부터 약 15 mm 이하, 약 12 mm 이하, 약 10 mm 이하, 약 9 mm 이하, 약 8 mm 이하, 약 7 mm 이하, 약 6 mm 이하, 약 5 mm 이하, 약 4 mm 이하, 약 3 mm 이하, 약 2 mm 이하, 또는 그 미만의 높이를 특징으로 할 수 있다. 리세스된 레지를 기판 지지부 상에 포함함으로써, 본 기술은 제어된 에지 플라즈마 및 에칭이 생성되게 할 수 있다. 그러한 플라즈마는, 기판 상에 증착이 수행되는 단일 챔버에서 인-시튜 에칭이 수행되게 할 수 있다.
[0049] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 특정 실시예들은, 이러한 세부사항들 중 일부 없이, 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0050] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0051] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0052] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지칭들을 포함한다. 따라서, 예컨대, "전구체"라는 지칭은 복수의 그러한 전구체를 포함하고, "층"이라는 지칭은 하나 이상의 층들, 및 당업자들에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 식이다.
[0053] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 하우징된 기판 지지부 상에 놓인 기판 상에 재료를 증착하는 단계 ― 상기 프로세싱 구역은 상기 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의되고, 그리고 상기 기판 지지부는 상기 프로세싱 구역 내에서 상기 페이스플레이트에 대해 제1 포지션에 있음 ―;
    상기 기판 지지부를 상기 페이스플레이트에 대해 제2 포지션으로 평행이동(translating)시키는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 에천트 전구체의 플라즈마를 형성하는 단계; 및
    상기 기판의 에지 구역을 에칭하는 단계를 포함하는,
    반도체 프로세싱 방법.
  2. 제1 항에 있어서,
    상기 증착하는 단계는,
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 전달하는 단계,
    상기 탄소-함유 전구체의 플라즈마를 형성하는 단계, 및
    상기 기판 상에 탄소-함유 재료를 증착하는 단계를 포함하는,
    반도체 프로세싱 방법.
  3. 제2 항에 있어서,
    상기 에천트 전구체는 산소-함유 전구체를 포함하는,
    반도체 프로세싱 방법.
  4. 제1 항에 있어서,
    상기 제2 포지션에서의 상기 기판 지지부와 상기 페이스플레이트 사이의 거리는 상기 제1 포지션에서의 상기 기판 지지부와 상기 페이스플레이트 사이의 거리 미만인,
    반도체 프로세싱 방법.
  5. 제1 항에 있어서,
    상기 기판 지지부가 상기 제2 포지션에 있을 때, 상기 페이스플레이트를 향하는 상기 기판의 표면은 상기 페이스플레이트로부터 약 5 mm 이하에 포지셔닝되는,
    반도체 프로세싱 방법.
  6. 제1 항에 있어서,
    상기 기판 지지부는 상기 기판 지지부의 외측 에지의 리세스된 레지(recessed ledge)를 특징으로 하는,
    반도체 프로세싱 방법.
  7. 제6 항에 있어서,
    상기 기판 지지부가 상기 제2 포지션에 있을 때, 상기 리세스된 레지에서 상기 페이스플레이트를 향하는 상기 기판 지지부의 표면은 상기 페이스플레이트로부터 약 2 mm 이상에 포지셔닝되는,
    반도체 프로세싱 방법.
  8. 제1 항에 있어서,
    상기 에천트 전구체의 플라즈마를 형성하는 단계는 상기 기판 지지부의 에지 구역 주위에 환형 플라즈마를 형성하는 단계를 포함하는,
    반도체 프로세싱 방법.
  9. 제8 항에 있어서,
    상기 기판의 에지 구역을 에칭하는 단계는 상기 기판의 외측 에지로부터 약 50 mm 이하로 연장되는 거리로 실질적으로 제한된 에칭을 수행하는,
    반도체 프로세싱 방법.
  10. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 하우징된 기판 지지부 상에 놓인 기판 상에 재료를 증착하는 단계 ― 상기 프로세싱 구역은 상기 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의되고, 그리고 상기 기판 지지부는 상기 기판 지지부의 외측 에지의 리세스된 레지를 특징으로 함 ―;
    상기 페이스플레이트를 향하는 상기 기판의 표면이 상기 페이스플레이트로부터 약 5 mm 이하에 포지셔닝되는 포지션으로 상기 기판 지지부를 상승시키는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 에천트 전구체의 플라즈마를 형성하는 단계; 및
    상기 기판의 중앙 구역에 증착된 재료를 실질적으로 유지하면서, 상기 기판의 에지 구역을 에칭하는 단계를 포함하는,
    반도체 프로세싱 방법.
  11. 제10 항에 있어서,
    상기 기판 상에 증착된 재료는 탄소-함유 하드마스크를 포함하는,
    반도체 프로세싱 방법.
  12. 제10 항에 있어서,
    상기 에천트 전구체의 플라즈마를 형성하는 단계는,
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내로 산소-함유 전구체를 유동시키는 단계,
    상기 산소-함유 전구체의 플라즈마를 형성하는 단계, 및
    상기 산소-함유 전구체의 플라즈마 배출물(plasma effluent)들로 상기 기판 상에 증착된 재료를 에칭하는 단계를 포함하는,
    반도체 프로세싱 방법.
  13. 제10 항에 있어서,
    상기 기판 지지부를 상승시키는 단계는 상기 페이스플레이트를 향하는 상기 기판의 표면을 상기 페이스플레이트로부터 약 2 mm 이하에 포지셔닝시키는,
    반도체 프로세싱 방법.
  14. 제10 항에 있어서,
    상기 에천트 전구체의 플라즈마를 형성하는 단계는 상기 기판 지지부의 에지 구역 주위에 환형 플라즈마를 형성하는 단계를 포함하는,
    반도체 프로세싱 방법.
  15. 제14 항에 있어서,
    상기 기판의 에지 구역을 에칭하는 단계는 상기 기판의 외측 에지로부터 약 50 mm 이하로 연장되는 거리로 실질적으로 제한된 에칭을 수행하는,
    반도체 프로세싱 방법.
  16. 제10 항에 있어서,
    상기 재료를 증착하는 단계에 후속하여, 상기 반도체 프로세싱 챔버의 프로세싱 구역을 퍼지하기 위해 상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  17. 제10 항에 있어서,
    상기 기판 지지부는 증착 동안의 틸트(tilt)를 특징으로 하고,
    상기 방법은,
    상기 기판이 상기 페이스플레이트와 실질적으로 평행하도록 상기 기판 지지부를 레벨링하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  18. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체의 플라즈마를 형성하는 단계 ― 상기 프로세싱 구역은 기판 지지부와 페이스플레이트에 의해 적어도 부분적으로 정의됨 ―;
    상기 기판 지지부 상에 배치된 기판 상에 탄소-함유 재료를 증착하는 단계 ― 상기 기판 지지부는 상기 프로세싱 구역 내에서 상기 페이스플레이트에 대해 제1 포지션에 있음 ―;
    상기 기판 지지부를 상기 페이스플레이트에 대해 제2 포지션으로 상승시키는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 환형 플라즈마를 형성하는 단계; 및
    상기 기판의 에지 구역을 에칭하는 단계를 포함하는,
    반도체 프로세싱 방법.
  19. 제18 항에 있어서,
    상기 기판 지지부는 상기 기판을 상기 기판 지지부 상에 유지하기 위한 포지셔닝 탭(positioning tab)들을 포함하는,
    반도체 프로세싱 방법.
  20. 제18 항에 있어서,
    상기 기판 지지부는 상기 기판이 배치된 구역의 반경방향 외부쪽에 있는 상기 기판 지지부의 외측 에지의 리세스된 레지를 특징으로 하고, 상기 기판 지지부가 상기 제2 포지션에 있을 때, 상기 페이스플레이트를 향하는 상기 기판의 표면은 상기 페이스플레이트로부터 약 2 mm 이하에 있고, 그리고 상기 기판 지지부가 상기 제2 포지션에 있을 때, 상기 리세스된 레지에서 상기 페이스플레이트를 향하는 상기 기판 지지부의 표면은 상기 페이스플레이트로부터 약 2 mm 이상에 있는,
    반도체 프로세싱 방법.
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