KR20230049106A - 박막 층들의 펄스형-플라즈마 증착 - Google Patents

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코칸 찬드라 폴
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 기술의 예들은 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체로부터 플라즈마를 생성하는 것을 포함할 수 있는 반도체 프로세싱 방법들을 포함한다. 플라즈마는 플라즈마 전력이 제1 듀티 사이클에서 동작하는 전원으로부터 전달될 때, 제1 시간 기간 내에 전달 전력으로 생성될 수 있다. 방법들은 제1 시간 기간 후에 제1 듀티 사이클로부터 제2 듀티 사이클로 전원을 전환하는 단계를 더 포함할 수 있다. 생성된 플라즈마로부터 반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 층이 증착될 수 있다. 증착된 층은 50Å 이하의 두께를 특징으로 할 수 있다. 예시적인 증착 전구체들은 하나 이상의 실리콘-함유 전구체들을 포함할 수 있고, 기판 상에 증착되는 예시적인 층은 비정질 실리콘 층을 포함할 수 있다.

Description

박막 층들의 펄스형-플라즈마 증착
[0001] 본 출원은, 2020년 8월 6일에 출원되고 발명의 명칭이 "PULSED-PLASMA DEPOSITION OF THIN FILM LAYERS"인 미국 특허 출원 번호 제16/986,897호를 우선권으로 주장하며, 이로써, 이 출원은 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 시스템들에 관한 것이다. 보다 구체적으로, 본 기술은 반도체 재료들의 박막들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어되는 방법들을 요구한다. 디바이스 크기들이 계속 감소함에 따라, 막 특성들은 디바이스 성능에 대한 더 큰 영향들로 이어질 수 있다. 재료들의 층을 형성하는 데 사용되는 재료들은 생성된 디바이스의 동작 특성들에 영향을 미칠 수 있다. 재료 두께들이 계속 감소함에 따라, 막들의 증착-직후 특성들이 디바이스 성능에 더 큰 영향을 미칠 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해결된다.
[0005] 본 기술의 실시예들은 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체로부터 플라즈마를 생성하는 단계를 포함할 수 있는 반도체 프로세싱 방법들을 포함한다. 플라즈마는 플라즈마 전력이 제1 듀티 사이클에서 동작하는 전원으로부터 전달될 때, 제1 시간 기간 내에 전달 전력으로 생성될 수 있다. 방법들은 제1 시간 기간 후에 제1 듀티 사이클로부터 제2 듀티 사이클로 전원을 전환하는 단계를 더 포함할 수 있다. 생성된 플라즈마로부터 반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 층이 증착될 수 있다. 증착된 층은 50Å 이하의 두께를 특징으로 할 수 있다.
[0006] 예시적인 실시예들에서, 기판 상의 층의 증착을 위해 플라즈마를 생성하는 데 사용되는 플라즈마 전력은 약 4와트 이하의 유효 전력을 가질 수 있다. 플라즈마 전력이 제1 듀티 사이클에서 동작하는 제1 시간 기간은 약 2초 이하일 수 있다. 플라즈마 전력이 제2 듀티 사이클에서 유지되는 제2 시간 기간이 있을 수 있고, 그 제2 시간 기간은 플라즈마 전력이 제1 듀티 사이클에서 동작하는 제1 시간 기간보다 길 수 있다. 예시적인 실시예들은 20% 이상인 제1 듀티 사이클 및 5% 이하인 제2 듀티 사이클을 포함한다. 예시적인 증착 전구체들은 하나 이상의 실리콘-함유 전구체들을 포함할 수 있고, 기판 상에 증착되는 예시적인 층들은 하나 이상의 실리콘-함유 층들을 포함할 수 있다.
[0007] 반도체 프로세싱 방법들의 부가적인 실시예들은 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체로부터 플라즈마를 생성하는 단계를 포함할 수 있다. 플라즈마는 플라즈마 전력이 제1 피크 전력 레벨에서 동작하는 전원으로부터 전달될 때, 제1 시간 기간 내에 전달 전력으로 생성될 수 있다. 방법들은 제1 시간 기간 후에 제1 전력 레벨로부터 제2 피크 전력 레벨로 전원을 전환하는 단계를 더 포함할 수 있다. 생성된 플라즈마로부터 반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 층이 증착될 수 있다. 증착된 층은 50Å 이하의 두께를 특징으로 할 수 있다.
[0008] 예시적인 실시예들에서, 전원으로부터 전달되는 제1 피크 전력 레벨은 약 60와트 이하일 수 있다. 플라즈마 전력은 약 10kHz 이하에서 펄싱되는 플라즈마 주파수로 전달될 수 있으며, 약 4와트 이하의 유효 전력을 가질 수 있다. 예시적인 증착 전구체들은 하나 이상의 실리콘-함유 전구체들을 포함할 수 있고, 기판 상에 증착되는 예시적인 층은 비정질 실리콘 층을 포함할 수 있다.
[0009] 반도체 프로세싱 방법들의 다른 부가적인 실시예들은 반도체 프로세싱 챔버의 프로세싱 구역 내로 증착 전구체를 유동시키는 단계를 포함할 수 있다. 증착 플라즈마는 증착 전구체로부터 생성될 수 있고, 증착 플라즈마는 제1 시간 기간 동안 동작하는 제1 전달 전력으로 점화될 수 있다. 플라즈마는 제2 시간 기간 동안 동작하는 제2 전달 전력으로 유지될 수 있다. 방법은 생성된 플라즈마로부터 반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 층을 증착하는 단계를 더 포함할 수 있다. 증착된 층은 50Å 이하의 두께를 특징으로 할 수 있다. 방법은 처리 플라즈마로 증착된 층을 처리하는 단계를 추가로 더 포함할 수 있다. 처리 플라즈마는 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 플라즈마를 대체할 수 있다.
[0010] 예시적인 실시예들에서, 증착 플라즈마가 점화되는 제1 시간 기간은 플라즈마가 유지되는 제2 시간 기간보다 짧을 수 있다. 제1 전달 전력은 약 20% 이상의 제1 듀티 사이클을 가질 수 있고, 제2 전달 전력은 약 5% 이하의 제2 듀티 사이클을 가질 수 있다. 제1 전달 전력은 제2 전달 전력에 대한 전력 레벨보다 큰 전력 레벨을 가질 수 있다. 예시적인 증착 전구체들은 실리콘-함유 전구체들을 포함할 수 있고, 기판 상에 증착되는 예시적인 층은 실리콘-함유 층을 포함할 수 있다. 예시적인 처리 플라즈마들은 증착 전구체들이 없는 처리 전구체로부터 생성될 수 있고, 예컨대, 헬륨을 포함할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기술들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 본 기술의 실시예들은 반도체 프로세싱 챔버의 프로세싱 구역에서 점화 및 유지되는 직접 플라즈마를 사용하여 50Å 이하의 두께를 특징으로 하는 얇은 층들을 생성할 수 있다. 부가적으로, 본 기술은 플라즈마로 프로세싱 구역에 존재하는 기판 상에 이들 얇은 층들을 증착하기 위해 안정적이고 재현 가능한 증착 플라즈마를 생성할 수 있다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 이점들의 추가적인 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0016] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 명시되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 유형의 다양한 컴포넌트들은, 유사한 컴포넌트들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용 가능하다.
[0018] 본 기술은 저전력의 단기-지속 플라즈마들로 반도체 기판들 상에 재료의 얇은 층들을 증착하기 위한 시스템들 및 프로세스 방법들을 포함한다. 이러한 시스템들 및 방법들의 실시예들은 높은 플라즈마 전력 또는 듀티 사이클에 의존하지 않고 안정적이고 재현 가능한 방식으로 이러한 플라즈마들을 점화하고 유지하는 문제를 해결한다. 종래의 플라즈마 생성은 최소 임계치(threshold minimum) 이상의 듀티 사이클에서 최소 임계치 이상의 플라즈마 전력을 플라즈마 전구체에 전달하는 것을 포함한다. 증착 플라즈마를 생성하고 유지하기 위한 플라즈마 전력 및 듀티 사이클이 높을수록, 기판 상의 재료의 증착 레이트가 높아진다. 종래의 PECVD(plasma-enhanced chemical-vapor-deposition)들에서, 증착된 재료의 양은 충분히 컸는데 ― 예컨대, 증착된 층의 두께로 측정했을 때, 표준 플라즈마 전력들 및 듀티 사이클들은 단기-지속 증착들 동안 너무 많은 재료를 증착할 위험이 없었다.
[0019] 반도체 디바이스 크기들이 계속 감소함에 따라, 기판들 상에 더 얇은 층들로 더 적은 양의 재료들을 증착해야 할 필요성이 증가했다. 기판에 또는 기판 상에 형성된 인접한 피처들 사이의 폭과 같은 다수의 반도체 디바이스들의 임계 치수들은 10nm 이하로 감소했다. 다수의 기판 피처들의 깊이들이 또한 동일한 정도로 감소하지 않았기 때문에, 기판 피처들 사이의 갭들에서 AR(aspect ratio)로서 지칭되는 깊이 대 폭 비는 일반적으로 10:1을 초과한다. 증착된 재료에서 공극들, 균열들 및 다른 결함들을 생성하지 않고 이러한 갭들을 채우는 것은 종래의 PECVD 프로세스 방법들에 전형적인 높은 증착 레이트들 및 증착량들에서 매우 난제인 것으로 입증되었다. 증착 레이트를 늦추고 증착된 양을 감소시키는 것은 갭필(gapfill) 동안 결함들의 수를 감소시키지만, PECVD에 대한 새로운 문제들, 즉 저전력 및 저듀티 사이클에서 안정적이고 재현 가능한 플라즈마를 생성하고 유지하는 데 있어 어려움을 또한 생성하였다.
[0020] 본 기술의 하나의 양상은 기판 상에 재료의 얇은 층(예컨대, 약 50Å 이하)을 증착하기 위해 저전력, 저듀티 사이클 플라즈마를 생성하고 유지하는 문제들을 해결한다. 본 기술의 실시예들은 플라즈마 전구체들에 전달되는 전력에 대해 상이한 듀티 사이클들을 갖는 적어도 2개의 시간 기간들에 걸쳐 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 플라즈마를 생성하고 유지하는 시스템들 및 프로세스 방법들을 포함한다. 이들은 플라즈마 전력이 제1 듀티 사이클에서 동작하는 전원으로부터 전구체들로 전달되는 제1 시간 기간 및 플라즈마 전력이 제1 듀티 사이클보다 작은 제2 듀티 사이클로 전달되는 제2 시간 기간을 포함한다. 제1 시간 기간 동안 사용되는 제1 듀티 사이클은 반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체들로부터 안정적인 재현 가능한 플라즈마를 생성하기에 충분하다. 제2 시간 기간 동안 사용된 제2 듀티 사이클은 제1 시간 기간에 시작된 플라즈마를 유지하기에 충분하지만, 증착된 층에 대한 타깃 얇음(thinness)을 초과하지 않도록 증착 레이트 및 증착되는 재료의 양을 감소시킨다. 상이한 듀티 사이클들을 갖는 적어도 2개의 시간 기간들에 걸쳐 안정적인 저전력 플라즈마의 생성 및 유지는 기판 상에 재료의 얇은 층의 재현 가능한 형성을 허용한다.
[0021] 나머지 개시내용은 개시되는 기술을 활용하는 특정 증착 프로세스들을 관례대로 확인할 것이지만, 설명되는 챔버들 또는 임의의 다른 챔버에서 발생할 수 있는 다른 증착 및 처리 프로세스들에 시스템들 및 방법들이 동일하게 적용 가능하다는 것이 쉽게 이해될 것이다. 따라서, 이 기술은 이러한 특정 증착 프로세스들 또는 챔버들에 대해서만 사용되는 것으로 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은 본 기술의 실시예들에 따라 이 시스템에 대한 부가적인 변동들 및 조정들이 설명되기 이전에 본 기술의 일부 실시예들에 따른 프로세스 방법들을 수행하는데 있어 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0022] 도 1은 실시예들에 따라, 증착, 에칭, 베이킹, 및 경화 챔버들의 반도체 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도면에서, 한 쌍의 전방 개방 통합 포드들(102)은 다양한 크기들의 기판들을 공급하며, 그 기판들은 로봇 암들(104)에 의해 수용되고, 그리고 탠덤 섹션들(109a-c)에 포지셔닝된 기판 프로세싱 챔버들(108a-f) 중 하나 내에 배치되기 전에, 저압 홀딩 영역(106) 내에 배치된다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 그 반대로 운송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는 플라즈마 강화 화학 기상 증착, 원자층 증착, 물리적 기상 증착, 에칭, 사전-세정, 디개싱, 배향, 및 어닐링, 애싱 등을 포함하는 다른 기판 프로세스들 외에도, 본원에서 설명된 반도체 재료들의 스택들의 형성을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 장비될 수 있다.
[0023] 기판 프로세싱 챔버들(108a-f)은 기판 상에서 유전체 또는 다른 막을 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들(예컨대, 108c-d 및 108e-f)은 기판 상에 유전체 재료를 증착하는 데 사용될 수 있으며, 제3 쌍의 프로세싱 챔버들(예컨대, 108a-b)은 증착된 유전체를 에칭하는 데 사용될 수 있다. 다른 구성에서, 3개의 모든 챔버 쌍들 예컨대, 108a-f는 기판 상에 교호하는 유전체 막들의 스택들을 증착하도록 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상은 상이한 실시예들에서 보여진 제조 시스템으로부터 분리된 챔버들에서 수행될 수 있다. 유전체 막들을 위한 증착, 에칭, 어닐링, 및 경화 챔버들의 부가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인식될 것이다.
[0024] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버(200)의 개략적인 단면도를 도시한다. 도면은 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 구체적으로 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(200) 또는 수행된 방법들의 부가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(200)는 본 기술의 일부 실시예들에 따라 박막 층들을 형성하는데 활용될 수 있지만, 방법은 막 형성이 일어날 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해될 것이다. 반도체 프로세싱 챔버(200)는 챔버 바디(202), 챔버 바디(202) 내부에 배치된 기판 지지부(204), 및 챔버 바디(202)에 커플링되고 프로세싱 구역(220) 내 기판 지지부(204)를 밀폐하는 덮개 조립체(206)를 포함할 수 있다. 기판(203)은 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 종래식으로 밀봉될 수 있는 개구(226)를 통해 프로세싱 구역(220)에 제공될 수 있다. 기판(203)은 프로세싱 동안 기판 지지부의 표면(205) 상에 안착될 수 있다. 기판 지지부(204)는 화살표(245)에 의해 표시된 바와 같이, 기판 지지부(204)의 샤프트(244)가 로케이팅될 수 있는 축(247)을 따라 회전 가능할 수 있다. 대안적으로, 기판 지지부(204)는 증착 프로세스 동안 필요에 따라 회전하도록 위로 리프팅될 수 있다.
[0025] 플라즈마 프로파일 변조기(211)는 기판 지지부(204) 상에 배치된 기판(203)에 걸친 플라즈마 분포를 제어하기 위해 프로세싱 챔버(200)에 배치될 수 있다. 플라즈마 프로파일 변조기(211)는 챔버 바디(202)에 인접하게 배치될 수 있고 덮개 조립체(206)의 다른 컴포넌트들로부터 챔버 바디(202)를 분리할 수 있는 제1 전극(208)을 포함할 수 있다. 제1 전극(208)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(208)은 환상 또는 링-형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(208)은 프로세싱 구역(220)을 둘러싸는 프로세싱 챔버(200)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우, 선택된 로케이션들에서 불연속적일 수 있다. 제1 전극(208)은 또한 천공된 전극 이를테면, 천공된 링 또는 메쉬 전극일 수 있거나, 예컨대, 2차 가스 분배기와 같은 플레이트 전극일 수 있다.
[0026] 유전체 재료, 이를테면 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(210a, 210b)이 제1 전극(208)과 접촉하고 제1 전극(208)을 가스 분배기(212) 및 챔버 바디(202)로부터 전기적으로 그리고 열적으로 분리할 수 있다. 가스 분배기(212)는 프로세싱 구역(220) 내로 프로세스 전구체들을 분배하기 위한 어퍼처들(218)을 정의할 수 있다. 가스 분배기(212)는 RF 생성기, RF 전원, DC 전원, 펄스형 DC 전원, 펄스형 RF 전원, 또는 프로세싱 챔버에 커플링될 수 있는 임의의 다른 전원과 같은 제1 전기 전원(242)에 커플링될 수 있다. 일부 실시예들에서, 제1 전기 전원(242)는 RF 전원일 수 있다.
[0027] 본 기술의 실시예들은 전구체들로부터 플라즈마를 생성하기 위해 프로세싱 구역(220)에서 증착 전구체들에 펄스형 RF 전력을 전달하기 위한 적어도 하나의 전기 전원을 포함한다. 프로세싱 챔버(200)의 일부 실시예들에서, 이 펄스형 RF 전력은 제1 전기 전원(242)에 의해 전달될 수 있다. 전기 전원은 플라즈마가 프로세싱 구역(220)에서 점화되는 제1 시간 기간 동안 제1 듀티 사이클에서 플라즈마 전력을 전달할 수 있다. 일부 실시예들에서, 전기 전원은 제1 듀티 사이클로부터 기판(203) 상의 층 증착의 나머지 동안 증착 플라즈마를 유지하는 제2 듀티 사이클로 전환한다.
[0028] 플라즈마를 점화하기 위해 제1 듀티 사이클로 전달되는 플라즈마 전력은 플라즈마를 유지하기 위해 제2 듀티 사이클로 전달되는 플라즈마 전력보다 클 수 있다. 예시적인 실시예들은 20% 이상의 제1 듀티 사이클 및 5% 이하의 제2 듀티 사이클을 포함한다. 제1 듀티 사이클에서 증착 전구체들 및/또는 플라즈마에 플라즈마 전력이 전달되는 예시적인 제1 시간 기간은 약 2초 미만일 수 있다. 제1 시간 기간 동안 증착 전구체들 및/또는 플라즈마에 전달되는 유효 플라즈마 전력의 예시적인 레벨은 약 4와트 이하일 수 있다.
[0029] 가스 분배기(212)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(212)는 또한 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(212)의 바디는 전도성일 수 있는 반면, 가스 분배기(212)의 페이스플레이트는 비-전도성일 수 있다. 가스 분배기(212)는 이를테면, 도 2에 도시된 바와 같은 제1 전기 전원(242)에 의해 전력이 공급될 수 있거나, 가스 분배기(212)는 일부 실시예들에서 접지에 커플링될 수 있다.
[0030] 제1 전극(208)은 프로세싱 챔버(200)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(228)에 커플링될 수 있다. 제1 튜닝 회로(228)는 제1 전자 센서(130) 및 제1 전자 제어기(234)를 포함할 수 있다. 제1 전자 제어기(234)는 가변 커패시터 또는 다른 회로 엘리먼트일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(228)는 하나 이상의 인덕터들(232)일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(228)는 프로세싱 동안 프로세싱 구역(220)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어 가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(228)는 접지와 제1 전자 센서(230) 사이에 병렬로 연결된 제1 회로 레그 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(232A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(234)와 직렬로 커플링된 제2 인덕터(232B)를 포함할 수 있다. 제2 인덕터(232B)는 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(230)에 연결하는 노드와 제1 전자 제어기(234) 사이에 배치될 수 있다. 제1 전자 센서(230)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(234)에 커플링될 수 있으며, 이는 프로세싱 구역(220) 내부의 플라즈마 조건들의 어느 정도의 폐-루프 제어를 제공할 수 있다.
[0031] 제2 전극(222)이 기판 지지부(204)에 커플링될 수 있다. 제2 전극(222)은 기판 지지부(204) 내에 매립될 수 있거나, 또는 기판 지지부(204)의 표면에 커플링될 수 있다. 제2 전극(222)은 플레이트, 천공 플레이트, 메쉬, 와이어 스크린, 또는 전도성 엘리먼트의 임의의 다른 분산형 어레인지먼트(distributed arrangement)일 수 있다. 제2 전극(222)은 튜닝 전극일 수 있고, 그리고 예컨대, 기판 지지부(204)의 샤프트(244)에 배치된 도관(246), 예컨대, 선택된 저항, 이를테면 50 Ω을 갖는 케이블에 의해, 제2 튜닝 회로(236)에 커플링될 수 있다. 제2 튜닝 회로(236)는 제2 전자 센서(238) 및 제2 전자 제어기(240)를 가질 수 있으며, 그 제2 전자 제어기(240)는 제2 가변 커패시터일 수 있다. 제2 전자 센서(238)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(240)에 커플링되어, 프로세싱 구역(220) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0032] 바이어스 전극 및/또는 정전 척킹 전극일 수 있는 제3 전극(224)이 기판 지지부(204)에 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로일 수 있는 필터(248)를 통해 제2 전기 전원(250)에 커플링된다. 제2 전기 전원(250)은 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전원들의 조합일 수 있다. 일부 실시예들에서, 제2 전기 전원(250)은 RF 바이어스 전력일 수 있다. 기판 지지부(204)는 또한 기판을 약 25℃ 내지 약 800℃ 또는 그 초과일 수 있는 프로세싱 온도로 가열하도록 구성된 하나 이상의 가열 엘리먼트들을 포함할 수 있다.
[0033] 일부 실시예들에서, 제2 전기 전원(250)은 펄스형 RF 전원일 수 있다. 부가적인 실시예들은 둘 모두가 펄스형 RF 전원들인 제1 전기 전원(242) 및 제2 전기 전원(250)을 포함한다. 이들 실시예들 중 일부에서, 제1 및 제2 전기 전원들(242, 250)은 함께 작동하여 기판(203) 상의 재료 층의 증착 동안 증착 플라즈마를 생성하고 유지하는 플라즈마 전력을 제공할 수 있다. 예컨대, 전기 전원들 중 하나는 제1 시간 기간 동안 제1 듀티 사이클에서 플라즈마 전력을 전달할 수 있고, 다른 전기 전원은 제1 시간 기간 이후 제2 듀티 사이클(예컨대, 제2 시간 기간)에서 플라즈마 전력을 전달할 수 있다. 또 다른 실시예들에서, 제1 또는 제2 전기 전원들(242, 250)은 제1 및 제2 듀티 사이클들 둘 모두에서, 제1 시간 기간 동안 및 제1 시간 기간 이후에 증착 전구체들 및 플라즈마에 플라즈마 전력을 전달한다.
[0034] 제1 및/또는 제2 전기 전원들(242, 250)은 조정 가능한 RF 생성 주파수들 및 펄싱 주파수들에서 플라즈마 전력을 제공할 수 있다. 예컨대, 플라즈마 전력은 플라즈마 생성 주파수 이를테면, 하나의 비-제한적인 예에서 13.56MHz에서 생성될 수 있다. 플라즈마 전력은 또한, 약 10kHz 이하일 수 있고, 약 9kHz 이하, 약 8kHz 이하, 약 7kHz 이하, 약 6kHz 이하, 약 5kHz 이하, 약 4kHz 이하, 약 3kHz 이하, 약 2kHz 이하, 약 1kHz 이하, 또는 그 미만일 수 있는 펄싱 주파수에서 펄싱될 수 있다.
[0035] 도 2의 덮개 조립체(206) 및 기판 지지부(204)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작에서, 프로세싱 챔버(200)는 프로세싱 구역(220) 내 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(203)이 기판 지지부(204) 상에 배치될 수 있고, 증착 전구체들 및 다른 프로세스 가스들은 임의의 원하는 유동 플랜에 따라, 유입구(214)를 사용하여, 덮개 조립체(206)를 통해 유동될 수 있다. 가스들은 배출구(252)를 통해 프로세싱 챔버(200)를 빠져나갈 수 있다. 프로세싱 구역(220)에서 플라즈마를 설정하기 위해, 가스 분배기(212)에 전력이 커플링될 수 있다. 일부 실시예들에서, 기판은 제3 전극(224)을 사용하여 전기적 바이어스를 받을 수 있다.
[0036] 프로세싱 구역(220)에서 플라즈마를 에너자이징(energize)할 시에, 플라즈마와 제1 전극(208) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(222) 사이에 전위차가 또한 설정될 수 있다. 전자 제어기들(234, 240)은 그 후 2개의 튜닝 회로들(228 및 236)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하기 위해 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(228) 및 제2 튜닝 회로(236)에 세트 포인트가 전달될 수 있다. 전자 제어기들이 둘 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로 증착 레이트를 제한하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0037] 튜닝 회로들(228, 236) 각각은, 개개의 전자 제어기들(234 및 240)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(234, 240)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(232A) 및 제2 인덕터(232B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 플라즈마의 주파수, 듀티 사이클 및 전압 특성들에 의존할 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(234)의 커패시턴스가 최소치 또는 최대치인 경우, 제1 튜닝 회로(228)의 임피던스는 높게 될 수 있어, 기판 지지부에 걸쳐 최소 공중(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 발생시킨다. 제1 전자 제어기(234)의 커패시턴스가, 제1 튜닝 회로(228)의 임피던스를 최소화하는 값에 접근하는 경우, 플라즈마의 공중 커버리지가 최대로 증가될 수 있어, 기판 지지부(204)의 전체 작업 영역을 유효하게 커버하게 된다. 제1 전자 제어기(234)의 커패시턴스가 최소 임피던스 세팅으로부터 벗어남에 따라, 플라즈마 형상은 챔버 벽들로부터 수축될 수 있고 기판 지지부의 공중 커버리지가 감소할 수 있다. 제2 전자 제어기(240)는, 제2 전자 제어기(240)의 커패시턴스가 변할 수 있음에 따라, 기판 지지부에 걸친 플라즈마의 공중 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0038] 전자 센서들(230, 238)은 폐루프 내 개개의 회로들(228, 236)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 유형에 의존하여, 전류, 전압, 듀티 사이클 및/또는 RF 주파수에 대한 세트 포인트가 각각의 센서에 설치될 수 있고, 그리고 세트 포인트로부터의 편차를 최소화하기 위해, 개개의 전자 제어기(234, 240) 각각에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 위의 논의가 가변 커패시터들일 수 있는 전자 제어기들(234, 240)에 기초하지만, 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 조정 가능한 임피던스를 갖는 튜닝 회로들(228 및 236)을 제공하기 위해 사용될 수 있다는 것이 이해될 것이다.
[0039] 도 3은 본 기술의 일부 실시예들에 따른 프로세싱 방법(300)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(200)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(300)은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함해서, 언급된 방법 동작들의 개시 전의 하나 이상의 동작들을 포함할 수 있다. 방법은 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 반도체 프로세스를 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법에 의해 수행될 수 있다.
[0040] 방법(300)은 특정 제작 동작을 따라 반도체 구조를 전개하기 위한 선택적인 동작들을 수반할 수 있다. 일부 실시예들에서, 방법(300)이 기본 구조 상에서 수행될 수 있지만, 일부 실시예들에서, 방법은 다른 재료 형성 또는 제거 이후에 수행될 수 있다. 예컨대, 임의의 수의 증착, 마스킹 또는 제거 동작들은 기판 상에 임의의 트랜지스터, 메모리 또는 다른 구조적 양상들을 생성하기 위해 수행될 수 있다. 일부 실시예들에서, 기판 상에 형성된 하나 이상의 구조들은 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 또는 그 미만의 열 버짓(budget)을 특징으로 할 수 있다. 따라서, 방법(300) 및 임의의 후속 동작들은 구조적 열 버짓 이하인 온도들에서 수행될 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 포지셔닝될 수 있는 기판 지지부 상에 배치될 수 있다. 하부 구조들을 생성하기 위한 동작들은 방법(300)의 양상들이 수행될 수 있는 동일한 챔버에서 수행될 수 있고, 하나 이상의 동작들은 또한 방법(300)의 동작들이 수행될 수 있는 챔버와 유사한 플랫폼 또는 다른 플랫폼들 상의 하나 이상의 챔버들에서 수행될 수 있다.
[0041] 일부 실시예들에서, 방법(300)은 기판 상의 증착된 재료의 얇은 층(예컨대, 약 50Å 이하)을 형성하고 처리하는 단계를 포함할 수 있다. 방법들은 동작(305)에서 기판이 수납되는 기판 프로세싱 챔버의 기판 프로세싱 구역에 증착 전구체를 제공하는 단계를 포함할 수 있다. 증착 전구체는 단일 화합물 또는 둘 이상의 화합물들의 조합일 수 있다. 예컨대, 증착 전구체는 기판 상에 증착된 층 재료를 형성하는 플라즈마 유출물들을 생성하는 적어도 하나의 증착 화합물(예컨대, 실리콘-함유 증착 전구체) 및 프로세싱 챔버의 기판 프로세싱 구역 내로 적어도 하나의 증착 화합물을 전달하는 것을 돕는 적어도 하나의 불활성 화합물 이를테면 헬륨 또는 아르곤의 조합일 수 있다. 증착 전구체들의 특정 예들은 다른 실리콘-함유 전구체들 중에서도, 실란 및 테트라실란과 같은 실리콘-함유 전구체들을 포함한다. 증착 전구체들의 예들은 또한 수소(H2) 및 질소(N2)를 포함한다. 프로세싱 챔버의 기판 프로세싱 구역에서 증착 전구체의 예시적인 프로세싱 압력은 다른 프로세싱 압력 범위들 중에서도, 약 1 Torr 이상, 약 2 Torr 이상, 약 5 Torr 이상, 약 10 Torr 이상, 및 약 20 Torr 이상일 수 있다.
[0042] 동작(310)에서, 제1 시간 기간 동안 기판 프로세싱 구역에서 증착 전구체로부터 플라즈마가 생성된다. 제1 기간은 플라즈마의 초기 점화 및 점화된 플라즈마의 안정화를 포함할 수 있다. 동작(310)에서의 플라즈마의 생성은 제1 듀티 사이클에서 동작하는 전원으로부터 증착 전구체로 전력을 전달하는 것을 포함한다. 전원은 20% 이상의 제1 듀티 사이클에서 동작하는 펄스형 RF 전원일 수 있다. 제1 듀티 사이클들의 부가적인 예들은 다른 듀티 사이클 범위들 중에서도, 25% 이상, 30% 이상, 35% 이상, 40% 이상, 45% 이상, 50% 이상을 포함한다. 제1 시간 기간에 대한 예시적인 범위들은 다른 시간 범위들 중에서도, 약 2초 이하, 약 1.5초 이하, 약 1초 이하, 약 0.5초 이하를 포함한다.
[0043] 제1 시간 기간 동안 전달된 플라즈마 전력은 저전력일 수 있고, 약 100와트 이하의 피크 전력을 가질 수 있다. 피크 전력 범위들의 부가적인 예들은 다른 전력 범위들 중에서도, 약 80와트 이하, 약 60와트 이하, 약 50와트 이하 및 약 40와트 이하를 포함한다. 플라즈마 전력은 듀티 사이클의 "오프" 부분들 동안 0와트로 하락하며, 이는 피크 전력보다 훨씬 낮은 유효(즉, 평균) 플라즈마 전력을 제공한다. 제1 시간 기간 동안 증착 전구체들 및/또는 플라즈마에 전달되는 유효 플라즈마 전력은 다른 유효 전력 범위들 중에서도, 약 40와트 이하, 약 30와트 이하, 약 20와트 이하, 약 10와트 이하, 약 5와트 이하일 수 있다.
[0044] 제1 시간 기간 동안 플라즈마의 생성은 약 50Å 이하의 두께들에서 층들의 재현 가능한 증착들을 제공하는 것을 보조하도록 플라즈마의 안정화를 포함할 수 있다. 안정적인 플라즈마는 다른 특성들 중에서도, 플라즈마 전달 전력, 플라즈마 순방향 전력, 플라즈마 반사 전력, 플라즈마 세트-포인트 전력 및 플라즈마 이온 밀도와 같은 하나 이상의 플라즈마 특성들에서 10% 이하의 변동을 갖는다.
[0045] 제1 시간 기간의 종료 시에, 플라즈마는 제2 시간 기간 동안 상이한 조건들 하에서 유지될 수 있다(315). 일부 실시예들에서, 상이한 조건들은 제1 듀티 사이클보다 짧은 제2 듀티 사이클을 갖는 전원으로 플라즈마를 유지하는 것을 포함할 수 있다. 이는 제1 시간 기간 동안 증착 전구체들 및 플라즈마에 전력을 전달하는 전원을 제1 듀티 사이클로부터 제2 듀티 사이클로 전환함으로써 달성될 수 있다. 부가적인 실시예들에서, 제1 전원이 제1 시간 기간 동안 제1 듀티 사이클에서 전력을 전달하는 것은 프로세싱 챔버에서 제2 전원이 제2 시간 기간 동안 제2 듀티 사이클에서 전력을 전달하는 것으로 전환될 수 있다. 제2 듀티 사이클은 제1 듀티 사이클보다 작을 수 있다. 예시적인 제2 듀티 사이클들은 다른 듀티 사이클 범위들 중에서도, 5% 이하, 4% 이하, 3% 이하, 2% 이하 및 1% 이하를 포함할 수 있다. 제1 듀티 사이클보다 낮은 제2 듀티 사이클은 증착의 엔드포인트의 보다 정밀한 제어를 허용한다.
[0046] 부가적인 실시예들에서, 제2 시간 기간 동안 플라즈마의 유지를 위한 상이한 조건들은 제1 시간 기간 내 제1 전력 레벨과 상이한 제2 전력 레벨로 플라즈마 전력을 전달하는 것을 포함할 수 있다. 일부 실시예들에서, 제2 전력 레벨은 제1 전력 레벨보다 낮을 수 있다. 예시적인 제2 전력 레벨들은 제2 전력 레벨에 대한 다른 범위들 중에서도, 약 80와트 이하, 약 60와트 이하, 약 50와트 이하, 및 약 40와트 이하, 약 30와트 이하, 약 20와트 이하 및 약 10와트 이하의 피크 전력을 포함할 수 있다. 플라즈마 전력은 제2 듀티 사이클의 "오프" 부분 동안 0와트로 하락하며, 이는 피크 전력보다 훨씬 낮은 유효(즉, 평균) 제2 플라즈마 전력을 제공한다. 제1 시간 기간 동안 증착 전구체들 및/또는 플라즈마에 전달되는 유효한 제2 플라즈마 전력은 다른 유효 전력 범위들 중에서도, 약 10와트 이하, 약 7.5와트 이하, 약 5와트 이하, 약 4와트 이하, 약 2와트 이하일 수 있다.
[0047] 증착 플라즈마는 제2 시간 기간 동안 전달된 플라즈마 전력이 제1 시간 기간 동안 전달된 플라즈마 전력보다 낮은 전력 레벨 및/또는 듀티 사이클을 갖도록 유지될 수 있다. 일부 실시예들에서, 제2 시간 기간은 제1 시간 기간보다 길다. 제2 시간 기간에 대한 예시적인 범위들은 다른 시간 범위들 중에서도, 2초 초과, 약 2.5초 이상, 약 3초 이상, 약 4초 이상, 및 약 5초 이상을 포함한다.
[0048] 생성 및 유지된 증착 플라즈마는 동작(320)에서 기판 상에 재료의 층을 증착한다. 증착 플라즈마 및 기판 둘 모두는 기판 상의 층의 직접 플라즈마 증착을 제공하기 위해 기판 프로세싱 챔버의 기판 프로세싱 구역에 로케이팅될 수 있다. 일부 실시예들에서, 층은 층이 최종 두께에 도달할 때까지 제1 시간 기간과 후속 시간 기간들 사이에 2개 이상의 상이한 증착 레이트들로 증착된다. 예컨대, 층의 제1 부분은 제1 시간 기간 동안 제1 증착 레이트로 증착될 수 있고, 층의 제2 부분은 제2 시간 기간 동안 제1 증착 레이트보다 낮은 제2 증착 레이트로 증착될 수 있다. 일부 실시예들에서, 제2 시간 기간은 기판 상에 층의 나머지를 증착하는 반면, 부가적인 실시예들에서, 층의 부가적인 부분은 제2 시간 기간 동안 층 재료의 증착 후에 증착될 수 있다. 제1 시간 기간 동안 층 재료의 예시적인 제1 증착 레이트는 다른 제1 증착 레이트들 중에서도, 약 5Å/초 이상, 약 7Å/초 이상, 약 10Å/초 이상의 범위들을 포함할 수 있다. 제2 시간 기간 동안 층 재료의 예시적인 제2 증착 레이트는 다른 제2 증착 레이트들 중에서도, 10Å 미만, 5Å/초 미만, 약 3Å/초 이하, 약 2Å/초 이하, 및 약 1Å/초 이하의 범위들을 포함한다. 증착-직후 층의 예시적인 최종 두께들은 예컨대, 약 50Å 이하일 수 있다. 다른 예시적인 두께 범위들은 다른 두께 범위들 중에서도, 약 40Å 이하, 약 30Å 이하, 약 20Å 이하 및 약 10Å 이하를 포함한다.
[0049] 본 기술의 실시예들에서, 증착된 층의 조성의 예들은 실리콘-함유 층들을 포함한다. 실리콘-함유 층들의 특정 예들은 다른 실리콘-함유 층들 중에서도, 비정질 실리콘, 도핑된 실리콘 및 결정질 실리콘을 포함한다.
[0050] 일부 실시예들에서, 재료의 층이 형성되는 기판은 선택적인 동작(325)에서 처리 프로세스에서 추가로 처리될 수 있다. 선택적 증착-후 처리는 증착과 동일한 챔버에서 수행될 수 있거나, 기판이 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송될 수 있다. 일부 실시예들에서, 제2 챔버는 이를테면, 이전에 설명된 것과 동일한 도구 상에 있을 수 있고, 기판에 대한 진공 조건들을 유지하면서 이송이 수행될 수 있다. 처리 프로세스는 다른 처리 프로세스들 중에서도, 증착-직후 층을 어닐링, 고밀도화(densify), 에칭, 폴리싱 및/또는 패터닝하도록 구성될 수 있다. 선택적 처리 프로세스들은 부가적인 에너지 전달을 제공하도록 구성된 임의의 수의 프로세스들을 포함할 수 있다. 예컨대, 처리 프로세스는 기판에 대한 열 버짓을 초과하지 않는 온도(예컨대, 약 550℃ 이하)에서 수행되는 열적 어닐링일 수 있다. 처리 프로세스들의 부가적인 예들은 UV 노출, 마이크로웨이브 노출 또는 인 시추 플라즈마 노출을 포함할 수 있다. 이러한 노출 처리들은 약 10초 이상, 약 30초 이상, 약 1분 이상, 약 2분 이상, 약 5분 이상, 약 10분 이상, 약 15분 이상, 또는 그 초과 동안 수행될 수 있다. 인 시추 플라즈마 노출을 포함하는 처리 동작들의 실시예들은 처리 전구체로부터 생성된 처리 플라즈마로 증착된 층을 노출시키는 것을 포함할 수 있다. 처리 전구체는 다른 처리 전구체들 중에서도, 수소 및/또는 헬륨 또는 아르곤과 같은 불활성 가스를 포함할 수 있다. 처리 플라즈마는 생성된 막의 스퍼터링을 제한하기 위해 저전력에서 형성될 수 있고, 일부 실시예들에서 처리 플라즈마는 약 2,500W 이하에서 형성될 수 있고, 약 2,000W 이하, 약 1,500W 이하, 약 1,000W 이하, 약 500W 이하, 또는 그 미만에서 형성될 수 있다.
[0051] 방법(300)에서 설명된 바와 같은 증착된 재료의 층들의 형성 및 처리는 기판의 열 버짓 내에서 수행될 수 있다. 열 버짓에 대한 예시적인 온도 범위들은 다른 열 버짓 온도 범위들 중에서도, 약 550℃ 이하, 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 약 350℃ 이하, 약 300°C 이하 또는 그 미만을 포함할 수 있다. 따라서, 재료의 층은 아래에 있는 재료들을 수용하기 위해 일부 실시예들에서 이들 온도들 중 임의의 온도 이하에서 증착 및 선택적으로 처리될 수 있고, 일부 실시예들에서 방법(300)의 모든 동작들을 포함하는 하나 이상의 동작들은 이러한 온도들 중 임의의 온도 이하에서 수행될 수 있고, 프로세싱되는 기판은 프로세싱 전반에 걸쳐 이러한 온도들 중 임의의 온도 주위에서 또는 그 아래에서 유지될 수 있다.
[0052] 본 기술의 실시예들은 방법(300)에서 위에서 설명된 바와 같이 기판 상에 증착된 재료의 얇은 층들을 형성하고 처리하는 2회 이상의 사이클들을 갖는 처리 프로세스들을 더 포함한다. 예컨대, 증착된 재료의 제2 층을 형성하는 제2 사이클은 재료의 제1 층이 제1 사이클에서 증착되고 처리된 후에 수행될 수 있다. 부가적인 재료의 층의 증착은 기공들의 형성 및 이전에 증착된 층의 표면에서의 다른 부조화들을 제한할 수 있다. 일부 실시예들에서, 증착 및 선택적 처리의 각각의 사이클은 기판 상에 증착된 재료의 총량의 프랙션(fraction)을 표현하는 층을 형성할 수 있다. 예컨대, 증착된 재료의 각각의 층은 막의 총 두께의 약 50% 이하, 기판 상에 증착된 재료의 총량의 약 30% 이하, 약 25% 이하, 약 20% 이하, 또는 그 미만을 표현할 수 있다. 사이클이 층 증착 이후 선택적 처리 동작을 포함할 때, 처리 동작은 증착 챔버 내에서 수행될 수 있고, 증착 및 처리 동작들 사이의 지연들을 감소시키기 위해 증착 챔버와 동일한 도구 상에서 챔버에서 다른 에너지 처리들이 수행될 수 있다.
[0053] 본 기술은 종래의 PECVD 방법들에 의해 증착된 재료의 층보다 훨씬 더 얇은, 기판 상에 재료들의 재현 가능한 증착을 허용하는 프로세스 방법들의 실시예들을 포함한다. 증착의 재현성은 제1 듀티 사이클의 플라즈마 전력 및/또는 제1 시간 기간 동안의 플라즈마 전력의 전달을 통해 증착 플라즈마를 생성하고 그 후 제1 듀티 사이클 및/또는 플라즈마 전력보다 낮은 제2 듀티 사이클 및/또는 플라즈마 전력으로 증착 플라즈마를 유지함으로써 부분적으로 달성된다. 기판 상에 형성된 증착된 재료의 얇은 층은 더 적은 증착 결함들 이를테면, 공극들 및 균열들을 갖고, 처리 동작 동안 층을 통해 열, UV 광, 플라즈마 이온들 등의 보다 철저히 침투를 허용하기에 충분히 얇다. 기판 피처들의 임계 치수들이 계속 감소하고 그러한 기판들 상에 증착되는 재료 층들의 양들 및 두께가 또한 감소함에 따라, 본 기술은 이러한 층들을 형성하기 위한 직접 플라즈마 증착의 실행성을 확장한다.
[0054] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나, 이들 세부사항 중 일부가 없이, 또는 부가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0055] 여러 실시예들에 개시되었지만, 실시예들의 사상으로부터 벗어나지 않으면서, 다양한 변형들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자에 의해 인식될 것이다. 부가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들이 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다.
[0056] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0057] 본원 및 첨부 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an", 및 "the")은 문맥상 명확히 다르게 지시되지 않는 한 복수의 지시대상들을 포함한다. 따라서, 예컨대, "전구체"에 대한 지칭은 복수의 그러한 전구체들을 포함하고, "층"에 대한 지칭은 하나 이상의 층들, 및 당업자에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 등이다.
[0058] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체로부터 플라즈마를 생성하는 단계 ― 상기 플라즈마는 제1 시간 기간 내에 전달 전력으로 생성되고, 플라즈마 전력은 제1 듀티 사이클에서 동작하는 전원으로부터 전달됨 ―;
    상기 제1 시간 기간 후에 상기 제1 듀티 사이클로부터 제2 듀티 사이클로 상기 전원을 전환하는 단계; 및
    상기 생성된 플라즈마로부터 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에서 기판 상에 층을 증착하는 단계를 포함하고, 상기 증착된 층은 50Å 이하의 두께를 특징으로 하는, 반도체 프로세싱 방법.
  2. 제1항에 있어서,
    상기 플라즈마 전력은 약 4와트 이하의 유효 전력을 갖는, 반도체 프로세싱 방법.
  3. 제1항에 있어서,
    상기 제1 시간 기간은 약 2초 이하인, 반도체 프로세싱 방법.
  4. 제1항에 있어서,
    상기 플라즈마는 상기 제2 듀티 사이클에서 제2 시간 기간 동안 유지되고, 상기 제2 시간 기간은 상기 제1 시간 기간보다 긴, 반도체 프로세싱 방법.
  5. 제1항에 있어서,
    상기 제1 듀티 사이클은 20% 이상인, 반도체 프로세싱 방법.
  6. 제1항에 있어서,
    상기 제2 듀티 사이클은 5% 이하인, 반도체 프로세싱 방법.
  7. 제1항에 있어서,
    상기 증착 전구체는 실리콘-함유 전구체를 포함하는, 반도체 프로세싱 방법.
  8. 제1항에 있어서,
    상기 기판 상에 증착된 층은 실리콘-함유 층을 포함하는, 반도체 프로세싱 방법.
  9. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에서 증착 전구체로부터 플라즈마를 생성하는 단계 ― 상기 플라즈마는 제1 시간 기간 내에 전달 전력으로 생성되고, 플라즈마 전력은 제1 피크 전력 레벨에서 동작하는 전원으로부터 전달됨 ―;
    상기 제1 시간 기간 후에 상기 제1 피크 전력 레벨로부터 제2 피크 전력 레벨로 상기 전원을 전환하는 단계; 및
    상기 생성된 플라즈마로부터 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에서 기판 상에 층을 증착하는 단계를 포함하고, 상기 증착된 층은 50Å 이하의 두께를 특징으로 하는, 반도체 프로세싱 방법.
  10. 제9항에 있어서,
    상기 제1 피크 전력 레벨은 상기 제2 피크 전력 레벨보다 큰, 반도체 프로세싱 방법.
  11. 제9항에 있어서,
    상기 제1 피크 전력 레벨은 약 60와트 이하인, 반도체 프로세싱 방법.
  12. 제9항에 있어서,
    상기 플라즈마 전력은 약 10kHz 이하로 펄싱되는 플라즈마 주파수에서 전달되는, 반도체 프로세싱 방법.
  13. 제9항에 있어서,
    상기 플라즈마 전력은 약 4와트 이하의 유효 전력을 갖는, 반도체 프로세싱 방법.
  14. 제9항에 있어서,
    상기 기판 상에 증착된 층은 비정질 실리콘 층을 포함하는, 반도체 프로세싱 방법.
  15. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역 내로 증착 전구체를 유동시키는 단계;
    상기 증착 전구체의 증착 플라즈마를 생성하는 단계 ― 상기 증착 플라즈마는 제1 시간 기간 동안 동작하는 제1 전달 전력으로 점화되고, 상기 플라즈마는 제2 시간 기간 동안 동작하는 제2 전달 전력으로 유지됨 ―;
    상기 생성된 플라즈마로부터 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에서 기판 상에 층을 증착하는 단계 ― 상기 증착된 층은 50Å 이하의 두께를 특징으로 함 ―; 및
    상기 증착된 층을 처리 플라즈마로 처리하는 단계를 포함하고, 상기 처리 플라즈마는 상기 반도체 프로세싱 챔버의 프로세싱 구역에서 상기 증착 플라즈마를 대체하는, 반도체 프로세싱 방법.
  16. 제15항에 있어서,
    상기 제1 시간 기간은 상기 제2 시간 기간보다 짧은, 반도체 프로세싱 방법.
  17. 제15항에 있어서,
    상기 제1 전달 전력은 약 20% 이상의 듀티 사이클을 갖고, 상기 제2 전달 전력은 약 5% 이하의 듀티 사이클을 갖는, 반도체 프로세싱 방법.
  18. 제15항에 있어서,
    상기 제1 전달 전력은 상기 제2 전달 전력에 대한 전력 레벨보다 큰 전력 레벨을 갖는, 반도체 프로세싱 방법.
  19. 제15항에 있어서,
    상기 증착 전구체는 실리콘-함유 전구체를 포함하는, 반도체 프로세싱 방법.
  20. 제15항에 있어서,
    상기 처리 플라즈마는 헬륨을 포함하는 처리 전구체로부터 생성되는, 반도체 프로세싱 방법.
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