JP2023504673A - チャンバ堆積とエッチングプロセス - Google Patents

チャンバ堆積とエッチングプロセス Download PDF

Info

Publication number
JP2023504673A
JP2023504673A JP2022533217A JP2022533217A JP2023504673A JP 2023504673 A JP2023504673 A JP 2023504673A JP 2022533217 A JP2022533217 A JP 2022533217A JP 2022533217 A JP2022533217 A JP 2022533217A JP 2023504673 A JP2023504673 A JP 2023504673A
Authority
JP
Japan
Prior art keywords
substrate
substrate support
faceplate
semiconductor processing
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022533217A
Other languages
English (en)
Inventor
チュン マー，
アミット バンサル，
トゥアン エー． グエン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2023504673A publication Critical patent/JP2023504673A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02082—Cleaning product to be cleaned
    • H01L21/02087—Cleaning of wafer edges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Figure 2023504673000001
半導体処理の例示的な方法は、半導体処理チャンバの処理領域に収容された基板支持体上に取り付けた基板上に材料を堆積することを含み得る。処理領域は、基板支持体及びフェースプレートによって少なくとも部分的に画定され得る。基板支持体は、フェースプレートに対して処理領域内の第１の位置にあってもよい。本方法は、基板支持体をフェースプレートに対して第２の位置に並進させることを含み得る。本方法は、半導体処理チャンバの処理領域内にエッチャント前駆体のプラズマを形成することを含み得る。本方法は、基板のエッジ領域をエッチングすることを含み得る。
【選択図】図３Ｂ

Description

関連する出願への相互参照
［０００１］この出願は、２０１９年１２月２日に出願された米国特許出願第１６／７００，７５８号の優先権の利益を主張し、その内容は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
技術分野
［０００２］本技術は、半導体処理の方法及び構成要素に関する。より詳細には、本技術は、ハードマスクフィルムを製造するためのシステム及び方法に関する。
背景
［０００３］集積回路は、基板表面に複雑にパターン化された材料層を生成するプロセスによって可能になる。基板上にパターン化された材料を製造するには、材料を形成及び除去するための制御された方法が必要である。デバイスのサイズが縮小し続けると、構造のアスペクト比が大きくなる可能性があり、除去操作中にこれらの構造の寸法を維持することが困難になる可能性がある。基板上の材料のパターン化を容易にするために、ハードマスクを使用することができる。パターン化される材料層の数が増えるにつれて、ハードマスクの使用と複数の材料への選択性がより重要になる。
［０００４］したがって、高品質のデバイス及び構造を製造するために使用できる改善されたシステム及び方法が必要である。これら及び他のニーズは、本技術によって対処される。
［０００５］半導体処理の例示的な方法は、半導体処理チャンバの処理領域に収容された基板支持体上に取り付けた基板上に材料を堆積させることを含み得る。処理領域は、基板支持体及びフェースプレートによって少なくとも部分的に画定され得る。基板支持体は、フェースプレートに対して処理領域内の第１の位置にあってもよい。本方法は、基板支持体をフェースプレートに対して第２の位置に並進させることを含み得る。本方法は、半導体処理チャンバの処理領域内にエッチャント前駆体のプラズマを形成することを含み得る。本方法は、基板のエッジ領域をエッチングすることを含み得る。
［０００６］いくつかの実施形態では、堆積は、炭素含有前駆体を半導体処理チャンバの処理領域に送達することを含み得る。堆積は、炭素含有前駆体のプラズマを形成すること、及び炭素含有材料を基板上に堆積することを含み得る。エッチャント前駆体は、酸素含有前駆体であり得るか、又はそれを含み得る。第２の位置での基板支持体とフェースプレートとの間の距離は、第１の位置での基板支持体とフェースプレートとの間の距離よりも短くてもよい。基板支持体が第２の位置にあるとき、フェースプレートに面する基板の表面は、フェースプレートから約５ｍｍ以下に位置付けることができる。基板支持体は、基板支持体の外側エッジにある凹んだレッジによって特徴付けられ得る。凹んだレッジでフェースプレートに面する基板支持体の表面は、基板支持体が第２の位置にあるとき、フェースプレートから約２ｍｍ以上に位置付けることができる。エッチャント前駆体のプラズマを形成することは、基板支持体のエッジ領域の周りに環状プラズマを形成することを含み得る。基板のエッジ領域をエッチングすることが、基板の外側エッジから約５０ｍｍ以下に延びる距離に実質的に制限されたエッチングを実行する方法。
［０００７］本技術のいくつかの実施形態は、半導体処理方法を包含し得る。本方法は、半導体処理チャンバの処理領域に収容された基板支持体上に取り付けた基板上に材料を堆積することを含み得る。処理領域は、基板支持体及びフェースプレートによって少なくとも部分的に画定され得る。基板支持体は、基板支持体の外側エッジにある凹んだレッジによって特徴付けられ得る。本方法は、基板支持体を、フェースプレートに面する基板の表面がフェースプレートから約５ｍｍ以下に位置付ける位置まで持ち上げることを含み得る。本方法は、半導体処理チャンバの処理領域内にエッチャント前駆体のプラズマを形成することを含み得る。本方法は、基板の中央領域に堆積された材料を実質的に維持しながら、基板のエッジ領域をエッチングすることを含み得る。
［０００８］いくつかの実施形態では、基板上に堆積される材料は、炭素含有ハードマスクであり得るか、又は炭素含有ハードマスクを含み得る。エッチャント前駆体のプラズマを形成することは、酸素含有前駆体を半導体処理チャンバの処理領域に流入させることを含み得る。本方法は、酸素含有前駆体のプラズマを形成すること、及び酸素含有前駆体のプラズマ放出物で基板上に堆積された材料をエッチングすることを含み得る。基板支持体を持ち上げることによって、フェースプレートに面する基板の表面が、フェースプレートから約２ｍｍ以下に配置され得る。エッチャント前駆体のプラズマを形成することは、基板支持体のエッジ領域の周りに環状プラズマを形成することを含み得る。基板のエッジ領域をエッチングすることが、基板の外側エッジから約５０ｍｍ以下に延びる距離に実質的に制限されたエッチングを実行する方法。本方法は、材料を堆積することに続いて、半導体処理チャンバの処理領域をパージするために、半導体処理チャンバ内の圧力を低下させることを含み得る。基板支持体は、堆積中の傾斜によって特徴付けることができ、本方法は、基板がフェースプレートと実質的に平行になるように、基板支持体を水平にすることを含み得る。
［０００９］本技術のいくつかの実施形態は、半導体処理方法を包含し得る。本方法は、半導体処理チャンバの処理領域において炭素含有前駆体のプラズマを形成することを含み得る。処理領域は、基板支持体及びフェースプレートによって少なくとも部分的に画定され得る。本方法は、基板支持体上に配置された基板上に炭素含有材料を堆積することを含み得る。基板支持体は、フェースプレートに対して処理領域内の第１の位置にあってもよい。本方法は、基板支持体をフェースプレートに対して第２の位置に持ち上げることを含み得る。本方法は、半導体処理チャンバの処理領域内に酸素含有前駆体の環状プラズマを形成することを含み得る。本方法は、基板のエッジ領域をエッチングすることを含み得る。
［００１０］いくつかの実施形態では、基板支持体は、基板を基板支持体上に維持するための位置決めタブを含み得る。基板支持体は、基板が配置される領域の半径方向外側に基板支持体の外側エッジにある凹んだレッジによって特徴付けられ得る。基板支持体が第２の位置にあるとき、フェースプレートに面する基板の表面は、フェースプレートから約２ｍｍ以下であってよい。凹んだレッジでフェースプレートに面する基板支持体の表面は、基板支持体が第２の位置にあるとき、フェースプレートから約２ｍｍ以上であってよい。
［００１１］このような技術は、従来のシステムや技術に比べて多くの利点を提供する可能性がある。例えば、本技術の実施形態は、単一の処理チャンバ内で堆積及びエッチングプロセスを実行することができ、これにより、処理キュー時間を短縮することができる。更に、本技術は、斜角エッチングを行うことにより、形成されたフィルムの剥離を低減することができる。これら及び他の実施形態は、それらの利点及び特徴の多くと共に、以下の説明及び添付の図と併せてより詳細に説明される。
［００１２］開示された技術の性質及び利点の更なる理解は、明細書及び図面の残りの部分を参照することによって実現することができる。
［００１３］本技術のいくつかの実施形態による例示的なプラズマシステムの概略断面図を示す。 ［００１４］本技術のいくつかの実施形態による半導体処理方法における操作を示している。 ［００１５］本技術のいくつかの実施形態による例示的な堆積操作中の例示的なプラズマチャンバの概略断面図を示している。 ［００１６］本技術のいくつかの実施形態による例示的なエッチング操作中の例示的なプラズマチャンバの概略断面図を示している。 ［００１７］本技術のいくつかの実施形態による例示的な基板支持体の概略上面平面図を示している。
［００１８］図のいくつかは概略図として含まれている。これらの図は説明を目的としたものであり、特に縮尺であると述べられていない限り、縮尺であると見なされるべきではないことを理解されたい。更に、概略図として、図は理解を助けるために提供されており、現実的な表現と比較してすべての側面又は情報を含むとは限らず、説明のために誇張された資料を含む場合がある。
［００１９］添付の図では、同様の構成要素や機能に同じ参照ラベルが付いている場合がある。更に、同種の様々な構成要素は、類似の構成要素を区別する文字で参照符号をたどることによって区別され得る。本明細書で第１の参照符号のみが使用される場合、説明は、文字に関係なく、同じ第１の参照符号を有する類似の構成要素の任意の１つに適用可能である。
［００２０］プラズマ増強堆積処理は、１つ又は複数の構成前駆体にエネルギーを与えて、基板上での膜形成を促進し得る。導電性及び誘電性フィルム、並びに材料の並進及び除去を容易にするフィルムを含む、半導体構造を開発するための、任意の数の材料フィルムを製造することができる。例えば、ハードマスクフィルムは、他の方法で維持される下にある材料を保護しながら、基板のパターン化を容易にするために形成することができる。多くの処理チャンバでは、いくつかの前駆体がガスパネル内で混合され、基板が配置され得るチャンバの処理領域に送達され得る。処理領域内で、プラズマが点火され、堆積用の材料が生成される場合がある。炭素含有膜の非限定的な例では、プラズマ堆積はまた、比較的高い温度下で起こる場合があり、これは、基板の表面への炭素ラジカルの吸着を促進し得る。
［００２１］この種の堆積は、基板のエッジ領域に延在することができるフィルムを生成する可能性があり、また、基板の斜角外側エッジに延在してよい。この材料は、露出した基板表面に堆積した材料と比較して接着力が低下していることを特徴とすることができる。更に、水素がフィルムに組み込まれる可能性があり、これにより、処理中の接着が更に低下する可能性がある。後続の操作はリソグラフィを含んでよく、１つの非限定的なリソグラフィ技術において、液浸リソグラフィが使用され得る。液浸リソグラフィは、ツールの最終レンズと基板表面との間の空隙を、屈折率が１より大きい液体媒体で置き換えることができる。本技術の解像度は、液体の屈折率に等しい係数で空気中で増加する可能性がある。いくつかの液浸リソグラフィ技術は、液体媒体として精製水を利用する場合がある。水性媒体は、表面張力によって特徴付けることができ、これは、基板の斜角エッジの周りなど、より低い接着によって特徴付けることができるハードマスクフィルムの層間剥離の機会を更に増加させる場合がある。
［００２２］この影響を制限するために、基板上でエッジエッチングを実行して、基板の斜角上の残留材料を除去することができる。プロセスは、堆積処理チャンバから堆積された材料を含む基板を移送した後にエッジ領域をエッチングするロードロック又は他のエッチングチャンバで実行され得る。多くのプラットフォームにはロードロックよりも多くの堆積チャンバが含まれているため、このようなエッチングプロセスは制限される可能性がある。更に、複数のポンプダウン操作を実行して、基板のスループットを更に遅くすることもできる。
［００２３］本技術は、堆積が終了した後に、その場でのエッチングプロセスを実行することによってこれらの問題を克服する。本技術は、いくつかの実施形態において、変更された基板支持体を利用することができ、これは、エッチングプラズマの制御を容易にすることができる。更に、堆積直後にエッチングを実行することにより、マルチチャンバシステムのスループットの問題を解決でき得る。
［００２４］残りの開示は、開示された技術を利用する特定の堆積処理を型どおり特定しているが、システム及び方法は、他の堆積、エッチング、及び洗浄チャンバ、並びに記載されたチャンバで起こり得るプロセスに等しく適用可能であることは容易に理解されよう。したがって、この技術は、これらの特定の堆積処理又はチャンバのみで使用するために制限されていると見なされるべきではない。本開示は、本技術の実施形態によるこのシステムへの追加の変形及び調整が説明される前に、本技術の実施形態によるプロセスを実行するために使用され得る１つの可能なチャンバについて論じる。
［００２５］図１は、本技術のいくつかの実施形態による例示的な処理チャンバ１００の断面図を示している。該図は、本技術の１つ又は複数の態様を組み込んだ、及び／又は本技術の実施形態による１つ又は複数の動作を実行するように特別に構成され得るシステムの概要を示し得る。チャンバ１００又は実施される方法の追加の詳細は、以下で更に説明され得る。チャンバ１００は、本技術のいくつかの実施形態に従ってフィルム層を形成するために利用され得るが、方法は、フィルム形成が起こり得る任意のチャンバにおいて同様に実行され得ることが理解されるべきである。処理チャンバ１００は、チャンバ本体１０２、チャンバ本体１０２の内部に配置された基板支持体１０４、及びチャンバ本体１０２と結合され、処理領域（ｐｒｏｃｅｓｓｉｎｇ ｖｏｌｕｍｅ）１２０内に基板支持体１０４を封入するリッドアセンブリ１０６を含んでよい。基板１０３は、開口部１２６を介して処理領域１２０に設けることができ、開口部１２６は、スリットバルブ又はドアを使用して処理するために従来の方法で密封することができる。基板１０３は、処理中に基板支持体の表面１０５上に取り付けることができる。基板支持体１０４は、矢印１４５によって示されるように、軸１４７に沿って回転可能であることができ、ここで、基板支持体１０４のシャフト１４４を配置することができる。あるいはまた、基板支持体１０４は、堆積プロセス中に必要に応じて回転するように持ち上げることができる。
［００２６］プラズマプロファイル変調器１１１は、基板支持体１０４上に配置された基板１０３を横切るプラズマ分布を制御するために、処理チャンバ１００内に配置され得る。プラズマプロファイル変調器１１１は、チャンバ本体１０２に隣接して配置され得る第１の電極１０８を含むことができ、そしてチャンバ本体１０２をリッドアセンブリ１０６の他の構成要素から分離させることができる。第１の電極１０８は、リッドアセンブリ１０６の一部であり得るか、又は別個の側壁電極であり得る。例えば、以下で更に説明されるいくつかの実施形態では、第１の電極１０８は、フェースプレートであり得る。第１の電極１０８は、環状又はリング状の部材であり得、リング電極であり得る。第１の電極１０８は、処理領域１２０を取り囲む処理チャンバ１００の円周の周りの連続ループであり得るか、又は必要に応じて選択された位置で不連続であり得る。第１の電極１０８はまた、有孔リング又はメッシュ電極などの有孔電極であり得るか、あるいは、例えば、二次ガス分配器などのプレート電極であり得る。
［００２７］セラミック又は金属酸化物、例えば酸化アルミニウム及び／又は窒化アルミニウムなどの誘電体材料であり得る１つ又は複数のアイソレータ１１０ａ、１１０ｂは、第１の電極１０８に接触し、第１の電極１０８をガス分配器１１２及びチャンバ本体１０２から電気的及び熱的に分離することができる。ガス分配器１１２は、プロセス前駆体を処理領域１２０に分配するための開孔１１８を画定することができる。ガス分配器１１２は、ＲＦ発生器、ＲＦ電源、ＤＣ電源、パルスＤＣ電源、パルスＲＦ電源、又は処理室と結合可能な任意の他の電源などの第１の電源１４２と結合することができる。いくつかの実施形態では、第１の電源１４２は、ＲＦ電源であり得る。
［００２８］ガス分配器１１２は、導電性ガス分配器又は非導電性ガス分配器であり得る。ガス分配器１１２はまた、導電性及び非導電性構成要素から形成され得る。例えば、ガス分配器１１２の本体は導電性であり得るが、ガス分配器１１２のフェースプレートは非導電性であってよい。ガス分配器１１２は、例えば、図１に示されるような第１の電力源１４２によって電力を供給され得るか、又はガス分配器１１２は、いくつかの実施形態において、地面と結合され得る。
［００２９］第１の電極１０８は、処理チャンバ１００の接地経路を制御することができる第１の調整回路１２８と結合することができる。第１の調整回路１２８は、第１の電子センサ１３０及び第１の電子コントローラ１３４を含み得る。第１の電子コントローラ１３４は、可変コンデンサ又は他の回路要素であり得るか、あるいはそれらを含み得る。第１の調整回路１２８は、１つ又は複数のインダクタ１３２であり得るか、あるいはそれらを含み得る。第１の調整回路１２８は、処理中に処理領域１２０に存在するプラズマ条件下で可変又は制御可能なインピーダンスを可能にする任意の回路であり得る。図示のいくつかの実施形態では、第１の調整回路１２８は、接地と第１の電子センサ１３０との間に並列に結合された第１の回路脚及び第２の回路脚を含み得る。第１の回路脚は、第１のインダクタ１３２Ａを含み得る。第２の回路脚は、第１の電子コントローラ１３４と直列に結合された第２のインダクタ１３２Ｂを含み得る。第２のインダクタ１３２Ｂは、第１の電子コントローラ１３４と、第１及び第２の回路脚の両方を第１の電子センサ１３０に接続するノードとの間に配置することができる。第１の電子センサ１３０は、電圧又は電流センサであることができ、第１の電子コントローラ１３４と結合することができ、これは、処理領域１２０内のプラズマ状態のある程度の閉ループ制御を可能にし得る。
［００３０］第２の電極１２２は、基板支持体１０４と結合され得る。第２の電極１２２は、基板支持体１０４内に埋め込まれるか、又は基板支持体１０４の表面と結合され得る。第２の電極１２２は、プレート、穴あきプレート、メッシュ、ワイヤスクリーン、又は導電性要素の他の任意の分散配置であり得る。第２の電極１２２は、調整電極であることができ、例えば、基板支持体１０４のシャフト１４４に配置されている、例えば、５０オームなどの選択された抵抗を持つケーブルなどの導管１４６によって第２の調整回路１３６と結合することができる。第２の調整回路１３６は、第２の電子センサ１３８と、第２の可変コンデンサであり得る第２の電子コントローラ１４０とを有することができる。第２の電子センサ１３８は、電圧又は電流センサであることができ、第２の電子コントローラ１４０と結合されて、処理領域１２０内のプラズマ状態を更に制御することができる。
［００３１］バイアス電極及び／又は静電チャッキング電極であり得る第３の電極１２４は、基板支持体１０４と結合され得る。第３の電極は、インピーダンス整合回路であり得るフィルタ１４８を介して第２の電力源１５０と結合され得る。第２の電力源１５０は、ＤＣ電力、パルスＤＣ電力、ＲＦバイアス電力、パルスＲＦ源又はバイアス電力、あるいはこれら若しくは他の電源の組み合わせであり得る。いくつかの実施形態では、第２の電力源１５０は、ＲＦバイアス電力であり得る。
［００３２］図１のリッドアセンブリ１０６及び基板支持体１０４は、プラズマ又は熱処理のための任意の処理チャンバと共に使用することができる。動作中、処理チャンバ１００は、処理領域１２０内のプラズマ状態のリアルタイム制御を提供することができる。基板１０３は、基板支持体１０４上に配置することができ、プロセスガスは、任意の所望のフロープランに従って、入口１１４を使用して、リッドアセンブリ１０６を通って流れることができる。ガスは、出口１５２を通って処理チャンバ１００を出ることができる。電力は、ガス分配器１１２と結合されて、処理領域１２０内にプラズマを確立することができる。いくつかの実施形態では、基板は、第３の電極１２４を使用して電気的バイアスに供することができる。
［００３３］処理ボリューム１２０内のプラズマにエネルギーを与えると、プラズマと第１の電極１０８との間に電位差が確立され得る。電位差はまた、プラズマと第２の電極１２２との間に確立され得る。次に、電子コントローラ１３４、１４０を使用して、２つの調整回路１２８及び１３６によって表される接地経路の流動特性を調整することができる。設定点は、第１の調整回路１２８及び第２の調整回路１３６に供給されて、堆積速度及び中心から端までのプラズマ密度の均一性の独立した制御を提供することができる。電子コントローラが両方とも可変コンデンサであり得る実施形態では、電子センサは、堆積速度を最大化し、厚さの不均一性を独立して最小化するように可変コンデンサを調整することができる。
［００３４］調整回路１２８、１３６のそれぞれは、それぞれの電子コントローラ１３４、１４０を使用して調整することができる可変インピーダンスを有することができる。電子コントローラ１３４、１４０が可変コンデンサである場合、各可変コンデンサの静電容量範囲、及び第１のインダクタ１３２Ａと第２のインダクタ１３２Ｂのインダクタンスを選択して、インピーダンス範囲を提供することができる。この範囲は、プラズマの周波数及び電圧特性に依存する可能性があり、各可変コンデンサの静電容量範囲が最小になる可能性がある。したがって、第１の電子コントローラ１３４の静電容量が最小又は最大である場合、第１の調整回路１２８のインピーダンスは高くなり得、その結果、基板支持体上に最小の空中又は横方向の及ぶ範囲を有するプラズマ形状が生ずる。第１の電子コントローラ１３４の静電容量が第１の調整回路１２８のインピーダンスを最小化する値に近づくと、プラズマの空中の及ぶ範囲は最大になり、基板支持体１０４の作業領域全体を効果的に覆うことができる。第１の電子コントローラ１３４の静電容量が最小インピーダンス設定から逸脱するにつれて、プラズマ形状がチャンバ壁から収縮する可能性があり、基板支持体の空中の及ぶ範囲が低下する可能性がある。第２の電子制御装置１４０は、同様の効果を有し得、第２の電子コントローラ１４０の静電容量が変化し得るので、基板支持体上のプラズマの空中の及ぶ範囲を増加及び減少させることができる。
［００３５］電子センサ１３０、１３８は、閉ループでそれぞれの回路１２８、１３６を調整するために使用され得る。使用するセンサタイプに応じて、電流又は電圧の設定値を各センサに取り付けることができ、センサは、設定点からの逸脱を最小にするために、それぞれの電子コントローラ１３４、１４０への調整を決定する制御ソフトウェアを備えていてもよい。その結果、プラズマ形状が選択され、処理中に動的に制御され得る。前述の議論は、可変コンデンサである可能性がある電子コントローラ１３４、１４０に基づいているが、調整可能な特性を備えた任意の電子部品を使用して、調整可能なインピーダンスを調整回路１２８及び１３６に提供することができることは理解されるべきである。
［００３６］図２は、本技術のいくつかの実施形態による処理方法２００における例示的な動作を示している。この方法は、上記の処理チャンバ１００を含む様々な処理チャンバで実施することができる。方法２００は、本技術による方法のいくつかの実施形態に具体的に関連付けられてもされなくてもよい、いくつかの任意の操作を含み得る。例えば、操作の多くは、構造形成のより広い範囲を提供するために説明されているが、技術にとって重要ではないか、又は容易に理解されるように代替の方法論によって実行され得る。方法２００は、図３Ａ～図３Ｂに概略的に示される処理チャンバ３００で実行されるように示される操作を説明することができ、その図は、方法２００の操作と併せて説明される。チャンバ３００は、上記のチャンバ１００の任意の態様を含み得る。図は部分的な概略図のみを示しており、基板は、図に示されているような側面を有する任意の数の構造セクション、並びに本技術の操作から依然として利益を得ることができる代替の構造的側面を含み得ることが理解されるべきである。
［００３７］方法２００は、リストされた操作の開始前に追加の操作を含み得る。例えば、追加の処理操作は、半導体基板上に構造を形成することを含み得、これは、材料の形成及び除去の両方を含み得る。前処理操作は、方法２００が実行され得るチャンバ内で実行され得るか、又は処理は、方法２００が実行され得る半導体処理チャンバに基板を送達する前に、１つ又は複数の他の処理チャンバにおいて実行され得る。いずれにせよ、方法２００は、任意選択で、半導体基板を、上記の処理チャンバ１００などの半導体処理チャンバ、又は上記の構成要素を含み得る他のチャンバの処理領域に送達することを含み得る。基板は、基板支持体１０４などのペデスタルであり得る基板支持体上に堆積することができ、そしてそれは、上記の処理領域１２０などのチャンバの処理領域に存在し得る。例示的な基板３０５は、図３Ａに示され、本技術による動作が実行され得る基板の態様であるか、又はそれを含むことができる。
［００３８］基板３０５は任意の数の材料であってよく、その上に材料を堆積することができる。基板は、シリコン、ゲルマニウム、酸化ケイ素若しくは窒化ケイ素を含む誘電体材料、金属材料、又はこれらの材料の任意の数の組み合わせであるか、又はそれらを含むことができ、これは、基板３０５、あるいは基板３０５上に形成された材料であり得る。チャンバ３００は、前駆体が処理のために送達することができ、そしてチャンバの処理領域内にプラズマを生成するための電源と結合することができる、フェースプレート３１０を含む処理チャンバを含むことができる。チャンバはまた、図示のように側壁及びベースを含み得るチャンバ本体３１５を含み得る。ペデスタル又は基板支持体３１０は、前述のように、チャンバのベースを通って延在させることができる。処理領域は、ペデスタル、フェースプレート、及び／又はチャンバ壁の間に少なくとも部分的に画定することができる。基板支持体は、半導体基板３０５を支持することができる支持プラテン３２５を含み得る。支持プラテン３２５は、シャフト３３０と結合させることができ、シャフト３３０は、チャンバのベースを通って延在させることができる。
［００３９］方法２００は、処理のためのチャンバを準備するための多数の操作、及びハードマスクフィルムを形成すること、又は他の堆積操作を含むことができるが、他の任意の堆積処理も同様に本技術に包含することができる。操作２０５で、材料を基板上に堆積することができる。堆積中、基板支持体３１０は、フェースプレート３１０に対して第１の垂直位置であり得る第１の位置に配置することができる。位置は、図に示されているように、基板支持体を横切るプラズマの発生を容易にするフェースプレートからの任意の距離であってよい。いくつかの操作では基板を傾けることもでき、これにより、チャンバの特徴を説明するための均一性の向上が促進される場合がある。基板の第１の位置は、容量結合プラズマが生成され得る、フェースプレートと基板支持体との間にプラズマ体積３４０を生成するように構成された高さであってよい。
［００４０］１つの非限定的な実施形態では、堆積は、炭素含有ハードマスクの場合などのハードマスク堆積であり得る。炭素含有前駆体を処理領域に送達することができ、プラズマを生成して炭素含有ラジカルを生成することができ、これを基板上に堆積又は吸着させて、ハードマスクなどの炭素含有膜を生成することができる。任意の炭素含有材料を堆積に使用することができ、炭素含有前駆体は、任意のアルカン、アルケン、又は任意の他の炭素含有材料であるか、又はそれらを含むことができる。前駆体は、炭素－水素含有前駆体を含むことができ、これは、任意の量の炭素及び水素結合を含み得る。いくつかの実施形態では、炭素含有前駆体は、炭素－炭素結合及び炭素－水素結合からなるものであってよい。堆積は、基板上で均一に、又は比較的均一に発生する可能性があり、基板の上又は斜面エッジまでを含むエッジ領域に延在させることができる。堆積は、実行されている特定の堆積に基づいて調整され得る任意の数の処理条件で実行され得る。例 えば、炭素含有ハードマスクの場合、プロセスは、約６００℃以上、約６５０℃以上、又はそれよりも高い温度で起こり得る。更に、チャンバ内の圧力は、約１～約２０Ｔｏｒｒの間に維持することができ、これは、例えば、約３～約９Ｔｏｒｒなど、この範囲内の任意のより小さな範囲を含み得る。
［００４１］任意の厚さまで実行することができる堆積に続いて、任意の操作２１０で、チャンバをポンプダウンして、残留堆積前駆体又は堆積副生成物を除去することができる。例えば、チャンバは、残留物質を排出するために、約３Ｔｏｒｒ以下、約２Ｔｏｒｒ以下、約１Ｔｏｒｒ以下、又はそれより低くポンプダウンされ得る。更に、平坦化操作を実行して、基板が堆積中に傾斜していた場合のように、基板をフェースプレートと平行に又は実質的に平行にすることができる。実質的に平行とは、機械の公差に基づいて完全な平行性が実現できない可能性があることを意味し、許容誤差は、フェースプレートに対する完全な平面からのわずかな偏差を説明するための用語に含まれる。基板支持プラテン３２５及び基板は、任意の操作２１５で水平にすることができ、これは、その後の並進動作を容易にすることができる。
［００４２］操作２２０において、基板支持体は垂直に並進させることができる。例えば、基板支持体は、フェースプレート３１０に向かって持ち上げることができ、フェースプレートに対して第１の位置から第２の位置に移動することができる。第２の位置は、図３Ｂに示されるように、支持体が第１の位置にあるときの基板支持体とフェースプレートとの間の距離よりも短い距離であるなど、いくつかの実施形態ではフェースプレートにより近い場合がある。以下で更に説明するように、この距離は、基板とフェースプレートとの間のプラズマ生成を制限するのに十分である可能性がある。エッチングプロセスを開始するために、エッチャント前駆体をチャンバに流入させることができる。エッチングされる材料に応じて、任意の数のエッチャント材料を実施形態で使用することができる。例えば、炭素含有フィルムの場合、酸素含有前駆体をチャンバに流入して、エッチャントとして使用することができる。本技術全体で説明されるような任意の操作で使用される酸素含有前駆体は、Ｏ２、Ｎ２Ｏ、ＮＯ２、Ｏ３、Ｈ２Ｏ、オゾン、並びフィルムエッチング、又はその他のフィルム変換若しくは除去操作で使用できる他の任意の酸素含有前駆体を含むことができる。いくつかの実施形態では、遠隔プラズマは、エッチャント前駆体から形成されない場合がある。遠隔プラズマが生成されると、プラズマ流出物はチャンバ構成要素を通って流れる可能性があり、基板全体に均一に分布する可能性がある。これは、斜角エッチングが望まれる可能性があるエッジ領域と同じかそれ以上の中央領域でフィルムをエッチングする可能性がある。
［００４３］操作２２５において、プラズマは、チャンバの処理領域内のエッチャント前駆体から生成され得る。例えば、酸素含有前駆体の場合、酸素含有前駆体は、フェースプレートを通ってチャンバの処理領域に流入させることができる。プラズマは、基板支持体の位置によって影響を受ける可能性があるが、酸素含有前駆体に衝突する可能性がある。２つのプラズマ電極は、フェースプレート及び基板支持体であり得るか、又はそれらを含み得る。例えば、フェースプレートは、電力を供給されるＲＦ電極として動作することができるが、いくつかの実施形態では、基板支持体は、フェースプレートに対してホット電極として動作することができる。前述のように、基板支持体は、プラズマ生成を制限するために、基板をフェースプレートから離れた位置に配置することができる。容量結合プラズマは、プラズマシースの距離を超えて間隔を空けることができる２つの電極の間に生成され得る。容量性プラズマでは、各電極は、バルク領域空間と電極の固体表面との間の遷移でプラズマシースを形成することができる。被覆に対応するために数デバイ長の距離を下回ると、プラズマが形成されない場合がある。したがって、基板を数デバイ長未満の距離に配置することにより、基板とフェースプレートとの間にプラズマが生成されない場合がある。
［００４４］したがって、いくつかの実施形態では、基板支持体が第２の位置にあるとき、フェースプレートに面する基板の表面は、フェースプレートから約５ｍｍ以下に位置付けることができ、フェースプレートから約４ｍｍ以下、約３ｍｍ以下、約２ｍｍ以下、１ｍｍ以下、又はそれ未満に位置付けることができる。チャンバのダイナミクスに応じて、プラズマシースは、各電極から約０．５ｍｍ以上～約１ｍｍの距離で基板を横切って形成することができ、したがって、電極間の合計距離は約１ｍｍと約２ｍｍとの間である。その結果、基板をこの距離又はその範囲内に維持することにより、プラズマが基板とフェースプレートとの間に生成されない可能性がある。
［００４５］しかしながら、平面基板支持体、又は凹型ポケット若しくはエッジリングを備えた基板支持体の場合、基板支持体をフェースプレートの近くに配置することにより、プラズマは領域内に全く生成されない可能性がある。したがって、いくつかの実施形態では、基板支持体は、図示のように、支持体のエッジ領域にある凹んだレッジによって特徴付けることができる。いくつかのデバイ長を超えて延び得るエッジ距離を作成することにより、プラズマは、中央領域から制限されながら、エッジ領域の周りに形成することができる。結果として、エッチングは、形成されたフィルムの残りを実質的に維持しながら、基板の斜角及び／又はエッジ領域の周りで実行され得る。形成されたプラズマは、基板の周りに延在している環状形状によって特徴付けることができ、操作２３０でエッジ材料をエッチングできる。
［００４６］上記のように、プラズマを生成するために、凹んだレッジとフェースプレートとの間の距離は、基板支持体が第２の位置にある間にプラズマを生成するのに十分であることができる。したがって、凹みは、約１ｍｍ以上、約２ｍｍ以上、約３ｍｍ以上、約４ｍｍ以上、又はそれより大きいものであることができる。図３Ｂに示されるように、凹んだレッジ３４５は、環状又は他の形状のプラズマ３５０が基板支持体の周りに形成され得るように、フェースプレートから十分に延在させることができる。これにより、基板の斜角がエッチングされ、堆積したフィルムの張り出しを除去できる。更に、基板と基板支持体との間の距離を増加させることにより、生成されたプラズマは、少なくとも部分的に半径方向内側に延在させることができ、これにより、基板のエッジ領域でのエッチングの制御された伸長が可能になる。例えば、エッチングは、基板の外側エッジから約５０ｍｍ以下の距離で実施することができ、約４５ｍｍ以下、約４０ｍｍ以下、約３５ｍｍ以下、約３０ｍｍ以下、約２５ｍｍ以下、約２０ｍｍ以下、約１５ｍｍ以下、約１０ｍｍ以下、約５ｍｍ以下、約２ｍｍ以下、又はそれより短い距離に制御することができる。プラズマは密度勾配のために中心に拡散する可能性があるが、中心に到達したり、生成されたバルクフィルムの公称エッチングを超えたりすることはほとんどない。
［００４７］図４は、本技術のいくつかの実施形態による例示的な基板支持体４００の概略上面平面図を示している。基板支持体４００は、他の場所で議論される任意の基板支持体の追加の図であり得、議論される任意のチャンバ、又は半導体処理で使用され得る任意の他のチャンバに含まれ得る。図示のように、基板支持体４００は、支持体の中央領域４０５に基板４０２を取り付けることができる。凹んだレッジ４１０は、斜面エッチング用のプラズマ生成領域を生成するために、基板支持体の周りに延在させることができる。図示のように、凹んだレッジ４１０は、基板から外側にある距離だけ延在させることができ、基板の端から約５ｍｍ以上、約１０ｍｍ以上、約１５ｍｍ以上、約２０ｍｍ以上、約２５ｍｍ以上、３０ｍｍ以上、又はそれ以上延在させることができる。
［００４８］多くの基板支持体には、ウエハ用のポケット又はエッジリングが含まれており、これらは両方とも、他の利点の中でも特に位置上の利点を提供することができる。例えば、チャンバの排気及び加圧中に、基板の位置を維持するための適切な取付け又は構成要素がないと、基板は、基板支持体上でシフト又は浮遊する可能性があり、これは、中心軸からオフセットされたウエハ上のプロセスの均一性に影響を与える可能性がある。凹んだレッジのあるヒーターを利用することにより、エッジリングやポケットのような側面が利用できない場合がある。したがって、本技術のいくつかの実施形態は、位置決めタブ４１５を組み込むことができ、これは、凹んだ外側レッジがあっても、処理中に基板が所定の位置に維持されることを確実にすることができる。タブは、斜面でのエッチングプロセスへの影響を制限するために、制限された垂直方向の延長によって形成又は包含され、特徴付けることができる。したがって、いくつかの実施形態では、タブは、基板が取り付けられる表面の上の高さが約２０ｍｍ以下であることによって特徴付けることができ、表面からの、約１５ｍｍ以下、約１２ｍｍ以下、約１０ｍｍ以下、約９ｍｍ以下、約８ｍｍ以下、約７ｍｍ以下、約６ｍｍ以下、約５ｍｍ以下、約４ｍｍ以下、約３ｍｍ以下、約２ｍｍ以下、又はそれよりを下回る高さによって特徴付けることができる。基板支持体上に凹んだレッジを含めることにより、本技術は、制御されたエッジプラズマ及びエッチングを生成することを可能にし得る。そのようなプラズマは、堆積が基板上に実行された単一のチャンバ内でその場でのエッチングを実行することを可能にし得る。
［００４９］前述の説明では、説明の目的で、本技術の様々な実施形態の理解を提供するために多くの詳細が示されている。しかしながら、当業者には、これらの詳細のうちの一部がなくても、あるいは、追加の詳細があれば、特定の実施形態を実施できることが明らかであろう。
［００５０］いくつかの実施形態を開示したが、当業者は、実施形態の趣旨から逸脱することなく、様々な修正、代替構造、及び等価物を使用できることが認識されるであろう。更に、本技術を不必要にあいまいにすることを避けるために、いくつかの周知のプロセス及び要素については説明しなかった。したがって、上記の説明は、本技術の範囲を制限するものとして解釈されるべきではない。
［００５１］値の範囲が提示される場合、文脈上明らかに別段の指示がない限り、その範囲の上限と下限の間の各介在値はまた、下限の単位の最小単位まで具体的に開示されることが理解される。記載された範囲の任意の記載値又は記載されていない介在値の間の任意の狭い範囲、そしてその記載範囲のその他任意の記載された又は介在する値も包含される。これらの小さい範囲の上限と下限は、個別に範囲に含めることも除外することもでき、いずれか、どちらでもない、又は両方の制限がより狭い範囲に含まれている各範囲も本技術に含まれ、指定された範囲で特に除外された制限が適用される。記載された範囲に制限の一方又は両方が含まれる場合、含まれる制限のいずれか又は両方を除く範囲も含まれる。
［００５２］本明細書及び添付の特許請求の範囲で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈上別途明示しない限り複数の指示物を含む。したがって、例えば、「前駆体」への言及は、複数のそのような前駆体への言及を含み、「層」への言及は、１つ又は複数の層、並びに当業者に知られているその等価物への言及などを含む。
［００５３］また、「含む（ｃｏｍｐｒｉｓｅ（ｓ））」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含有する（ｃｏｎｔａｉｎ（ｓ））」、「含有している（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ（ｓ））」、及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書及び特許請求の範囲で使用された場合、記載された特徴、整数、構成要素、又はステップの存在を特定することを意図しているが、一又は複数のその他の特徴、整数、構成要素、工程、動作、又はグループの存在又は追加を除外するものではない。

Claims (20)

  1. 半導体処理チャンバの処理領域に収容された基板支持体上に取り付けた基板上に材料を堆積することであって、前記処理領域は、前記基板支持体及びフェースプレートによって少なくとも部分的に画定され、前記基板支持体は、前記フェースプレートに対して前記処理領域内の第１の位置にある、前記基板上に材料を堆積すること；
    前記基板支持体を前記フェースプレートに対して第２の位置に並進させること；
    前記半導体処理チャンバの前記処理領域内にエッチャント前駆体のプラズマを形成すること；及び
    前記基板のエッジ領域をエッチングすること
    を含む、半導体処理方法。
  2. 前記堆積することが：
    炭素含有前駆体を前記半導体処理チャンバの前記処理領域に送達すること、
    前記炭素含有前駆体のプラズマを形成すること、及び
    前記基板上に炭素含有材料を堆積すること
    を含む、請求項１に記載の半導体処理方法。
  3. 前記エッチャント前駆体が酸素含有前駆体を含む、請求項２に記載の半導体処理方法。
  4. 前記第２の位置における前記基板支持体と前記フェースプレートとの間の距離が、前記第１の位置における前記基板支持体と前記フェースプレートとの間の距離よりも短い、請求項１に記載の半導体処理方法。
  5. 前記基板支持体が前記第２の位置にあるとき、前記フェースプレートに面する前記基板の表面が、前記フェースプレートから約５ｍｍ以下に位置付けられる、請求項１に記載の半導体処理方法。
  6. 前記基板支持体が、前記基板支持体の外側エッジにおける凹んだレッジによって特徴付けられる、請求項１に記載の半導体処理方法。
  7. 前記基板支持体が前記第２の位置にあるとき、前記凹んだレッジにおいて前記フェースプレートに面する前記基板支持体の表面が、前記フェースプレートから約２ｍｍ以上に位置付けられる、請求項６に記載の半導体処理方法。
  8. 前記エッチャント前駆体の前記プラズマを形成することが、前記基板支持体のエッジ領域の周りに環状プラズマを形成することを含む、請求項１に記載の半導体処理方法。
  9. 前記基板の前記エッジ領域をエッチングすることが、前記基板の外側エッジから約５０ｍｍ以下に延びる距離に実質的に制限されたエッチングを実行する、請求項８に記載の半導体処理方法。
  10. 半導体処理チャンバの処理領域に収容された基板支持体上に取り付けた基板上に材料を堆積することであって、前記処理領域は、前記基板支持体及びフェースプレートによって少なくとも部分的に画定され、前記基板支持体は、前記基板支持体の外側エッジにおける凹んだレッジによって特徴付けられる、前記基板上に材料を堆積すること；
    前記基板支持体を、前記フェースプレートに面する前記基板の表面が前記フェースプレートから約５ｍｍ以下に位置付けられる位置まで持ち上げること；
    前記半導体処理チャンバの前記処理領域内にエッチャント前駆体のプラズマを形成すること；及び
    前記基板の中央領域に堆積された前記材料を実質的に維持しながら、前記基板のエッジ領域をエッチングすること
    を含む、半導体処理方法。
  11. 前記基板上に堆積された材料が炭素含有ハードマスクを含む、請求項１０に記載の半導体処理方法。
  12. エッチャント前駆体のプラズマを形成することが：
    酸素含有前駆体を前記半導体処理チャンバの前記処理領域に流入させること、
    前記酸素含有前駆体のプラズマを形成すること、及び
    前記酸素含有前駆体のプラズマ放出物で前記基板上に堆積された前記材料をエッチングすること
    を含む、請求項１０に記載の半導体処理方法。
  13. 前記基板支持体を持ち上げることが、前記フェースプレートに面している前記基板の前記表面を前記フェースプレートから約２ｍｍ以下に配置する、請求項１０に記載の半導体処理方法。
  14. 前記エッチャント前駆体の前記プラズマを形成することが、前記基板支持体のエッジ領域の周りに環状プラズマを形成することを含む、請求項１０に記載の半導体処理方法。
  15. 前記基板の前記エッジ領域をエッチングすることが、前記基板の外側エッジから約５０ｍｍ以下に延びる距離に実質的に制限されたエッチングを実行する、請求項１４に記載の半導体処理方法。
  16. 前記材料を堆積することに続いて、前記半導体処理チャンバの前記処理領域をパージするために、前記半導体処理チャンバ内の圧力を低減すること
    を更に含む、請求項１０に記載の半導体方法。
  17. 前記基板支持体が、堆積中の傾斜によって特徴付けられ、前記方法が：
    前記基板が前記フェースプレートと実質的に平行になるように、前記基板支持体を水平にすること
    を更に含む、請求項１０に記載の半導体処理方法。
  18. 半導体処理チャンバの処理領域に炭素含有前駆体のプラズマを形成することであって、前記処理領域は、基板支持体及びフェースプレートによって少なくとも部分的に画定される、前記炭素含有前駆体のプラズマを形成すること；
    前記基板支持体上に配置された基板上に炭素含有材料を堆積することであって、前記基板支持体は、前記フェースプレートに対して前記処理領域内の第１の位置にある、前記基板上に炭素含有材料を堆積すること；
    前記基板支持体を前記フェースプレートに対して第２の位置に持ち上げること；
    前記半導体処理チャンバの前記処理領域内に酸素含有前駆体の環状プラズマを形成すること；及び
    前記基板のエッジ領域をエッチングすること
    を含む、半導体処理方法。
  19. 前記基板支持体が、前記基板を前記基板支持体上に維持するための位置決めタブを含む、請求項１８に記載の半導体処理方法。
  20. 前記基板支持体が、前記基板が上に配置されている領域の半径方向外側の、前記基板支持体の外側エッジにおける凹んだレッジによって特徴付けられ、前記フェースプレートに面する前記基板の表面は、前記基板支持体が前記第２の位置にあるとき、前記フェースプレートから約２ｍｍ以下にあり、前記凹んだレッジにおける前記フェースプレートに面する前記基板支持体の表面は、前記基板支持体が前記第２の位置にあるとき、前記フェースプレートから約２ｍｍ以上にある、請求項１８に記載の半導体処理方法。
JP2022533217A 2019-12-02 2020-11-30 チャンバ堆積とエッチングプロセス Pending JP2023504673A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/700,758 2019-12-02
US16/700,758 US11139168B2 (en) 2019-12-02 2019-12-02 Chamber deposition and etch process
PCT/US2020/062595 WO2021113178A1 (en) 2019-12-02 2020-11-30 Chamber deposition and etch process

Publications (1)

Publication Number Publication Date
JP2023504673A true JP2023504673A (ja) 2023-02-06

Family

ID=76091754

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022533217A Pending JP2023504673A (ja) 2019-12-02 2020-11-30 チャンバ堆積とエッチングプロセス

Country Status (6)

Country Link
US (1) US11139168B2 (ja)
JP (1) JP2023504673A (ja)
KR (1) KR20220107045A (ja)
CN (1) CN114930507A (ja)
TW (1) TWI780529B (ja)
WO (1) WO2021113178A1 (ja)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572131B1 (ko) 2003-12-11 2006-04-18 (주)울텍 실리콘 웨이퍼의 가장자리, 측면, 하부면을 동시에식각하기 위한 플라즈마 식각장치
KR20060060997A (ko) 2004-12-01 2006-06-07 삼성전자주식회사 웨이퍼 에지 식각 장치
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US8398778B2 (en) * 2007-01-26 2013-03-19 Lam Research Corporation Control of bevel etch film profile using plasma exclusion zone rings larger than the wafer diameter
KR101342989B1 (ko) 2007-05-03 2013-12-18 (주)소슬 기판 에지 식각 장치
US8197636B2 (en) 2007-07-12 2012-06-12 Applied Materials, Inc. Systems for plasma enhanced chemical vapor deposition and bevel edge etching
US20090302002A1 (en) * 2008-02-29 2009-12-10 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
US20090293907A1 (en) * 2008-05-28 2009-12-03 Nancy Fung Method of substrate polymer removal
US8658937B2 (en) * 2010-01-08 2014-02-25 Uvtech Systems, Inc. Method and apparatus for processing substrate edges
KR102205945B1 (ko) * 2012-09-26 2021-01-20 어플라이드 머티어리얼스, 인코포레이티드 폐쇄 루프 제어를 갖는 바닥 및 측부 플라즈마 튜닝
US10937634B2 (en) * 2013-10-04 2021-03-02 Lam Research Corporation Tunable upper plasma-exclusion-zone ring for a bevel etcher
US10903066B2 (en) * 2017-05-08 2021-01-26 Applied Materials, Inc. Heater support kit for bevel etch chamber
KR20230169487A (ko) * 2017-12-01 2023-12-15 어플라이드 머티어리얼스, 인코포레이티드 고 에칭 선택성 비정질 탄소 막
CN112437972A (zh) * 2018-01-17 2021-03-02 Spp科技股份有限公司 宽能隙半导体基板、宽能隙半导体基板之制造装置及宽能隙半导体基板之制造方法
JP2019140220A (ja) * 2018-02-09 2019-08-22 東芝メモリ株式会社 半導体処理装置および半導体処理方法

Also Published As

Publication number Publication date
US20210166942A1 (en) 2021-06-03
WO2021113178A1 (en) 2021-06-10
KR20220107045A (ko) 2022-08-01
TWI780529B (zh) 2022-10-11
CN114930507A (zh) 2022-08-19
US11139168B2 (en) 2021-10-05
TW202137297A (zh) 2021-10-01

Similar Documents

Publication Publication Date Title
JP6050944B2 (ja) プラズマエッチング方法及びプラズマ処理装置
CN113039626A (zh) 边缘环的温度及偏压控制
WO2013187429A1 (ja) プラズマエッチング方法及びプラズマ処理装置
JP2023502094A (ja) 双極静電チャックにおける縁部均一性の調整性
JP2023504673A (ja) チャンバ堆積とエッチングプロセス
US11869795B2 (en) Mesa height modulation for thickness correction
JP2024500760A (ja) 低温でのケイ素含有膜のプラズマ強化堆積
JP2023501787A (ja) 欠陥が低減された堆積処理
JP2022544230A (ja) 制御された堆積用のチャンバ構成
US20220020589A1 (en) Dielectric coating for deposition chamber
US11929278B2 (en) Low impedance current path for edge non-uniformity tuning
US20220122811A1 (en) Electric arc mitigating faceplate
US20230360924A1 (en) Low temperature carbon gapfill
TWI797833B (zh) 用於使用電容耦合電漿的氧化矽間隙填充的沉積方法
US11515150B2 (en) Hardmask tuning by electrode adjustment
US20220293416A1 (en) Systems and methods for improved carbon adhesion
US20210134592A1 (en) Surface encasing material layer
JP2024519841A (ja) 端面不均一性チューニングのための低インピーダンス電流経路
KR20210059444A (ko) 적층 박막 형성 방법 및 기판 처리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231127