CN114930507A - 腔室沉积和蚀刻工艺 - Google Patents

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Abstract

一种半导体处理的示例性方法，可包括以下步骤：在安置于容纳在半导体处理腔室的处理区域中的基板支撑件上的基板上沉积材料。处理区域可至少部分地由基板支撑件和面板限定。基板支撑件可在处理区域内相对于面板处于第一位置。方法可包括以下步骤：将基板支撑件平移到相对于面板的第二位置。方法可包括以下步骤：在半导体处理腔室的处理区域内形成蚀刻剂前驱物的等离子体。方法可包括以下步骤：蚀刻基板的边缘区域。

Description

腔室沉积和蚀刻工艺
相关申请的交叉引用
本申请要求于2019年12月2日提交的美国专利申请第16/700,758号的优先权权益，该申请的全部内容出于所有目的通过引用以其整体并入本文。
技术领域
本技术涉及用于半导体处理的方法和部件。更具体地，本技术涉及用于生产硬模膜的系统和方法。
背景技术
通过在基板表面上产生复杂图案化的材料层的工艺使得集成电路成为可能。在基板上产生图案化的材料需要用于形成和去除材料的受控方法。随着器件尺寸的不断减小，结构的长宽比可能会增加，且在移除操作期间维持这些结构的尺寸可能会受到挑战。为了促进在基板上的材料的图案化，可采用硬模。随着经图案化的材料层的数量的增加，硬模的使用和对多种材料的选择性变得越来越重要。
因此，需要可用于生产高质量器件和结构的改善的系统和方法。由本技术解决这些需求和其他需求。
发明内容
半导体处理的示例性方法可包括以下步骤：在安置于容纳在半导体处理腔室的处理区域中的基板支撑件上的基板上沉积材料。处理区域可至少部分地由基板支撑件和面板限定。基板支撑件可在处理区域内相对于面板的第一位置处。方法可包括以下步骤：将基板支撑件平移至相对于面板的第二位置。方法可包括以下步骤：在半导体处理腔室的处理区域内形成蚀刻剂前驱物的等离子体。方法可包括以下步骤：蚀刻基板的边缘区域。
在一些实施例中，沉积步骤可包括以下步骤：将含碳前驱物输送到半导体处理腔室的处理区域。沉积步骤可包括以下步骤：形成含碳前驱物的等离子体，以及在基板上沉积含碳材料。蚀刻剂前驱物可以是含氧前驱物或包括含氧前驱物。在第二位置处的基板支撑件和面板之间的距离可小于在第一位置处的基板支撑件和面板之间的距离。当基板支撑件在第二位置中时，可将基板的面对面板的表面定位成与面板相距小于5mm或大约5mm。基板支撑件的特征可在于：在基板支撑件的外边缘处的凹陷的凸耳。当基板支撑件在第二位置中时，可将基板支撑件的在凹陷的凸耳处面对面板的表面定位成与面板相距大于2mm或大约2mm。形成蚀刻剂前驱物的等离子体的步骤可包括以下步骤：围绕基板支撑件的边缘区域形成环形等离子体。蚀刻基板的边缘区域的步骤可执行蚀刻，所述蚀刻基本上限于从基板的外边缘延伸小于50mm或大约50mm的距离。
本技术的一些实施例可涵盖半导体处理方法。方法可包括以下步骤：在安置于容纳在半导体处理腔室的处理区域中的基板支撑件上的基板上沉积材料。处理区域可至少部分地由基板支撑件和面板限定。基板支撑件的特征可在于：在基板支撑件的外边缘处的凹陷的凸耳。方法可包括以下步骤：将基板支撑件升高到基板的面对面板的表面可被定位成与面板相距小于5mm或大约5mm的位置。方法可包括以下步骤：在半导体处理腔室的处理区域内形成蚀刻剂前驱物的等离子体。方法可包括以下步骤：蚀刻基板的边缘区域，同时基本上保持经沉积在基板的中心区域的材料。
在一些实施例中，经沉积在基板上的材料可以是含碳硬模或包括含碳硬模。形成蚀刻剂前驱物的等离子体的步骤可包括以下步骤：使含氧前驱物流入半导体处理腔室的处理区域中。方法可包括以下步骤：形成含氧前驱物的等离子体，以及用含氧前驱物的等离子体流出物蚀刻经沉积在基板上的材料。升高基板支撑件的步骤可将基板的面对面板的表面定位成与面板相距小于2mm或大约2mm。形成蚀刻剂前驱物的等离子体的步骤可包括以下步骤：围绕基板支撑件的边缘区域形成环形等离子体。蚀刻基板的边缘区域的步骤可执行蚀刻，所述蚀刻基本上限于从基板的外边缘延伸小于50mm或大约50mm的距离。方法可包括以下步骤：在沉积材料之后，降低半导体处理腔室中的压力以净化半导体处理腔室的处理区域。基板支撑件的特征可在于：在沉积期间的倾斜，并且方法可包括以下步骤：调平基板支撑件，使基板与面板基本上平行
本技术的一些实施例可涵盖半导体处理方法。方法可包括以下步骤：在半导体处理腔室的处理区域中形成含碳前驱物的等离子体。处理区域可至少部分地由基板支撑件和面板限定。方法可包括以下步骤：在设置在基板支撑件上的基板上沉积含碳材料。基板支撑件可在处理区域内相对于面板的第一位置处。方法可包括以下步骤：将基板支撑件升高到相对于面板的第二位置。方法可包括以下步骤：在半导体处理腔室的处理区域内形成含氧前驱物的环形等离子体。方法可包括以下步骤：蚀刻基板的边缘区域。
在一些实施例中，基板支撑件可包括用于将基板保持在基板支撑件上的定位突片。基板支撑件的特征可在于：在基板支撑件的外边缘处的凹陷的凸耳，所述凹陷的凸耳在基板设置于其上的区域的径向外侧。当基板支撑件在第二位置中时，基板的面对面板的表面可与面板相距小于2mm或大约2mm。当基板支撑件在第二位置中时，基板支撑件的在凹陷的凸耳处面向面板的表面可与面板相距大于2mm或大约2mm。
与常规系统和技术相比，这种技术可提供许多好处。例如，本技术的实施例可在单个处理腔室内执行沉积工艺和蚀刻工艺，这可减少处理队列时间。另外，本技术可通过执行斜角蚀刻来减少所形成的膜的剥离。结合以下描述和附图更详细地描述了这些和其他实施例以及它们的许多优势和特征。
附图说明
通过参考说明书的其余部分和附图，可实现对所公开技术的性质和优势的进一步理解。
图1示出了根据本技术的一些实施例的示例性等离子体系统的示意性横截面视图。
图2示出了根据本技术的一些实施例的半导体处理方法中的操作。
图3A示出了根据本技术的一些实施例的在示例性沉积操作期间的示例性等离子体腔室的示意性横截面视图。
图3B示出了根据本技术的一些实施例的在示例性蚀刻操作期间的示例性等离子体腔室的示意性横截面视图。
图4示出了根据本技术的一些实施例的示例性基板支撑件的示意性俯视平面图。
附图中的一些附图被包括作为示意图。要理解，附图仅用于说明目的，且除非特别说明是按比例绘制的，否则不应视为按比例绘制的。另外，作为示意图，提供了附图以帮助理解；并且与实际表示相比，附图可能不包括所有方面或信息；并且出于说明目的，附图可包括夸大的材料。
在附图中，相似的部件和/或特征可具有相同的附图标记。此外，可通过在附图标记后面加上在相似部件之间进行区分的字母来区分相同类型的各种部件。如果在说明书中仅使用第一附图标记，则说明书可适用于具有相同第一附图标记的类似部件中的任何一者，而与字母无关。
具体实施方式
等离子体增强的沉积工艺可激发一种或多种组分前驱物，以促进在基板上的膜形成。可生产任何数量的材料膜来开发半导体结构，其包括导电膜、介电膜、以及有助于材料转移和去除的膜。例如，可形成硬模膜以促进基板的图案化，同时保护下方的材料以用其他方式保持。在许多处理腔室中，可在气体面板中混合许多前驱物并输送到可在其中设置基板的腔室的处理区域。在处理区域内，可点燃等离子体，等离子体产生用于沉积的材料。在含碳膜的非限制性示例中，等离子体沉积也可在相对较高的温度下发生，这可促进碳自由基吸附在基板的表面上。
这种沉积可产生可延伸到基板的边缘区域中的膜，且还可在基板的斜角外边缘之上延伸。此材料的特征可在于：相对于经沉积在暴露的基板表面上的材料，此材料的粘附力降低。另外，可将氢结合到膜中，这可进一步降低处理期间的粘附力。后续操作可包括平版印刷术，并且在一种非限制性平板印刷技术中，可使用浸没式平版印刷术。浸没式平版印刷术可用折射率大于1的液体介质代替工具的最终透镜与基板表面之间的气隙。技术的分辨率可在空气中增加等于液体折射率的因子。一些浸没式平版印刷技术可利用纯净水作为液体介质。水性介质的特征可在于表面张力，此表面张力可进一步增加硬模膜的分层的机会，硬模膜的分层的特征可在于(诸如在基板的斜角边缘周围的)较低的粘附力。
为了限制此效果，可在基板上执行边缘蚀刻以去除基板斜角上的残留材料。在从沉积处理腔室转移包括经沉积材料的基板之后，可在装载锁定或蚀刻边缘区域的其他蚀刻腔室中执行工艺。由于许多平台包括比装载锁定更多的沉积腔室，因此这种蚀刻工艺可能受到限制。另外，还可执行多次的抽空操作，这进一步减慢了基板产量。
本技术通过在完成沉积之后执行原位蚀刻工艺来克服这些问题。在一些实施例中，本技术可利用经修改的基板支撑件，其可有助于控制蚀刻等离子体。另外，通过在沉积之后直接执行蚀刻，可为多腔室系统解决产量问题。
尽管其余公开内容将常规地利用所公开的技术来识别特定的沉积工艺，但将容易理解的是，系统和方法同样适用于其他沉积、蚀刻和清洁腔室，以及在所描述的腔室中可能发生的工艺。因此，不应认为技术仅限于与这些特定的沉积工艺或腔室一起使用。在描述对根据本技术的实施例的对此系统的附加变化和调整之前，本公开内容将讨论一种可用于执行根据本技术的实施例的工艺的可能腔室。
图1示出了根据本技术的一些实施例的示例性处理腔室100的横截面视图。附图可示出结合了本技术的一个或多个方面的系统的概览，和/或系统可经具体配置为执行根据本技术的实施例的一个或多个操作。可在下文进一步描述腔室100或所执行的方法的附加细节。根据本技术的一些实施例，腔室100可用于形成膜层；尽管应当理解，可类似地在可发生膜形成的任何腔室中执行方法。处理腔室100可包括腔室主体102、设置在腔室主体102内部的基板支撑件104以及与腔室主体102耦接并将基板支撑件104封闭在处理空间120中的盖组件106。可通过开口126将基板103提供至处理空间120，通常可使用狭缝阀或门将开口126密封以进行处理。在处理期间，可将基板103安置在基板支撑件的表面105上。如箭头145所示，基板支撑件104可沿着轴线147旋转；基板支撑件104的轴144可位于轴线147处。替代地，可在沉积工艺期间根据需要来将基板支撑件104提升以旋转。
等离子体轮廓调制器111可设置在处理腔室100中，以控制等离子体在整个设置在基板支撑件104上的基板103上的分布。等离子体轮廓调制器111可包括第一电极108；第一电极108可设置成与腔室主体102相邻且可将腔室主体102与盖组件106的其他部件分开。第一电极108可以是盖组件106的一部分，或者第一电极108可以是单独的侧壁电极。例如，在如将在下文进一步描述的一些实施例中，第一电极108可以是面板。第一电极108可以是环形构件或环状构件，并且第一电极108可以是环电极。第一电极108可以是连续环，所述连续环围绕环绕处理空间120的处理腔室100的圆周，或者如果需要的话，第一电极108可在所选位置处不连续。第一电极108还可为穿孔电极(诸如穿孔环或网状电极)，或第一电极108可为板状电极(诸如例如二次气体分配器)。
一个或多个隔离器110a、110b可以是介电材料(诸如陶瓷或金属氧化物，例如氧化铝和/或氮化铝)；一个或多个隔离器110a、110b可与第一电极108接触且将第一电极108与气体分配器112和腔室主体102电隔离且热隔离。气体分配器112可限定用于将处理前驱物分配到处理空间120中的孔118。气体分配器112可与第一电功率源142(诸如RF发生器、RF电源、DC电源、脉冲DC电源、脉冲RF电源或可与处理腔室耦合的任何其他电源)耦合。在一些实施例中，第一电功率源142可以是RF电源。
气体分配器112可以是导电气体分配器或非导电气体分配器。气体分配器112也可由导电部件和非导电部件形成。例如，气体分配器112的主体可以是导电的，而气体分配器112的面板可以是不导电的。气体分配器112可诸如由第一电功率源142(如图1所示)供电，或者在一些实施例中，气体分配器112可与接地耦合。
第一电极108可与可控制处理腔室100的接地路径的第一调谐电路128耦合。第一调谐电路128可包括第一电子传感器130和第一电子控制器134。第一电子控制器134可以是或包括可变电容器或其他电路元件。第一调谐电路128可以是或包括一个或多个电感器132。第一调谐电路128可以是在处理期间存在于处理空间120中的等离子体状况下能实现可变或可控阻抗的任何电路。在所示的一些实施例中，第一调谐电路128可包括并联耦合在接地和第一电子传感器130之间的第一电路分支和第二电路分支。第一电路分支可包括第一电感器132A。第二电路分支可包括与第一电子控制器134串联耦合的第二电感器132B。第二电感器132B可设置在第一电子控制器134和节点之间，所述节点将第一电路分支和第二电路分支两者都连接到第一电子传感器130。第一电子传感器130可以是电压传感器或电流传感器，且第一电子传感器130可与第一电子控制器134耦合；第一电子控制器134可提供对处理空间120内部的等离子体状况的一定程度的闭环控制。
第二电极122可与基板支撑件104耦合。第二电极122可嵌入在基板支撑件104内或与基板支撑件104的表面耦合。第二电极122可以是板、穿孔板、网、丝网或导电元件的任何其他分布式布置。第二电极122可以是调谐电极，且第二电极122可通过例如设置在基板支撑件104的轴144中的导管146(例如具有选定电阻(诸如50欧姆)的电缆)与第二调谐电路136耦合。第二调谐电路136可具有第二电子传感器138和第二电子控制器140，第二电子控制器140可以是第二可变电容器。第二电子传感器138可以是电压传感器或电流传感器，且第二电子传感器138可与第二电子控制器140耦合以提供对处理空间120中的等离子体状况的进一步控制。
可以是偏压电极和/或静电吸盘电极的第三电极124可与基板支撑件104耦合。第三电极可通过滤波器148与第二电功率源150耦合；滤波器148可以是阻抗匹配电路。第二电功率源150可以是DC电源、脉冲DC电源、RF偏压电源、脉冲RF电源或偏压电源，或这些电源或其他电源的组合。在一些实施例中，第二电功率源150可以是RF偏压功率。
可将图1的盖组件106和基板支撑件104与任何用于等离子体处理或热处理的处理腔室一起使用。在操作中，处理腔室100可提供对处理空间120中等离子体状况的实时控制。可将基板103设置在基板支撑件104上，且可使用入口114使处理气体根据任何期望的流量计划流过盖组件106。气体可通过出口152离开处理腔室100。电功率可与气体分配器112耦合以在处理空间120中建立等离子体。在一些实施例中，可使用第三电极124对基板施加电偏压。
一旦激发处理空间120中的等离子体，就可在等离子体与第一电极108之间建立电位差。也可在等离子体与第二电极122之间建立电位差。可接着使用电子控制器134、140来调整由两个调谐电路128和136所表示的接地路径的流动性质。可将设定点传送到第一调谐电路128和第二调谐电路136，以提供对沉积速率和从中心到边缘的等离子体密度均匀性的独立控制。在电子控制器都可以是可变电容器的实施例中，电子传感器可调节可变电容器以独立地最大化沉积速率且最小化厚度不均匀性。
调谐电路128、136中的每一者可具有可使用相应的电子控制器134、140来调节的可变阻抗。在电子控制器134、140是可变电容器的情况下，可选择可变电容器中的每一者的电容范围以及第一电感器132A和第二电感器132B的电感以提供阻抗范围。此范围可取决于等离子体的频率和电压特性，其在每个可变电容器的电容范围内可具有最小值。因此，当第一电子控制器134的电容为最小值或最大值时，第一调谐电路128的阻抗可能很高，这导致在基板支撑件上具有最小的空中或横向覆盖的等离子体形状。当第一电子控制器134的电容接近使第一调谐电路128的阻抗最小化的值时，等离子体的空中覆盖范围可增大到最大，从而有效地覆盖基板支撑件104的整个工作区域。随着第一电子控制器134的电容偏离最小阻抗设置，等离子体形状可从腔室壁收缩且基板支撑件的空中覆盖可下降。第二电子控制器140可具有类似的效果，随着第二电子控制器140的电容可改变，增加和减少了等离子体在基板支撑件上的空中覆盖。
电子传感器130、138可用于在闭环中调谐各个电路128、136。取决于所使用的传感器的类型，可将电流或电压的设定点安装在每个传感器中，且传感器可配备有控制软件，所述控制软件确定对每个相应电子控制器134、140的调整以最小化与设定点的偏差。因此，可在处理期间选择等离子体形状并对其进行动态控制。应理解，尽管前述讨论是基于可以是可变电容器的电子控制器134、140，但具有可调特性的任何电子部件都可用来为调谐电路128、136提供可调的阻抗。
图2示出了根据本技术的一些实施例的处理方法200中的示例性操作。可在包括上述的处理腔室100的各种处理腔室中执行方法。方法200可包括多个可选操作，所述多个可选操作可以或可以不与根据本技术的方法的一些实施例具体相关。例如，描述了许多操作以提供更大范围的结构形式，但这些操作对本技术不是关键的，或可通过容易理解的替代方法来执行这些操作。方法200可描述在图3A至图3B示意性示出的处理腔室300中执行的操作；将结合方法200的操作来描述图3A至图3B的说明。腔室300可包括上述腔室100的任何方面。应理解，附图仅示出了部分示意图，且基板可包含任意数量的具有如图所示的各方面以及仍可受益于本技术的操作的替代性结构方面的结构部分。
方法200可包括在所列出的操作开始之前的附加操作。例如，附加的处理操作可包括：在半导体基板上形成结构，这可包括形成和去除材料两者。可在其中可执行方法200的腔室中执行先前的处理操作，或可在将基板传送到可在其中执行方法200的半导体处理腔室中之前在一个或多个其他处理腔室中执行处理。无论如何，方法200可以可选地包括以下步骤：将半导体基板输送到半导体处理腔室(诸如上述的处理腔室100或可包括上述部件的其他腔室)的处理区域。可将基板沉积在基板支撑件上，所述基板支撑件可以是基座(诸如基板支撑件104)且可驻留在腔室的处理区域(诸如上述的处理空间120)中。在图3A中示出了示例性基板305，并且示例性基板305可以是或可包括可在其上执行根据本技术的操作的基板的各方面。
基板305可以是任何数量的可在其上沉积材料的材料。基板可以是或包括硅、锗、包括氧化硅或氮化硅的介电材料、金属材料或这些材料的任意数量的组合，其可为基板305或在基板305上形成的材料。腔室300可包括处理腔室，所述处理腔室包括面板310，前驱物可通过面板310传送以用于处理，且面板310可与电源耦合以用于在腔室的处理区域内产生等离子体。腔室还可包括腔室主体315，如图所示，腔室主体315可包括侧壁和底部。如前所述，基座或基板支撑件320可延伸穿过腔室的底部。可在基座、面板和/或腔室壁之间至少部分地限定处理区域。基板支撑件可包括可支撑半导体基板305的支撑平台325。支撑平台325可与轴330耦接，轴330可延伸穿过腔室的底部。
方法200可包括处理方法，所述处理方法可包括用于准备用于处理的腔室以及形成硬模膜或其他沉积操作的许多操作，尽管本技术可类似地涵盖任何其他沉积工艺。在操作205处，可将材料沉积在基板上。在沉积期间，基板支撑件320可位于第一位置，所述第一位置可以是相对于面板310的第一垂直位置。位置可以是有助于等离子体在整个基板支撑件上的形成的相距面板的任何距离，如图所示。也可在一些操作中倾斜基板，这可有助于改善均匀性以考虑到腔室特征。基板的第一位置可以是一高度，所述高度被配置成在面板和基板支撑件之间产生等离子体空间340，在等离子体空间340处可产生电容耦合等离子体。
在一个非限制性实施例中，沉积可以是硬模沉积，诸如用于含碳硬模的硬模沉积。可将含碳前驱物输送到处理区域，且可产生等离子体以产生含碳自由基，所述含碳自由基可沉积或吸附在基板上以产生含碳膜，诸如硬模。在沉积中可使用任何含碳材料，且含碳前驱物可以是或包括任何烷烃、烯烃或任何其他含碳材料。前驱物可包括含碳和氢的前驱物，其可包括任何量的碳键和氢键。在一些实施例中，含碳前驱物可由碳-碳键和碳-氢键组成。可在基板之上均匀地或相对均匀地发生沉积，且沉积可延伸到边缘区域中(包括延伸到基板的斜角边缘之上或延伸到基板的斜角边缘)。可在任何数量的处理条件下执行沉积，可基于所要执行的特定沉积来调整这些处理条件。例如，对于含碳硬模，可在高于或大约600℃、高于或大约650℃或更高的温度下发生处理。另外，腔室内的压力可维持在大约1托至大约20托之间，这可包括在此范围内的任何较小范围，例如诸如大约3托至大约9托。
在可执行至任何厚度的沉积之后，在可选操作210处可将腔室抽空以去除任何残留的沉积前驱物或沉积副产物。例如，可将腔室抽空至小于或大约3托、小于或大约2托、小于或大约1托或更少，以排出任何残留的材料。另外，诸如如果在沉积期间基板已倾斜，则可执行平坦化操作以使基板与面板平行或基本上平行。“基本上平行”是指基于机器的公差，可能无法实现完美的平行度，且此术语涵盖了误差范围，以考虑到相对于面板而言与完美平面的轻微偏差。在可选操作215处可调平基板支撑平台325和基板，这可促进随后的平移操作。
在操作220处，可将基板支撑件垂直平移。例如，可朝着面板310升高基板支撑件，且可相对于面板将基板支撑件从第一位置移动到第二位置。在一些实施例中，第二位置可更靠近面板(如图3B所示)，诸如其距离小于当支撑件在第一位置中时基板支撑件与面板之间的距离。如将在下文进一步解释的，距离可能足以限制基板和面板之间的等离子体产生。蚀刻剂前驱物可流入腔室中以便开始蚀刻工艺。根据要蚀刻的材料，在实施例中可使用任何数量的蚀刻剂材料。例如，对于含碳膜，可将含氧前驱物流入腔室以用作蚀刻剂。在整个本技术中所述的任何操作中所使用的含氧前驱物可包括O2、N2O、NO2、O3、H2O、臭氧、以及可用于薄膜蚀刻或其他薄膜转化或清除操作的任何其他含氧前驱物。在一些实施例中，可不由蚀刻剂前驱物形成远程等离子体。当产生远程等离子体时，等离子体流出物可流过腔室部件且可均匀地分布在整个基板上。与在可能期望进行斜角蚀刻的边缘区域相比，这可以一样多或更多地蚀刻中心区域中的膜。
在操作225处，可从腔室的处理区域内的蚀刻剂前驱物产生等离子体。例如，对于含氧前驱物，含氧前驱物可通过面板流入腔室的处理区域中。等离子体可被含氧前驱物击中，尽管等离子体可受基板支撑件的位置影响。两个等离子体电极可以是或包括面板和基板支撑件。例如，面板可用作通电的RF电极，尽管在一些实施例中，基板支撑件可相对于面板用作热电极。如前所述，基板支撑件可将基板定位在距面板一定距离处以限制等离子体产生。可在两个电极之间产生电容耦合等离子体，这两个电极可以间隔开超过等离子体壳层的距离。在电容性等离子体中，电极中的每个电极可在体区域空间与电极的固体表面之间的过渡处形成等离子体壳层。在用于容纳壳层的几个德拜(Debye)长度的距离以下，可能不会形成等离子体。因此，通过将基板放置在小于几个德拜长度的距离处，在基板和面板之间可能不会产生等离子体。
因此，在一些实施例中，当基板支撑件位于第二位置时，基板的面对面板的表面可定位成与面板相距小于或大约5mm，并且可定位成与面板相距小于或大约4mm、与面板相距小于或大约3mm、、与面板相距小于或大约2mm、与面板相距小于或大约1mm、或更小。取决于腔室动力学，可在距每个电极大于或大约0.5mm至大约1mm的距离(并且因此在电极之间的总距离在大约1mm至大约2mm之间)处，在整个基板上形成等离子体壳层。因此，通过将基板保持在此距离处或在此距离内，在基板和面板之间可能不会产生等离子体。
然而，对于平坦的基板支撑件或具有凹陷的袋或边缘环的基板支撑件，通过如此将基板支撑件靠近面板定位，在区域内可能根本不会产生等离子体。因此，在一些实施例中，基板支撑件的特征可在于：如图所示的在支撑件的边缘区域处的凹陷的凸耳。通过产生可延伸超过几个德拜长度的边缘距离，等离子体可在边缘区域周围形成，同时从中心区域受到限制。因此，可在基本上保持所形成的膜的其余部分的同时，围绕基板的斜角和/或边缘区域执行蚀刻。所形成的等离子体的特征可在于：围绕基板延伸的环形形状，并且可在操作230处蚀刻边缘材料。
如上所述，为了产生等离子体，在基板支撑件处于第二位置中时，凹陷的凸耳和面板之间的距离可能足以产生等离子体。因此，凹陷可大于或大约1mm、大于或大约2mm、大于或大约3mm、大于或大约4mm或更大。如图3B所示，凹陷的凸耳345可从面板延伸到足以使环形或其他形状的等离子体350可在基板支撑件周围形成。这可在基板斜角周围蚀刻并去除沉积膜的悬垂。另外，通过增加基板和基板支撑件之间的距离，所产生的等离子体可至少部分地径向向内延伸，这可允许在基板的边缘区域上的蚀刻的受控延伸。例如，可在距基板的外边缘小于或大约50mm的距离处执行蚀刻，且可被控制为小于或大约45mm、小于或大约40mm、小于或大约35mm、小于或大约30mm、小于或大约25mm、小于或大约20mm、小于或大约15mm、小于或大约10mm、小于或大约5mm、小于或大约2mm或更小的距离。尽管等离子体可能会由于密度梯度而扩散到中心，但几乎不会到达中心或导致对所生产的体膜(bulk film)的超出标称蚀刻。
图4示出了根据本技术的一些实施例的示例性基板支撑件400的示意性俯视平面图。基板支撑件400可以是在别处讨论的任何基板支撑件的另外的视图，且可包括在所讨论的任何腔室中或可包括在可在半导体处理中使用的任何其他腔室中。如图所示，基板支撑件400可将基板402安置在支撑件的中心区域405中。凹陷的凸耳410可围绕基板支撑件延伸，以产生用于斜角蚀刻的等离子体产生区域。如图所示，凹陷的凸耳410可从基板向外延伸一定距离，且可从基板的边缘向外延伸大于或大约5mm、且可向外延伸大于或大约10mm、大于或大约15mm、大于或大约20mm、大于或大约25mm、大于或大约30mm、或更大。
许多基板支撑件包括用于晶片的袋或边缘环，这两者都可提供位置益处和其他益处。例如，在腔室抽空和加压期间，在没有适当的安置或部件以维持基板位置的情况下，基板可能在基板支撑件上移动或浮动，这可能影响偏离中心轴的晶片上的工艺的均匀性。通过利用具有凹陷的凸耳的加热器，可能无法获得像边缘环或袋这样的方面。因此，本技术的一些实施例可结合定位突片415；定位突片415可确保即使在具有凹陷的外凸耳的情况下，在处理期间也可将基板保持在适当的位置。可形成或包括突片，且突片的特征在于：有限的垂直延伸，以限制对斜角处蚀刻工艺的任何影响。因此，在一些实施例中，突片的特征可在于：在基板所安置的表面上方的高度小于或大约20mm，并且突片的特征可在于：距表面的高度小于或大约15mm、小于或大约12mm、小于或大约10mm、小于或大约9mm、小于或大约8mm、小于或大约7mm、小于或大约6mm、小于或大约5mm、小于或大约4mm、小于或大约3mm、小于或大约2mm、或更小。通过在基板支撑件上包括凹陷的凸耳，本技术可允许产生受控的边缘等离子体和蚀刻。这样的等离子体可允许在单个腔室(其中已在基板上执行沉积)中执行原位蚀刻。
在前文的描述中，出于解释的目的，已阐述了许多细节以提供对本技术的各种实施例的理解。然而，对于本领域技术人员将显而易见的是，可在没有这些细节中的一些细节或具有附加细节的情况下实施某些实施例。
已公开了几个实施例，本领域技术人员将认识到，在不脱离实施例的精神的情况下，可使用各种修改、替代构造和等同物。另外，为了避免不必要地混淆本技术，没有描述许多众所周知的工艺和元件。因此，以上描述不应被视为限制本技术的范围。
在提供值的范围的情况下，应理解的是，除非上下文另外明确指出，否则还具体公开了在此范围的上限和下限之间的每个中间值，直到下限单位的最小分数。涵盖了在阐明的范围内的任何阐明的值或未阐明的中间值与阐明的范围内的任何其他阐明的值或中间值之间的任何较窄范围。那些较小范围的上限和下限可独立地被包括或排除在范围中，并且其中限值中的任一者、一者都不或两者都被包括在较小范围中的每个范围也都被涵盖在本技术内，但受限于阐明的范围中任何特定排除的限值。在阐明的范围包括限值中的一者或两者的情况下，还包括排除那些所包括的限值中的任一者或两者的范围。
如本文和所附权利要求中所使用的，单数形式的“一(a)”、“一个(an)”和“所述(the)”包括复数引用，除非上下文另外明确指出。因此，例如，对“一前驱物”的引用包括多个这样的前驱物，对“所述层”的引用包括对本领域技术人员已知的一个或多个层及其等同物的引用等等。
此外，当在本说明书和所附权利要求中使用时，术语“包括(comprise(s))”、“包括(comprising)”、“包含(contain(s))”、“包含(containing)”、“包括(include(s))”、和“包括(including)”旨在指定所阐明的特征、整数、部件或操作的存在，但其不排除一个或多个其他特征、整数、部件、操作、动作或群组的存在或增加。

Claims (20)

1.一种半导体处理方法，包括以下步骤：
在安置于容纳在半导体处理腔室的处理区域中的基板支撑件上的基板上沉积材料，其中所述处理区域至少部分地由所述基板支撑件和面板限定，并且其中所述基板支撑件位于所述处理区域内相对于所述面板的第一位置；
将所述基板支撑件平移至相对于所述面板的第二位置；
在所述半导体处理腔室的所述处理区域内形成蚀刻剂前驱物的等离子体；以及
蚀刻所述基板的边缘区域。
2.如权利要求1所述的半导体处理方法，其中所述沉积步骤包括以下步骤：
将含碳前驱物输送到所述半导体处理腔室的所述处理区域，
形成所述含碳前驱物的等离子体，以及
在所述基板上沉积含碳材料。
3.如权利要求2所述的半导体处理方法，其中所述蚀刻剂前驱物包括含氧前驱物。
4.如权利要求1所述的半导体处理方法，其中在所述第二位置处的所述基板支撑件与所述面板之间的距离小于在所述第一位置处的所述基板支撑件与所述面板之间的距离。
5.如权利要求1所述的半导体处理方法，其中当所述基板支撑件在所述第二位置中时，所述基板的面对所述面板的表面定位成与所述面板相距小于5mm或大约5mm。
6.如权利要求1所述的半导体处理方法，其中所述基板支撑件的特征在于：在所述基板支撑件的外边缘处的凹陷的凸耳。
7.如权利要求6所述的半导体处理方法，其中当所述基板支撑件在所述第二位置中时，所述基板支撑件的在所述凹陷的凸耳处面对所述面板的表面定位成与所述面板相距大于2mm或大约2mm。
8.如权利要求1所述的半导体处理方法，其中形成所述蚀刻剂前驱物的所述等离子体的步骤包括以下步骤：围绕所述基板支撑件的边缘区域形成环形等离子体。
9.如权利要求8所述的半导体处理方法，其中蚀刻所述基板的所述边缘区域的步骤执行蚀刻，所述蚀刻基本上限于从所述基板的外边缘延伸小于50mm或大约50mm的距离。
10.一种半导体处理方法，包括以下步骤：
在安置于容纳在半导体处理腔室的处理区域中的基板支撑件上的基板上沉积材料，其中所述处理区域至少部分地由所述基板支撑件和面板限定，并且其中所述基板支撑件的特征在于在所述基板支撑件的外边缘处的凹陷的凸耳；
将所述基板支撑件升高至所述基板的面对所述面板的表面被定位成与所述面板相距小于5mm或大约5mm的位置；
在所述半导体处理腔室的所述处理区域内形成蚀刻剂前驱物的等离子体；以及
在基本上保持经沉积在所述基板的中心区域的所述材料的同时，蚀刻所述基板的边缘区域。
11.如权利要求10所述的半导体处理方法，其中经沉积在所述基板上的所述材料包括含碳硬模。
12.如权利要求10所述的半导体处理方法，其中形成蚀刻剂前驱物的等离子体的步骤包括以下步骤：
使含氧前驱物流入所述半导体处理腔室的所述处理区域中，
形成所述含氧前驱物的等离子体，以及
用所述含氧前驱物的等离子体流出物蚀刻经沉积在所述基板上的所述材料。
13.如权利要求10所述的半导体处理方法，其中升高所述基板支撑件的步骤将所述基板的面对所述面板的所述表面定位成与所述面板相距小于2mm或大约2mm。
14.如权利要求10所述的半导体处理方法，其中形成所述蚀刻剂前驱物的所述等离子体的步骤包括以下步骤：围绕所述基板支撑件的边缘区域形成环形等离子体。
15.如权利要求14所述的半导体处理方法，其中蚀刻所述基板的所述边缘区域的步骤执行蚀刻，所述蚀刻基本上限于从所述基板的外边缘延伸小于50mm或大约50mm的距离。
16.如权利要求10所述的半导体处理方法，进一步包括以下步骤：
在沉积所述材料之后，降低所述半导体处理腔室中的压力以净化所述半导体处理腔室的所述处理区域。
17.如权利要求10所述的半导体处理方法，其中所述基板支撑件的特征在于：在沉积期间的倾斜，并且其中所述方法进一步包括以下步骤：
调平所述基板支撑件，使所述基板与所述面板基本上平行。
18.一种半导体处理方法，包括以下步骤：
在半导体处理腔室的处理区域中形成含碳前驱物的等离子体，其中所述处理区域至少部分地由基板支撑件和面板限定；
在设置于所述基板支撑件上的基板上沉积含碳材料，其中所述基板支撑件位于所述处理区域内相对于所述面板的第一位置；
将所述基板支撑件升高到相对于所述面板的第二位置；
在所述半导体处理腔室的所述处理区域内形成含氧前驱物的环形等离子体；以及
蚀刻所述基板的边缘区域。
19.如权利要求18所述的半导体处理方法，其中所述基板支撑件包括用于将所述基板保持在所述基板支撑件上的定位突片。
20.如权利要求18所述的半导体处理方法，其中所述基板支撑件的特征在于：在所述基板支撑件的外边缘处的凹陷的凸耳，所述凹陷的凸耳在所述基板设置于其上的区域的径向外侧，其中当所述基板支撑件在所述第二位置中时，所述基板的面对所述面板的表面与所述面板相距小于2mm或大约2mm，并且其中当所述基板支撑件在所述第二位置中时，所述基板支撑件的在所述凹陷的凸耳处面对所述面板的表面与所述面板相距大于2mm或大约2mm。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12131934B2 (en) * 2020-10-05 2024-10-29 Applied Materials, Inc. Semiconductor substrate support leveling apparatus

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572131B1 (ko) 2003-12-11 2006-04-18 (주)울텍 실리콘 웨이퍼의 가장자리, 측면, 하부면을 동시에식각하기 위한 플라즈마 식각장치
KR20060060997A (ko) 2004-12-01 2006-06-07 삼성전자주식회사 웨이퍼 에지 식각 장치
US7718542B2 (en) 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US8398778B2 (en) * 2007-01-26 2013-03-19 Lam Research Corporation Control of bevel etch film profile using plasma exclusion zone rings larger than the wafer diameter
KR101342989B1 (ko) 2007-05-03 2013-12-18 (주)소슬 기판 에지 식각 장치
US8197636B2 (en) 2007-07-12 2012-06-12 Applied Materials, Inc. Systems for plasma enhanced chemical vapor deposition and bevel edge etching
US20090302002A1 (en) * 2008-02-29 2009-12-10 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
US20090293907A1 (en) * 2008-05-28 2009-12-03 Nancy Fung Method of substrate polymer removal
US8658937B2 (en) * 2010-01-08 2014-02-25 Uvtech Systems, Inc. Method and apparatus for processing substrate edges
WO2014052228A1 (en) * 2012-09-26 2014-04-03 Applied Materials, Inc. Bottom and side plasma tuning having closed loop control
US10937634B2 (en) * 2013-10-04 2021-03-02 Lam Research Corporation Tunable upper plasma-exclusion-zone ring for a bevel etcher
US10903066B2 (en) * 2017-05-08 2021-01-26 Applied Materials, Inc. Heater support kit for bevel etch chamber
KR102612989B1 (ko) * 2017-12-01 2023-12-11 어플라이드 머티어리얼스, 인코포레이티드 고 에칭 선택성 비정질 탄소 막
KR20200101833A (ko) * 2018-01-17 2020-08-28 에스피피 테크놀로지스 컴퍼니 리미티드 와이드 갭 반도체 기판, 와이드 갭 반도체 기판의 제조 장치 및 와이드 갭 반도체 기판의 제조 방법
JP2019140220A (ja) * 2018-02-09 2019-08-22 東芝メモリ株式会社 半導体処理装置および半導体処理方法

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