KR20240042073A - 고 종횡비 갭 충전에서 시임 제거 - Google Patents

고 종횡비 갭 충전에서 시임 제거 Download PDF

Info

Publication number
KR20240042073A
KR20240042073A KR1020247007947A KR20247007947A KR20240042073A KR 20240042073 A KR20240042073 A KR 20240042073A KR 1020247007947 A KR1020247007947 A KR 1020247007947A KR 20247007947 A KR20247007947 A KR 20247007947A KR 20240042073 A KR20240042073 A KR 20240042073A
Authority
KR
South Korea
Prior art keywords
silicon
semiconductor processing
substrate
containing material
hydrogen
Prior art date
Application number
KR1020247007947A
Other languages
English (en)
Inventor
칭화 자오
루이 청
루이윈 황
동형 이
아이컷 아이딘
카르틱 자나키라만
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20240042073A publication Critical patent/KR20240042073A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32—Carbides
    • C23C16/325—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Treating Waste Gases (AREA)

Abstract

예시적인 반도체 프로세싱 방법들은 반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 영역 내에 배치될 수 있다. 이 방법들은 기판 상에 실리콘 함유 재료를 증착하는 단계를 포함할 수 있다. 실리콘 함유 재료는 기판을 따라 하나 이상의 리세스(recess)된 피처(feature)들 내에서 연장될 수 있고, 기판을 따라 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 실리콘 함유 재료에 의해 시임(seam) 또는 보이드(void)가 정의될 수 있다. 이 방법들은 또한 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들과 같은 수소 함유 가스로 처리하는 단계를 포함할 수 있으며, 이는 시임 또는 보이드의 크기가 감소되게 할 수 있다.

Description

고 종횡비 갭 충전에서 시임 제거
[0001] 본 출원은 2021년 8월 13일에 출원된 미국 특허 출원 제17/401,574호의 이익을 주장하며, 그 전체 개시내용은 모든 목적들을 위해 인용에 의해 본원에 통합되어 있다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 컴포넌트들에 관한 것이다. 보다 구체적으로, 본 기술은 실리콘 함유 재료에서 시임(seam) 또는 보이드(void)의 크기를 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패턴화된 재료 층들을 생성하는 프로세스들을 통해 가능하게 된다. 기판 상에 패턴화된 재료를 생성하려면 재료를 형성하고 제거하기 위한 제어된 방법들이 필요하다. 디바이스 크기들이 계속 감소하면서, 집적 회로들 내의 피처(feature)들이 작아지고, 구조들의 종횡비들이 커질 수 있으며, 프로세싱 동작들 중에 이러한 구조들의 치수들을 유지하는 것이 어려울 수 있다. 일부 프로세싱에서는 재료들에 시임들 또는 보이드들이 발생하여, 추가의 프로세싱에서 원치 않는 바람직하지 않은 효과들을 초래할 수 있다. 시임 또는 보이드 형성을 제어할 수 있는 재료들을 개발하는 것이 더 어려워질 수 있다.
[0004] 따라서, 고 품질의 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들에 대한 요구가 존재한다. 이러한 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버(chamber)의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계를 포함할 수 있다. 기판이 반도체 프로세싱 챔버의 프로세싱 영역 내에 배치될 수 있다. 이 방법들은 기판 상에 실리콘 함유 재료를 증착하는 단계를 포함할 수 있다. 실리콘 함유 재료는 기판을 따라 하나 이상의 리세스(recess)된 피처들 내에서 연장될 수 있고, 시임 또는 보이드가 기판을 따라 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 실리콘 함유 재료에 의해 정의될 수 있다. 이 방법들은 또한 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들과 같은 수소 함유 가스로 처리하는 단계를 포함할 수 있으며, 이는 시임 또는 보이드의 크기가 감소되게 할 수 있다.
[0006] 일부 실시예들에서, 실리콘 함유 재료는 비정질 실리콘, 도핑(dope)된 실리콘, 실리콘 질화물, 또는 실리콘 카바이드(carbide) 중 적어도 하나를 포함할 수 있다. 시임 또는 보이드는 약 10:1 이상의 종횡비를 포함할 수 있다. 반도체 프로세싱 챔버 내의 온도는 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하는 동안 약 100 ℃ 이상으로 유지될 수 있다. 반도체 프로세싱 챔버 내의 압력은 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하는 동안 약 20 Torr 이하로 유지될 수 있다. 이 방법들은 또한 반도체 프로세싱 챔버의 프로세싱 영역 내에서 수소 함유 가스의 플라즈마를 형성할 때 전기 전력 소스를 제공하는 단계를 포함할 수 있다. 예를 들어, 플라즈마는 약 2,000 W 이하의 플라즈마 전력으로 생성될 수 있다. 이 방법들은 수소 함유 가스를 반도체 프로세싱 챔버의 프로세싱 영역에 약 250 sccm 이상의 속도로 제공하는 단계를 포함할 수 있다. 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하는 단계는 기판 상에 실리콘 함유 재료가 형성되는 온도의 25 ℃ 이내의 온도에서 수행될 수 있다. 이 방법들은 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 포함할 수 있다. 압력을 조정하는 단계는 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 반도체 프로세싱 챔버 내의 압력을 증가시키는 단계를 포함할 수 있다. 플라즈마 유출물들은 실리콘 함유 재료를 팽창시켜, 실리콘 함유 재료의 상부 표면 또는 그 근처에서 시임 또는 보이드의 크기가 감소되게 할 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 이 방법들은 반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 영역 내에 배치될 수 있다. 이 방법들은 기판 상에 실리콘 함유 재료를 증착하는 단계를 포함할 수 있다. 실리콘 함유 재료는 기판을 따라 하나 이상의 리세스된 피처들 내에서 연장될 수 있다. 시임 또는 보이드는 기판을 따라 하나 이상의 리세스된 피처들 중 적어도 하나 내의 실리콘 함유 재료에 의해 정의될 수 있다. 이 방법들은 실리콘 함유 재료를 수소 함유 가스로 처리하는 단계를 포함할 수 있다. 수소 함유 가스는 시임 또는 보이드의 크기가 감소되게 할 수 있다.
[0008] 일부 실시예들에서, 반도체 프로세싱 챔버 내의 온도는 기판 상의 실리콘 함유 재료를 수소 함유 가스로 처리하는 동안 약 600 ℃ 이하로 유지될 수 있다. 반도체 프로세싱 챔버 내의 압력은 기판 상의 실리콘 함유 재료를 수소 함유 가스로 처리하는 동안 약 0.2 Torr 이상으로 유지될 수 있다. 기판 상의 실리콘 함유 재료를 수소 함유 가스로 처리하는 단계는 기판 상에 실리콘 함유 재료가 형성되는 온도의 25 ℃ 이내의 온도에서 수행될 수 있다. 이 방법들은 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 더 포함할 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 이 방법들은 반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 영역 내에 배치될 수 있다. 이 방법들은 기판 상에 실리콘 함유 재료를 증착하는 단계를 포함할 수 있다. 실리콘 함유 재료는 기판을 따라 하나 이상의 리세스된 피처들 내에서 연장될 수 있다. 시임 또는 보이드는 기판을 따라 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 실리콘 함유 재료에 의해 정의될 수 있다. 이 방법들은 실리콘 함유 재료를 수소 함유 가스로 처리하는 단계를 포함할 수 있다. 수소 함유 가스는 실리콘 함유 재료를 팽창시켜, 실리콘 함유 재료의 상부 표면 또는 그 부근에서 시임 또는 보이드의 크기가 감소되게 할 수 있다.
[0010] 일부 실시예들에서, 반도체 프로세싱 챔버 내의 온도는 기판 상의 실리콘 함유 재료를 수소 함유 가스로 처리하는 동안 약 100 ℃ 이상 내지 약 600 ℃ 이하로 유지될 수 있다. 반도체 프로세싱 챔버 내의 압력은 기판 상의 실리콘 함유 재료를 수소 함유 가스로 처리하는 동안 약 0.2 Torr 이상 내지 약 300 Torr 이하로 유지될 수 있다. 이 방법들은 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 포함할 수 있다. 이 방법들은 기판 상의 실리콘 함유 재료를 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 반도체 프로세싱 챔버 내의 압력을 증가시키는 단계를 포함할 수 있다.
[0011] 이러한 기술은 종래의 시스템들 및 기법들에 비해 수많은 이익들을 제공할 수 있다. 예를 들어, 본 기술의 실시예들은 다수의 기판 피처들에 적용 가능한 시임 또는 보이드 크기가 감소되게 할 수 있다. 또한, 본 기술은 증착 후 애플리케이션(application)들 뿐만 아니라, 시임 또는 보이드 크기 감소가 이점이 될 수 있는 임의의 다른 애플리케이션에 대해서도 실리콘 함유 막들을 생성할 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 많은 장점 및 특징과 함께, 아래의 설명 및 첨부된 도면들과 관련되어 더 자세히 설명된다.
[0012] 본 명세서 및 도면들의 나머지 부분들을 참조함으로써 개시된 기술의 특성 및 장점들에 대한 추가적인 이해가 구현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0015] 도 3a 내지 도 3b는 본 기술의 일부 실시예들에 따라 재료 층들이 포함되고 생성되는 예시적인 개략적인 단면 구조들을 도시한다.
[0016] 도면들 중 여러 개가 개략도들로서 포함되어 있다. 도면들은 예시적 목적들을 위한 것이며, 실척인 것으로 구체적으로 언급되지 않는 한 실척인 것으로 간주되지 않음을 이해해야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 실제 표현들과 비교하여 모든 양태들 또는 정보를 포함하지 않을 수 있으며, 예시적 목적들을 위해 과장된 재료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨(label)을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 참조 라벨 다음의 유사한 컴포넌트들 간을 구분하는 문자에 의해 구분될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우에는, 해당 설명은 문자와 상관없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 대해 적용될 수 있다.
[0018] 디바이스 크기들이 계속 축소됨에 따라, 디바이스들을 스케일링(scale)하기 위해 많은 재료 층들의 두께와 크기가 감소될 수 있다. 반도체 구조들 내부의 피처들은 크기가 감소될 수 있고, 피처들의 종횡비들은 증가할 수 있다. 피처들의 종횡비들이 증가함에 따라, 화학 기상 증착 프로세스들은 피처 내에 시임들 또는 보이드들을 생성할 수 있다.
[0019] 종래의 기술들은 시임 또는 보이드 형성이 제어되는 하부 구조들에서의 고 종횡비 피처들을 충전하기 위한 막들을 생성하기 위해 노력해왔다. 고 종횡비 트렌치(trench)들을 포함하는 하부 구조들 상에 실리콘 함유 재료들을 증착하는 것은 불완전할 수 있다. 컨포멀(conformal) 충전 동작은, 피처 내부를 충전하기 전에 피처가 피처의 최상부 근처를 밀봉할 수 있게 할 뿐만 아니라, 피처의 중간 위쪽에, 구조의 최상부까지 연장될 수 있는 시임을 생성하게 할 수 있다. 이후 연마 동작이 발생할 수 있는 일부 생산에서는, 제거로 인해 시임이 노출되어, 피처 내부에 접근이 제공될 수 있다. 이로 인해, 대기에 노출되면 재료의 산화가 가능하게 될 뿐만 아니라, 시임을 따라 슬러리 또는 다른 재료들이 혼입될 수도 있다. 따라서, 종래의 많은 기술들은 최종 디바이스들의 구조적 결점(flaw)을 방지할 수 있는 능력에 한계가 있었다.
[0020] 본 기술은 하부 구조 상의 막을 처리하여 막 내의 임의의 보이드들 또는 시임들의 크기를 감소시킴으로써 이러한 문제들을 극복한다. 수소 함유 가스로 막을 처리함으로써, 본 기술은 하부 구조 상의 막을 변경하여, 막을 확장하여 시임들 또는 보이드들을 효과적으로 좁히거나 또는 시임들 또는 보이드들이 피처의 상부 부분 또는 근처에서 밀봉 또는 폐쇄되도록 할 수 있다. 피처들 또는 고 종횡비 구조를 밀봉함으로써, 본 기술은 임의의 후속 통합 프로세스들에서의 문제점들 및/또는 최종 디바이스들에서의 결함들을 방지할 수 있다. 나머지 본 개시내용은 개시된 기술을 이용한 특정 증착 프로세스들을 일상적으로 식별할 것이고, 한 유형의 반도체 프로세싱 챔버를 설명할 것이지만, 설명된 프로세스들이 임의의 개수의 반도체 프로세싱 챔버들에서 수행될 수 있다는 것이 쉽게 이해될 수 있을 것이다. 따라서, 본 기술은 이러한 특정 증착 프로세스들 또는 챔버들에만 사용하도록 그렇게 제한되는 것으로 간주되어서는 안 된다. 본 개시내용은, 본 기술에 따른 반도체 프로세싱 방법들을 설명하기 전에, 본 기술의 실시예들에 따른 프로세스들을 수행하는 데 사용될 수 있는 하나의 가능한 챔버에 대해 논의할 것이다.
[0021] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버(100)의 단면도를 도시한다. 이 도면은, 본 기술의 하나 이상의 양태들을 통합하고 그리고/또는 본 기술의 실시예들에 따라 하나 이상의 동작들을 수행하도록 구체적으로 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행 방법들에 대한 추가적인 세부사항들은 아래에서 더 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하기 위해 이용될 수 있지만, 이 방법들은 내부에서 막 형성이 발생할 수 있는 임의의 챔버 내에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 반도체 프로세싱 챔버(100)는 챔버 본체(102), 챔버 본체(102) 내부에 배치된 기판 지지체(104), 및 챔버 본체(102)와 결합되고 프로세싱 체적(120) 내의 기판 지지체(104)를 둘러싸는 리드 조립체(106)를 포함할 수 있다. 기판(103)은 개구부(126)를 통해 프로세싱 체적(120)에 제공될 수 있으며, 이 개구부는 통상적으로 슬릿(slit) 밸브 또는 도어(door)를 사용하여 프로세싱을 위해 밀봉될 수 있다. 기판(103)은 프로세싱 중에 기판 지지체(104)의 표면(105) 상에 안착될 수 있다. 기판 지지체(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지체(104)의 샤프트(144)가 로케이팅(locate)될 수 있는 축(147)을 따라 회전 가능할 수 있다. 대안적으로, 기판 지지체(104)는 증착 프로세스 동안 필요에 따라 회전하도록 리프트(lift)될 수 있다.
[0022] 플라즈마 프로파일 변조기(111)는 기판 지지체(104) 상에 배치된 기판(103)에 걸쳐 플라즈마 분포를 제어하기 위해 반도체 프로세싱 챔버(100) 내에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 본체(102)에 인접하여 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 챔버 본체(102)를 리드 조립체(106)의 다른 컴포넌트들로부터 분리할 수 있다. 제1 전극(108)은 리드 조립체(106)의 일부일 수 있거나, 또는 별도의 측벽 전극일 수도 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있으며, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 체적(120)을 둘러싸는 반도체 프로세싱 챔버(100)의 원주 주위의 연속적인 루프(loop)일 수 있거나, 또는 원하는 경우 선택된 로케이션(location)들에서 불연속적일 수도 있다. 제1 전극(108)은 또한 천공 링 또는 메시(mesh) 전극과 같은 천공 전극일 수 있거나, 또는 예를 들어 2차 가스 분배기와 같은 플레이트(plate) 전극일 수도 있다.
[0023] 세라믹 또는 금속 산화물, 예를 들어 산화알루미늄 및/또는 질화알루미늄과 같은 유전체 재료일 수 있는 하나 이상의 절연체들(110a, 110b)은 제1 전극(108)과 접촉하여, 제1 전극(108)을 가스 분배기(112) 및 챔버 본체(102)로부터 전기적 및 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세스 전구체들을 프로세싱 체적(120) 내로 분배하기 위한 구멍들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전기 전력 소스(142)와 결합될 수 있는데, 예를 들어, RF 발생기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 반도체 프로세싱 챔버(100)와 결합될 수 있는 임의의 다른 전력 소스와 결합될 수 있다. 일부 실시예들에서, 제1 전기 전력 소스(142)는 RF 전력 소스일 수 있다.
[0024] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한 전도성 및 비-전도성 컴포넌트들로 형성될 수도 있다. 예를 들어, 가스 분배기(112)의 본체는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스 플레이트(face plate)는 비-전도성일 수 있다. 가스 분배기(112)는 도 1에 도시된 바와 같이 예를 들어 제1 전기 전력 소스(142)에 의해 구동될 수 있거나, 또는 가스 분배기(112)는 일부 실시예들에서 접지와 결합될 수 있다.
[0025] 제1 전극(108)은 반도체 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 결합될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 요소들일 수 있거나 또는 이들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터(inductor)들(132)일 수 있거나 또는 이들을 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 중에 프로세싱 체적(120)에 존재하는 플라즈마 조건들 하에서 가변 또는 제어 가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지 및 제1 전자 센서(130) 사이에 병렬로 결합된 제1 회로 레그(leg) 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 결합된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 전자 제어기(134)와, 제1 및 제2 회로 레그들 모두를 제1 전자 센서(130)에 연결하는 노드(node) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 결합될 수 있으며, 이는 프로세싱 체적(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄 루프 제어를 제공할 수 있다.
[0026] 제2 전극(122)은 기판 지지체(104)와 결합될 수 있다. 제2 전극(122)은 기판 지지체(104) 내에 매립되거나 또는 기판 지지체(104)의 표면(105)과 결합될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 요소들의 임의의 다른 분산 배열체(arrangement)일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예를 들어 기판 지지체(104)의 샤프트(144)에 배치된 도관(146), 예를 들어, 50 옴과 같은 선택된 저항을 갖는 케이블에 의해 제2 튜닝 회로(136)와 결합될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 이는 제2 가변 커패시터(capacitor)일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 결합되어 프로세싱 체적(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0027] 바이어스(bias) 전극 및/또는 정전기 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지체(104)와 결합될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전기 전력 소스(150)와 결합될 수 있다. 제2 전기 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전기 전력 소스(150)는 RF 바이어스 전력일 수 있다. 기판 지지체(104)는 또한 기판을 약 25 ℃ 내지 약 800 ℃ 또는 그 초과일 수 있는 프로세싱 온도로 가열하도록 구성된 하나 이상의 가열 요소들을 포함할 수 있다.
[0028] 도 1의 리드 조립체(106) 및 기판 지지체(104)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 작동 시, 반도체 프로세싱 챔버(100)는 프로세싱 체적(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지체(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 입구(114)를 사용하여 리드 조립체(106)를 통해 유동될 수 있다. 가스들은 출구(152)를 통해 반도체 프로세싱 챔버(100)를 빠져나갈 수 있다. 프로세싱 체적(120)에 플라즈마를 확립하기 위해 전기 전력이 가스 분배기(112)와 결합될 수 있다. 기판은 일부 실시예들에서 제3 전극(124)을 사용하여 전기 바이어스를 받을 수 있다.
[0029] 프로세싱 체적(120)에서 플라즈마가 에너자이징되면, 플라즈마와 제1 전극(108) 사이에 전위차가 확립될 수 있다. 플라즈마와 제2 전극(122) 사이에도 또한 전위차가 확립될 수 있다. 전자 제어기들(134, 140)은 그 후 2 개의 튜닝 회로들(128 및 136)로 나타낸 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 설정 포인트가 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달되어 증착 속도 및 중앙에서 에지(edge)까지 플라즈마 밀도 균일성의 독립적인 제어를 제공할 수 있다. 전자 제어기들이 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 증착 속도를 최대화하고 두께 불균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0030] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 플라즈마의 주파수 및 전압 특성들에 따라 달라질 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소값을 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대일 때, 제1 튜닝 회로(128)의 임피던스는 높을 수 있고, 그 결과 기판 지지체(104)에 대한 최소 공중 또는 측면 커버리지(coverage)를 갖는 플라즈마 형상이 형성될 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 근접하면, 플라즈마의 공중 커버리지가 최대로 증가하여, 기판 지지체(104)의 전체 동작 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정에서 벗어나면, 플라즈마 형상이 챔버 벽들로부터 축소되고, 기판 지지체(104)의 공중 커버리지가 감소할 수 있다. 제2 전자 제어기(140)는 유사한 효과를 가질 수 있으며, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있으므로 기판 지지체(104)에 대한 플라즈마의 공중 커버리지가 증가 및 감소할 수 있다.
[0031] 전자 센서들(130, 138)은 폐쇄 루프에서 개개의 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 유형에 따라, 전류 또는 전압에 대한 설정 포인트가 각각의 센서에 설치될 수 있으며, 센서에는 설정 포인트로부터의 편차를 최소화하기 위해 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 중에 선택되고 동적으로 제어될 수 있다. 위에서 설명된 논의는 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기초하고 있지만, 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하는 데 사용될 수 있음을 이해해야 한다.
[0032] 앞서 논의된 바와 같이, 플라즈마 프로세싱 챔버가 막 프로세싱의 하나 이상의 양태들에 대해 사용될 수 있지만, 일부 실시예들에서, 실리콘 함유 막들을 형성하는 단계는 동작들 중 일부 또는 모두에 대해 플라즈마 강화 프로세스를 이용하지 않을 수 있다. 본 기술은 적어도 일부 실시예들에서 플라즈마 생성 없이 막 층들을 형성할 수 있다. 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)에서의 예시적인 동작들을 도시한다. 방법(200)은 위에서 설명된 반도체 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들뿐만 아니라, 비-플라즈마 챔버들을 포함하는 임의의 다른 챔버들에서도 수행될 수 있으며, 여기서 동작들이 수행될 수 있다. 방법(200)은 방법(200)의 개시 전에 하나 이상의 동작들을 포함할 수 있으며, 여기에는 프론트-엔드(front-end) 프로세싱, 증착, 에칭, 연마, 세정, 또는 설명된 동작들 이전에 수행될 수 있는 임의의 다른 동작들이 포함될 수 있다. 방법들(200)은 본 기술의 실시예들에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수도 있고 연관되지 않을 수도 있는 다수의 선택적 동작들을 포함할 수 있다. 예를 들어, 동작들 중 많은 동작은 수행되는 프로세스들의 더 넓은 범위를 제공하기 위해 설명되었지만, 본 기술에 중요하지 않고, 또는 이하에서 더 논의될 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은 도 3a 내지 도 3b에 개략적으로 도시된 동작들을 설명할 수 있으며, 그 예시들은 방법(200)의 동작들과 함께 설명될 것이다. 도면들은 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같이 다양한 특성들 및 양태들을 갖는 임의의 개수의 추가적인 재료들 및 피처들을 포함할 수 있다는 것이 이해되어야 한다.
[0033] 방법(200)은 반도체 구조를 특정 제조 동작으로 발전시키기 위한 선택적 동작들을 포함하거나 포함하지 않을 수도 있다. 방법(200)은 실리콘 함유 재료가 형성될 수 있는 예시적인 구조(300)를 포함하여, 도 3a에 예시된 바와 같이, 임의의 개수의 반도체 구조들 또는 기판들(305)에서 수행될 수 있다는 것이 이해되어야 한다. 도 3a에 예시된 바와 같이, 기판(305)은 트렌치들, 구멍들, 또는 반도체 프로세싱의 임의의 다른 구조와 같은 하나 이상의 리세스들 또는 피처들을 형성하도록 프로세싱될 수 있다. 기판(305)은 임의의 개수의 재료들일 수 있는데, 이를테면, 웨이퍼 또는 기판(305)은 실리콘 또는 실리콘 함유 재료들, 다른 기판(305) 재료들, 및 반도체 프로세싱 동안 기판(305) 위에 형성될 수 있는 하나 이상의 재료들로 제조될 수 있다. 예를 들어, 일부 실시예들에서, 기판은 반도체 프로세싱을 위한 하나 이상의 재료들 또는 구조들을 포함하도록 프로세싱될 수 있다. 기판(305)은 임의의 개수의 재료들 중 산화물 또는 질화물과 같은 유전체 재료일 수 있거나 또는 이러한 유전체 재료를 포함할 수 있으며, 형성된 피처들 또는 리세스들은 하나 이상의 하부 재료들에 대한 접근을 제공할 수 있다. 도면에는 하나의 피처만이 도시되어 있지만, 본 기술의 실시예들에 따라 예시적인 구조들이 구조를 따라 정의된 임의의 개수의 피처들을 가질 수 있다는 것이 이해되어야 한다.
[0034] 실리콘 접착 및 핵형성을 증가시키기 위해, 일부 실시예들에서, 방법(200)은 선택적 동작(205)에서 전처리를 포함할 수 있다. 기판(305)의 표면을 전처리함으로써, 증착이 수행될 수 있는 기판(305) 또는 재료를 따라 유리한 말단(termination)들을 생성함으로써 막의 접착력이 향상될 수 있다. 전처리는 열 프로세스이거나 또는 열 프로세스를 포함하거나, 또는 플라즈마 강화 프로세스를 포함할 수 있다. 처리에는 수소 함유 전구체, 질소 함유 전구체, 또는 기판(305) 상의 노출된 표면들과 접촉하거나 상호 작용하기 위해 유동할 수 있는 일부 다른 전구체의 전달이 포함될 수 있다. 예시적인 전구체들은, 기판(305)을 전처리할 수 있는 다른 재료들 중에서도, 수소, 질소, 암모니아, 또는 다른 수소 함유 또는 질소 함유 전구체들 중 하나 이상의 전달을 포함할 수 있다. 전구체 또는 전구체들은 챔버의 프로세싱 영역으로 전달될 수 있고, 플라즈마가 형성될 수 있다. 기판(305)은 전구체들의 플라즈마 유출물들과 접촉될 수 있고, 유리한 말단들이 생성될 수 있다. 많은 재료들은 프로세싱 중의 어느 시점에 대기 노출로 인해 표면 산화층을 추가로 포함할 수 있다. 전처리를 수행함으로써, 하이드록실 말단들이 제거되거나 또는 더 유리한 질소 함유 또는 수소 함유 말단들로 대체될 수 있다.
[0035] 동작(210)에서, 방법(200)은 기판(305)이 하우징될 수 있는 반도체 프로세싱 챔버(100)의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계를 포함할 수 있다. 반도체 프로세싱 챔버(100)는 전처리가 수행될 수 있는 챔버와 동일한 또는 상이한 챔버일 수 있다. 실리콘 함유 전구체는 프로세싱 영역 내로 유동되어 기판(305)과 접촉할뿐만 아니라 처리된 표면들이 생성된 경우 처리된 표면들과 접촉할 수 있다. 비정질 실리콘, 도핑된 실리콘, 실리콘 질화물, 또는 실리콘 카바이드를 포함하는, 실리콘일 수 있는 실리콘 함유 재료(310)의 층이 동작(215)에서 기판(305)을 따라 형성되거나 증착될 수 있다. 도 3a에 예시된 바와 같이, 실리콘 함유 층(310)은 노출될 때 기판(305)을 따라 임의의 및/또는 모든 노출된 표면들을 따라 연장될 수 있을 뿐만 아니라, 임의의 다른 통합된 재료들을 따라서도 연장될 수 있다. 또한 도시된 바와 같이, 트렌치, 구멍, 또는 다른 리세스된 피처와 같은 하나 이상의 피처들(315)이 기판(305)에 의해 정의될 수 있다. 피처들의 종횡비, 또는 형성된 피처의 폭 또는 직경에 대한 피처의 깊이의 비는 약 2:1 이상일 수 있고, 약 3:1 이상, 약 4:1 이상, 약 5:1 이상, 약 6:1 이상, 약 7:1 이상, 약 8:1 이상, 약 9:1 이상, 약 10:1 이상, 또는 그 초과일 수 있다. 증착은 컨포멀할 수 있으며, 따라서, 피처를 정의하는 벽들로부터 피처 내에서 내측으로 성장이 일어날 수 있다. 이 프로세스는 피처를 충전하기 위한 양의 커버리지를 생성하기에 충분한 시간 기간 동안 수행될 수 있다. 피처가 폐쇄되면, 피처 내의 거리로 예시된 바와 같이 보이드일 수 있는 시임(320)이 형성될 수 있다. 시임(320)은 예시된 바와 같이 피처의 거리를 노출된 상부 표면까지 연장할 수 있다. 도면에서는 일관된 개구부로 예시되어 있지만, 시임/보이드 구조는, 당업자가 쉽게 이해할 수 있는 바와 같이, 최상부 폭, 최하부 폭, 뿐만 아니라 보다 무정형적인 형상을 포함할 수 있는 다수의 형상들을 특징으로 할 수 있음을 이해해야 한다.
[0036] 실리콘 함유 재료(310)를 증착한 후에, 실리콘 함유 재료를 처리하기 위해 반도체 프로세싱 챔버(100)의 프로세싱 영역에 수소 함유 가스가 제공될 수 있다. 수소 처리는 다수의 방법들로 수행될 수 있으며, 이는 열 처리뿐만 아니라, 플라즈마 강화 처리도 모두 포함할 수 있다. 플라즈마 강화 처리가 수행될 때, 선택적 동작(220)에서 프로세싱 영역 내의 수소 함유 가스로부터 플라즈마가 생성될 수 있다. 열 동작들은 여전히 구조 내의 로케이션들에서 시임 실링을 보장할 수 있지만, 플라즈마 강화 처리는 열 예산들이 보호될 수 있게 하는 동시에, 또한 피처 내의 수소의 침투를 증가시켜, 시임이 밀봉될 수 있는 깊이를 개선할 수 있다.
[0037] 열 또는 플라즈마 강화 여부에 관계없이, 동작(225)에서, 실리콘 함유 재료 및 수소 함유 가스 또는 플라즈마 유출물들은 반도체 프로세싱 챔버(100)의 프로세싱 영역 내에서 반응할 수 있고, 이는 기판(305) 상의 실리콘 함유 층(310)을 변화시킬 수 있다. 도 3b에 예시된 바와 같이, 기판(305) 상의 실리콘 함유 재료(310)는 수소 함유 가스로 처리될 때 수소화되고 증가된 체적 및 감소된 밀도로 팽창할 수 있다. 수소는 구조 내에 통합될 수 있으며, 이는 시임이 피처의 입구에 대해 적어도 부분적으로 밀봉될 수 있도록 할 수 있다. 예를 들어, 임의의 특정 이론에 구속되지 않고, 시임은 피처의 양 측면으로부터 성장하는 종단 표면들로부터 적어도 부분적으로 형성될 수 있다. 수소는 결합 파괴 및 재구조화를 증가시켜, 실리콘과 수소 사슬들이 해당 영역들에 걸쳐 형성될 수 있게 하고, 시임이 밀봉될 수 있게 할 수 있다. 이는 도시된 바와 같이 시임 또는 보이드(320)의 크기가 감소되게 할 수 있으며, 이는 후속 프로세싱에서 시임이 노출되지 않도록 보장할 수 있다. 본 기술의 일부 실시예들에서 수소 함유 가스로 처리한 후에 시임 또는 보이드(325)의 일부가 남아 있을 수 있지만, 시임 또는 보이드(325)는 실리콘 함유 재료(310)의 상부 표면에서 또는 그 근처에서 실질적으로 감소되거나 또는 완전히 폐쇄될 수 있다. 예를 들어, 피처의 입구로부터, 시임은 피처의 깊이의 약 1 % 이상의 깊이까지 완전히 해소(resolve)되거나 또는 밀봉될 수 있고, 피처의 깊이의 약 5 % 이상, 피처의 깊이의 약 10 % 이상, 피처의 깊이의 약 20 % 이상, 피처의 깊이의 약 30 % 이상, 피처의 깊이의 약 40 % 이상, 피처의 깊이의 약 50 % 이상, 또는 그 초과의 깊이까지 밀봉될 수 있다.
[0038] 처리가 플라즈마 강화인 일부 실시예들에서, 플라즈마 전력은 수소 침투의 깊이, 결합 재배향의 정도, 및 발생할 수 있는 시임 밀봉의 양에 영향을 미칠 수 있다. 따라서, 일부 실시예들에서, 플라즈마 전력은 약 50 W 이상일 수 있고, 약 100 W 이상, 약 200 W 이상, 약 300 W 이상, 약 400 W 이상, 약 500 W 이상, 약 600 W 이상, 약 700 W 이상, 약 800 W 이상, 약 900 W 이상, 약 1000 W 이상, 약 1250 W 이상, 약 1500 W 이상, 약 1750 W 이상, 약 2000 W 이상, 또는 그 초과일 수 있다. 그러나, 더 높은 플라즈마 전력에서, 충격은 막의 스퍼터링 또는 에칭을 발생시킬 수 있으며, 따라서 일부 실시예들에서 플라즈마 전력은 약 1500 W 이하, 약 1250 W 이하, 약 1000 W 이하, 또는 그 미만일 수 있다.
[0039] 방법의 임의의 동작 동안, 반도체 프로세싱 챔버(100), 페데스탈(pedestal), 또는 기판(305)은 막 증착이 수행될 수 있는 다양한 온도들에서 유지될 수 있다. 일부 실시예들에서, 기판(305) 상에 실리콘 함유 재료(310)를 증착하는 동안의 온도와 실리콘 함유 재료(310)를 수소 함유 가스로 처리하는 동안의 온도는 거의 동일한 온도에서 수행될 수 있고, 일부 실시예들에서는 온도가 약 100 ℃ 이상, 약 150 ℃ 이상, 약 200 ℃ 이상, 약 250 ℃ 이상, 약 300 ℃ 이상, 약 350 ℃ 이상, 약 400 ℃ 이상, 약 450 ℃ 이상, 약 500 ℃ 이상, 약 550 ℃ 이상, 약 600 ℃ 이상, 또는 그 초과인 온도에서 유지될 수 있다. 기판 또는 프로세싱 온도들이 증가하면 막 내에 통합되는 수소의 탈가스가 발생할 수 있으며, 따라서 일부 실시예들에서 온도는 500 ℃ 이하, 약 450 ℃ 이하, 또는 그 미만으로 유지될 수 있다. 일부 실시예들에서, 기판(305) 상의 실리콘 함유 재료(310)를 수소 함유 가스의 플라즈마 유출물들과 같은 수소 함유 가스로 처리하는 단계는, 기판(305) 상에 실리콘 함유 재료(310)가 형성되는 온도의 25 ℃ 이내의 온도에서 수행될 수 있다.
[0040] 동작(220)에서, 반도체 프로세싱 챔버(100)는 막 증착이 수행될 수 있는 다양한 압력들로 유지될 수 있다. 또한, 일부 실시예들에서, 압력은 막 증착 이후, 예를 들어 수소 처리 동안 조정될 수 있다. 예를 들어, 막 증착은 약 0.5 Torr 이상, 약 1 Torr 이상, 약 3 Torr 이상, 약 5 Torr 이상, 약 10 Torr 이상, 약 12 Torr 이상, 또는 그 초과의 압력에서 발생할 수 있다. 수소 함유 가스로 처리되는 실리콘 함유 재료(310)의 특성들에 따라, 수소 함유 가스로 재료를 처리하기 전에 또는 처리하는 동안 반도체 프로세싱 챔버(100) 내에서 압력이 조정될 수 있다. 예를 들어, 막의 경도 또는 영률과 같은 막의 강도에 따라, 수소 처리 동안 압력을 증가시키면 더 단단한 재료의 적절한 수정을 보장할 수 있는 반면, 수소 처리 동안 압력을 낮추면 더 부드러운 재료에 대한 스퍼터링 또는 손상을 제한할 수 있다. 따라서 예를 들어 실리콘 함유 재료가 실리콘 카바이드 또는 실리콘 질화물인 경우, 증착과 수소 처리 사이에 압력을 높일 수 있다. 또한, 실리콘 함유 재료가 비정질 실리콘인 경우, 압력은 증착 압력으로 유지되거나 또는 이로부터 감소될 수 있다. 일부 실시예들에서, 재료에 관계없이, 압력이 증가될 수 있어, 프로세싱 체적 내에서 수소 원자들의 양을 증가시킬 수 있고 실리콘 함유 재료와의 상호 작용을 증가시킬 수 있다. 따라서, 일부 실시예들에서, 수소 처리 동안의 압력은 약 1 Torr 이상, 약 5 Torr 이상, 약 10 Torr 이상, 약 20 Torr 이상, 약 50 Torr 이상, 약 100 Torr 이상, 약 200 Torr 이상, 또는 그 초과의 압력으로 유지될 수 있다. 유사하게, 일부 실시예들에서, 압력은 약 200 Torr 이하, 약 100 Torr 이하, 약 50 Torr 이하, 약 20 Torr 이하, 약 10 Torr 이하, 약 5 Torr 이하, 약 1 Torr 이하, 또는 그 미만의 압력으로 유지될 수 있다.
[0041] 반도체 프로세싱 챔버(100)의 프로세싱 영역 내로의 수소 함유 가스의 유량(flow rate)은 프로세싱 조건들과 관련될 수 있으며, 여기서 더 높은 유량은 더 높은 압력 처리와 함께 사용될 수 있거나, 또는 플라즈마 전력이 증가될 수 있다. 예를 들어, 일부 실시예들에서, 수소 함유 가스는 반도체 프로세싱 챔버(100)의 프로세싱 영역에 약 250 sccm 이상의 속도로 제공될 수 있고, 약 500 sccm 이상, 약 750 sccm 이상, 약 1,000 sccm 이상, 또는 그 초과의 속도로 제공될 수 있다. 유량, 압력, 및 플라즈마 전력 비(plasma power ratio)를 제어함으로써, 개선된 시임 해소(seam resolution)가 수행될 수 있다. 예를 들어, 낮은 압력에서 수행되는 처리들의 경우, 실리콘 함유 막의 팽창을 제어하기 위해 더 낮은 플라즈마 전력 및/또는 더 낮은 유량을 사용할 수 있다. 마찬가지로, 더 높은 압력에서 수행되는 처리들의 경우, 수소 유량과 함께, 플라즈마 전력이 또한 증가하여, 막 내에서 충분한 상호 작용 및 침투를 보장할 수 있다. 본 기술의 실시예들에 따라 수소 처리들을 수행함으로써, 화학 기상 증착 시임 형성이 감소되거나 또는 제한될 수 있다.
[0042] 앞의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이, 또는 추가 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 명백할 것이다.
[0043] 여러 실시예들을 개시했지만, 본 실시예들의 사상을 벗어나지 않고 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0044] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위의 임의의 명시된 값들 또는 명시되지 않은 중간 값들과 해당 명시된 범위의 임의의 다른 명시된 또는 중간 값 사이의 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 상위 한계값 및 하위 한계값 중 하나 또는 모두를 포함하는 경우, 해당 포함된 상위 한계값 및 하위 한계값 중 하나 또는 둘 모두를 제외한 범위들도 또한 포함된다.
[0045] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들 "a", "an" 및 "the"는 문맥상 달리 명백히 표시되어 있지 않은 한 복수의 지시어들을 포함한다. 따라서, 예를 들어, "전구체"에 대한 참조는 복수의 이러한 전구체를 포함하며, "층"에 대한 참조는 당업자들에게 알려진 하나 이상의 층들 및 그 등가물들 등에 대한 참조를 포함한다.
[0046] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계 ― 상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 기판이 배치되고, 상기 기판은 상기 기판을 따라 하나 이상의 리세스(recess)된 피처(feature)들을 정의함 ― ;
    상기 기판 상에 실리콘 함유 재료를 증착하는 단계 ― 상기 실리콘 함유 재료는 상기 기판을 따라 상기 하나 이상의 리세스된 피처들 내에서 연장되고, 상기 기판을 따라 상기 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 상기 실리콘 함유 재료에 의해 시임(seam) 또는 보이드(void)가 정의됨 ― ;
    상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 수소 함유 가스의 플라즈마를 형성하는 단계; 및
    상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하는 단계 ― 상기 플라즈마 유출물들은 상기 시임 또는 보이드의 크기가 감소되게 함 ― 를 포함하는,
    반도체 프로세싱 방법.
  2. 제1 항에 있어서,
    상기 실리콘 함유 재료는 비정질 실리콘, 도핑(dope)된 실리콘, 실리콘 질화물, 또는 실리콘 카바이드(carbide) 중 적어도 하나를 포함하는,
    반도체 프로세싱 방법.
  3. 제1 항에 있어서,
    상기 시임 또는 보이드는 약 10:1 이상의 종횡비를 포함하는,
    반도체 프로세싱 방법.
  4. 제1 항에 있어서,
    상기 반도체 프로세싱 챔버 내의 온도는, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하는 동안 약 100 ℃ 이상으로 유지되는,
    반도체 프로세싱 방법.
  5. 제1 항에 있어서,
    상기 반도체 프로세싱 챔버 내의 압력은, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하는 동안 약 20 Torr 이하로 유지되는,
    반도체 프로세싱 방법.
  6. 제1 항에 있어서,
    상기 반도체 프로세싱 챔버의 프로세싱 영역 내에서 상기 수소 함유 가스의 상기 플라즈마를 형성할 때 전기 전력 소스를 제공하는 단계를 더 포함하고, 상기 플라즈마는 약 2,000 W 이하의 플라즈마 전력으로 생성되는,
    반도체 프로세싱 방법.
  7. 제1 항에 있어서,
    상기 수소 함유 가스를 상기 반도체 프로세싱 챔버의 프로세싱 영역에 약 250 sccm 이상의 속도(rate)로 제공하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  8. 제1 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하는 단계는, 상기 기판 상에 상기 실리콘 함유 재료가 형성되는 온도의 25 ℃ 이내의 온도에서 수행되는,
    반도체 프로세싱 방법.
  9. 제1 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 상기 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  10. 제9 항에 있어서,
    상기 압력을 조정하는 단계는, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 상기 반도체 프로세싱 챔버 내의 상기 압력을 증가시키는 단계를 포함하는,
    반도체 프로세싱 방법.
  11. 제1 항에 있어서,
    상기 플라즈마 유출물들은 상기 실리콘 함유 재료를 팽창시켜, 상기 실리콘 함유 재료의 상부 표면 또는 그 부근에서 상기 시임 또는 보이드의 크기가 감소되게 하는,
    반도체 프로세싱 방법.
  12. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계 ― 상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 기판이 배치됨 ― ;
    상기 기판 상에 실리콘 함유 재료를 증착하는 단계 ― 상기 실리콘 함유 재료는 상기 기판을 따라 하나 이상의 리세스된 피처들 내에서 연장되고, 상기 기판을 따라 상기 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 상기 실리콘 함유 재료에 의해 시임 또는 보이드가 정의됨 ― ; 및
    상기 실리콘 함유 재료를 수소 함유 가스로 처리하는 단계 ― 상기 수소 함유 가스는 상기 시임 또는 보이드의 크기가 감소되게 함 ― 를 포함하는,
    반도체 프로세싱 방법.
  13. 제12 항에 있어서,
    상기 반도체 프로세싱 챔버 내의 온도는, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스로 처리하는 동안 약 600 ℃ 이하로 유지되고; 그리고
    상기 반도체 프로세싱 챔버 내의 압력은, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스로 처리하는 동안 약 0.2 Torr 이상으로 유지되는,
    반도체 프로세싱 방법.
  14. 제12 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스로 처리하는 단계는, 상기 기판 상에 상기 실리콘 함유 재료가 형성되는 온도의 25 ℃ 이내의 온도에서 수행되는,
    반도체 프로세싱 방법.
  15. 제12 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 상기 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  16. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 영역에 실리콘 함유 전구체를 제공하는 단계 ― 상기 반도체 프로세싱 챔버의 프로세싱 영역 내에 기판이 배치됨 ― ;
    상기 기판 상에 실리콘 함유 재료를 증착하는 단계 ― 상기 실리콘 함유 재료는 상기 기판을 따라 하나 이상의 리세스된 피처들 내에서 연장되고, 상기 기판을 따라 상기 하나 이상의 리세스된 피처들 중 적어도 하나 내에서 상기 실리콘 함유 재료에 의해 시임 또는 보이드가 정의됨 ― ; 및
    상기 실리콘 함유 재료를 수소 함유 가스로 처리하는 단계 ― 상기 수소 함유 가스는 상기 실리콘 함유 재료를 팽창시켜, 상기 실리콘 함유 재료의 상부 표면 또는 그 부근에서 상기 시임 또는 보이드의 크기가 감소되게 함 ― 를 포함하는,
    반도체 프로세싱 방법.
  17. 제16 항에 있어서,
    상기 반도체 프로세싱 챔버 내의 온도는, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스로 처리하는 동안 약 100 ℃ 이상 내지 약 600 ℃ 이하로 유지되는,
    반도체 프로세싱 방법.
  18. 제16 항에 있어서,
    상기 반도체 프로세싱 챔버 내의 압력은, 상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스로 처리하는 동안 약 0.2 Torr 이상 내지 약 300 Torr 이하로 유지되는,
    반도체 프로세싱 방법.
  19. 제16 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 상기 반도체 프로세싱 챔버 내의 압력을 조정하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  20. 제16 항에 있어서,
    상기 기판 상의 상기 실리콘 함유 재료를 상기 수소 함유 가스의 플라즈마 유출물들로 처리하기 전에 상기 반도체 프로세싱 챔버 내의 압력을 증가시키는 단계를 더 포함하는,
    반도체 프로세싱 방법.
KR1020247007947A 2021-08-13 2022-08-05 고 종횡비 갭 충전에서 시임 제거 KR20240042073A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/401,574 US20230050255A1 (en) 2021-08-13 2021-08-13 Seam removal in high aspect ratio gap-fill
US17/401,574 2021-08-13
PCT/US2022/039603 WO2023018623A1 (en) 2021-08-13 2022-08-05 Seam removal in high aspect ratio gap-fill

Publications (1)

Publication Number Publication Date
KR20240042073A true KR20240042073A (ko) 2024-04-01

Family

ID=85177655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247007947A KR20240042073A (ko) 2021-08-13 2022-08-05 고 종횡비 갭 충전에서 시임 제거

Country Status (5)

Country Link
US (1) US20230050255A1 (ko)
KR (1) KR20240042073A (ko)
CN (1) CN117999640A (ko)
TW (1) TW202326820A (ko)
WO (1) WO2023018623A1 (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024815A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置の製造方法
WO2012147680A1 (ja) * 2011-04-25 2012-11-01 東京エレクトロン株式会社 成膜方法
US9252026B2 (en) * 2014-03-12 2016-02-02 Cypress Semiconductor Corporation Buried trench isolation in integrated circuits
US20160020094A1 (en) * 2014-07-18 2016-01-21 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10192775B2 (en) * 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US10971391B2 (en) * 2018-06-13 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric gap fill
KR20230085954A (ko) * 2018-10-19 2023-06-14 램 리써치 코포레이션 갭 충진 (gapfill) 을 위한 도핑되거나 도핑되지 않은 실리콘 카바이드 증착 및 원격 수소 플라즈마 노출
JP2022530419A (ja) * 2019-04-25 2022-06-29 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー 酸化ケイ素薄膜の高温原子層堆積のための有機アミノジシラザン

Also Published As

Publication number Publication date
TW202326820A (zh) 2023-07-01
CN117999640A (zh) 2024-05-07
US20230050255A1 (en) 2023-02-16
WO2023018623A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
WO2019195188A1 (en) Flowable film curing using h2 plasma
US11615966B2 (en) Flowable film formation and treatments
US11939674B2 (en) Methods to reduce material surface roughness
JP2023540582A (ja) 堆積及びエッチングのための半導体処理チャンバ
KR20240042073A (ko) 고 종횡비 갭 충전에서 시임 제거
US20230360903A1 (en) Large area gapfill using volumetric expansion
US20230360924A1 (en) Low temperature carbon gapfill
US20230051200A1 (en) Seam-free gapfill deposition
US20230090280A1 (en) Selective graphene deposition
US20230386829A1 (en) Low temperature silicon oxide gap fill
US11862458B2 (en) Directional selective deposition
US11355354B1 (en) Thermal deposition of doped silicon oxide
US11830734B2 (en) Thermal deposition of silicon-germanium
TWI806337B (zh) 低k碳氮化硼薄膜
TWI797833B (zh) 用於使用電容耦合電漿的氧化矽間隙填充的沉積方法
US20220384188A1 (en) Metal-doped carbon hardmasks
US20210134592A1 (en) Surface encasing material layer
KR20240056613A (ko) 육방정계 붕소 질화물 증착
TW202410123A (zh) 低溫碳隙填充
KR20220106189A (ko) 고 붕소 함량 하드 마스크 재료들
KR20240056650A (ko) 3d nand를 위한 게르마늄 및 실리콘 스택들