KR20240056650A - 3d nand를 위한 게르마늄 및 실리콘 스택들 - Google Patents

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KR20240056650A
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시은 채
서스밋 싱하 로이
아비짓 바수 말리크
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

예시적인 반도체 프로세싱 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 프로세싱 구역에 실리콘-함유 전구체의 플라즈마를 형성하는 단계, 및 기판 상에 제1 재료 층을 형성하는 단계를 포함할 수 있다. 제1 재료 층은 실리콘 산화물을 포함할 수 있다. 방법들은 게르마늄-함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역에 제공하는 단계, 및 프로세싱 구역에 게르마늄-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 500 W 이상의 플라즈마 전력으로 수행될 수 있다. 방법들은 기판 상에 제2 재료 층을 형성하는 단계를 포함할 수 있다. 제2 재료 층은 게르마늄 산화물을 포함할 수 있다.

Description

3D NAND를 위한 게르마늄 및 실리콘 스택들
관련 출원들에 대한 상호 참조문헌
[0001] 본 출원은 2021년 9월 20일에 출원된 미국 특허출원 제63/246,006의 이점을 청구하며, 상기 출원의 전체 개시내용은 모든 목적들을 위해 본원에 인용에 의해 포함된다.
기술분야
[0002] 본 기술은 반도체 프로세스들 및 재료들에 관한 것이다. 더욱 구체적으로, 본 기술은 층상 메모리 구조들을 형성 및 프로세싱하는 것에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료의 형성 및 제거의 제어된 방법들을 요구한다. 스택된 메모리, 이를테면 수직 또는 3D NAND는, 다수의 메모리 홀들 또는 애퍼처들이 에칭될 수 있게 하는 유전체 재료들의 일련의 교번 층들의 형성을 포함할 수 있다. 재료 층들의 재료 특성들뿐만 아니라 에칭을 위한 재료들 및 프로세스 조건들은 형성된 구조들의 균일성에 영향을 미칠 수 있다. 재료 결함들은 일관되지 않은 패터닝을 초래할 수 있으며, 이는 형성된 구조들의 균일성에 추가로 영향을 미칠 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생산하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 요구되고 있다. 이들 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 반도체 구조들을 형성하는 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은, 프로세싱 구역에 실리콘-함유 전구체의 플라즈마를 형성하는 단계, 및 기판 상에 제1 재료 층을 형성하는 단계를 포함할 수 있다. 제1 재료 층은 실리콘 산화물을 포함할 수 있다. 방법들은, 게르마늄-함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역에 제공하는 단계, 및 프로세싱 구역에 게르마늄-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 500 W 이상의 플라즈마 전력으로 수행될 수 있다. 방법들은 기판 상에 제2 재료 층을 형성하는 단계를 포함할 수 있다. 제2 재료 층은 게르마늄 산화물을 포함할 수 있다.
[0006] 일부 실시예들에서, 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 온도는 약 550℃ 이하로 유지될 수 있다. 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 압력은 약 6 Torr 이하로 유지될 수 있다. 실리콘-함유 전구체의 플라즈마를 형성하는 단계는 약 500 W 이하의 플라즈마 전력으로 수행될 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 900 W 이상의 플라즈마 전력으로 수행될 수 있다. 제2 재료 층에서 게르마늄 대 산소의 원자비는 약 1:2 이하일 수 있다. 각각의 재료 층은 약 10 nm 내지 약 30 nm의 두께를 가질 수 있다. 방법들은 기판 상에 제1 재료 층과 제2 재료 층의 교번 세트들을 형성하는 단계를 포함할 수 있다. 방법들은, 제1 재료 층과 제2 재료 층의 교번 세트들을 형성한 후에 기판을 어닐링하는 단계를 더 포함할 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 제1 재료 층을 형성하는 단계를 포함할 수 있다. 제1 재료 층은 실리콘 산화물을 포함할 수 있다. 방법들은 기판 상에 제2 재료 층을 형성하는 단계를 포함할 수 있다. 제2 재료 층은 게르마늄 산화물을 포함할 수 있다. 제2 재료 층에서 게르마늄 대 산소의 원자비는 약 3:2 이하일 수 있다. 방법들은 기판 상에 제1 층 및 제2 층을 형성한 후에 기판을 어닐링하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 온도는 약 550℃ 이하로 유지될 수 있다. 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 압력은 약 6 Torr 이하로 유지될 수 있다. 제2 재료 층에서 게르마늄 대 산소의 원자비는 약 2:3 이하일 수 있다. 방법들은, 기판 상에 제2 재료 층을 형성하기 전에, 프로세싱 구역에 게르마늄-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 900 W 이상의 플라즈마 전력으로 수행될 수 있다. 방법들은 기판 상에 제1 재료 층과 제2 재료 층의 교번 세트들을 형성하는 단계를 포함할 수 있다. 제1 재료 층과 제2 재료 층의 교번 세트들은 실리콘 산화물과 게르마늄 산화물의 교번 층들의 적어도 50개의 층들을 포함할 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 산소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 프로세싱 구역에 실리콘-함유 전구체 및 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 기판 상에 제1 재료 층을 형성하는 단계를 포함할 수 있다. 제1 재료 층은 실리콘 산화물을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역에 게르마늄-함유 전구체 및 산소-함유 전구체를 제공하는 단계를 포함할 수 있다. 방법들은 프로세싱 구역에 게르마늄-함유 전구체 및 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 기판 상에 제2 재료 층을 형성하는 단계를 포함할 수 있다. 제2 재료 층은 게르마늄 산화물을 포함할 수 있다. 제2 재료 층에서 게르마늄 대 산소의 비는 약 1:2 이하일 수 있다.
[0010] 일부 실시예들에서, 실리콘-함유 전구체와 함께 제공되는 산소-함유 전구체는 게르마늄-함유 전구체와 함께 제공되는 산소-함유 전구체와 유사한 전구체일 수 있다. 산소-함유 전구체의 유량은, 실리콘-함유 전구체를 제공하는 동안 제공된 제1 유량으로부터, 게르마늄-함유 전구체를 제공하는 동안의 제2 유량으로 증가될 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 800 W 이상의 플라즈마 전력으로 수행될 수 있다. 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 온도는 약 550℃ 이하로 유지될 수 있다. 기판 상에 제1 재료 층 및 제2 재료 층을 형성하는 동안, 반도체 프로세싱 챔버 내의 압력은 약 6 Torr 이하로 유지될 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기술들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 프로세스들 및 구조들은 에칭 동작들 동안의 결함 형성으로부터 보호할 수 있다. 추가적으로, 본 기술의 실시예들의 동작들은 스택들을 통한 메모리 홀 형성을 개선할 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 하기의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시된 기술의 성질 및 이점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 형성 방법의 선택된 동작들을 도시한다.
[0015] 도 3a 및 도 3b는 본 기술의 일부 실시예들에 따라 재료 층들이 포함되어 생성되는 예시적인 개략적인 단면 구조들을 도시한다.
[0016] 도면들 중 여러 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 언급되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하는 것은 아닐 수 있으며, 예시적인 목적들을 위해 불필요한 또는 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 라벨 이후에 유사한 컴포넌트들 사이를 구별하는 문자에 의해 구별될 수 있다. 제1 참조 라벨만이 본 명세서에서 사용되는 경우, 설명은 문자에 관계 없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0018] 3D NAND 구조들이 형성되는 셀들의 수가 증가함에 따라, 개별적인 층들 및 다른 구조들의 종횡비들이 때로는 극적으로 증가한다. 3D NAND 프로세싱 동안, 플레이스홀더 층들(placeholder layers) 및 유전체 재료들의 스택들은 전극-간 유전체 또는 폴리-간 유전체 층들을 형성할 수 있다. 이러한 플레이스홀더 층들은, 재료를 완전히 제거하고 이를 금속으로 대체하기 전에, 구조들을 배치하기 위해 수행되는 다양한 동작들을 가질 수 있다. 폴리-간 유전체 층들은 종종, 예컨대 폴리실리콘과 같은 전도체 층 위에 놓이도록 형성된다. 플레이스홀더 층들의 재료를 금속으로 대체하기 전에 그 재료를 제거하기 위해 에칭 프로세스가 수행될 수 있다.
[0019] 예컨대, 실리콘 질화물과 같은 플레이스홀더 층들의 재료를 제거하기 위해 습식 에칭이 사용될 수 있다. 습식 에칭은, 예컨대, 플레이스홀더 층들 및 유전체 재료들의 스택들을 갖는 구조를 에칭 유체, 이를테면 인산에 침지시키는 것을 수반할 수 있다. 에칭 유체는 유전체 재료를 실질적으로 제거하지 않으면서 플레이스홀더 층을 제거하려고 의도할 수 있어서, 제거된 플레이스홀더 재료를 대체하기 위해 금속이 증착될 수 있다.
[0020] 종래의 기술들은 2개의 층 타입들 사이의 재료 차이들뿐만 아니라 에칭 프로세스 및 재료들로 인해 에칭 제거 프로세스 동안 균일성 및 제어에 어려움을 겪을 수 있다. 예컨대, 종래의 기술들은 에칭 프로세스 동안 플레이스홀더 층들을 균일하게 제거할 수 없을 수 있다. 본 기술은, 그렇지 않으면 발생할 수 있는 하나 이상의 난제들을 수용하거나 제한할 수 있는, 플레이스홀더 층들 및 유전체 재료들의 스택들을 갖는 구조를 형성하는 동안 플레이스홀더 층들에 사용되는 재료를 조정함으로써 이러한 문제들을 극복한다. 예컨대, 본 기술은 종래의 실리콘 질화물 플레이스홀더 층 대신에 게르마늄 산화물 플레이스홀더 층을 이용할 수 있다. 게르마늄 산화물 재료를 활용함으로써, 본 기술은 종래의 습식 프로세싱보다 더 선택적일 수 있는 건식 에칭 프로세스에 의해 에칭 프로세스가 수행될 수 있게 할 수 있다. 추가적으로, 본 기술은 게르마늄 막들의 이력 문제들을 극복할 수 있다. 종래에 형성된 게르마늄 산화물은 온도에 민감할 수 있고, 하류 프로세싱은 어닐링을 포함할 수 있으며, 이는 게르마늄이 실리콘 재료 내로 확산되게 할 수 있고, 일부 상황들에서, 별개의 층들이 완전히 가용성이 되어 층상 구조를 손상시키게 할 수 있다. 본 구조는, 온도 민감성을 개선하기 위해 게르마늄 산화물을 형성할 수 있어서, 후속 프로세싱 동안 층들이 불연속적으로 유지될 수 있게 한다. 나머지 개시내용은 개시된 기술을 활용하여 특정 재료들 및 반도체 구조들을 일상적으로 식별할 것이지만, 시스템들, 방법들, 및 재료들은 본 기술의 양상들로부터 이익을 얻을 수 있는 다수의 다른 구조들에 동일하게 적용가능하다는 것이 용이하게 이해될 것이다. 따라서, 이 기술은 단순히 3D NAND 프로세스들 또는 재료들과 함께만 사용하는 정도로 제한되는 것으로 간주되지 않아야 한다. 더욱이, 예시적인 챔버가 본 기술에 대한 기반을 제공하도록 설명되지만, 본 기술은 설명되는 동작들을 허용할 수 있는 사실상 임의의 반도체 프로세싱 챔버에 적용될 수 있다는 것이 이해되어야 한다.
[0021] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 챔버 시스템(100)의 단면도를 도시한다. 반도체 프로세싱 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 내부에서 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 반도체 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120) 내에 기판 지지부(104)를 인클로징하는(enclosing) 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 프로세싱을 위해 슬릿 밸브 또는 도어를 사용하여 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 안착될 수 있다. 기판 지지부(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 위치될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는 증착 프로세스 동안 필요에 따라 회전하도록 리프트 업(lift up)될 수 있다.
[0022] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해, 플라즈마 프로파일 변조기(111)가 반도체 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는, 챔버 바디(102)에 인접하게 배치될 수 있고 챔버 바디(102)를 덮개 조립체(106)의 다른 컴포넌트들로부터 분리시킬 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 볼륨(120)을 둘러싸는 반도체 프로세싱 챔버(100)의 원주 둘레의 연속적인 루프일 수 있거나, 또는 원하는 경우, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 예컨대, 2차 가스 분배기와 같은 플레이트 전극일 수 있다.
[0023] 유전체 재료, 이를테면 세라믹 또는 금속 산화물, 예컨대 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터들(110a, 110b)은 제1 전극(108)과 접촉하고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 규정할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 발생기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 프로세싱 챔버와 함께 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0024] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스플레이트는 비-전도성일 수 있다. 가스 분배기(112)는 이를테면, 도 1에 도시된 바와 같은 제1 전력 소스(142)에 의해 전력이 공급될 수 있거나, 또는 일부 실시예들에서, 가스 분배기(112)는 접지와 커플링될 수 있다.
[0025] 제1 전극(108)은 반도체 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나 또는 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120) 내에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 커플링된 제1 회로 레그 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 전자 제어기(134)와, 제1 회로 레그 및 제2 회로 레그 둘 모두를 제1 전자 센서(130)에 연결하는 노드 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄-루프 제어를 제공할 수 있다.
[0026] 제2 전극(122)이 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 임베딩될 수 있거나 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린, 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된, 도관(conduit)(146), 예컨대, 50 옴과 같은 선택된 저항을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 제2 전자 제어기(140)는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 커플링되어, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0027] 바이어스 전극 및/또는 정전 척킹 전극일 수 있는 제3 전극(124)은 기판 지지부(104)와 커플링될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0028] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 반도체 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 유입구(114)를 사용하여 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 반도체 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120) 내에 플라즈마를 설정하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판에는 제3 전극(124)을 사용하여 전기 바이어스가 제공될 수 있다.
[0029] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징할 시에, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 설정될 수 있다. 이어서, 전자 제어기들(134, 140)은 2개의 튜닝 회로들(128 및 136)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 설정점(set point)이 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로, 증착 레이트를 최대화하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0030] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있는 플라즈마의 주파수 및 전압 특성들에 의존할 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대일 때, 제1 튜닝 회로(128)의 임피던스가 높아서, 기판 지지부에 걸쳐 최소 공중(aerial) 또는 측방향 커버리지를 갖는 플라즈마 형상을 초래할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 공중 커버리지가 최대로 증가하여, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정으로부터 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 수축될 수 있으며, 기판 지지부의 공중 커버리지가 감소될 수 있다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있음에 따라 기판 지지부 위의 플라즈마의 공중 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0031] 전자 센서들(130, 138)은 폐쇄 루프에서 개개의 회로들(128, 136)을 튜닝하기 위해 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점이 각각의 센서에 설치될 수 있으며, 센서에는 설정점으로부터의 편차를 최소화하기 위해 각각의 개개 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 동안 선택되어 동적으로 제어될 수 있다. 전술한 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 조정가능한 특성을 갖는 임의의 전자 컴포넌트가 사용될 수 있다는 것이 이해되어야 한다.
[0032] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 반도체 프로세싱 방법(200)의 동작들을 도시한다. 방법은, 상기에서 설명된 반도체 프로세싱 챔버(100)뿐만 아니라 플라즈마 증착이 수행될 수 있는 임의의 다른 챔버를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(200)은 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 연관되지 않을 수 있다. 방법(200)은 교번적인 재료 층들이 형성될 수 있는 도 3a에 예시된 예시적인 구조(300)를 포함하는 임의의 수의 반도체 구조들 또는 기판들(315)에 대해 수행될 수 있다는 것이 이해되어야 한다. 도 3a 및 도 3b는 단지 부분적인 개략도들을 예시하며, 기판이 도면들에 예시된 바와 같은 양상들뿐만 아니라 본 기술의 동작들로부터 여전히 이익을 얻을 수 있는 대안적인 구조적 양상들을 갖는 임의의 수의 구조적 섹션들을 포함할 수 있다는 것이 이해되어야 한다.
[0033] 방법(200)의 제1 동작 전에, 기판(315)은, 방법(200)이 수행될 수 있는 반도체 프로세싱 챔버(100)의 프로세싱 구역 내에 배치되기 전에, 하나 이상의 방식들로 프로세싱될 수 있다. 동작들 중 일부 또는 전부는 이전에 설명된 바와 같이 챔버들 또는 시스템 툴들에서 수행될 수 있거나, 또는 방법(200)의 동작들이 수행될 수 있는 반도체 프로세싱 챔버를 포함할 수 있는 동일한 시스템 툴 상의 상이한 챔버들에서 수행될 수 있다.
[0034] 실시예들에서, 기판(315)은 실질적으로 평탄한 표면 또는 고르지 않은 표면을 가질 수 있다. 기판은 재료, 이를테면 결정질 실리콘, 실리콘 산화물, 스트레인드 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 비-패터닝된 웨이퍼들, 절연체 상의 실리콘, 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 아르세나이드, 또는 사파이어일 수 있다. 기판(315)은 다양한 치수들, 이를테면 200 mm 또는 300 mm 직경 웨이퍼들뿐만 아니라 직사각형 또는 정사각형 패널들을 가질 수 있다.
[0035] 방법(200)은 예시된 바와 같이 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 기술에 중요하지 않거나, 또는 아래에서 추가로 논의되는 바와 같은 대안적인 방법론에 의해 수행될 수 있다. 이전에 논의된 바와 같이, 방법(200)은 도 3a에 개략적으로 도시된 동작들을 설명할 수 있으며, 그 예시는 방법(200)의 동작들과 함께 설명될 것이다.
[0036] 구조(300)는, 일부 실시예들에서, 3D NAND 메모리 형성에 사용될 수 있는 교번적인 재료 층들의 스택의 부분도를 예시할 수 있다. 교번적인 재료 층들은, 플라즈마-강화 화학 기상 증착, 물리 기상 증착, 원자 층 증착, 열적 강화 화학 기상 증착, 또는 임의의 다른 형성 기법을 포함하는 임의의 수의 방법들에 의해 생성될 수 있다. 일부 실시예들에서, 플라즈마-강화 화학 기상 증착은 프로세싱 챔버, 이를테면 이전에 설명된 반도체 프로세싱 챔버(100)에서 수행될 수 있다. 방법(200)이 실리콘 산화물의 형성에 이은 게르마늄 산화물의 형성을 논의할 것이지만, 본 기술에 의해 유사하게 포함되는 실시예들에서 형성 순서가 역전될 수 있다. 추가적으로, 본 기술의 실시예들에 따라, 임의의 수의 재료 층들이 스택 또는 임의의 스택의 임의의 부분으로 생성될 수 있고, 스택의 상이한 부분들은 스택의 임의의 다른 부분의 더 많은, 더 적은, 또는 유사한 수의 층들을 포함할 수 있다.
[0037] 방법(200)은, 동작(205)에서, 반도체 프로세싱 챔버(100)의 프로세싱 구역에 실리콘-함유 전구체를 제공하는 단계를 포함할 수 있다. 사용될 수 있는 실리콘-함유 전구체들은, 실란(SiH4), 디실란(Si2H6), 실리콘 사불화물(SiF4), 실리콘 사염화물(SiCl4), 디클로로실란(SiH2Cl2), 테트라에틸 오르토실리케이트(TEOS)뿐만 아니라, 실리콘 산화물 막 형성에 사용될 수 있는 임의의 다른 실리콘-함유 전구체들을 포함할 수 있다(그러나 이에 제한되지 않음). 방법(200)은 또한, 동작(210)에서, 프로세싱 구역에 실리콘-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 실시예들에서, 실리콘-함유 전구체의 플라즈마는, 프로세싱 구역 내에 플라즈마를 생성하기 위해 페이스플레이트에 RF 전력을 제공함으로써 형성될 수 있지만, 플라즈마를 생성할 수 있는 임의의 다른 프로세싱 챔버가 유사하게 사용될 수 있다. 실리콘-함유 전구체의 플라즈마를 형성하는 것은 약 500 W 이하의 플라즈마 전력으로 수행될 수 있고, 약 475 W 이하, 약 450 W 이하, 약 425 W 이하, 약 400 W 이하, 약 375 W 이하, 약 350 W 이하 또는 그 미만의 플라즈마 전력으로 수행될 수 있고, 이는 생성되는 막 내에서 더 긴 실리콘-및-산소 체인들의 형성을 가능하게 할 수 있다.
[0038] 실리콘-함유 전구체의 플라즈마를 형성한 후에, 방법(200)은, 동작(215)에서, 기판 상에 제1 재료 층을 형성하는 단계를 포함할 수 있다. 제1 재료 층은 실리콘 산화물과 같은 실리콘-함유 재료를 포함할 수 있다. 충분한 두께까지 증착한 후에, 실리콘-함유 전구체의 유동은 후속 동작들로 진행하기 전에 감소되거나 제거될 수 있다.
[0039] 방법(200)은, 동작(220)에서, 반도체 프로세싱 챔버(100)의 프로세싱 구역에 게르마늄-함유 전구체를 제공하는 단계를 포함할 수 있다. 사용될 수 있는 게르마늄-함유 전구체들은, 게르만(GeH4), 디게르만(Ge2H6), 게르마늄 이불화물(GeF2), 게르마늄 사불화물(GeF4), 게르마늄 이염화물(GeCl2), 게르마늄 사브롬화물(GeBr4)뿐만 아니라 게르마늄-함유, 이를테면 게르마늄 산화물 막 형성에서 사용될 수 있는 임의의 다른 게르마늄-함유 전구체들을 포함할 수 있다(그러나 이에 제한되지 않음).
[0040] 동작(205) 또는 동작(220) 중 임의의 동작에서, 산소-함유 전구체가 반도체 프로세싱 챔버(100)의 프로세싱 구역에 추가적으로 제공될 수 있다. 사용될 수 있는 산소-함유 전구체들은, O2, N2O, NO2, O3, H2O뿐만 아니라, 실리콘 산화물과 같은 실리콘-함유 막 또는 게르마늄 산화물과 같은 게르마늄-함유 막 형성에서 사용될 수 있는 임의의 다른 산소-함유 전구체들을 포함한다(그러나 이에 제한되지 않음). 동작(205) 및 동작(220) 둘 모두에서 산소-함유 전구체가 제공될 때, 동작(205)에서 실리콘-함유 전구체와 함께 제공되는 산소-함유 전구체는, 동작(220)에서 게르마늄-함유 전구체와 함께 제공되는 산소-함유 전구체와 유사한 전구체일 수 있다. O2 및 O3은 유사한 전구체들일 수 있고, N2O 및 NO3은 유사한 전구체들일 수 있는데, 이는 이들이 유사한 구성 성분들을 함유하기 때문이다. 동작(205) 및 동작(220) 동안 다른 산소-함유 전구체들이 사용될 수 있다는 것이 또한 고려된다. 일부 실시예들에서, 산소-함유 전구체의 유량은, 동작(205)에서 실리콘-함유 전구체를 제공하는 동안 제공된 제1 유량으로부터 동작(220)에서 게르마늄-함유 전구체를 제공하는 동안의 제2 유량으로 증가될 수 있다. 동작(205) 및 동작(220) 동안 산소-함유 전구체의 유량들이 실질적으로 유사할 수 있다는 것이 또한 고려된다. 유사하게, 질소-함유 전구체가 또한, 반도체 프로세싱 챔버(100)의 프로세싱 구역에 제공될 수 있다. 동작(205) 또는 동작(220) 동안 사용되는 질소-함유 전구체들은 N2, N2O, NO2, NH3, N2H2뿐만 아니라 실리콘 산화물을 포함하는 실리콘-함유 막 또는 게르마늄 산화물을 포함하는 게르마늄-함유 막 형성에서 사용될 수 있는 임의의 다른 질소-함유 전구체를 포함할 수 있다. 동작(205) 또는 동작(220) 중 임의의 동작에서, 하나 이상의 추가적인 전구체들, 이를테면 Ar, He, Xe, Kr, 질소, 또는 다른 전구체들을 포함할 수 있는, 불활성 전구체들이 포함될 수 있다.
[0041] 산소-함유 전구체는, 실리콘 산화물 및/또는 게르마늄 산화물 층들의 형성 동안, 실리콘-함유 전구체 또는 게르마늄-함유 전구체 중 어느 하나보다 더 큰 유량으로 유동될 수 있다. 예컨대, 일부 실시예들에서, 산소-함유 전구체는, 실리콘-함유 전구체 또는 게르마늄-함유 전구체의 유량에 비해 적어도 10:1인 유량으로 유동될 수 있고, 약 20:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상, 약 60:1 이상, 약 70:1 이상, 약 80:1 이상, 약 90:1 이상, 약 100:1 이상, 또는 그 초과일 수 있다. 유사하게, 일부 실시예들에서, 산소-함유 전구체의 유량은, 동작(205)에서 실리콘-함유 전구체를 제공하는 동안 제공된 제1 유량으로부터 동작(220)에서 게르마늄-함유 전구체를 제공하는 동안의 제2 유량으로 증가될 수 있다. 게르마늄 막 형성 동안 산소-함유 전구체의 유량을 증가시킴으로써, 더 산소가 풍부한 막이 형성될 수 있다. 따라서, 일부 실시예들에서, 산소-함유 전구체는 게르마늄-함유 전구체에 비해 약 100:1 이상의 유량으로 유동될 수 있고, 약 200:1 이상, 약 300:1 이상, 약 400:1 이상, 약 500:1 이상, 약 600:1 이상, 약 700:1 이상, 약 800:1 이상, 약 900:1 이상, 약 1000:1 이상 또는 그 초과일 수 있다.
[0042] 방법(200)의 동작(225)에서, 게르마늄-함유 전구체의 플라즈마가 프로세싱 구역에 형성될 수 있다. 실시예들에서, 게르마늄-함유 전구체의 플라즈마는, 프로세싱 구역 내에 플라즈마를 생성하기 위해 페이스플레이트에 RF 전력을 제공함으로써 형성될 수 있지만, 플라즈마를 생성할 수 있는 임의의 다른 프로세싱 챔버가 유사하게 사용될 수 있다. 게르마늄-함유 전구체의 플라즈마를 형성하는 것은 약 500 W 이상의 플라즈마 전력으로 수행될 수 있고, 약 550 W 이상, 약 600 W 이상, 약 650 W 이상, 약 700 W 이상, 약 750 W 이상, 약 800 W 이상, 약 850 W 이상, 약 900 W 이상, 약 950 W 이상, 약 1,000 W 이상 또는 그 초과의 플라즈마 전력으로 수행될 수 있다. 게르마늄-함유 플라즈마의 형성 동안의 플라즈마 전력은 풍부한 산소 라디칼 환경을 생성하는 데 필요할 수 있다. 아래에서 추가로 설명되는 바와 같이, 제1 재료 층 상에 증착되는 제2 재료 층에서 약 3:2 이하의 게르마늄 대 산소의 원자비가 바람직할 수 있다. 따라서, 이러한 원자비를 달성하기 위해, 풍부한 산소 라디칼 환경을 생성하고 제2 재료 층에 충분한 산소를 증착시키는 데 약 500 W 이상의 플라즈마 전력이 필요할 수 있다. 플라즈마 전력이 500 W 미만인 경우, 게르마늄 원자들은 서로 결합하기 시작할 수 있고, 게르마늄-풍부 게르마늄 산화물의 영역들을 형성할 수 있으며, 이는 게르마늄 대 산소의 원자비를 바람직하지 않게 증가시켜, 생성되는 막의 온도 민감성을 증가시킬 수 있다. 또한, 플라즈마 전력을 약 500 W 이상으로 유지하는 것은 게르마늄 원자들이 산화되기 시작할 때까지 게르마늄 원자들을 분리하는 것을 도울 수 있다.
[0043] 게르마늄-함유 전구체의 플라즈마를 형성한 후에, 방법(200)은, 동작(230)에서 기판 상에 제2 재료 층을 형성하는 단계를 포함할 수 있다. 제2 재료 층은 게르마늄 산화물과 같은 게르마늄-함유 재료를 포함할 수 있다. 제2 재료 층에서 게르마늄 대 산소의 원자비는 약 3:2 이하일 수 있고, 약 1:1 이하, 약 1:2 이하, 약 2:5 이하, 약 1:3 이하, 약 1:4 이하, 약 1:5 이하, 또는 그 미만일 수 있다. 약 3:2 이하인 게르마늄 대 산소의 원자비를 갖는 제2 재료 층은 3:2보다 더 큰 게르마늄 대 산소의 원자비를 갖는 재료의 층들과 비교하여 증가된 열 안정성을 가질 수 있다. 아래에서 추가로 설명되는 바와 같이, 3:2보다 큰 게르마늄 대 산소의 원자비를 갖는 재료의 층들은, 게르마늄 원자들이 어닐링 동작들 동안 인접한 층들 내로 확산될 수 있기 때문에, 바람직한 열 안정성을 갖지 않을 수 있다. 이전에 설명된 바와 같이, 동작(220)에서, 산소-함유 전구체가 게르마늄-함유 전구체에 추가하여 제공될 수 있다. 이러한 추가적인 산소-함유 전구체는 산소 농도를 증가시키고, 그에 따라, 제2 재료 층에서 게르마늄 대 산소의 원자비를 감소시키는 데 기여할 수 있다.
[0044] 동작(205) 및 동작(220)에서의 증착은 약 550℃ 이하의 기판 또는 페데스탈 온도들에서 수행될 수 있다. 결과적으로, 일부 실시예들에서, 증착은 약 525℃ 이하, 약 500℃ 이하, 약 475℃ 이하, 약 450℃ 이하, 약 425℃ 이하, 약 300℃ 이하, 약 375℃ 이하, 약 350℃ 이하, 약 325℃ 이하, 약 300℃ 이하, 약 275℃ 이하, 약 250℃ 이하, 약 225℃ 이하, 약 200℃ 이하, 또는 그 미만의 온도들에서 일어날 수 있다. 추가적으로, 증착은 약 6 Torr 이하, 이를테면, 약 5 Torr 이하, 약 4 Torr 이하, 약 3 Torr 이하, 약 2 Torr 이하, 약 1 Torr 이하 또는 그 미만의 압력으로 수행될 수 있다. 동작(205 및 220)은 동일한 또는 유사한 프로세스 조건들에서 형성될 수 있다. 예컨대, 제1 재료 층 및 제2 재료 층의 형성 둘 모두를 위한 온도 및/또는 압력이 유지될 수 있다. 반대로, 온도 및/또는 압력은 제1 재료 층과 제2 재료 층의 형성 사이에서 변경 또는 조정될 수 있다. 또한, 온도 및/또는 압력은 구조(300)의 교번 층들에서 다양한 층들의 형성 사이에서 변경 또는 조정될 수 있다.
[0045] 제1 재료 층 및 제2 재료 층 각각은 실질적으로 유사한 두께를 가질 수 있다. 예컨대, 제1 재료 층과 제2 재료 층의 두께는 서로 약 5 nm 이내의 두께를 가질 수 있고, 서로 약 4 nm 이내, 서로 약 3 nm 이내, 서로 약 2 nm 이내, 서로 약 1 nm 이내, 또는 그 미만의 두께를 가질 수 있다. 실시예들에서, 제1 재료 층 및 제2 재료 층은 약 10 nm 이상, 이를테면 약 12 nm 이상, 약 14 nm 이상, 약 16 nm 이상, 약 18 nm 이상, 약 20 nm 이상, 또는 그 초과의 두께를 가질 수 있다. 또한, 제1 재료 층 및 제2 재료 층은 약 30 nm 이하, 이를테면 약 28 nm 이하, 약 26 nm 이하, 약 24 nm 이하, 약 22 nm 이하, 약 20 nm 이하 또는 그 미만의 두께를 가질 수 있다. 일부 실시예들에서, 각각의 재료 층은 약 10 nm 내지 약 30 nm의 두께를 가질 수 있다.
[0046] 방법(200)은, 제1 재료 층과 제2 재료 층의 교번 세트들을 형성하기 위해, 동작(235)에서 동작(205) 내지 동작(230)을 반복하는 단계를 포함할 수 있다. 이러한 동작들은, 층들의 스택을 구성할 수 있는 미리 결정된 수의 층들의 쌍들이 형성될 수 있을 때까지 임의의 횟수로 반복될 수 있다. 이전에 논의된 바와 같이, 도 3a는 실리콘 산화물과 게르마늄 산화물의 교번 층들의 스택(310)을 갖는 기판(305)을 포함하는 구조(300)를 예시한다. 예시된 스택(310)은 다수의 부분들(315)을 포함할 수 있으며, 이는 각각 적어도 하나의 실리콘 산화물 재료 층(317) 및 적어도 하나의 게르마늄 산화물 재료 층(319)을 포함할 수 있다. 각각의 부분은 또한, 약 2개 이상의 쌍들, 약 10개 이상의 쌍들, 약 50개 이상의 쌍들, 약 100개 이상의 쌍들, 또는 그 초과의 층들의 쌍들을 포함하는 다수의 층들의 쌍들을 포함할 수 있다. 전체적으로, 구조(300)는 제1 재료 층과 제2 재료 층의 교번 층들의 적어도 10개의 층들을 포함할 수 있고, 적어도 30개의 층들, 적어도 50개의 층들, 적어도 100개의 층들, 적어도 150개의 층들, 또는 그 초과의 층들을 포함할 수 있다. 이러한 언급된 범위들 중 임의의 범위를 포함하는 임의의 특정 수의 쌍들은 마치 여기서 구체적으로 언급된 것처럼 이해되어야 한다. 3개의 부분들(315a, 315b, 및 315c)이 예시되지만, 본 기술의 일부 실시예들에 따라 더 많거나 또는 더 적은 부분들이 포함될 수 있다.
[0047] 동작(240)에서 선택적인 어닐링이 또한 수행될 수 있으며, 이는, 재료들 내의 증가된 산소 농도와 함께 또는 증가된 산소 농도 없이, 형성된 막들의 온도를 상승시킬 수 있다. 어닐링은, 구조의 온도를 약 500℃ 이상으로 증가시키는 프로세스를 포함할 수 있고, 이는 스택의 제1 부분의 온도를 약 550℃ 이상, 약 600℃ 이상, 약 650℃ 이상, 약 700℃ 이상, 약 750℃ 이상, 약 800℃ 이상, 약 850℃ 이상, 약 900℃ 이상으로, 또는 더 높게 증가시킬 수 있다. 동작(240)은 방법(200) 동안 여러 번 형성될 수 있다. 예컨대, 제1 어닐링은 제1 부분(315a)의 형성 후에 그리고 제2 부분(315b)의 형성 전에 수행될 수 있다. 제1 부분(315a)과 제2 부분(315b)을 형성하는 사이에 어닐링을 수행함으로써, 임의의 후속 프로세싱 동안 구조의 변형을 제한하기 위해 아웃개싱(outgassing)이 일어날 수 있다.
[0048] 이전에 논의된 바와 같이, 제2 재료 층에서 게르마늄 대 산소의 원자비는 약 3:2 이하일 수 있다. 게르마늄 대 산소의 원자비가 3:2 초과와 같이 너무 높은 경우, 게르마늄 산화물 층은 어닐링 동작 동안 바람직한 안정성이 부족할 수 있다. 예컨대, 어닐링 동작 동안, 게르마늄 대 산소의 원자비가 3:2 초과인 경우, 게르마늄은 인접한 실리콘 산화물 층들에서 확산될 수 있다. 예컨대, 게르마늄 대 산소의 원자비가 3:2 초과인 경우, 실리콘 산화물 및 게르마늄 산화물 층들은 어닐링 동안 완전히 가용성이 될 수 있고, 하나의 균질한 층으로 결합될 수 있다.
[0049] 구조(300)를 형성한 후에, 구조는 이를테면, 3D NAND를 위한 사용 준비로 추가로 프로세싱될 수 있다. 후속 프로세싱에서, 그리고 도 3b에 도시된 바와 같이, 다수의 메모리 홀들 또는 애퍼처들이 구조(301) 내로 에칭될 수 있다. 하드 마스크가 구조(300)에 적용될 수 있고, 고 종횡비 메모리 홀들이 구조(301) 내로 에칭될 수 있다. 메모리 홀들은 구조(301)의 최상부로부터 기판(315) 내로 에칭되는 트렌치들 또는 채널들일 수 있다. 메모리 홀들이 에칭된 후에, 잔여 게르마늄 산화물 재료를 제거하기 전에, 추가적인 증착 및 에칭 프로세스들이 수행될 수 있다.
[0050] 실리콘 산화물과 실리콘 질화물의 교번 층들을 갖는 종래의 구조들에서, 메모리 홀들을 에칭하는 프로세스는 어려울 수 있다. 수행되는 에칭 프로세스들은 2개의 재료들 간에 충분한 선택성을 갖지 않을 수 있으며, 이는 실리콘 질화물의 불완전한 제거뿐만 아니라 실리콘 산화물의 과잉 에칭을 야기할 수 있으며, 이는 셀 구조들을 손상시킬 수 있다. 반대로, 게르마늄 산화물은 실리콘 산화물에 대한 증가된 선택성을 갖는 건식 에칭 프로세스들에 의해 더 쉽게 에칭될 수 있으며, 이는 게르마늄 산화물의 제거를 증가시킬 뿐만 아니라 구조 전체에 걸친 실리콘 산화물의 손실들을 제어할 수 있다. 게르마늄 산화물은, 실리콘 질화물에 비해 감소된 경도를 특징으로 할 수 있으며, 이는 메모리 홀 형성을 용이하게 할 수 있고, 더 얇은 하드마스크들이 사용될 수 있게 할 뿐만 아니라 에칭 프로세싱의 계면 체류 시간을 제한할 수 있으며, 이는 그렇지 않으면 실리콘 질화물의 종래의 프로세싱에서 실리콘 산화물을 손상시킬 수 있다.
[0051] 당업자들이 인식할, 메모리 홀의 에칭 및 메모리 셀 형성과 관련된 임의의 추가적인 증착 및/또는 에칭 프로세스들 후에, 잔여 게르마늄 산화물 재료가 제거될 수 있다. 제거되는 게르마늄 산화물은 텅스텐과 같은 금속-함유 재료로 대체될 수 있다. 종래의 구조들의 실리콘 질화물을 제거하기 위한 에칭 동안, 실리콘 질화물의 불량한 제거 능력이 실현될 수 있다. 본 개시내용에서와 같은 게르마늄 산화물 층과 대조적으로, 실리콘 질화물 층이 사용될 때, 인산(H3PO4)을 사용하는 습식 에칭이 필요하다. 실리콘 질화물의 이러한 습식 에칭 제거 동안, 실리콘 산화물 부산물이 형성될 수 있다. 이러한 실리콘 산화물 부산물의 일부는 구조의 기존의 실리콘 산화물 층 상에 증착될 수 있다. 실리콘 질화물 제거 동안의 실리콘 산화물의 이러한 부주의한 증착은 기존의 실리콘 산화물 층의 불일치된 형상을 생성할 수 있으며, 이는 바람직하지 않을 수 있다.
[0052] 게르마늄 산화물 층이 실리콘 질화물 층 대신에 사용되는 본 개시내용의 실시예들에서, 습식 에칭은 필요하지 않을 수 있다. 대신에, 수소-함유 가스 및/또는 아르곤-함유 가스를 사용하여 건식 에칭이 수행될 수 있다. 그러한 실시예들에서, 게르마늄 산화물 재료를 에칭하기 위해 수소-함유 가스로부터 플라즈마가 형성될 수 있고, 플라즈마 안정성을 위해, 예컨대 아르곤과 같은 하나 이상의 캐리어 가스들이 포함될 수 있다. 수소-함유 가스를 사용하는 이러한 건식 에칭은 실리콘 산화물 재료를 실질적으로 에칭하지 않고 게르마늄 산화물 재료를 에칭할 수 있다. 또한, 이러한 건식 에칭은 구조를 형성하는 데 사용된 것과 동일한 반도체 프로세싱 챔버(100)에서 수행될 수 있다. 물을 사용하는 게르마늄 산화물의 습식 에칭이 가능하지만, 그러한 습식 에칭은 실리콘 산화물 층의 휨(bending), 표면 장력 효과들 등을 초래할 수 있다.
[0053] 설명된 프로세스들 중 하나 이상을 활용함으로써, 재료의 개선된 제거 및 그에 따른 메모리 홀들의 더 균일한 형성이 제공될 수 있는데, 이는 스택 프로세싱 및 금속-함유 재료로 대체될 재료의 궁극적인 제거에서의 어려움들을 제한할 수 있고, 뿐만 아니라, 메모리 홀을 통한 프로파일의 균일성을 개선시킬 수 있다. 결과적으로, 본 기술에 의해 개선된 제조가 제공될 수 있으며, 이는 종래의 기술들에 비해 더 균일한 스택 구조들을 생성할 수 있다.
[0054] 이전의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해서 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0055] 여러 실시예들을 개시하였지만, 실시예들의 사상을 벗어나지 않으면서 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 회피하기 위해서, 다수의 잘 알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 이에 따라서, 위의 설명은 기술의 범위를 제한하는 것으로 간주되지 않아야 한다. 추가적으로, 방법들 또는 프로세스들은 순차적인 것으로 또는 단계들로 설명될 수 있지만, 동작들은 동시에 또는 열거된 것과는 상이한 순서들로 수행될 수 있다는 것이 이해되어야 한다.
[0056] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 각각의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0057] 본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은, 문맥이 명확하게 달리 지시하지 않는 한, 복수의 언급들을 포함한다. 따라서, 예컨대, "실리콘-함유 전구체"에 대한 언급은 복수의 그러한 전구체들을 포함하고, "제1 물질 층"에 대한 언급은 당업자들에게 알려진 하나 이상의 층들 및 이들의 등가물들에 대한 언급을 포함하는 식이다.
[0058] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치됨 ―;
    상기 프로세싱 구역에 상기 실리콘-함유 전구체의 플라즈마를 형성하는 단계;
    상기 기판 상에 제1 재료 층을 형성하는 단계 ― 상기 제1 재료 층은 실리콘 산화물을 포함함 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 게르마늄-함유 전구체를 제공하는 단계;
    상기 프로세싱 구역에 상기 게르마늄-함유 전구체의 플라즈마를 형성하는 단계 ― 상기 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 500 W 이상의 플라즈마 전력으로 수행됨 ―; 그리고
    상기 기판 상에 제2 재료 층을 형성하는 단계 ― 상기 제2 재료 층은 게르마늄 산화물을 포함함 ―를 포함하는, 반도체 프로세싱 방법.
  2. 제1항에 있어서, 상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안, 상기 반도체 프로세싱 챔버 내의 온도가 약 550℃ 이하로 유지되는, 반도체 프로세싱 방법.
  3. 제1항에 있어서, 상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안, 상기 반도체 프로세싱 챔버 내의 압력이 약 6 Torr 이하로 유지되는, 반도체 프로세싱 방법.
  4. 제1항에 있어서, 상기 실리콘-함유 전구체의 플라즈마를 형성하는 단계가 약 500 W 이하의 플라즈마 전력으로 수행되는, 반도체 프로세싱 방법.
  5. 제1항에 있어서, 상기 게르마늄-함유 전구체의 플라즈마를 형성하는 단계가 약 900 W 이상의 플라즈마 전력으로 수행되는, 반도체 프로세싱 방법.
  6. 제1항에 있어서, 상기 제2 재료 층 내의 게르마늄 대 산소의 원자비가 약 1:2 이하인, 반도체 프로세싱 방법.
  7. 제1항에 있어서, 각각의 재료 층이 약 10 nm 내지 약 30 nm의 두께를 갖는, 반도체 프로세싱 방법.
  8. 제1항에 있어서, 상기 기판 상에 상기 제1 재료 층과 상기 제2 재료 층의 교번 세트들을 형성하는 단계를 추가로 포함하는, 반도체 프로세싱 방법.
  9. 제8항에 있어서, 상기 제1 재료 층과 상기 제2 재료 층의 교번 세트들을 형성하는 단계 이후에 상기 기판을 어닐링하는 단계를 추가로 포함하는, 반도체 프로세싱 방법.
  10. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에서 기판 상에 제1 재료 층을 형성하는 단계 ― 상기 제1 재료 층은 실리콘 산화물을 포함함 ―,
    상기 기판 상에 제2 재료 층을 형성하는 단계 ― 상기 제2 재료 층은 게르마늄 산화물을 포함하고, 상기 제2 재료 층 내의 게르마늄 대 산소의 원자비는 약 3:2 이하임 ―; 그리고
    상기 기판 상에 상기 제1 층 및 상기 제2 층을 형성하는 단계 후에 상기 기판을 어닐링하는 단계를 포함하는, 반도체 프로세싱 방법.
  11. 제10항에 있어서, 상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안, 상기 반도체 프로세싱 챔버 내의 온도가 약 550℃ 이하로 유지되는, 반도체 프로세싱 방법.
  12. 제10항에 있어서, 상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안, 상기 반도체 프로세싱 챔버 내의 압력이 약 6 Torr 이하로 유지되는, 반도체 프로세싱 방법.
  13. 제10항에 있어서, 상기 제2 재료 층 내의 게르마늄 대 산소의 원자비가 약 2:3 이하인, 반도체 프로세싱 방법.
  14. 제10항에 있어서, 상기 기판 상에 상기 제2 재료 층을 형성하기 전에 상기 프로세싱 구역에 게르마늄-함유 전구체의 플라즈마를 형성하는 단계 ― 상기 게르마늄-함유 전구체의 플라즈마를 형성하는 단계는 약 900 W 이상의 플라즈마 전력으로 수행됨 ―를 추가로 포함하는, 반도체 프로세싱 방법.
  15. 제10항에 있어서, 상기 기판 상에 상기 제1 재료 층과 상기 제2 재료 층의 교번 세트들을 형성하는 단계 ― 상기 제1 재료 층과 상기 제2 재료 층의 교번 세트들은 실리콘 산화물과 게르마늄 산화물의 교번 층들의 적어도 50개의 층들을 포함함 ―를 추가로 포함하는, 반도체 프로세싱 방법.
  16. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 산소-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치됨 ―;
    상기 프로세싱 구역에 상기 실리콘-함유 전구체와 상기 산소-함유 전구체의 플라즈마를 형성하는 단계;
    상기 기판 상에 제1 재료 층을 형성하는 단계 ― 상기 제1 재료 층은 실리콘 산화물을 포함함 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 게르마늄-함유 전구체 및 산소-함유 전구체를 제공하는 단계;
    상기 프로세싱 구역에 상기 게르마늄-함유 전구체 및 상기 산소-함유 전구체의 플라즈마를 형성하는 단계; 그리고
    상기 기판 상에 제2 재료 층을 형성하는 단계 ― 상기 제2 재료 층은 게르마늄 산화물을 포함하고, 상기 제2 재료 층 내의 게르마늄 대 산소의 비는 약 1:2 이하임 ―를 포함하는, 반도체 프로세싱 방법.
  17. 제16항에 있어서, 상기 실리콘-함유 전구체와 함께 제공되는 상기 산소-함유 전구체가 상기 게르마늄-함유 전구체와 함께 제공되는 상기 산소-함유 전구체와 유사한 전구체인, 반도체 프로세싱 방법.
  18. 제17항에 있어서, 상기 산소-함유 전구체의 유량이 상기 실리콘-함유 전구체를 제공하는 동안 제공된 제1 유량으로부터, 상기 게르마늄-함유 전구체를 제공하는 동안의 제2 유량으로 증가되는, 반도체 프로세싱 방법.
  19. 제16항에 있어서, 상기 게르마늄-함유 전구체의 플라즈마를 형성하는 단계가 약 800 W 이상의 플라즈마 전력으로 수행되는, 반도체 프로세싱 방법.
  20. 제16항에 있어서,
    상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안 상기 반도체 프로세싱 챔버 내의 온도가 약 550℃ 이하로 유지되고;
    상기 기판 상에 상기 제1 재료 층 및 상기 제2 재료 층을 형성하는 동안 상기 반도체 프로세싱 챔버 내의 압력이 약 6 Torr 이하로 유지되는, 반도체 프로세싱 방법.
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