CN118215985A - 用于3d nand的锗和硅堆叠 - Google Patents

用于3d nand的锗和硅堆叠 Download PDF

Info

Publication number
CN118215985A
CN118215985A CN202280069231.0A CN202280069231A CN118215985A CN 118215985 A CN118215985 A CN 118215985A CN 202280069231 A CN202280069231 A CN 202280069231A CN 118215985 A CN118215985 A CN 118215985A
Authority
CN
China
Prior art keywords
material layer
germanium
containing precursor
semiconductor processing
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280069231.0A
Other languages
English (en)
Inventor
S·蔡
S·S·罗伊
A·B·玛里克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN118215985A publication Critical patent/CN118215985A/zh
Pending legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/407—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586—Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H01J37/32183—Matching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32568—Relative arrangement or disposition of electrodes; moving means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

示例性半导体处理方法可包括：将含硅前驱物提供至半导体处理腔室的处理区域。基板可设置于半导体处理腔室的处理区域内。方法可包括：在处理区域中形成含硅前驱物的等离子体，以及在基板上形成第一材料层。第一材料层可包括氧化硅。方法可包括：将含锗前驱物提供至半导体处理腔室的处理区域，以及在处理区域中形成含锗前驱物的等离子体。形成含锗前驱物的等离子体可在大于或约500W的等离子体功率下执行。方法可包括：在基板上形成第二材料层。第二材料层可包括氧化锗。

Description

用于3D NAND的锗和硅堆叠
相关申请的交叉引用
本申请主张2021年9月20日提交的美国专利申请第63/246,006号的优先权，所述美国专利申请的整体公开内容出于所有目的以引用方式并入本文。
技术领域
本技术与半导体工艺和材料有关。更具体而言，本技术与形成并处理层状存储结构有关。
背景技术
通过在基板表面上产生复杂图案化的材料层的工艺，使得集成电路成为可能。在基板上产生经图案化的材料需要形成并去除暴露的材料的受控方法。诸如垂直或3D NAND之类的堆叠式存储可包括一系列交替的介电材料层的形成，可通过所述介电材料层蚀刻多个存储洞(memory hole)或孔(aperture)。材料层的材料性质以及用于蚀刻的工艺条件和材料可影响所形成的结构的均匀性。材料缺陷可导致不一致的图案化，这可能会进一步影响所形成的结构的均匀性。
因此，需要可用于产生高质量器件和结构的改良的系统和方法。本技术可解决这些和其他需求。
发明内容
形成半导体结构的示例性方法可包括：将含硅前驱物提供至半导体处理腔室的处理区域。基板可设置在半导体处理腔室的处理区域内。方法可包括：在处理区域中形成含硅前驱物的等离子体，以及在基板上形成第一材料层。第一材料层可包括氧化硅。方法可包括：将含锗前驱物提供至半导体处理腔室的处理区域，以及在处理区域中形成含锗前驱物的等离子体。可在大于或约500W的等离子体功率下执行含锗前驱物的等离子体的形成。方法可包括：在基板上形成第二材料层。第二材料层可包括氧化锗。
在一些实施例中，在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的温度维持在小于或约550℃。在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的压力维持在小于或约6托。可在小于或约500W的等离子体功率下形成含硅前驱物的等离子体。可在大于或约900W的等离子体功率下形成含锗前驱物的等离子体。第二材料层中的锗对氧的原子比例可为小于或约1:2。各材料层可具有在约10nm与约30nm间的厚度。方法可包括：在基板上形成第一材料层和第二材料层的交替组。方法可进一步包括：在形成第一材料层和第二材料层的交替组后，对基板进行退火。
本技术的一些实施例可涵盖半导体处理方法。方法可包括：在半导体处理腔室的处理区域中的基板上形成第一材料层。第一材料层可包括氧化硅。方法可包括：在基板上形成第二材料层。第二材料层可包括氧化锗。第二材料层中的锗对氧的原子比例可为小于或约3:2。方法可包括：在基板上形成第一层和第二层后，对基板进行退火。
在一些实施例中，在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的温度维持在小于或约550℃。在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的压力维持在小于或约6托。第二材料层中的锗对氧的原子比例可为小于或约2:3。方法可包括：在基板上形成第二材料层前，在处理区域中形成含锗前驱物的等离子体。可在大于或约900W的等离子体功率下形成含锗前驱物的等离子体。方法可包括：在基板上形成第一材料层和第二材料层的交替组。第一材料层和第二材料层的交替组可包括至少50层的氧化硅和氧化锗的交替层。
本技术的一些实施例可涵盖半导体处理方法。方法可包括：将含硅前驱物和含氧前驱物提供至半导体处理腔室的处理区域。基板可设置在半导体处理腔室的处理区域内。方法可包括：在处理区域中形成含硅前驱物和含氧前驱物的等离子体。方法可包括：在基板上形成第一材料层。第一材料层可包括氧化硅。方法可包括：将含锗前驱物和含氧前驱物提供至半导体处理腔室的处理区域。方法可包括：在处理区域中形成含锗前驱物和含氧前驱物的等离子体。方法可包括：在基板上形成第二材料层。第二材料层可包括氧化锗。第二材料层中的锗对氧的比例可为小于或约1:2。
在一些实施例中，与含硅前驱物一起提供的含氧前驱物可为与含锗前驱物一起提供的含氧前驱物的类似前驱物。可将含氧前驱物的流速从在提供含硅前驱物时所提供的第一流速增加到提供含锗前驱物时的第二流速。可在大于或约800W的等离子体功率下形成含锗前驱物的等离子体。在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的温度维持在小于或约550℃。在基板上形成第一材料层和第二材料层的同时，可将半导体处理腔室内的压力维持在小于或约6托。
这样的技术可相对于常规系统和技术提供许多益处。例如，所述工艺和结构可防止在蚀刻操作期间形成缺陷。此外，本技术的实施例的操作可改进穿过堆叠的存储洞形成。结合以下描述和附图更详细地描述这些和其他实施例以及它们的诸多优点和特征。
附图说明
通过参考说明书的剩余部分和附图，可实现对所公开的技术的本质和优点的进一步理解。
图1示出根据本技术的一些实施例的示例性处理腔室的示意性横截面图。
图2示出根据本技术的一些实施例的形成方法中选定的操作。
图3A至图3B示出根据本技术的一些实施例的示例性示意性横截面结构，其中包括并产生材料层。
以示意方式包括若干附图。应理解，附图仅用于说明的目的，且除非特别说明是按比例绘示的，否则不应被视为按比例绘示的。此外，作为示意图，提供附图以帮助理解，且相较于现实的表现，附图可能不包括所有方面或信息，且出于说明的目的，可能包括多余或夸大的材料。
在附图中，类似的部件和/或特征可以具有相同的附图标记。进一步而言，相同类型的各种部件可通过在附图标记后加上字母(所述字母对类似部件执行区分)来执行区分。若在说明书中仅使用第一附图标记，则描述适用于具有相同第一附图标记的类似部件中的任何一者，而无论字母为何。
具体实施方式
随着3D NAND结构的形成单元数量的增加，各个层和其他结构的深宽比增加，有时候甚至急剧增加。在3D NAND处理期间，占位层(placeholder layer)和介电材料的堆叠可形成电极间介电层(inter-electrode dielectric layer)或多晶硅间介电层(inter-polydielectric layer)。在完全去除材料并用金属替换之前，可对这些占位层执行各种操作以放置结构。例如，多晶硅间介电层通常形成为覆盖导体层，诸如多晶硅。在用金属替换占位层前，可执行蚀刻工艺以去除占位层的材料。
例如，可使用湿式蚀刻去除占位层的材料，诸如氮化硅。例如，湿式蚀刻可涉及将具有占位层和介电材料的堆叠的结构浸入蚀刻流体(诸如磷酸)中。蚀刻流体可旨在去除占位层而不实质去除介电材料，使得可沉积金属以替换被去除的占位材料。
由于两种层类型以及蚀刻工艺和材料间的材料差异，常规技术在蚀刻去除工艺期间可能难以实现均匀性和控制。例如，常规技术可能无法在蚀刻工艺期间均匀地去除占位层。本技术通过在形成结构(其具有占位层和介电材料的堆叠)的同时调整占位层中使用的材料来克服这些问题，这可适应或限制否则可能出现的一个或多个挑战。例如，本技术可采用氧化锗占位层取代常规的氮化硅占位层。通过利用氧化锗材料，本技术可允许通过干式蚀刻工艺执行蚀刻工艺，干式蚀刻工艺可比常规的湿式处理更具选择性。此外，本技术可克服过去与锗膜相关的问题。以常规方式形成的氧化锗可能对温度敏感，且下游处理可包括退火，这可能导致锗扩散到硅材料内，且在某些情况下可能导致单独的层变得完全可溶并破坏层状结构。本结构可形成氧化锗，以增强温度敏感性，确保层可在后续处理期间维持离散。尽管其余公开内容将常规地标识利用所公开技术的具体材料和半导体结构，但将容易理解的是，系统、方法和材料同样适用于可能受益于本技术的方面的许多其他结构。因此，本技术不应被视为仅限于与这些3D NAND工艺或材料一起使用。此外，尽管描述了示例性腔室以为本技术提供基础，但应理解，本技术实际上可应用于可允许所描述的操作的任何半导体处理腔室。
图1示出根据本技术的一些实施例的示例性半导体处理腔室系统100的横截面视图。根据本技术的一些实施例，可利用半导体处理腔室100来形成膜层，尽管可理解所述方法可类似地在其中可发生膜形成的任何腔室中执行。半导体处理腔室100可包括腔室主体102、设置于腔室主体102内部的基板支撑件104，以及耦接腔室主体102并将基板支撑件104封闭于处理容积120中的盖组件106。可通过开口126将基板103提供至处理容积120，常规地可使用狭缝阀或门来密封开口126以用于处理。在处理期间，基板103可安置在基板支撑件的表面105上。如箭头145所指示，基板支撑件104可沿着轴线147旋转，基板支撑件104的轴144可位于轴线147上。或者，在沉积工艺期间，可视需求将基板支撑件104抬升以旋转。
可于半导体处理腔室100中设置等离子体轮廓调变器111，以控制跨基板103的等离子体分布，所述基板103设置于基板支撑件104上。等离子体轮廓调变器111可包括第一电极108，第一电极108可被设置在腔室主体102邻近处，且可使腔室主体102与盖组件106的其他部件分开。第一电极108可为盖组件106的部分，或可为单独的侧壁电极。第一电极108可以是环形或类环构件，且可以是环形电极。第一电极108可以是在环绕处理容积120的半导体处理腔室100的圆周周围的连续回路，或者若需要的话可在所选位置处不连续。第一电极108也可以是穿孔的电极，诸如穿孔的环或网状电极，或可为板电极，诸如，例如，二次气体分配器(secondary gas distributor)。
一个或多个隔离器110a、110b可接触第一电极108并将第一电极108与气体分配器112电气地和热地隔离，并将第一电极108与腔室主体102电气地和热地隔离，所述隔离器110a、110b可为介电材料，诸如陶瓷或金属氧化物，例如，氧化铝和/或氮化铝。气体分配器112可界定孔118，孔118用于将工艺前驱物分配到处理容积120内。气体分配器112可耦接第一电功率源142，诸如RF产生器、RF功率源、DC功率源、脉冲式DC功率源、脉冲式RF功率源或可耦接处理腔室的任何其他功率源。在一些实施例中，第一电功率源142可为RF功率源。
气体分配器112可为导电气体分配器或非导电气体分配器。也可由导电和非导电部件形成气体分配器112。例如，气体分配器112的主体可为导电的，而气体分配器112的面板可为非导电的。可例如通过图1中所示的第一电功率源142对气体分配器112供电，或在一些实施例中可将气体分配器112接地。
第一电极108可耦接第一调谐电路128，第一调谐电路128可控制半导体处理腔室100的接地路径。第一调谐电路128可包括第一电子传感器130和第一电子控制器134。第一电子控制器134可为或可包括可变电容器或其他电路元件。第一调谐电路128可为或可包括一个或多个电感器132。第一调谐电路128可为在处理期间在处理容积120中的等离子体条件下存在的可实现可变或可控制的阻抗的任何电路。在所示的一些实施例中，第一调谐电路128可包括并联耦接在接地与第一电子传感器130之间的第一电路支路和第二电路支路。第一电路支路可包括第一电感器132A。第二电路支路可包括第二电感器132B，第二电感器132B串联耦接第一电子控制器134。可将第二电感器132B设置在第一电子控制器134与节点之间，所述节点将第一电路支路和第二电路支路二者都连接至第一电子传感器130。第一电子传感器130可为电压或电流传感器，且可耦接第一电子控制器134，第一电子控制器134可对处理容积120内的等离子体环境提供一定程度的闭合回路控制。
第二电极122可耦接基板支撑件104。可将第二电极122嵌入在基板支撑件104内，或耦接基板支撑件104的表面。第二电极122可为板、穿孔板、网、丝网或导电元件的任何其他分布式布置。第二电极122可为调谐电极，且可通过导管146耦接第二调谐电路136，例如，所述导管146是，例如，设置在基板支撑件104的轴144中的具有选定电阻(诸如50奥姆)的电缆。第二调谐电路136可具有第二电子传感器138和第二电子控制器140，第二电子控制器140可为第二可变电容器。第二电子传感器138可为电压或电流传感器，且可耦接第二电子控制器140，以对处理容积120中的等离子体环境提供进一步控制。
第三电极124可耦接基板支撑件104，第三电极124可为偏压电极和/或静电吸附电极。第三电极可通过滤波器148耦接第二电功率源150，滤波器148可为阻抗匹配电路。第二电功率源150可为DC功率、脉冲式DC功率、RF偏压功率、脉冲式RF源或偏压功率，或这些或其他功率源的组合。在一些实施例中，第二电功率源150可为RF偏压功率。
可与用于等离子体或热处理的任何处理腔室一起使用图1的盖组件106和基板支撑件104。在操作中，半导体处理腔室100可提供对处理容积120中的等离子体条件的实时控制。可将基板103设置在基板支撑件104上，且可根据任何期望的流动计划使用入口114使工艺气体流经盖组件106。气体可通过出口152离开半导体处理腔室100。电源可耦接气体分配器112，以在处理容积120中建立等离子体。在一些实施例中，可使用第三电极124使基板经受电偏压。
一旦在处理容积120中激发等离子体，就可在等离子体与第一电极108之间建立电势差。也可在等离子体与第二电极122之间建立电势差。接着可使用电子控制器134、140来调整由两个调谐电路128和136所表示的接地路径的流动性质。可将设定点传送到第一调谐电路128和第二调谐电路136，以提供对沉积速率和从中心至边缘的等离子体密度均匀性的独立控制。在电子控制器可均为可变电容器的实施例中，电子传感器可调整可变电容器，以独立地最大化沉积速率并最小化厚度不均匀性。
各调谐电路128、136可具有可变阻抗，可使用相应的电子控制器134、140来调整所述可变阻抗。在电子控制器134、140为可变电容器的情况下，可选择可变电容器的电容范围，以及第一电感器132A和第二电感器132B的电感，以提供阻抗范围。此范围可取决于等离子体的频率和电压特性，在各可变电容器的电容范围内可具有最小值。因此，当第一电子控制器134的电容为最小或最大时，第一调谐电路128的阻抗可为高，导致等离子体形状在基板支撑件上方具有最小空中覆盖率(aerial coverage)或横向覆盖率。当第一电子控制器134的电容接近使第一调谐电路128的阻抗最小的值时，等离子体的空中覆盖率可成长到最大，有效地覆盖基板支撑件104的整个工作区域。当第一电子控制器134的电容偏离最小阻抗设置时，等离子体形状可从腔室壁缩减，且基板支撑件的空中覆盖率可能下降。第二电子控制器140可具有类似效应，随着第二电子控制器140的电容可改变，可增加或减少基板支撑件上方的等离子体的空中覆盖率。
可使用电子传感器130、138在封闭回路中调谐相应电路128、136。取决于所使用的传感器类型，可将针对电流或电压的设定点安装在各传感器中，且传感器可提供有控制软件，所述控制软件确定对每个相应电子控制器134、140的调整，以使与设定点的偏差最小化。于是，可在处理期间选择并动态控制等离子体形状。应理解的是，尽管以上讨论基于可为可变电容器的电子控制器134、140，但具有可调整特性的任何电子部件都可用于为调谐电路128和136提供可调整的阻抗。
图2示出根据本技术的一些实施例的半导体处理的示例性方法200的操作。可在各种处理腔室中执行所述方法，各种处理腔室包括上述半导体处理腔室100，以及可在其中执行等离子体沉积的任何其他腔室。方法200可包括多个可选操作，所述操作可与根据本技术的方法的一些实施例具体相关或可不与根据本技术的方法的一些实施例具体相关。应理解，可在任意数量的半导体结构或基板315上执行方法200，包括如图3A中所图示的示例性结构300，其中可在结构300上形成交替的材料层。应理解，图3A至图3B仅图示部分示意图，且基板可包含任何数量的具有附图中所图示的方面的结构区块，以及可能仍受益于本技术的操作的替代性结构方面。
在方法200的第一个操作前，可在将基板315放置在可执行方法200的半导体处理腔室100的处理区域内之前，以一种或多种方式处理基板315。可在前文描述的腔室或系统中执行这些操作中的一些或全部，或可在相同系统工具上的不同腔室中执行这些操作中的一些或全部，所述系统工具可包括可在其中执行方法200的操作的半导体处理腔室。
在实施例中，基板315可具有基本上平坦的表面或不平坦表面。基板可为诸如晶态硅、氧化硅、应变硅、硅锗、经掺杂或未经掺杂的多晶硅、经掺杂或未经掺杂的硅晶片、经图案化或未经图案化的晶片、绝缘体上硅、经碳掺杂的氧化硅、氮化硅、经掺杂的硅、锗、砷化镓或蓝宝石之类的材料。基板315可具有各种尺寸，诸如200mm或300mm直径的晶片，以及矩形或方形面板。
如图示，方法200可包括多个可选操作，所述操作可与根据本技术的方法的一些实施例具体相关或可不与根据本技术的方法的一些实施例具体相关。例如，为了提供半导体工艺的更广范围而描述了许多操作，但这些操作对技术而言并非关键，或者可通过将于下文进一步描述的替代方法来执行。如前文讨论，方法200可描述图3A中示意性示出的操作，将结合方法200的操作描述图3A的图示。
结构300可图示交替的材料层的堆叠的部分视图，在一些实施例中，所述堆叠可用于3D NAND存储形成。可由任何数量的方法产生交替的材料层，方法包括等离子体增强化学气相沉积、物理气相沉积、原子层沉积、热增强化学气相沉积或任何其他形成技术。在一些实施例中，可在诸如前文描述的半导体处理腔室100之类的处理腔室中执行等离子体增强化学气相沉积。尽管方法200将讨论形成氧化硅接着形成氧化锗，但在本技术类似地涵盖的实施例中可以颠倒形成顺序。此外，根据本技术的实施例，可在堆叠或任何堆叠的任何部分中产生任何数量的材料层，且堆叠的不同部分可包括比堆叠的任何其他部分更多、更少或类似数量的层。
方法200可包括：在操作205处，将含硅前驱物提供至半导体处理腔室100的处理区域。可使用的含硅前驱物可包括但不限于：硅烷(SiH4)、二硅烷(Si2H6)、四氟化硅(SiF4)、四氯化硅(SiCl4)、二氯硅烷(dichlorosilane)(SiH2Cl2)、四乙基正硅酸盐(TEOS)，以及可用于氧化硅膜形成的任何其他含硅前驱物。方法200也可包括：在操作210处，在处理区域中形成含硅前驱物的等离子体。在实施例中，可通过向面板提供RF功率以在处理区域内生成等离子体来形成含硅前驱物的等离子体，尽管可类似地使用能够产生等离子体的任何其他处理腔室。可在小于或约500W的等离子体功率下执行形成含硅前驱物的等离子体，且可在小于或约475W、小于或约450W、小于或约425W、小于或约400W、小于或约375W、小于或约350W或更低的等离子体功率下形成含硅前驱物的等离子体，这有助于在所产生的膜内形成更长的硅和氧链。
在形成含硅前驱物的等离子体后，方法200可包括：在操作215处，在基板上形成第一材料层。第一材料层可包括含硅材料，诸如氧化硅。在沉积到足够的厚度后，可在执行后续操作前减少或消除含硅前驱物流。
方法200可包括：在操作220处，将含锗前驱物提供至半导体处理腔室100的处理区域。可使用的含锗前驱物可包括但不限于：锗烷(GeH4)、二锗烷(Ge2H6)、二氟化锗(GeF2)、四氟化锗(GeF4)、二氯化锗(GeCl2)、四溴化锗(GeBr4)，以及可用于含锗(诸如氧化锗)膜形成的任何其他含锗前驱物。
在操作205或操作220中的任一者中，可附加地向半导体处理腔室100的处理区域提供含氧前驱物。可使用的含氧前驱物包括但不限于：O2、N2O、NO2、O3、H2O，以及可用于含硅(诸如氧化硅)膜或含锗(诸如氧化锗)膜形成的任何其他含氧前驱物。当在操作205与操作220二者中提供含氧前驱物时，在操作205处与含硅前驱物一起提供的含氧前驱物可以是在操作220处与含锗前驱物一起提供的含氧前驱物的类似前驱物。O2和O3可以是类似的前驱物，并且N2O和NO3可以是类似的前驱物，因为它们包含类似的组成成分。也构思了在操作205和操作220期间可使用不相似的含氧前驱物。在一些实施例中，可将含氧前驱物的流速从在操作205处提供含硅前驱物时所提供的第一流速增加到在操作220处提供含锗前驱物时所提供的第二流速。也构思了含氧前驱物的流速在操作205和操作220期间可实质上相似。类似地，也可将含氮前驱物提供至半导体处理腔室100的处理区域。在操作205或操作220期间使用的含氮前驱物可包括N2、N2O、NO2、NH3、N2H2，以及可用于含硅(包括氧化硅)膜或含锗(包括氧化锗)膜形成的任何其他含氮前驱物。在操作205或操作220中的任一者中，可包括一种或多种附加前驱物，诸如惰性前驱物，其可包括Ar、He、Xe、Kr、氮，或其他前驱物。
在氧化硅和/或氧化锗层的形成期间，可在比含硅前驱物或含锗前驱物更大的流速下使含氧前驱物流动。例如，在一些实施例中，可在相较于含硅前驱物或含锗前驱物的流速为至少10:1的流速下使含氧前驱物流动，且可以是大于或约20:1、大于或约30:1、大于或约40:1、大于或约50:1、大于或约60:1、大于或约70:1、大于或约80:1、大于或约90:1、大于或约100:1或更大。类似地，在一些实施例中，可将含氧前驱物的流速从在操作205处提供含硅前驱物时所提供的第一流速增加到在操作220处提供含锗前驱物时所提供的第二流速。通过在锗膜形成期间增加含氧前驱物的流速，可形成更富含氧的膜。因此，在一些实施例中，可在相较于含锗前驱物为大于或约100:1的流速下使含氧前驱物流动，且可以是大于或约200:1、大于或约300:1、大于或约400:1、大于或约500:1、大于或约600:1、大于或约700:1、大于或约800:1、大于或约900:1、大于或约1000:1或更大。
在方法200的操作225处，可在处理区域中形成含锗前驱物的等离子体。在实施例中，可通过向面板提供RF功率以在处理区域内产生等离子体来形成含锗前驱物的等离子体，尽管可类似地使用能够产生等离子体的任何其他处理腔室。可在大于或约500W的等离子体功率下形成含锗前驱物的等离子体，且可在大于或约550W、大于或约600W、大于或约650W、大于或约700W、大于或约750W、大于或约800W、大于或约850W、大于或约900W、大于或约950W、大于或约1000W或更高的的等离子体功率下形成含锗前驱物的等离子体。在形成含锗的等离子体期间的等离子体功率可能是创建富含氧自由基的环境所必需的。如下文进一步描述，可能期望在第一材料层上沉积的第二材料层中的锗对氧的原子比例小于或约3:2。因此，为了实现此原子比例，可能需要大于或约500W的等离子体功率以创建富含氧自由基的环境并在第二材料层中沉积足够的氧。若等离子体功率小于500W，则锗原子可开始彼此键合并形成富含锗的氧化锗区块，这可能会不理想地增加锗对氧的原子比例，从而增加所产生的膜的温度敏感性。此外，维持大于或约500W的等离子体功率可有助于分离锗原子直到它们开始氧化为止。
在形成含锗前驱物的等离子体后，方法200可包括：在操作230处，在基板上形成第二材料层。第二材料层可包括含锗材料，诸如氧化锗。第二材料层中的锗对氧的原子比例可为小于或约3:2，且可为小于或约1:1、小于或约1:2、小于或约2:5、小于或约1:3、小于或约1:4、小于或约1:5或更低。相较于具有大于3:2的锗对氧的原子比例的材料层而言，具有小于或约3:2的锗对氧的原子比例的第二材料层可具有增加的热稳定性。具有大于3:2的锗对氧的原子比例的材料层可能不具有期望的热稳定性，因为锗原子可能在退火操作期间扩散到相邻层内，如下文进一步描述。如前所述，在操作220处，除了含锗前驱物外，还可提供含氧前驱物。此附加的含氧前驱物可有助于增加氧浓度，并因此降低第二材料层中的锗对氧的原子比例。
可在小于或约550℃的基板或基座温度下执行操作205和操作220处的沉积。因此，在一些实施例中，沉积可发生在小于或约525℃、小于或约500℃、小于或约475℃、小于或约450℃、小于或约425℃、小于或约300℃、小于或约375℃、小于或约350℃、小于或约325℃、小于或约300℃、小于或约275℃、小于或约250℃、小于或约225℃、小于或约200℃或更低的温度下。此外，沉积可发生在小于或约6托的压力下，诸如小于或约5托、小于或约4托、小于或约3托、小于或约2托、小于或约1托或更低。可在相同或类似的工艺条件下形成操作205和220。例如，可就第一材料层和第二材料层二者的形成维持温度和/或压力。反过来，可在第一材料层和第二材料层的形成间修改或调整温度和/或压力。进而，可在结构300中的交替层中的各个层的形成间修改或调整温度和/或压力。
第一材料层和第二材料层中的每一者可具有实质上类似的厚度。例如，第一材料层和第二材料层的厚度可具有在彼此的约5nm内的厚度，且可具有在彼此的约4nm内、在彼此的约3nm内、在彼此的约2nm内、在彼此的约1nm内或更小的厚度。在实施例中，第一材料层和第二材料层可具有大于或约10nm的厚度，诸如大于或约12nm、大于或约14nm、大于或约16nm、大于或约18nm、大于或约20nm或更高。进而，第一材料层和第二材料层可具有小于或约30nm的厚度，诸如小于或约28nm、小于或约26nm、小于或约24nm、小于或约22nm、小于或约20nm或更低。在一些实施例中，各材料层可具有介于约10nm与约30nm间的厚度。
方法200可包括：在操作235处，重复操作205至操作230，以形成第一材料层和第二材料层的交替组。这些操作可重复任意次数，直到可形成预定数量的层对为止，所述层对可构成层的堆叠。如前文所讨论，图3A图示了包括基板305的结构300，基板305具有交替的氧化硅层和氧化锗层的堆叠310。所图示的堆叠310可包括多个部分315，各个部分315可包括至少一个氧化硅材料层317和至少一个氧化锗材料层319。每个部分也可包括多对层，包括大于或约2对、大于或约10对、大于或约50对、大于或约100对或更多对的层。整体而言，结构300可包括至少10层的第一材料层和第二材料层的交替层，且可包括至少30层、至少50层、至少100层、至少150层或更多。任何这些所述范围所涵盖的任何特定数量的对都应被理解为如同在此具体说明一样。尽管图示了三个部分315a、315b和315c，但根据本技术的一些实施例可包括更多或更少部分。
还可在操作240处执行可选的退火，这可升高所形成的膜的温度，无论是否增加材料中的氧浓度。退火可包括将结构的温度增加到大于或约500℃的工艺，且所述工艺可将堆叠的第一部分的温度增加到大于或约550℃、大于或约600℃、大于或约650℃、大于或约700℃、大于或约750℃、大于或约800℃、大于或约850℃、大于或约900℃或更高。在方法200期间，可多次形成操作240。例如，可在形成第一部分315a后且在形成第二部分315b前执行第一退火。通过在形成第一部分315a与第二部分315b间执行退火，可发生脱气，以限制任何后续处理期间的结构变形。
如前文所讨论，第二材料层中的锗对氧的原子比例可为小于或约3:2。若锗对氧的原子比例过高，诸如大于3:2，则氧化锗层可能在退火操作期间缺乏期望的稳定性。例如，在退火操作期间，若锗对氧的原子比例大于3:2，则锗可能会扩散到相邻的氧化硅层中。例如，若锗对氧的原子比例大于3:2，则氧化硅和氧化锗层可能在退火期间变得完全可溶并结合成一个均质层。
在形成结构300后，可进一步处理结构以准备使用，诸如用于3D NAND。在后续处理中，且如图3B所示，可将若干存储洞或孔蚀刻进入结构301内。可将硬掩模施加至结构300，且可将高深宽比存储洞蚀刻进入结构301内。存储洞可为从结构301的顶部蚀刻至基板315内的沟槽或通道。在蚀刻存储洞后，可在去除剩余的氧化锗材料前，执行额外的沉积和蚀刻工艺。
在具有交替的氧化硅层和氮化硅层的常规结构中，可能难以执行蚀刻存储洞的工艺。所执行的蚀刻工艺可能在两种材料间没有足够的选择性，这可能会导致氮化硅的不完全去除，也会导致氧化硅的过度蚀刻，这可能损坏单元结构。反过来，通过对氧化硅有增加的选择性的干式蚀刻工艺可能更容易地蚀刻氧化锗，这可增加氧化锗的去除还可控制整个结构中的氧化硅的损失。氧化锗可由相对于氮化硅降低的硬度表征，这可促进存储洞形成，并允许使用更薄的硬掩模，以及限制蚀刻处理的接口留驻时间(interfacial residencetime)，否则可能会在氮化硅的常规处理中损坏氧化硅。
在蚀刻存储洞和与存储单元形成相关的任何附加的沉积和/或蚀刻工艺后，本领域技术人员将理解到，可去除剩余的氧化锗材料。可以金属连续性材料(诸如钨)来代替被去除的氧化锗。在蚀刻去除常规结构的氮化硅期间，可能会导致较差的氮化硅去除能力。当使用氮化硅层时，与本公开内容中的氧化锗层相反，需要使用磷酸(H3PO4)的湿式蚀刻。在湿式蚀刻去除氮化硅期间，可能形成氧化硅副产物。此氧化硅副产物的一部分可能沉积在结构中现有的氧化硅层上。在去除氮化硅期间，这样无意沉积的氧化硅可能会产生现有的氧化硅层的不匹配形状，这可能是不理想的。
在使用氧化锗层取代氮化硅层的本公开内容的实施例中，可能不需要湿式蚀刻。取而代之的是，可使用含氢气体和/或含氩气体执行干式蚀刻。在此类实施例中，可从含氢气体形成等离子体以蚀刻氧化锗材料，且可并入一种或多种载体气体(诸如例如，氩)，以维持等离子体稳定性。这种使用含氢气体的干式蚀刻可蚀刻氧化锗材料而实质上不蚀刻氧化硅材料。进而，可在用于形成结构的相同的半导体处理腔室100中执行此干式蚀刻。尽管有机会使用水执行氧化锗的湿式蚀刻，但这样的湿式蚀刻可能导致氧化硅层扭曲、表面张力效应等等。
通过利用一种或多种所描述的工艺，可提供对材料的改进的去除，并因此可提供更均匀的存储洞的形成，这可限制堆叠处理和最终去除以含金属材料替换的材料的难度，还通过存储洞增强了轮廓的均匀性。因此，本技术可提供改进的制造，其可产生比常规技术更均匀的堆叠结构。
在前文描述中，出于解释的目的，已经阐述了诸多细节以便提供对本技术的各种实施例的理解。然而，对于本领域技术人员将显而易见的是，可在没有这些细节中的某些细节或在有附加细节的情况下实践某些实施例。
在已公开若干实施例之后，本领域技术人员将认识到，在不偏离实施例的精神的情况下可使用各种修改、替代构造和等效物。另外，为了避免不必要地混淆本技术，未描述许多已熟知的工艺和元件。因此，上文描述不应视为限制本技术的范畴。另外，方法或工艺可以被描述为依序或成步骤执行，但是应当理解，操作可同时执行，或以与所列顺序不同的顺序执行。
在提供一范围的值的情况下，除非本文另有明确指定，应理解也特定地公开所述范围的上限与下限之间的每一中间值，精确度为至下限单位的最小分位。将涵盖在陈述范围中的任一陈述值或未陈述的中间值与在所述陈述范围中的任一其他陈述值或中间值之间的任何较窄范围。此等较小范围的上限和下限可独立地包括于所述范围中或排除于所述范围之外，且在界限中任一者、没有任一界限或两界限皆包括于所述较小范围中的每一范围也涵盖于本技术内，所述每一范围受制于所陈述范围中任何特定排除的界限。在所陈述范围包括所述限制中一者或两者的情况下，也包括排除那些包括的限制中一者或两者的范围。
如本文和所附权利要求中所使用，除非本文另有明确指定，否则单数形式“一(a/an)”和“所述(the)”包括复数引用。因此，例如，对“一含硅前驱物”的引用包括多个此类前驱物，且对“所述第一材料层”的引用包括对一个或多个层和本领域技术人员所知的等效物的引用，等等。
又，当在本案说明书中和以下权利要求中使用词语“包括(comprise(s))”、“包括有(comprising)”、“包含(contain(s))”、“包含有(containing)”、“包括(include(s))”和“包括有(including)”时，旨在指定陈述的特征、整数、部件或操作的存在，但所述词语不排除一个或多个其他特征、整数、部件、操作、动作或群组的存在或添加。

Claims (20)

1.一种半导体处理方法，包括：
将含硅前驱物提供至半导体处理腔室的处理区域，其中基板设置在所述半导体处理腔室的所述处理区域内；
在所述处理区域中形成所述含硅前驱物的等离子体；
在所述基板上形成第一材料层，其中所述第一材料层包括氧化硅；
将含锗前驱物提供至所述半导体处理腔室的所述处理区域；
在所述处理区域中形成所述含锗前驱物的等离子体，其中形成所述含锗前驱物的等离子体是在大于或约500W的等离子体功率下执行的；以及
在所述基板上形成第二材料层，其中所述第二材料层包括氧化锗。
2.如权利要求1所述的半导体处理方法，其中在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的温度维持在小于或约550℃。
3.如权利要求1所述的半导体处理方法，其中在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的压力维持在小于或约6托。
4.如权利要求1所述的半导体处理方法，其中形成所述含硅前驱物的所述等离子体是在小于或约500W的等离子体功率下执行的。
5.如权利要求1所述的半导体处理方法，其中形成所述含锗前驱物的所述等离子体是在大于或约900W的等离子体功率下执行的。
6.如权利要求1所述的半导体处理方法，其中所述第二材料层中的锗对氧的原子比例为小于或约1:2。
7.如权利要求1所述的半导体处理方法，其中每个材料层具有在约10nm与约30nm间的厚度。
8.如权利要求1所述的半导体处理方法，进一步包括：
在所述基板上形成所述第一材料层和所述第二材料层的交替组。
9.如权利要求8所述的半导体处理方法，进一步包括：
在形成所述第一材料层和所述第二材料层的所述交替组后，对所述基板进行退火。
10.一种半导体处理方法，包括：
在半导体处理腔室的处理区域中的基板上形成第一材料层，其中所述第一材料层包括氧化硅，
在所述基板上形成第二材料层，其中所述第二材料层包括氧化锗，且其中所述第二材料层中的锗对氧的原子比例为小于或约3:2；以及
在所述基板上形成所述第一层和所述第二层后，对所述基板进行退火。
11.如权利要求10所述的半导体处理方法，其中在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的温度维持在小于或约550℃。
12.如权利要求10所述的半导体处理方法，其中在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的压力维持在小于或约6托。
13.如权利要求10所述的半导体处理方法，其中所述第二材料层中的锗对氧的原子比例为小于或约2:3。
14.如权利要求10所述的半导体处理方法，进一步包括：
在所述基板上形成所述第二材料层前，在所述处理区域中形成含锗前驱物的等离子体，其中形成所述含锗前驱物的所述等离子体是在大于或约900W的等离子体功率下执行的。
15.如权利要求10所述的半导体处理方法，进一步包括：
在所述基板上形成所述第一材料层和所述第二材料层的交替组，其中所述第一材料层和所述第二材料层的所述交替组包括至少50层的氧化硅和氧化锗的交替层。
16.一种半导体处理方法，包括：
将含硅前驱物和含氧前驱物提供至半导体处理腔室的处理区域，其中基板设置在所述半导体处理腔室的所述处理区域内；
在所述处理区域中形成所述含硅前驱物和所述含氧前驱物的等离子体；
在所述基板上形成第一材料层，其中所述第一材料层包括氧化硅；
将含锗前驱物和含氧前驱物提供至所述半导体处理腔室的所述处理区域；
在所述处理区域中形成所述含锗前驱物和所述含氧前驱物的等离子体；以及
在所述基板上形成第二材料层，其中所述第二材料层包括氧化锗，且其中所述第二材料层中的锗对氧的原子比例为小于或约1:2。
17.如权利要求16所述的半导体处理方法，其中与含硅前驱物一起提供的所述含氧前驱物为与所述含锗前驱物一起提供的所述含氧前驱物的类似前驱物。
18.如权利要求17所述的半导体处理方法，其中所述含氧前驱物的流速从提供所述含硅前驱物时提供的第一流速增加至提供所述含锗前驱物时的第二流速。
19.如权利要求16所述的半导体处理方法，其中形成所述含锗前驱物的所述等离子体是在大于或约800W的等离子体功率下执行的。
20.如权利要求16所述的半导体处理方法，其中：
在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的温度维持在小于或约550℃；并且
在所述基板上形成所述第一材料层和所述第二材料层的同时，将所述半导体处理腔室内的压力维持在小于或约6托。
CN202280069231.0A 2021-09-20 2022-09-15 用于3d nand的锗和硅堆叠 Pending CN118215985A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163246006P 2021-09-20 2021-09-20
US63/246,006 2021-09-20
PCT/US2022/043701 WO2023043950A1 (en) 2021-09-20 2022-09-15 Germanium and silicon stacks for 3d nand

Publications (1)

Publication Number Publication Date
CN118215985A true CN118215985A (zh) 2024-06-18

Family

ID=85573593

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280069231.0A Pending CN118215985A (zh) 2021-09-20 2022-09-15 用于3d nand的锗和硅堆叠

Country Status (5)

Country Link
US (1) US20230090426A1 (zh)
KR (1) KR20240056650A (zh)
CN (1) CN118215985A (zh)
TW (1) TW202333358A (zh)
WO (1) WO2023043950A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962850B2 (en) * 2003-10-01 2005-11-08 Chartered Semiconductor Manufacturing Ltd. Process to manufacture nonvolatile MOS memory device
JP2008258488A (ja) * 2007-04-06 2008-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR101593352B1 (ko) * 2007-06-28 2016-02-15 인티그리스, 인코포레이티드 이산화규소 간극 충전용 전구체
US10923344B2 (en) * 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR20210024423A (ko) * 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법

Also Published As

Publication number Publication date
WO2023043950A1 (en) 2023-03-23
US20230090426A1 (en) 2023-03-23
TW202333358A (zh) 2023-08-16
KR20240056650A (ko) 2024-04-30

Similar Documents

Publication Publication Date Title
US11365476B2 (en) Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
TWI767403B (zh) 沉積具有減少的表面粗糙度的材料之方法
TWI753518B (zh) 3d nand的修改的堆疊
CN117321242A (zh) 无氦硅形成
CN118215985A (zh) 用于3d nand的锗和硅堆叠
KR20220106189A (ko) 고 붕소 함량 하드 마스크 재료들
US20230360906A1 (en) Silicon-and-carbon-containing materials with low dielectric constants
US20230309300A1 (en) Electrical improvements for 3d nand
TWI789951B (zh) 控制閘極凹槽的輪廓成型
US11935751B2 (en) Boron nitride for mask patterning
US11355354B1 (en) Thermal deposition of doped silicon oxide
US20220216048A1 (en) Doped silicon nitride for 3d nand
TWI819398B (zh) 拉伸的氮化物沉積系統及方法
US12014925B2 (en) Metal-doped carbon hardmasks
US11967524B2 (en) 3D NAND gate stack reinforcement
TW202407758A (zh) 使用體積膨脹的大面積間隙填充
KR20240011785A (ko) 금속 도핑된 탄소 하드마스크들
TW202321495A (zh) 選擇性石墨烯沉積

Legal Events

Date Code Title Description
PB01 Publication