KR20220090506A - 반도체기판의 제조방법 및 반도체기판 - Google Patents

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KR20220090506A
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KR
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semiconductor
layer
substrate
silicon
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미호 니이타니
타이시 와카바야시
켄토 야마다
카즈히코 요시다
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 실리콘 단결정기판의 표면에, 절연막과, 반도체 단결정층을 순차 형성함으로써, 상기 절연막 상에 상기 반도체 단결정층을 갖는 반도체기판을 제조하는 방법으로서, 적어도, 실리콘 단결정기판을, 질소가스함유 분위기하에서 열처리하고, 절연막으로서 상기 실리콘 단결정기판의 표면에 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하는 공정과, 상기 질화실리콘막 상에 반도체 단결정층을 에피택셜 성장하는 공정을 갖는 반도체기판의 제조방법이다. 이에 따라, 실리콘 단결정기판과 반도체 단결정층과의 사이에 마련하는 절연막을 질화실리콘막으로 한 경우에도, 간편한 방법으로 생산성 높게 저비용으로 반도체기판을 얻을 수 있는 반도체기판의 제조방법 및 반도체기판을 제공한다.

Description

반도체기판의 제조방법 및 반도체기판
본 발명은, SOI(Silicon On Insulator)기판 등의, 절연막 상에 반도체 단결정층을 갖는 반도체기판의 제조방법 및 반도체기판에 관한 것이다.
반도체소자용의 반도체기판의 하나로서, 절연막인 실리콘산화막의 위에 실리콘층(이하, SOI층이라고 부르기도 한다)을 형성한 SOI(Silicon On Insulator)기판이 있다. 이 SOI기판은, 디바이스 제작영역이 되는 기판표층부의 SOI층이, 매립산화막층(BOX층)에 의해 기판 내부와 전기적으로 분리되어 있으므로, 기생용량이 작고, 내방사성 능력이 높은 등의 특징을 가진다. 그 때문에, 고속·저소비 전력동작, 소프트에러방지 등의 효과가 기대되고, 고성능 반도체소자용의 기판으로서 유망시되고 있다.
이 SOI기판을 제조하는 대표적인 방법으로서, 웨이퍼 첩합법, SIMOX법을 들 수 있다. 웨이퍼 첩합법은, 예를 들어, 2매의 단결정 실리콘기판(실리콘웨이퍼) 중 일방의 표면에 열산화막을 형성한 후, 이 형성한 열산화막을 개재하여 2매의 웨이퍼를 밀착시키고, 결합열처리를 실시함으로써 결합력을 높이고, 그 후에 편방의 웨이퍼(SOI층을 형성하는 웨이퍼(이하, 본드웨이퍼))를 경면연마 등에 의해 박막화함으로써, SOI기판을 제조하는 방법이다. 이 박막화의 방법으로는, 본드웨이퍼를 원하는 두께까지 연삭, 연마하는 방법이나, 본드웨이퍼의 내부에 수소이온 또는 희가스이온의 적어도 1종류를 주입하여 이온주입층을 형성해두고, 첩합한 후에 이온주입층에 있어서 본드웨이퍼를 박리하는 이온주입박리법이라 불리는 방법 등이 있다. SIMOX법은, 단결정 실리콘기판의 내부에 산소를 이온주입하고, 그 후에 고온열처리(산화막형성 열처리)를 행하여 주입한 산소와 실리콘을 반응시켜 BOX층을 형성함으로써 SOI기판을 제조하는 방법이다.
특허문헌 1, 2에는, 실리콘 단결정기판의 표면에, 실리콘 단결정기판과 에피택셜한 관계를 유지한 산화막을 형성하고, 그 산화막 상에 에피택셜층을 퇴적함으로써, SOI웨이퍼를 제작하는 것이 기재되어 있다. 또한, 특허문헌 3에는, 이온주입박리법에 의한 SOI웨이퍼의 제조방법에 있어서, 매립절연막으로서 질화실리콘막을 사용가능한 것이 기재되어 있다.
일본특허 제5168990호 공보 일본특허 제5205840호 공보 국제공개 제2004/010505호
SOI웨이퍼의 제조방법으로서, 상술한 바와 같이 첩합법이 있는데, 2매의 웨이퍼를 첩합하기 때문에 재료비용이 들고, 제조공정의 수가 많다는 문제가 있다. 또한, SIMOX법에 있어서도, 이온주입이나 고온열처리 등의 제조공정의 수가 많다는 문제가 있다. 형성되는 SOI층과 BOX층의 품질, 막두께의 자유도나 균일성을 고려하면, 전술한 SOI기판의 제조방법 중에서는, 이온주입박리법이 가장 유망한데, 예를 들어, 두께 10nm의 SOI층을 얻기 위해서는, 그보다도 두꺼운 SOI층을 형성한 후에, 희생산화처리를 행하여 막두께조정할 필요가 있으므로, 공정이 복잡해져 비용상승은 불가피하다.
특허문헌 3에 기재되는, 절연막으로서의 질화실리콘막은, 산화실리콘막에 비해 유전율이 크므로, 얇은 막두께로, SOI웨이퍼의 매립절연막으로서 기능한다는 이점이 있다. 그러나, 특허문헌 1, 2에는, 매립절연막으로서 질화실리콘막을 형성하는 것에 대해서는, 개시도 시사도 이루어져 있지 않다. 매립절연막으로서 질화실리콘막을 형성하는 경우에, 간편한 방법으로 생산성 높게 SOI기판을 얻을 수 있는 방법은 알려져 있지 않았다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것으로, 실리콘 단결정기판의 표면에, 절연막과, 이 절연막 상의 반도체 단결정층을 갖는, SOI기판과 같은 반도체기판에 있어서, 실리콘 단결정기판과 반도체 단결정층의 사이에 마련하는 절연막을 질화실리콘막으로 한 경우에도, 간편한 방법으로, 생산성 높게, 저비용으로 반도체기판을 얻을 수 있는 반도체기판의 제조방법 및 반도체기판을 제공하는 것을 목적으로 한다.
본 발명은, 상기 목적을 달성하기 위하여 이루어진 것으로, 실리콘 단결정기판의 표면에, 절연막과, 반도체 단결정층을 순차 형성함으로써, 상기 절연막 상에 상기 반도체 단결정층을 갖는 반도체기판을 제조하는 방법으로서, 적어도, 실리콘 단결정기판을, 질소가스함유 분위기하에서 열처리하고, 절연막으로서 상기 실리콘 단결정기판의 표면에, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하는 공정과, 상기 질화실리콘막 상에 반도체 단결정층을 에피택셜 성장하는 공정을 갖는 반도체기판의 제조방법을 제공한다.
이러한 반도체기판의 제조방법에 따르면, 간편한 방법으로, 생산성 높게, 저비용으로 반도체기판을 제공할 수 있다.
이때, 상기 질소가스함유 분위기하에서 열처리하는 온도를 800℃ 이상으로 하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 보다 안정적으로 확실히 생산성을 떨어뜨리는 일 없이 질화실리콘막을 형성할 수 있다.
이때, 상기 열처리장치로서 에피택셜 성장장치를 이용하여, 상기 질화실리콘막을 형성한 후, 상기 에피택셜 성장장치내의 분위기가스를 반도체 단결정층성장용 가스로 전환하여 상기 에피택셜 성장을 행하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 매우 간편한 방법으로, 보다 효율적, 높은 생산성, 저비용으로, 고품질의 반도체기판을 얻을 수 있다.
이때, 상기 반도체 단결정층을, Si층, SiGe층, Ge층, 화합물 반도체층 중 어느 하나로 하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 보다 양질의 반도체 단결정층을 갖는 반도체기판을 얻을 수 있다.
이때, 상기 반도체 단결정층을 Si층으로 하고, 이 Si층의 에피택셜 성장용 가스를 트리클로로실란으로 하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 보다 높은 생산성, 저비용으로 SOI반도체기판을 얻을 수 있다.
이때, 상기 질화실리콘막의 막두께를 2nm 이하로 하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 하지의 실리콘 단결정기판과의 에피택셜한 관계를 유지한 질화실리콘막을, 보다 안정적으로 확실히 얻을 수 있다.
이때, 상기 질화실리콘막과 상기 반도체 단결정층을 교호로 복수층 형성하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 합계로 필요시되는 실리콘 단결정기판과 최표면의 반도체 단결정층간과의 절연내압까지 조정할 수 있다. 마찬가지로 교호로 복수층을 적층함으로써, 종형 다층 메모리의 적층구조나 3차원 적층형의 집적회로 등도 형성가능하다.
이때, 상기 실리콘 단결정기판으로서, 미리 질소 또는 산소를 도프한 실리콘 단결정기판을 이용하는 반도체기판의 제조방법으로 할 수 있다.
이에 따라, 질화실리콘막의 형성, 그 후의 반도체결정층의 형성열이력 및 그 후의 추가열이력에 의해, 질화실리콘층 자체, 산질화실리콘층 또는 산화실리콘층이 추가형성되고, 질화실리콘층의 초기형성두께를, 두껍게 하는 것이 가능해진다.
이때, 상기 실리콘 단결정기판으로서, 면방위가 (111)인 실리콘 단결정기판을 이용하는 반도체기판의 제조방법으로 할 수 있다.
면방위가 (111)인 실리콘 단결정기판의 표면구조는, 질화실리콘막(Si3N4)의 원자구조와 유사하므로, 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하기에 호적하게 이용할 수 있고, 하지의 실리콘 단결정기판과의 에피택셜한 관계를 유지한 질화실리콘막을, 보다 안정적으로 확실히 얻을 수 있다.
본 발명은, 또한, 실리콘 단결정기판의 표면에, 절연막과, 이 절연막 상의 반도체 단결정층을 갖는 반도체기판으로서, 상기 절연막은, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막이며, 상기 반도체 단결정층은, 에피택셜 성장층인 반도체기판을 제공한다.
이러한 반도체기판에 따르면, 간편하고 저비용으로 얻어지는, 고품질의 반도체 단결정층을 갖는 반도체기판이 된다.
이때, 상기 반도체 단결정층이 Si층, SiGe층, Ge층, 화합물 반도체층 중 어느 하나인 반도체기판으로 할 수 있다.
이에 따라, 보다 양질의 반도체 단결정층을 갖는 것이 된다.
이때, 상기 질화실리콘막의 막두께가 2nm 이하인 반도체기판으로 할 수 있다.
이에 따라, 보다 안정적으로 확실히, 하지의 실리콘 단결정기판과의 에피택셜한 관계를 유지한 질화실리콘막이 된다.
이때, 상기 질화실리콘막과 상기 반도체 단결정층을 교호로 복수층 갖는 것인 반도체기판으로 할 수 있다.
이에 따라, 합계로 필요시되는 실리콘 단결정기판과 최표면의 반도체 단결정층간과의 절연내압까지 조정가능한 것이 되고, 또한, 종형 다층 메모리의 적층구조나 3차원 적층형의 집적회로 등도 형성가능한 것이 된다.
이때, 상기 실리콘 단결정기판의 면방위가 (111)인 반도체기판으로 할 수 있다.
이에 따라, 보다 안정적으로 확실히, 하지의 실리콘 단결정기판과의 에피택셜한 관계를 유지한 질화실리콘막이 된다.
이상과 같이, 본 발명의 반도체기판의 제조방법에 따르면, 간편하고 저비용으로, 절연막으로서의 질화실리콘막과, 고품질의 반도체 단결정층을 갖는 반도체기판을 제공하는 것이 가능해진다.
도 1은 본 발명에 따른 반도체기판의 개념도를, 제조플로우와 함께 나타낸다.
도 2는 실시예 1의 SOI웨이퍼(반도체기판)의 단면TEM관찰사진을 나타낸다.
도 3은 도 2의 부분확대도(격자상)를 나타낸다.
도 4는 실시예 2의 SOI웨이퍼(반도체기판)의 단면TEM관찰사진을 나타낸다.
도 5는 도 4의 부분확대도(격자상)를 나타낸다.
이하, 본 발명을 상세히 설명하는데, 본 발명은 이들로 한정되는 것은 아니다.
상술한 바와 같이, 실리콘 단결정기판과 반도체 단결정층과의 사이에 마련하는 절연막을 질화실리콘막으로 한 경우에도, 간편한 방법으로 생산성 높게 반도체기판을 얻을 수 있는 반도체기판의 제조방법 및 반도체기판이 요구되고 있었다.
본 발명자들은, 상기 과제에 대하여 예의 검토를 거듭한 결과, 실리콘 단결정기판을 질소가스함유 분위기하에서 열처리(열질화)를 행하면, 실리콘 단결정기판의 표면에 형성되는 질화실리콘막은, 하지의 실리콘 단결정기판과 에피택셜한 관계를 유지한 것이 되는 것을 발견하였다. 그리고, 그러한 질화실리콘막이면, 그 막의 표면에 반도체 단결정층을 에피택셜 성장할 수 있는 것을 상도하여, 본 발명을 완성시켰다.
즉, 실리콘 단결정기판의 표면에, 절연막과, 반도체 단결정층을 순차 형성함으로써, 상기 절연막 상에 상기 반도체 단결정층을 갖는 반도체기판을 제조하는 방법으로서, 적어도, 실리콘 단결정기판을, 질소가스함유 분위기하에서 열처리하고, 절연막으로서 상기 실리콘 단결정기판의 표면에, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하는 공정과, 상기 질화실리콘막 상에 반도체 단결정층을 에피택셜 성장하는 공정을 갖는 반도체기판의 제조방법에 의해, 간편하고 저비용으로, 절연막으로서의 질화실리콘막과, 고품질의 반도체 단결정층을 갖는 반도체기판을 제공할 수 있는 것을 발견하여, 본 발명을 완성하였다.
본 발명자들은, 또한, 실리콘 단결정기판의 표면에, 절연막과, 이 절연막 상의 반도체 단결정층을 갖는 반도체기판으로서, 상기 절연막은, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막이며, 상기 반도체 단결정층은, 에피택셜 성장층인 반도체기판에 의해, 저비용으로 간편한 방법으로 얻어지는, 절연막으로서의 질화실리콘막과, 고품질의 반도체 단결정층을 갖는 반도체기판이 되는 것을 발견하여, 본 발명을 완성하였다.
이하, 도면을 참조하여 설명한다.
본 발명에 있어서, 「에피택셜한 관계를 유지한 질화실리콘막」이란, 단결정Si층과 같은 반도체 단결정층을 에피택셜 성장가능한 정도의 결정성을 갖는 질화실리콘막을 의미한다.
(반도체기판)
우선, 본 발명에 따른 반도체기판에 대하여 설명한다. 도 1(c)에, 본 발명에 따른 반도체기판(10)을 나타낸다. 본 발명에 따른 반도체기판(10)은, 적어도, 실리콘 단결정기판(1)의 표면에, 절연막으로서, 에피택셜한 관계를 유지한 질화실리콘막(2)과, 이 질화실리콘막(2) 상의 반도체 단결정층(3)을 갖는 것이다.
실리콘 단결정기판(1)은, 실리콘단결정이면 특별히 한정되지 않고, 표면의 배향, 기판의 저항률, 도전형(p 또는 n), 도펀트의 종류, 직경(면적), 두께 등은, 용도에 따라 적당히 선택, 설정할 수 있다. FZ기판이어도, CZ기판이어도 되고, 결정 중의 산소농도 등의 물성도, 특별히 한정되지 않는다.
실리콘 단결정기판(1)은, 면방위가 (111)인 것이 바람직하다. 면방위가 (111)인 실리콘 단결정기판의 표면구조는, 질화실리콘막(Si3N4)의 원자구조와 유사하므로, 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하기에 호적하게 이용할 수 있다.
또한, 본 발명에 따른 반도체기판에 있어서, 예를 들어 2nm 이하의 얇은 질화실리콘막을 광범위(예를 들어, 웨이퍼 전체면)하게 마련한 것으로 하는 경우, 실리콘 단결정기판 상의 질화실리콘막은, 높은 균일성을 갖는 것으로 할 필요가 있다. 이 경우, 실리콘 단결정기판으로서, 미리 실리콘 단결정기판에 어닐처리를 실시한 웨이퍼나, 미리 실리콘 단결정기판에 에피택셜실리콘층을 마련한 웨이퍼를 이용하는 것이 바람직하다. 어닐처리나 에피택셜 성장에 의해 웨이퍼의 표면평탄도가 개선된 것이 되고, 보다 높은 균일성을 갖는 질화실리콘막(2)으로 할 수 있다.
또한, 실리콘 단결정기판(1)을, 면방위에 오프앵글을 갖게 하여 원자스텝을 도입한 것으로 함으로써, 질화실리콘막의 스텝성장속도를 높여, 질화실리콘막의 균일성을 개선할 수 있다. 마찬가지로, 실리콘 단결정기판 전체 또는 그의 표면에, 고농도 도펀트, 또는 고농도의 산소, 또는 그들의 실리콘 석출물을 갖는 것으로 한 경우에도, 그들의 반응이나 변형 등의 영향으로 인해 질화실리콘막의 스텝성장속도를 높여, 높은 균일성을 갖는 질화실리콘막(2)으로 할 수 있다.
제조방법의 상세는 나중에 서술하는데, 질화실리콘막(2)은, 질소가스함유 분위기에서의 열처리에 의한 실리콘의 질화에 의해 형성된 것이며, 실리콘 단결정기판(1)과 「에피택셜한 관계를 유지한 질화실리콘막」이다.
상기와 같은 질화실리콘막(2)은, 막두께가 얇아질수록 하지의 실리콘 단결정기판(1)과의 에피택셜한 관계를 유지하는 것이 안정되기 때문에, 막두께를 2nm 이하로 하는 것이 바람직하다.
또한, 질화실리콘막은, 산화실리콘막에 비해 고온가스에 대한 내에칭특성이 높으므로, 후술의 반도체 단결정층(3)으로서 Si층을 에피택셜 성장할 때의 Si원으로서 트리클로로실란을 이용하는 것이 가능해진다. 상술의 특허문헌 1, 2에서는, Si단결정층을 에피택셜 성장할 때의 원료가스로서 모노실란가스를 이용하고 있는데, 본 발명에 따른 반도체기판(10)과 같이, 절연막을 질화실리콘막으로 하면, 그 위에 Si층의 반도체 단결정층(3)을 에피택셜 성장할 때에, 모노실란보다도 저렴하며, 성장속도도 높은 트리클로로실란을 이용할 수 있게 되므로, 양산시의 비용메리트가 얻어진다.
반도체 단결정층(3)은, 에피택셜 성장층이다. 이 반도체 단결정층(3)은, SOI웨이퍼에 있어서 이른바 SOI층으로서 기능하는 것이다. 반도체 단결정층(3)으로는, 하지의 실리콘 단결정기판(1)과 동일재료인 Si층으로 하는 것이 바람직한데, Si층으로 한정되지 않고, 실리콘단결정의 격자상수에 가까운 반도체 단결정층(3)이면, 에피택셜 성장가능하다. 구체적으로는, SiGe층, Ge층, 화합물 반도체층(GaN층, AlN층 등)을 들 수 있다. 이러한 것들이라면, 보다 양질의 반도체 단결정층을 얻을 수 있다. 한편, 반도체 단결정층(3)의 막두께는 특별히 한정되지 않고, 적용하는 디바이스의 설계에 따라 적당히 설정할 수 있다.
또한, 질화실리콘막(2)과 반도체 단결정층(3)을 교호로 복수층 갖는 것으로 할 수도 있다. 2nm 이하의 질화실리콘막(2) 한 층이 갖는 절연내압은, 질화실리콘막(2)과 반도체 단결정층(3)을 교호로 복수층을 적층하는 구조에 의해, 합계로 필요시되는 실리콘 단결정기판과 최표면의 반도체 단결정층간과의 절연내압까지 조정할 수 있다. 마찬가지로 교호로 복수층을 적층함으로써, 종형 다층 메모리의 적층구조나 3차원 적층형의 집적회로 등도 형성가능하다.
(반도체기판의 제조방법)
다음에, 본 발명에 따른 반도체기판의 제조방법을, 도 1을 참조하면서 설명한다.
우선, 도 1(a)에 나타낸 바와 같이, 표면에 질화실리콘막(2) 및 반도체 단결정층(3)을 순차 형성하기 위한 실리콘 단결정기판(1)을 준비한다.
이때, 미리 질소 또는 산소를 도프한 실리콘 단결정기판(1)을 이용할 수도 있다. 이러한 실리콘 단결정기판(1)을 이용하면, 질화실리콘막(2)의 형성, 그 후의 반도체 단결정층(3)의 형성열이력 및 그 후의 추가열이력에 의해, 질화실리콘층 자체, 산질화실리콘층 또는 산화실리콘층이 추가형성되고, 질화실리콘막(2)의 초기형성두께를, 두껍게 하는 것이 가능해진다.
또한, 상술한 바와 같이, 실리콘 단결정기판으로서, 면방위가 (111)인 실리콘 단결정기판을 이용하는 것이 바람직하다.
나아가, 예를 들어 2nm 이하와 같은 얇은 질화실리콘막을 광범위(예를 들어, 웨이퍼 전체면)하게 형성하기 위해서는, 실리콘 단결정기판 상에 형성하는 질화실리콘막의 균일성을 높일 필요가 있다. 미리 실리콘 단결정기판에 어닐처리를 실시하거나, 실리콘 단결정기판에 실리콘층을 에피택셜 성장해두거나 함으로써, 웨이퍼의 표면평탄도를 개선하고, 기판 상에 형성하는 질화실리콘막의 균일성을 개선할 수 있다. 또한, 실리콘 단결정기판의 면방위에 오프앵글을 갖게 하여 원자스텝을 도입한 웨이퍼나, 실리콘 단결정기판 전체 또는 그의 표면에, 고농도도펀트, 고농도의 산소 또는 그들의 실리콘 석출물을 갖는 웨이퍼를 이용하면, 질화실리콘막의 스텝성장속도를 높여, 질화실리콘막의 균일성을 개선할 수 있다.
다음에, 이하와 같이 하여 실리콘 단결정기판(1)의 표면 상에 질화실리콘막(2)을 형성한다. 우선, 준비한 실리콘 단결정기판(1)을, 열처리로에 투입한다. 그리고, 도 1(b)에 나타낸 바와 같이, 실리콘 단결정기판(1)의 표면에, 실리콘 단결정기판(1)과 「에피택셜한 관계를 유지한 질화실리콘막(2)」을 형성한다. 「에피택셜한 관계를 유지한 질화실리콘막(2)」은, 질소가스함유 분위기에서 열처리를 행함으로써 형성하는 것이 가능하다. 구체적으로는, 예를 들어, 질소가스와 수소가스의 혼합가스분위기에서 열처리함으로써, 에피택셜한 관계를 유지한 질화실리콘막(2)을 얻을 수 있다. 이때, 질소가스의 혼합비율이 낮은 경우에는, 열처리온도를 고온(예를 들어 1100℃ 이상)으로 하는 것이 바람직한데, 질소가스의 혼합비율을 높게 함으로써 800℃ 정도의 온도로 할 수도 있다. 800℃ 이상의 온도에서는, 질화실리콘막을 보다 안정적으로 확실히 생산성을 떨어뜨리는 일 없이 형성할 수 있으므로, 바람직하다. 열처리온도의 상한은 특별히 한정되지 않고, 이론적으로는 실리콘 단결정기판(1)의 융점 미만이면 되는데, 생산성이나 기판에의 열적인 데미지 등도 고려하면, 1300℃ 정도 이하로 할 수 있다.
또한, 형성하는 질화실리콘막(2)의 막두께가 얇아질수록, 보다 안정적으로 확실히, 하지의 실리콘 단결정기판(1)과의 에피택셜한 관계를 유지한 것이 되므로, 질화실리콘막(2)의 막두께는, 2nm 이하로 하는 것이 바람직하다. 질화실리콘막(2)의 막두께의 하한은, 하지의 실리콘 단결정기판(1)과의 에피택셜한 관계를 유지하고 있는 한 특별히 한정되지 않으나, 0.3nm 이상으로 할 수 있다.
질화실리콘막(2)의 형성 후는, 도 1(c)에 나타낸 바와 같이, 에피택셜 성장장치를 이용하여, 질화실리콘막(2) 상에 반도체 단결정층(3)을 에피택셜 성장한다. 성장하는 반도체 단결정층(3)으로는, 상술한 바와 같이, Si층, SiGe층, Ge층, 화합물 반도체층(GaN층, AlN층 등)을 들 수 있다.
또한, 질화실리콘막(2)과 반도체 단결정층(3)의 형성을 교호로 반복하여, 질화실리콘막(2)과 반도체 단결정층(3)을 교호로 복수층 형성할 수도 있다. 2nm 이하의 질화실리콘막(2) 한 층이 갖는 절연내압은, 질화실리콘막(2)과 반도체 단결정층(3)을 교호로 복수층을 적층하는 구조에 의해, 합계로 필요시되는 실리콘 단결정기판(1)과 최표면의 반도체 단결정층간과의 절연내압까지 조정할 수 있다. 마찬가지로 교호로 복수층을 적층함으로써, 종형 다층 메모리의 적층구조나 3차원 적층형의 집적회로 등도 형성가능해진다.
반도체 단결정층(3)의 에피택셜 성장조건이나, 사용하는 원료가스는, 성장하는 반도체 단결정층(3)의 종류에 따라 적당히 설정, 선택할 수 있다. 본 발명에 따른 반도체기판(10)은, 절연막으로서 질화실리콘막(2)을 구비하고 있고, 질화실리콘막은 산화실리콘막에 비해 고온가스에 대한 내에칭특성이 높으므로, Si층이나 SiGe층과 같이, Si를 함유하는 반도체 단결정층(3)을 에피택셜 성장할 때에, 원료가스로서 트리클로로실란을 이용하는 것이 가능해진다. 그리고, 트리클로로실란은 모노실란보다도 저렴하며, 성장속도도 빠르므로, 양산시의 비용메리트가 얻어지는 점에서 유리하다. 또한, 트리클로로실란은 모노실란에 비해 취급이 용이한 재료이며, 안전성이 높아 제조설비에 드는 비용도 저감할 수 있다.
이상과 같이 하여, 실리콘 단결정기판(1)의 표면에, 절연막으로서, 실리콘 단결정기판(1)과 에피택셜한 관계를 유지한 질화실리콘막(2)과, 절연막 상의 에피택셜 성장층인 반도체 단결정층(3)을 갖는 반도체기판(10)을 얻을 수 있다. 이러한 반도체기판의 제조방법이면, 첩합법과 같이 2매의 웨이퍼를 필요로 하는 일이 없으므로, 재료비용의 저감이 가능해진다. 또한, 제조공정수도 줄일 수 있어, 간편한 방법으로, 높은 생산성을 실현할 수 있으며, 전체로서의 비용저감이 가능해진다.
상술한 반도체기판(10)의 제조방법에 있어서의, 실리콘 단결정기판(1)의 표면을 질화하여 질화실리콘막(2)을 형성하기 위한 열처리장치로는, 질소가스함유 분위기하에서 열처리를 행하고, 실리콘 단결정기판(1)의 표면을 질화할 수 있는 열처리장치이면, 특별히 한정되지 않는다. 예를 들어, 램프가열 등을 이용한 RTP(Rapid Thermal Processing)장치나, 배치식의 저항가열로, 기판에 에피택셜 성장을 행하는 에피택셜 성장장치 등을 이용할 수 있다. 그 중에서도, 에피택셜 성장장치를 이용하는 것이 바람직하다.
에피택셜 성장장치를 이용하면, 에피택셜 성장장치내에서 질화를 위한 열처리를 행하고, 실리콘 단결정기판(1)의 표면 상에 질화실리콘막(2)을 형성한 후에, 노내의 분위기가스를 반도체 단결정층(3)의 에피택셜 성장용 가스로 전환함으로써, 반도체 단결정층(3)의 에피택셜 성장을 행하는 것이 가능해진다. 이에 따라, 질화실리콘막(2)의 성장과 반도체 단결정층(3)의 에피택셜 성장을, 동일노내에서 연속적으로 행할 수 있으므로, 매우 간편한 방법으로, 효율적이며, 높은 생산성으로, 반도체기판(10)을 제조하는 것이 가능해진다. 또한, 질화실리콘막(2)의 형성과, 반도체 단결정층(3)의 에피택셜 성장을 동일한 장치에서 행할 수 있고, 장치간의 이동에 수반하는 오염이 일어나지 않으므로, 오염레벨이 낮은 고품질의 반도체기판(10)을 얻을 수 있다.
이하, 실시예를 들어 본 발명에 대하여 상세히 설명하는데, 이는 본 발명을 한정하는 것은 아니다.
(실시예 1)
실리콘웨이퍼(실리콘 단결정기판)의 표면에, 실리콘웨이퍼와 에피택셜한 관계를 유지한 질화실리콘막(절연막), 이 질화실리콘막 상의 Si에피택셜 성장층(반도체 단결정층/SOI층)을 갖는 SOI웨이퍼(반도체기판)를 제작하여, 구조의 평가를 행하였다. 제조조건은, 이하와 같다.
(SOI웨이퍼의 구성)
Si웨이퍼 : 직경 200mm, 면방위(100),
p형, 10Ωcm
절연막 : 질화실리콘
SOI층 : Si에피택셜 성장층
[0072]
(SOI웨이퍼의 제조조건)
열처리장치 : 매엽식 에피택셜 성장장치
질화실리콘막 : N2 24slm + H2 34slm
열처리온도 1190℃
열처리시간 300초
Si(SOI)층 : 트리클로로실란 10slm
+ H2 34slm
성장온도 1070℃
성장시간 600초
성장속도 2.4μm/min
얻어진 SOI웨이퍼의 단면을, 투과형 전자현미경(TEM)을 이용하여 관찰하였다. 도 2에, 실시예 1에서 제조한 SOI웨이퍼(반도체기판)의 단면TEM관찰사진을 나타낸다. 도 3은, 도 2의 질화실리콘막 근방을 확대한 격자상이다. 도 2에 나타낸 바와 같이, Si웨이퍼와 SOI층(Si에피택셜 성장층)의 사이에, 1.4~1.5nm 정도의 질화실리콘막이 형성된 것을 알 수 있다. 또한, 도 3에 나타낸 바와 같이, Si웨이퍼의 표면 상에는, Si웨이퍼와 에피택셜한 관계를 유지한 질화실리콘막(질화실리콘막의 부분에 관찰되는 격자상)과, 그 질화실리콘막 상에 에피택셜 성장한 Si에피택셜 성장층이 형성된 것을 알 수 있다. 한편, 질화실리콘막의 부분에 대하여, TEM-EDX에 의해 막 중의 원소분석을 행한 결과, Si와 N이 검출되는 것을 확인하였다.
(실시예 2)
(SOI웨이퍼의 구성)
Si웨이퍼 : 직경 150mm, 면방위(111),
p형, 50Ωcm
절연막 : 질화실리콘
SOI층 : Si에피택셜 성장층
(SOI웨이퍼의 제조조건)
열처리장치 : 매엽식 에피택셜 성장장치
질화실리콘막 : N2 24slm + H2 34slm
열처리온도 1190℃
열처리시간 300초
Si(SOI)층 : 트리클로로실란 10slm
+ H2 34slm
성장온도 1130℃
성장시간 15초
성장속도 3.8μm/min
얻어진 SOI웨이퍼의 단면을, 투과형 전자현미경(TEM)을 이용하여 관찰하였다. 도 4에, 실시예 2에서 제조한 SOI웨이퍼(반도체기판)의 단면TEM관찰사진을 나타낸다. 도 5는, 도 4의 질화실리콘막 근방을 확대한 격자상이다. 도 4에 나타낸 바와 같이, Si웨이퍼와 SOI층(Si에피택셜 성장층)과의 사이에, 0.9~1.1nm 정도의 질화실리콘막이 형성된 것을 알 수 있다. 또한, 도 5에 나타낸 바와 같이, Si웨이퍼의 표면 상에는, Si웨이퍼와 에피택셜한 관계를 유지한 질화실리콘막(질화실리콘막의 부분에 관찰되는 격자상)과, 그 질화실리콘막 상에 에피택셜 성장한 Si에피택셜 성장층이 형성된 것을 알 수 있다. 한편, 질화실리콘막의 부분에 대하여, TEM-EDX에 의해 막 중의 원소분석을 행한 결과, Si와 N이 검출되는 것을 확인하였다.
이상과 같이, 본 발명의 실시예에 따르면, 실리콘 단결정기판의 표면 상에, 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막과, Si에피택셜 성장층이 형성된 고품질의 SOI웨이퍼를, 간편하고 생산성이 높은 방법으로 얻을 수 있었다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (14)

  1. 실리콘 단결정기판의 표면에, 절연막과, 반도체 단결정층을 순차 형성함으로써, 상기 절연막 상에 상기 반도체 단결정층을 갖는 반도체기판을 제조하는 방법으로서, 적어도,
    실리콘 단결정기판을, 질소가스함유 분위기하에서 열처리하고, 절연막으로서 상기 실리콘 단결정기판의 표면에, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막을 형성하는 공정과,
    상기 질화실리콘막 상에 반도체 단결정층을 에피택셜 성장하는 공정,
    을 갖는 것을 특징으로 하는 반도체기판의 제조방법.
  2. 제1항에 있어서,
    상기 질소가스함유 분위기하에서 열처리하는 온도를 800℃ 이상으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 열처리장치로서 에피택셜 성장장치를 이용하여, 상기 질화실리콘막을 형성한 후, 상기 에피택셜 성장장치내의 분위기가스를 반도체 단결정층성장용 가스로 전환하여 상기 에피택셜 성장을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 단결정층을, Si층, SiGe층, Ge층, 화합물 반도체층 중 어느 하나로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제4항에 있어서,
    상기 반도체 단결정층을 Si층으로 하고, 이 Si층의 에피택셜 성장용 가스를 트리클로로실란으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 질화실리콘막의 막두께를 2nm 이하로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 질화실리콘막과 상기 반도체 단결정층을 교호로 복수층 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 실리콘 단결정기판으로서, 미리 질소 또는 산소를 도프한 실리콘 단결정기판을 이용하는 것을 특징으로 하는 반도체기판의 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 실리콘 단결정기판으로서, 면방위가 (111)인 실리콘 단결정기판을 이용하는 것을 특징으로 하는 반도체기판의 제조방법.
  10. 실리콘 단결정기판의 표면에, 절연막과, 이 절연막 상의 반도체 단결정층을 갖는 반도체기판으로서,
    상기 절연막은, 상기 실리콘 단결정기판과 에피택셜한 관계를 유지한 질화실리콘막이며,
    상기 반도체 단결정층은, 에피택셜 성장층인 것을 특징으로 하는 반도체기판.
  11. 제10항에 있어서,
    상기 반도체 단결정층이 Si층, SiGe층, Ge층, 화합물 반도체층 중 어느 하나인 것을 특징으로 하는 반도체기판.
  12. 제10항 또는 제11항에 있어서,
    상기 질화실리콘막의 막두께가 2nm 이하인 것을 특징으로 하는 반도체기판.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 질화실리콘막과 상기 반도체 단결정층을 교호로 복수층 갖는 것을 특징으로 하는 반도체기판.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 실리콘 단결정기판의 면방위가 (111)인 것을 특징으로 하는 반도체기판.
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