KR20220047360A - 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판을 제조하는 방법 - Google Patents
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Abstract
본 발명은 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법에 관한 것이다. 그 방법은, 다음의 단계들을 포함한다: a1) 다층 기재를 제공하는 단계로서, 다층 기재는, (i) 주변 표면을 갖는 2 개의 절연 층들 사이에 매립된 전기 전도성 중간층의 스택 어셈블리, (ii) 다층 기재의 주변 표면을 커버하는 커버 층, 및 (iii) 다층 기재의 주변 표면으로부터 커버 층을 통해 연장되고 전도성 중간층에서 끝나는 마이크로비아를 포함하는, 상기 다층 기재를 제공하는 단계; b1) 커버 층 상에 그리고 마이크로비아의 내부 표면 상에 전도성 층을 디포짓하는 단계; 또는 a2) 다층 기재를 제공하는 단계로서, 다층 기재는, (i) 주변 표면을 갖는 2 개의 절연 층들 사이에 매립된 전기 전도성 중간층의 스택 어셈블리, (ii) 다층 기재의 주변 표면으로부터 연장되고 전도성 중간층에서 끝나는 마이크로비아를 포함하는, 상기 다층 기재를 제공하는 단계; b2) 다층 기재의 주변 표면 상에 그리고 마이크로비아의 내부 표면 상에 전도성 층을 디포짓하는 단계; 및 c) 마이크로비아 내에 구리 충전재 그리고 전도성 층 상에 제 1 구리 층을 전착시키는 단계로서, 제 1 구리 층의 두께는 0.1 내지 3 ㎛ 이고, 구리 충전재 및 제 1 구리 층은 함께 평면 표면을 형성하는, 상기 구리 충전재 및 상기 제 1 구리 층을 전착시키는 단계.
Description
본 발명은, 고밀도 상호연결 인쇄 회로 기판 (high density interconnect printed circuit boards; HDI PCB) 에 대한 제조 시퀀스들 및 그 제조 시퀀스에 의해 획득된 고밀도 상호연결 인쇄 회로 기판에 관한 것이다.
현재 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 은, 서브트랙티브 프로세스 (subtractive process), SAP (Semi-Additive Process), mSAP (modified Semi-Additive Process) 또는 amSAP (advanced modified Semi Additive Process) 와 같은 방법들에 의해 제조된다. 특히, mSAP 및 amSAP 는 차세대 HDI PCB들을 제조하기 위한 유망한 변화를 구성하여 초미세 마이크로비아 구조들, 라인/공간 폭 ≤ 30 ㎛ (L/S) 를 허용하고, 따라서 상호연결의 더 높은 복잡성을 제공한다.
기존의 mSAP 시퀀스들은 구리 클래드 기재로 시작하며, 여기서 구리 커버 층들은 두께가 3 내지 9 ㎛ 일 수도 있고 기재는 단면 또는 양면 블라인드 마이크로비아들 (BMV) 을 포함한다. 프로세스의 제 1 단계는, 후속 전착 단계를 위한 전도성 베이스를 제공하기 위해 마이크로비아의 내부 표면 및 구리 클래드 기재의 주변 표면 상에 얇은 금속 시드 층 (0.35 내지 0.6 ㎛) 을 분포시키는, 구리의 무전해 디포지션이다. ~3 ㎛ 플래시 구리의 후속 전착은 제 1 구리 층을 구성하고 부분적으로 충전된 마이크로비아들을 초래한다. 다음 단계에서 패터닝된 건식 필름 (마스크) 을 라미네이트하는 것은 네거티브의 라인 패턴 (전도성 트레이스들) 을 정의하며; 즉, 패터닝된 건식 필름은 최종 PCB 의 전도성 트레이스들 사이의 스페이싱 영역들을 정의한다. 다음 단계에서, 그 기재는 특정 마이크로비아 충전 전해질을 사용하여 제 2 전착 단계에서 프로세싱된다. 그러나, 건식 필름의 후속 제거는, 이전 단계에서의 그러한 특정 전해질의 사용이 마이크로비아 패드 (마이크로비아의 외부 단부) 와 패터닝된 구리 표면들 사이에 좋지 않은 구리 두께 변화를 야기할 것이며, 이는 결국 후속 에칭 단계에 있어서 어려움을 초래하는 것을 드러낸다. 마지막으로, 트레이스 대 트레이스 분리 (trace to trace separation) 는 건식 필름에 의해 이전에 정의된 영역에서 제 1 및 제 2 구리 층 뿐만 아니라 시드 및 커버 층의 완전한 에칭에 의해 실현될 것이다.
US 2007/0163887 A1 은, 인쇄 회로 기판을 제공한 후, 회로 기판을 그 적어도 한쪽 측면 상에 유전체로 코팅하는 단계, 레이저 어블레이션을 사용하여 안에 트렌치들 및 비아들을 생성하기 위해 유전체를 구조화하는 단계를 포함하는 회로 캐리어를 제조하는 방법을 설명한다. 다음으로, 프라이머 층이 유전체 상에, 그 전체 표면 상에 또는 단지 생성된 트렌치들 및 비아들 안에 디포짓된다. 금속 층이 프라이머 층 상에 디포짓되고, 여기서 트렌치들 및 비아들은 안에 전도체 구조들을 형성하기 위해 금속으로 완전히 충전된다. 마지막으로, 프라이머 층이 그 전체 표면 상에 디포짓되었다면 유전체가 노출될 때까지 과잉 금속 및 프라이머리 층은 제거되고, 여기서 전도체 구조들은 온전한 상태로 유지된다.
점점 감소하는 트레이스 폭의 계속적인 요구로 인해 L/S 분리가 감소함에 따라, 과잉 구리의 제거는 점점 더 복잡한 문제가 된다. 특히, 구리 층 표면들이 고르지 않은 두꺼운 구리 층들의 형성은 문제가 된다. 도금된 구리 두께 변화를 수용하고 깨끗한 트레이스 대 트레이스 분리를 보장하기 위해 항상 "오버 에칭" 하는 경향이 있었기 때문에, 트레이스들의 폭이 <30 ㎛ 인 경우, 허용가능하지 않은 폭 감소 뿐만 아니라 언더컷의 심각한 위험이 있다. 결과적으로, 에칭 프로세스 동안 언급된 위험을 감소시키기 위해 감소된 두께 변화 뿐만 아니라 구리 층들의 층 두께의 감소가 본 발명의 바람직한 목적이다.
본 발명은 전기도금된 구리로 충전된 마이크로비아들을 갖는 고밀도 상호연결 인쇄 회로 기판을 제조하는 프로세스에 관한 것이다.
본 개시의 실시형태들은 종래 기술에 존재하는 문제들 중 적어도 하나를 적어도 어느 정도까지는 해결하려고 한다.
본 개시의 제 1 양태에 따르면, 제 1 항에 정의된 바와 같은 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법이 제공된다. 그 방법은 다음의 단계들을 포함한다:
a1) 다층 기재를 제공하는 단계로서, 다층 기재는,
(i) 주변 표면을 갖는 2 개의 절연 층들 사이에 매립된 전기 전도성 중간층의 스택 어셈블리,
(ii) 다층 기재의 절연 층들의 주변 표면을 커버하는 커버 층, 및
(iii) 다층 기재의 주변 표면으로부터 커버 층을 통해 연장되고 전도성 중간층에서 끝나는 마이크로비아를 포함하는, 상기 다층 기재를 제공하는 단계;
b1) 커버 층 상에 그리고 마이크로비아의 내부 표면 상에 전도성 층을 디포짓하는 단계; 또는
a2) 다층 기재를 제공하는 단계로서, 다층 기재는,
(i) 주변 표면을 갖는 2 개의 절연 층들 사이에 매립된 전기 전도성 중간층의 스택 어셈블리,
(ii) 다층 기재의 절연 층들의 주변 표면으로부터 연장되고 전도성 중간층에서 끝나는 마이크로비아를 포함하는, 상기 다층 기재를 제공하는 단계;
b2) 다층 기재의 절연 층들의 주변 표면 상에 그리고 마이크로비아의 내부 표면 상에 전도성 층을 디포짓하는 단계;
및
c) 마이크로비아 내에 구리 충전재 및 전도성 층 상에 제 1 구리 층을 전착시키는 단계로서, 제 1 구리 층의 두께는 0.1 내지 3 ㎛m 이고, 구리 충전재 및 제 1 구리 층은 함께 평면 표면을 형성하는, 상기 구리 충전재 및 상기 제 1 구리 층을 전착시키는 단계.
본 발명으로, 감소된 두께 변화 뿐만 아니라 형성된 구리 층의 층 두께의 감소가 달성되며, 여기서 후속 에칭 프로세스 동안 상기 언급된 위험이 감소된다. 이것은 트렌치들을 형성하지 않고 절연 층들 내에 마이크로비아들만이 형성되기 때문에 가능하다. 다시 말해서, 청구항 1, 단계 a1) iii) 에 따르면, 다층 기재의 주변 표면으로부터 전도성 커버 층을 통해 연장되고 전도성 중간층에서 끝나는 마이크로비아만이 형성되고, 다층 기재의 주변 표면으로부터 전도성 커버 층 및 절연 층을 통해 연장되는 충전될 트렌치들과 같은 다른 구조들이 없다. 청구항 1, 단계 a2) ii) 의 경우에도, 다층 기재의 절연 층들의 주변 표면으로부터 연장되고 전도성 중간층에서 끝나는 마이크로비아만이 형성되고, 다층 기재의 절연 층들의 주변 표면으로부터 연장되는 충전될 트렌치들과 같은 다른 구조들이 없다.
이들 마이크로비아들은 충전되고 전체 기판 위에 균일한 구리 층이 형성된다. 후속하여, 구리 층은 절연 층들 상에 전도성 라인들을 형성하기 위해 패터닝될 수 있다.
본 발명의 다른 양태에 따르면, 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 이 제공되고, 여기서 HDI PCB 는 상기 설명된 방법에 의해 획득된다.
본 발명의 추가 양태들은 종속항들 또는 다음의 설명으로부터 학습될 수 있다.
특징들은 첨부된 도면들을 참조하여 예시적인 실시형태들을 상세히 설명함으로써 당업자에게 명백해질 것이며, 여기서:
도 1 은 본 발명의 제 1 실시형태에 따른 방법의 각각의 단계 a1) 내지 g1) 의 단면도들을 포함하는 개략적인 시퀀스를 예시한다.
도 2 는 본 발명의 제 2 실시형태에 따른 방법의 각각의 단계 a2) 내지 g2) 의 단면도들을 포함하는 개략적인 시퀀스를 예시한다.
도 1 은 본 발명의 제 1 실시형태에 따른 방법의 각각의 단계 a1) 내지 g1) 의 단면도들을 포함하는 개략적인 시퀀스를 예시한다.
도 2 는 본 발명의 제 2 실시형태에 따른 방법의 각각의 단계 a2) 내지 g2) 의 단면도들을 포함하는 개략적인 시퀀스를 예시한다.
이제, 실시형태들을 상세히 참조할 것이며, 그 실시형태들의 예들은 첨부 도면들에 예시된다. 예시적인 실시형태들의 효과들 및 특징들, 및 이들의 구현 방법들은 첨부 도면들을 참조하여 설명될 것이다. 도면들에서, 동일한 참조 번호들은 동일한 엘리먼트들을 나타내고, 중복된 설명은 생략된다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는" 은 관련 열거된 아이템들 중 하나 이상의 임의의 그리고 모든 조합을 포함한다. 또한, 본 발명의 실시형태들을 설명할 때 "할 수도 있다 (may)" 의 사용은 "본 발명의 하나 이상의 실시형태들" 을 지칭한다.
본 발명의 실시형태들의 다음의 설명에서, 단수형의 용어들은 문맥이 분명히 달리 나타내지 않으면 복수형들을 포함할 수도 있다.
도면들에서, 엘리먼트들의 사이즈들은 명료화를 위해 과장될 수도 있다. 예를 들어, 도면들에서, 각각의 엘리먼트의 사이즈 또는 두께는 예시적인 목적들을 위해 임의로 도시될 수도 있고, 따라서 본 발명의 실시형태들은 이에 한정되는 것으로 해석되어서는 안 된다.
본 발명의 개념의 특징들 및 이를 달성하는 방법들은 다음에 오는 실시형태들의 상세한 설명 및 첨부 도면들을 참조하여 더 용이하게 이해될 수도 있다. 이하, 예시적인 실시형태들은 첨부 도면들을 참조하여 더 상세히 설명될 것이며, 여기서 동일한 참조 번호들은 전반에 걸쳐 동일한 엘리먼트들을 지칭한다. 하지만, 본 발명은 다양한 상이한 형태들로 구현될 수도 있으며, 본 명세서에서의 예시된 실시형태들에만 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시형태들은 본 개시가 철저하고 완벽하며 또한 본 발명의 양태들 및 특징들을 당업자에게 완전히 전달하게 하도록 하는 예들로서 제공된다. 따라서, 본 개시의 양태들 및 특징들의 완벽한 이해를 위해 당업자에게 필요하지 않은 프로세스들, 엘리먼트들, 및 기법들은 설명되지 않을 수도 있다.
본 명세서에서 사용된 바와 같이, 용어 "실질적으로", "약", 및 유사한 용어들은 정도의 용어가 아닌 근사치의 용어로서 사용되고, 당업자에 의해 인식될 측정된 또는 계산된 값들의 고유 편차를 설명하도록 의도된다. 또한, 용어 "실질적으로" 가 수치 값을 사용하여 표현될 수 있는 특징과 조합하여 사용되면, 용어 "실질적으로" 는 그 값을 중심으로 그 값의 +/- 5% 의 범위를 의미한다. 또한, 본 발명의 실시형태들을 설명할 때 "할 수도 있다" 의 사용은 "본 발명의 하나 이상의 실시형태들" 을 지칭한다. 여기에, 용어들 "상부" 및 "하부" 는 z-축에 따라 정의된다. 예를 들어, 커버는 z-축의 상부 부분에 위치되는 한편, 접지판 (ground plate) 은 그 하부 부분에 위치된다.
층 또는 다층 기재의 "주변 표면" 이라는 용어는, 다음의 프로세스 단계들 동안 추가 층들에 의해 커버될 수 있는 층 또는 다층 기재의 최외측 표면을 지칭한다. 층 또는 다층 기재의 주변 표면이 최외측 표면보다 추가 층에 의해 커버되면, 이 추가 층이 다음 주변 표면이 된다.
용어 "전기 전도성 중간층" 은 다층 기재의 내부 층을 지칭하며, 여기서 이 중간층의 양쪽 표면들은 ("내부" 표면에 대향하는) 주변 표면을 갖는 2 개의 절연 층들 (그들의 "내부" 표면들을 가짐) 에 의해 커버된다. 2 개의 중간층들이 있는 경우, 각각의 중간층의 양쪽 표면들은 절연 층들에 의해 커버되며 (2 개의 중간층들은 3 개의 절연 층들 사이에 매립됨), 최외측 절연 층들은 주변 표면을 갖는다. 이 경우에, 가장 내부의 절연 층 (2 개의 전기 전도성 중간층들에 의해 커버됨) 은 마이크로비아를 가질 수 있거나 또는 갖지 않을 수도 있다. 가장 내부의 절연 층이 마이크로비아를 갖는 경우, 마이크로비아는 다층 기재의 주변 표면으로부터 전도성 커버 층을 통해 (최외측) 절연 층을 통해, 하나의 전도성 중간층 (14) 을 통해, 다음 절연 층을 통해 연장되고 다른 전도성 중간층에서 종료한다.
본 명세서에서 사용된 바와 같이, 용어 "제 1 구리 층의 두께" 는 단계 c) 에서 형성된 구리 층의 두께를 지칭한다. 도 1 및 도 2 에 그래픽으로 도시된 바와 같이 제 1 구리 층의 두께의 값들은 보통 충전된 마이크로비아의 두께보다 훨씬 작다. 제 1 구리 층의 두께의 값은 마이크로비아를 포함하지 않는 절연 층들의 주변 표면 상방에 위치되는 구리 층의 두께를 지칭한다. 단계 c) 의 구리 충전재는 공극들과 같은 도금 오류 없이 제 1 구리 층 및 고품질 충전된 마이크로비아들의 매우 얇은 두께를 초래하며, 여기서 제 1 구리 층 및 충전된 마이크로비아들의 형성된 표면은 매우 평면적이다. 다시 말해서, 구리 층과 구리 충전재의 주변 표면 사이의 높이에 큰 차이가 없다.
제 1 구리 층과 구리 충전재 사이의 단계 c) 에서 형성된 평면 표면의 높이 차이는 30% 미만 또는 10% 미만 또는 10% 내지 30% 이다. 즉, 제 1 구리 층과 구리 충전재의 주변 표면 사이의 높이 차이는 특히 30% 미만, 바람직하게는 10% 미만이다. 일 실시형태에서, 그 차이는 10% 내지 30% 이다. 본 명세서에서 설명된 본 개시의 실시형태들에 따른 전자 또는 전기 디바이스들 및/또는 임의의 다른 관련 디바이스들 또는 컴포넌트들은 임의의 적합한 하드웨어, 펌웨어 (예를 들어, 주문형 집적 회로), 소프트웨어, 또는 소프트웨어, 펌웨어, 및 하드웨어의 조합을 활용하여 구현될 수도 있다. 예를 들어, 이들 디바이스들의 다양한 컴포넌트들은 하나의 집적 회로 (IC) 칩 상에 또는 별도의 IC 칩들 상에 형성될 수도 있다. 또한, 이들 디바이스들의 다양한 컴포넌트들은 가요성 인쇄 회로 필름, 테이프 캐리어 패키지 (TCP), 인쇄 회로 기판 (PCB) 상에 구현되거나, 또는 하나의 기판 상에 형성될 수도 있다. 또한, 이들 디바이스들의 다양한 컴포넌트들은 하나 이상의 프로세서들 상에서 실행되고, 하나 이상의 컴퓨팅 디바이스들에서 컴퓨터 프로그램 명령들을 실행하고, 본 명세서에서 설명된 다양한 기능들을 수행하기 위해 다른 시스템 컴포넌트들과 상호작용하는 프로세스 또는 스레드일 수도 있다. 컴퓨터 프로그램 명령들은 예를 들어 랜덤 액세스 메모리 (RAM) 와 같은 표준 메모리 디바이스를 사용하여 컴퓨팅 디바이스에서 구현될 수도 있는 메모리에 저장된다. 컴퓨터 프로그램 명령들은 또한 예를 들어, CD-ROM, 플래시 드라이브 등과 같은 다른 비일시적 컴퓨터 판독가능 매체들에 저장될 수도 있다. 또한, 당업자는 다양한 컴퓨팅 디바이스들의 기능이 단일 컴퓨팅 디바이스에 결합 또는 통합될 수도 있거나, 또는 특정 컴퓨팅 디바이스의 기능이 본 발명의 예시적인 실시형태들의 범위로부터 일탈함 없이 하나 이상의 다른 컴퓨팅 디바이스들에 걸쳐 분산될 수도 있다는 것을 인식해야 한다.
일반적으로, HDI PCB들은 가장 미세한 트레이스 구조들, 가장 작은 홀들 및 블라인드 및 매몰된 비아들 (마이크로비아들) 을 제공한다. 따라서 HDI 기술은 비아-인-패드 및 다중 마이크로비아 층들 (스택된 및 스태거링된 비아들) 을 사용하여 매우 콤팩트한, 신뢰가능한 PCB 설계가 달성되는 것을 허용한다. SBU (Sequential Build Up) 또는 SSBU (Semi Sequential Build Up) 기술을 사용하여 추가 층들을 가압함으로써, 전도성 중간층들 상의 신호들이 연결되고 언번들링될 수 있다. 이것은 핀 밀도가 높은 컴포넌트들을 위한 외부 층들의 공간을 남긴다. IPC 표준들은 마이크로비아들 ≤ 0.15 mm 및 트랙 폭/거리 ≤ 0.1 mm, 예를 들어, 라인 대 공간 비율들 10/10 ㎛, 5/5 ㎛ ~ 2/2 ㎛ 에 의해 HDI 회로 기판들을 정의한다.
HDI 층들은 양면 코어 기판 또는 다층 PCB 로 구성될 수도 있다. HDI 층들은 PCB 의 양쪽 측면들 상에 구축될 수도 있다. SBU/SSBU 프로세스는 여러 단계들: 층 라미네이션, 비아 형성, 비아 금속화, 및 비아 충전으로 구성된다. 각각의 단계에 대한 재료들 및/또는 기술들의 다수의 선택들이 있다. 특히, 마이크로비아들은 상이한 재료들 및 프로세스들로 충전될 수 있다. 그러나, 스택된 마이크로비아들은 보통, 다중 HDI 층들 사이에 전기적 상호연결을 만들고 마이크로비아들의 외부 레벨들에 대한 또는 최외측 구리 패드 상에 장착된 컴포넌트에 대한 구조적 지지를 제공하기 위해 전기도금된 구리로 충전된다. 본 발명은 마이크로비아들이 구리로 충전되는 제조 시퀀스에 관한 것이다.
블라인드 마이크로비아는 정확히 하나의 외부 층을 하나 이상의 전도성 중간층들과 연결한다. 블라인드 마이크로비아는 중간층에서 끝날 수도 있다. 블라인드 마이크로비아의 애스펙트비는 ≤ 2, 바람직하게는 1 - 2, 더 바람직하게는 ≤ 1 (홀 깊이 대 홀 직경의 비율) 이어야 한다. 마이크로비아의 바람직한 깊이는 30 - 3000 ㎛ 이고 바람직한 직경은 30 - 3000 ㎛ 이다. 매몰된 비아는 외부 층들에서 보이지 않는 적어도 2 개의 중간층들 사이의 마이크로비아이다. 이 기술은 더 작은 PCB 표면 영역 (패킹 밀도) 에서 더 많은 기능이 달성될 수 있게 한다.
도 1 은 본 발명의 제 1 실시형태에 따른 방법의 단면도들을 포함하는 개략적인 시퀀스를 예시한다.
제 1 실시형태에 따른 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 본 발명의 방법은 다음의 단계들을 포함한다:
a1) 다층 기재 (10) 를 제공하는 단계로서, 다층 기재는,
(i) 주변 표면을 갖는 2 개의 절연 층들 (12) 사이에 매립된 전기 전도성 중간층 (14) 의 스택 어셈블리,
(ii) 다층 기재 (10) 의 절연 층들 (12) 의 주변 표면을 커버하는 커버 층 (16), 및
(iii) 다층 기재 (10) 의 주변 표면으로부터 커버 층 (16, 16a, 16b) 을 통해 연장되고 전도성 중간층 (14) 에서 끝나는 마이크로비아 (20) 를 포함하는, 상기 다층 기재 (10) 를 제공하는 단계;
b1) 커버 층 (16) 상에 그리고 마이크로비아 (20) 의 내부 표면 상에 전도성 층 (30) 을 디포짓하는 단계; 및
c) 마이크로비아 (20) 내에 구리 충전재 (42) 및 전도성 층 (30) 상에 제 1 구리 층 (40) 을 전착시키는 단계로서, 제 1 구리 층의 두께는 0.1 내지 3 ㎛ 이고, 구리 충전재 (42) 및 제 1 구리 층 (40) 은 함께 평면 표면 (32) 을 형성하는, 상기 구리 충전재 (42) 및 상기 제 1 구리 층 (40) 을 전착시키는 단계.
도 2 는 본 발명의 제 2 실시형태에 따른 방법의 단면도들을 포함하는 개략적인 시퀀스를 예시한다. 제 2 실시형태에 따른 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 본 발명의 방법은 다음의 단계들을 포함한다:
a2) 다층 기재 (10) 를 제공하는 단계로서, 다층 기재는,
(i) 주변 표면을 갖는 2 개의 절연 층들 (12) 사이에 매립된 전기 전도성 중간층 (14) 의 스택 어셈블리,
(ii) 다층 기재 (10) 의 절연 층들 (12) 의 주변 표면으로부터 연장되고 전도성 중간층 (14) 에서 끝나는 마이크로비아 (20) 를 포함하는, 상기 다층 기재 (10) 를 제공하는 단계;
b2) 다층 기재 (10) 의 절연 층들 (12) 의 외부 표면 상에 그리고 마이크로비아 (20) 의 내부 표면 상에 전도성 층 (30) 을 디포짓하는 단계; 및
c) 마이크로비아 (20) 내에 구리 충전재 (42) 및 전도성 층 (30) 상에 제 1 구리 층 (40) 을 전착시키는 단계로서, 제 1 구리 층의 두께는 0.1 내지 3 ㎛ 이고, 구리 충전재 (42) 및 제 1 구리 층 (40) 은 함께 평면 표면 (32) 을 형성하는, 상기 구리 충전재 (42) 및 상기 제 1 구리 층 (40) 을 전착시키는 단계.
따라서, 제 1 실시형태는 프로세싱에 사용되는 다층 기재 (10) 의 종류에서 제 2 실시형태와 구별된다. 제 1 실시형태에 따르면, 전도성 층 (30) 은 커버 층 (16) 상에 디포짓되는 반면, 제 2 실시형태에 따르면, 전도성 층 (30) 은 다층 기재 (10) 의 주변 표면 상에 직접 디포짓된다.
단계들 a1) 및 a2) 에서, 다층 기재 (10) 가 제공되는데, 이는 차례로 적어도 2 개의 (전기) 절연 층들 (12), (전기) 절연 층들 (12) 사이에 매립된 (직접) 하나 이상의 전기 전도성 중간층들 (14) 을 포함한다. 따라서, 중간층들 (14) 은 다층 기재 (10) 에 매립된 전기 경로를 형성한다. HDI PCB들은 별도의 전기 경로들을 형성하는 여러 별도의 중간층들을 포함할 수도 있다. 제 1 실시형태에 따른 다층 기재 (10) 는 다층 기재 (10) 의 상단 (16a) 및 하단 (16b) 에서 전기 절연 층의 주변 표면을 커버하는 전기 전도성 커버 층 (16) 을 더 포함한다. 전도성 커버 층 (16) 은 절연 층 (12) 바로 위에 (그 주변 표면 상에) 배치될 수도 있다. 적어도 하나의 마이크로비아 (20) 는 다층 기재 (10) 의 주변 표면으로부터 - 제 1 실시형태의 경우에는 상기 전도성 커버 층 (16) 을 통해 - 연장되고 전도성 중간층 (14) 에서 끝난다. HDI PCB들은 여러 마이크로비아들을 포함할 수도 있다.
제 1 실시형태에 따른 전기 전도성 커버 층 (16) 은 전도성 재료, 예를 들어, 금속 또는 금속 합금, 전도성 금속 산화물 (이를 테면 티탄 산화물), 탄소계 재료 (이를 테면 그래파이트, 그래핀, 및 그래프디인 (graphdiyne)), 전도성 폴리머 (이를 테면 Ecopact CP) 또는 전도성 유기 재료로 제조된다. 바람직하게는, 전기 전도성 커버 층 (16) 은 구리로 제조된다. 금속 함유 층들은 예를 들어 화학적 또는 자동 촉매 (auto-catalytic) 금속 도금, 물리적 기상 증착 (PVD) 또는 화학적 기상 증착 (CVD) 에 의해 디포짓될 수도 있다. 일반적으로, 다층 기재 (10) 는 단면 또는 양면 고밀도 상호연결 인쇄 회로 기판에 대한 시작 재료일 수도 있다. 따라서, 하나 이상의 마이크로비아들 (20) 은 다층 기재 (10) 내로 드릴링될 수도 있다. 따라서, 다층 기재 (10) 의 한쪽 또는 양쪽 측면들에 있는 하나 이상의 마이크로비아들은 각각 다층 기재 (10) 의 주변 표면으로부터 (제 1 실시형태에 따르면 커버 층 (16) 을 통해) 연장되고 전도성 중간층 (14) 에서 끝날 수도 있다. 마이크로비아들 (20) 은 예를 들어 레이저 드릴링에 의해 다층 기재 (10) 의 한쪽 또는 양쪽 측면들 내로 드릴링될 수도 있다. 바람직하게는, 마이크로비아들 (20) 은 극초단 펄스 레이저 (USP 레이저) 또는 CO2 레이저를 사용한 레이저 드릴링에 의해 드릴링될 수도 있다. 다층 기재 (10) 의 절연 층들 (12) 내에는 다른 구조들이 형성되지 않는다.
일반적으로, 마이크로비아 (20) 는 마이크로비아 하단 및 내부 벽에 의해 정의될 수도 있으며, 여기서 마이크로비아 하단은 전기 전도성 중간층 (14) 을 구성하고, 마이크로비아의 마이크로비아 하단 및 내부 벽은 마이크로비아의 내부 표면을 구성한다.
하나 이상의 마이크로비아들 (20) 은 다층 기재 (10) 의 한쪽 또는 양쪽 측면들 내로 드릴링되어, 커버 층 (16) 및 적어도 하나의 절연 층 (12) 을 관통할 수도 있으며, 여기서 마이크로비아 (20) 는 마이크로비아 하단 및 내부 벽을 포함하고, 마이크로비아 하단은 전기 전도성 중간층 (14) 을 구성하고, 마이크로비아 (20) 의 마이크로비아 하단 및 내부 벽은 마이크로비아 (20) 의 내부 표면을 구성한다.
제 1 실시형태에 따른 적합한 전기 전도성 커버 층 (16) 은 라미네이트된 구리 포일일 수도 있다. 또한, 전기 전도성 구리 층 (16) 은 0.01 내지 5 ㎛, 바람직하게는 0.02 내지 0.5 ㎛ 범위의 층 두께를 가질 수도 있다.
단계 b1) 또는 b2) 의 전도성 층 (30) 은 전기 전도성 커버 층 (16) 상에, 각각 다층 기재 (10) 의 주변 표면 및 마이크로비아 (20) 의 하단 및 내부 벽에 의해 정의되는 마이크로비아 (20) 의 내부 표면 상에 무전해 도금 (무전해 디포지션) 에 의해 형성될 수도 있다. 전도성 층 (30) 은 마이크로비아 (20) 내의 구리 충전재 (42) 뿐만 아니라 제 1 구리 층 (40) 의 전착을 위해 적합한 전도성 표면을 제공하기 위해 마이크로비아 (20) 의 내부 표면 뿐만 아니라 커버 층 (16) (제 1 실시형태) 또는 다층 기재 (10) 의 주변 표면 (제 2 실시형태) 에 도포된다. 전도성 층 (30) 은 무전해 도금 프로세스, 무전해 디포지션 프로세스, 물리적 증착 프로세스, 화학적 기상 증착 프로세스, 플라즈마 강화 화학적 기상 증착 프로세스 또는 전도성 비금속 층에 대한 디포지션 프로세스 중 하나 이상에 의해 형성될 수도 있다.
전기 전도성 층 (30) 은 전도성 재료, 예를 들어 금속 또는 금속 합금, 전도성 금속 산화물 (이를 테면 티탄 산화물), 탄소계 재료 (이를 테면 그래파이프, 그래핀, 및 그래프디인), 전도성 폴리머 (이를 테면 Ecopact CP) 또는 전도성 유기 재료로 제조된다. 예를 들어, 전도성 층 (30) 은 구리 또는 백금으로 제조될 수도 있다. 전도성 층 (30) 의 금속은 금, 은, 팔라듐 또는 알루미늄과 같은 다른 전도성 금속들을 대신하거나 추가로 포함할 수도 있다. 금속 함유 층들은 예를 들어 화학적 또는 자동 촉매 금속 도금, 물리적 기상 증착 (PVD) 또는 화학적 기상 증착 (CVD) 에 의해 디포짓될 수도 있다.
마이크로비아 (20) 내에 구리 충전재 (42) 및 전도성 층 (30) 상에 제 1 구리 층 (40) 을 형성하기 위해 구리를 전착시키는 단계 c) 는 전도성 층 (30) 이 캐소드로서 연결되어 있는 전해 구리 도금 시스템의 전해조에 다층 기재 (10) 를 침지시키는 단계를 포함할 수도 있다. 도금 시스템은 불용성 치수 안정 애노드 및 구리 금속의 소스를 더 포함한다. 전해조는 산, 구리 이온의 소스, Fe2+ 이온 (제1철 이온) 및/또는 Fe3+ 이온 (제2철 이온) 의 소스, 및 디포짓된 구리의 물리적-기계적 특성들을 제어하기 위한 적어도 하나의 첨가제를 포함한다.
제 1 구리 층의 두께는 0.1 내지 3 ㎛ 이고, 구리 충전재 (42) 및 제 1 구리 층 (40) 은 함께 평면 표면 (32) 을 형성한다. 다시 말해서, 구리 층 (40) 과 구리 충전재 (42) 의 주변 표면 사이의 높이에 큰 차이가 없다. 구리 층 (40) 과 구리 충전재 (42) 의 주변 표면 사이의 높이 차이는 특히 1 ㎛ 미만, 보다 바람직하게는 0.1 ㎛ 미만, 가장 바람직하게는 0.01 ㎛ 미만이다.
침지 단계 c) 이후, 마이크로비아 (20) 내에 구리 충전재 (42) 및 제 1 구리 층 (40) 을 형성하기 위해 구리를 전착시키기에 충분한 시간 동안 전류가 사이에 흐르도록, 불용성 치수 안정 애노드와 전도성 층 (30) 사이에 전압이 인가되고, Fe2+/Fe3+ 이온 산화환원 시스템은 구리 금속의 소스에서 구리 이온을 용해시킴으로써 전착될 추가 구리 이온을 제공하기 위해 전해조에서 확립된다.
다시 말해서, 단계 c) 에서 마이크로비아 (20) 내의 구리 충전재 (42) 및 제 1 구리 층 (40) 은 전도성 층 (30) 상에 (제 1) 전착 프로세스 (전기도금) 에 의해 디포짓된다. 단계 c) 에서 설명된 전착은 단계 b1) 또는 b2) 의 프로세싱된 다층 기재 (10) 및 하나 이상의 불용성 치수 안정 애노드들을 전해조와 접촉시키고 프로세싱된 다층 기재와 불용성 치수 안정 애노드 사이에 전압을 인가함으로써 수행될 수도 있다. 따라서, 이 실시형태에서, 전류가 사이에 흐르도록 불용성 치수 안정 애노드와 전도성 층 사이에 전압을 인가하는 단계는 마이크로비아 (20) 를 완전히 충전하기 위해 구리를 전착시키기에 충분한 시간 동안 수행된다.
구리 이온의 소스는 구리(II) 염일 수도 있고, 바람직하게는 구리(II) 술페이트, 구리(II) 술페이트 펜타하이드레이트, 구리(II) 술페이트 헵타하이드레이트, 구리(II) 메탄 술포네이트, 구리(II) 피로포스페이트, 구리(II) 플루오로보레이트 및 구리(II) 술파메이트로 이루어진 군으로부터 선택될 수도 있다.
상기 언급된 바와 같이, Fe(II) 및/또는 Fe(III) 염이 그 조에 함유된다. 적합한 철 염은 철(II)-술페이트-헵타하이드레이트 및 철(II)-술페이트-노나하이드레이트 양자 모두일 수도 있으며, 그 중 하나 또는 양자 모두로부터 효과적인 Fe2+/Fe3+ (Fe(II)/Fe(III)) 산화환원 시스템이 짧은 작동 시간 후에 형성된다.
다른 실시형태에서, 제1철 이온의 소스는 Fe(II) 염이고, 바람직하게는 철(II) 술페이트 헵타하이드레이트, 철(II) 아세테이트, 철(II) 프로피오네이트, 철(II) 벤조에이트 및 철(II) 헥사플루오로실리케이트로 이루어진 군으로부터 선택된다.
다른 실시형태에 따르면, 제2철 이온의 소스는 Fe(III) 염이고, 바람직하게는 철(III) 술페이트 노나하이드레이트, 철(III) 아세테이트, 철(III) 프로피오네이트, 철(III) 벤조에이트 및 철(III) 헥사플루오로실리케이트로 이루어진 군으로부터 선택된다.
이들 염은 주로 수성, 산성 구리조에 적합하다. 다른 수용성 철 염, 예를 들어, 과염소산철이 또한 사용될 수도 있다. (경질) 복합 형성제를 함유하지 않는 염이 유리하다. 그러한 복합 형성제는 생물학적으로 분해가능하지 않을 수도 있거나 단지 약간의 어려움으로 분해가능할 수도 있어서, 그러한 염은 헹구지 않은 물 (off-rinsing water) (예를 들어 철 암모늄 명반) 를 처리할 때 문제를 일으킬 수도 있다. 예를 들어 클로라이드 또는 나이트레이트와 같은, 구리 디포지션 용액의 경우 바람직하지 않은 2 차 반응을 일으키는 아니온을 갖는 철 화합물이 사용되어서는 안 된다. 결과적으로, 헥사플루오로실리케이트 뿐만 아니라 아세테이트, 프로피오네이트 및 벤조에이트와 같은 철 이온의 카르복실레이트도 유리하다. Fe2+/Fe3+ 이온 산화환원 시스템을 채용하는 적합한 시스템들은 예를 들어 WO 2010/094998 A1, WO 2007/112971 A2, US 특허 제5,976,341호 및 제6,099,711호에 개시되어 있으며, 이 시스템에 대한 추가 상세를 참조할 수도 있다. Fe2+/Fe3+ 이온 산화환원 시스템의 사용과 관련된 전술한 특허들의 개시는 참조로 본 명세서에 통합된다.
적합한 첨가 화합물들은 예를 들어, 중합체성 산소 함유 화합물, 유기 황 화합물, 티오우레아 화합물, 중합체성 페나조늄 화합물 및 중합체성 질소 화합물, 및 이들 첨가 화합물들 중 임의의 첨가 화합물들의 임의의 2 개 이상의 혼합물들 또는 조합들일 수도 있다.
적합한 예시적인 중합체성 산소 함유 화합물은 다음: 카르복시메틸 셀룰로오스, 노닐페놀-폴리글리콜 에테르, 옥탄디올-비스-(폴리알킬렌글리콜 에테르), 옥탄올폴리알킬렌글리콜 에테르, 올레산 폴리글리콜 에스테르, 폴리에틸렌-프로필렌글리콜 공중합체 폴리에틸렌글리콜, 폴리에틸렌글리콜-디메틸에테르, 폴리옥시프로필렌글리콜, 폴리프로필렌글리콜, 폴리비닐 알코올, 스테아르산 폴리글리콜 에스테르, 스테아릴 알코올 폴리글리콜 에테르 및 β-나프톨 폴리글리콜 에테르 중 하나 이상을 포함할 수도 있다.
적합한 예시적인 티오우레아-타입 화합물은 다음: 티오우레아, N-아세틸티오우레아, N-트리플루오로아세틸티오우레아, N-에틸티오우레아, N-시아노아세틸티오우레아, N-알릴티오우레아 o-톨릴티오우레아, N,N'-부틸렌 티오우레아, 티아졸리딘 티올, 4-티아졸린 티올, 이미다졸리딘 티올(N,N'-에틸렌 티오우레아), 4-메틸-2-피리미딘 티올, 2-티오우라실 중 하나 이상을 포함할 수도 있다.
적합한 예시적인 페나조늄 화합물은 다음: 폴리(6-메틸-7-디메틸아미노-5-페닐 페나조늄 술페이트), 폴리(2-메틸-7-디에틸아미노-5-페닐 페나조늄 클로라이드), 폴리(2-메틸-7-디메틸아미노-5-페닐 페나조늄 술페이트), 폴리(5-메틸-7-디메틸아미노 페나조늄 아세테이트), 폴리(2-메틸-7-아닐리노-5-페닐 페나조늄 술페이트), 폴리(2-메틸-7-디메틸아미노 페나조늄 술페이트), 폴리(7-메틸아미노-5-페닐 페나조늄 아세테이트), 폴리(7-에틸아미노-2,5-디페닐 페나조늄 클로라이드), 폴리(2,8-디메틸-7-디에틸아미노-5-p-톨릴-페나조늄 클로라이드), 폴리(2,5,8-트리페닐-7-디메틸아미노 페나조늄 술페이트), 폴리(2,8-디메틸-7-아미노-5-페닐 페나조늄 술페이트) 및 폴리(7-디메틸아미노-5-페닐 페나조늄 클로라이드) 중 하나 이상을 포함할 수도 있다.
적합한 예시적인 중합체성 질소 함유 화합물은 다음: 폴리에틸렌이민, 폴리에틸렌이미드, 폴리아크릴산 아미드, 폴리프로필렌이민, 폴리부틸렌이민, N-메틸폴리에틸렌이민, N-아세틸폴리에틸렌이민 및 N-부틸폴리에틸렌이민 중 하나 이상을 포함할 수도 있다.
원칙적으로, 구리 이온은 다층 기재 상에의 전착 프로세스 동안 소모될 것이다. 그러나, 전해조에서 구리 이온을 회복하기 위해, 이들은 불용성 치수 안정 애노드에 의해 직접 공급될 수 없다. 대신 이들은 구리 금속의 소스, 즉 구리로 제조된 희생 애노드 또는 구리 함유 성형체를 화학적으로 용해시킴으로써 제공될 것이다. 구리 금속의 소스의 용해는 2 차 반응기에서 실현 및/또는 제어될 수도 있고, 전착은 1 차 반응기에서 실현 및/또는 제어될 수도 있으며, 양자의 반응기들은 연결되어 있다. 2 차 반응기는 적절한 플로우 레이트로 2 차 및 1 차 반응기 사이의 전해조의 순환을 제공하기 위해 1 차 반응기와 연결될 수도 있다.
이 산화환원 시스템에서, 구리 이온은 산화제로서 용해된 Fe(III) 염과의 산화환원 반응에서 구리 금속의 소스 (희생 애노드 또는 구리 함유 성형체) 로부터 형성된다. 다시 말해서, Fe(III) 이온은 Fe(II) 이온으로 환원되는 반면, 소스 구리 금속은 산화되어 Cu(II) 이온을 형성한다. 이 산화환원 반응에 의해, 전착 프로세스에 필요한 구리 이온의 총 농도가 전해조에서 비교적 일정하게 유지된다. 또한, 실제 전압이 인가되는 불용성 치수 안정 애노드는 동일한 균일한 사이즈를 유지한다. 인식될 바와 같이, 다음의 반응들이 일어난다:
불용성 치수 안정 애노드들에서 (전착 프로세스):
캐소드에서, 즉 다층 기재에서 (전착 프로세스):
구리 금속의 소스에서 (Cu2+ 의 무전해 회복):
다른 실시형태에서, 전압은 순방향 전류 펄스 및 역방향 전류 펄스를 포함하는 바이폴라 펄스들을 갖는 역방향 펄스 형태로 인가된다.
기판에 전압을 인가할 때, 국부 전류 밀도는 바이어스를 갖는 영역 (소위 높은 홀 밀도 영역, HHD 영역) 과 바이어스를 갖지 않는 영역 사이에서 발산할 뿐만 아니라 그것은 특정 영역에 있는 비아들의 홀 밀도에 의존한다. HHD 영역들은 통상적으로 비아들이 없는 영역과 비교하여 더 낮은 국부 전류 밀도를 갖는다. 또한, 비아들의 홀 밀도가 높을수록, 국부 전류 밀도는 낮아진다. 그러한 맥락에서, 기재의 특정 영역에 대한 HHD 표면 계수는 모든 비아들의 내부 표면들을 포함하는 전체 표면 (전체 그리드 영역이라고도 함) 과 대응하는 영역의 주변 표면 (그리드 표면이라고도 함) 사이의 비율로서 정의된다. HHD 표면 계수가 높을수록, 각각 비아들이 많을수록, 홀 피치 (비아-중간점들 사이의 거리) 가 작아지고, 비아의 직경이 작아지고 전류 밀도가 낮아진다.
상기 설명된 전착 프로세스에서, 국부 전류 효율, 즉, 전기화학 반응 (여기서 구리의 디포지션) 을 촉진하는 시스템에서 전자가 전달되는 효율은 국부 전류 밀도와 상관관계가 있다. 따라서, HHD 표면 계수가 높을수록, 국부 전류 밀도가 낮을수록, 국부 전류 효율이 낮아지고, 즉 구리 디포지션으로부터의 층 두께가 작아진다.
상기 설명된 산화환원 시스템에서, 국부 전류 효율은 또한, 전해조 내의 Fe3+ 농도에 의존하며, 즉 Fe3+ 농도가 높을수록, 디포짓된 구리 층의 두께가 작아진다.
또한, 상기 설명된 산화환원 시스템에서, 국부 전류 효율은 온도에 의존하며, 즉 온도가 높을수록, 디포짓된 구리 층의 두께가 작아진다.
또한, 상기 설명된 산화환원 시스템에서, 국부 전류 효율은 역방향 전류 펄스의 지속기간에 의존하며, 즉 역방향 전류 펄스의 지속기간이 길수록, 디포짓된 구리 층의 두께가 작아진다.
다른 실시형태에서, 전압은 순방향 전류 펄스 및 역방향 전류 펄스를 포함하는 바이폴라 펄스들을 갖는 역방향 펄스 형태로 인가된다.
다른 실시형태에서, 국부 전류 효율은 구리 이온의 소스의 농도, 제1철 이온의 소스의 농도, 제2철 이온의 소스의 농도, 역방향 전류 펄스의 지속기간 및 전해조의 온도 중 적어도 하나를 조정함으로써 제어된다. 바람직하게는, 국부 전류 효율은 제2철 이온의 소스의 농도, 역방향 전류 펄스의 지속기간, 및 전해조의 온도 중 적어도 하나를 조정함으로써 제어된다.
특히, 제1철 이온의 농도 및/또는 전해조의 온도가 증가되면 전류 효율이 떨어진다. 더욱이, 역방향 펄스의 지속기간이 단축되면 전류 효율도 떨어진다. 다른 한편으로, 전류 효율은 구리(II) 이온 농도의 증가와 함께 증가한다.
다른 실시형태에서, 전해조는 20 내지 150 g/l 범위의 농도로 구리 이온의 소스, 및/또는 1 내지 40 g/l 범위의 농도로 제1철 이온의 소스, 및/또는 0.1 내지 40 g/l 범위의 농도로 제2철 이온의 소스를 포함한다.
역방향 전류 펄스의 지속기간은 0 내지 200 밀리초의 범위에서 조정될 수도 있다.
또한, 순방향 전류 펄스의 지속기간은 0 내지 200 밀리초의 범위에서 조정될 수도 있다.
본 발명의 다른 실시형태에서, 단계 c) 다음에, 다음의 단계들이 후속된다:
단계 d) 제 1 구리 층 (40) 상에 패터닝된 마스킹 필름 (50) 을 형성하는 단계;
단계 e) 패터닝된 마스킹 필름 (50) 에 의해 커버되지 않은 영역에 제 2 구리 층 (60) 을 전착시키는 단계; 및
단계 f) 패터닝된 마스킹 필름 (50) 을 제거하는 단계.
다시 말해서, 단계 d) 는 제 1 구리 층 (40) 의 부분들 상에 패터닝된 마스킹 필름 (50) 을 배치 및 경화, 또는 라미네이트하는 단계를 포함할 수도 있다. 단계 d) 의 목적은 패터닝된 마스킹 필름 (50) 에 의해 커버된 영역에서 제 2 구리 층 (60) 의 전착을 회피하는 것이다. 패터닝된 마스킹 필름 (50) 은 예를 들어 포토레지스트일 수도 있다.
단계 e) 는 단계 d) 의 프로세싱된 다층 기재 (10) 및 하나 이상의 불용성 치수 안정 애노드들을 전해조와 접촉시키고, 프로세싱된 다층 기재 (10) 와 애노드 사이에 전압을 인가함으로써 제 2 구리 층 (60) 의 (제 2) 전착 (전기도금) 을 수행하는 단계를 포함한다. 전착은 전착된 구리의 균일한 분포에 충분한 시간 동안 수행된다.
단계 f) 는 예를 들어 유기 용매를 적용하고 패터닝된 마스킹 필름 (50) 을 용해시킴으로써 패터닝된 마스킹 필름 (50) 을 제거하기 위한 당업계에 공지된 임의의 적절한 방법을 포함할 수도 있다.
단계 f) 다음에는, 단계 d) 에서 마스킹 필름 (50) 에 의해 커버되었던 영역에서 커버 층 (16, 16a, 16b), 전도성 층 (30), 및 제 1 구리 층 (40) 을 완전히 제거하기에 충분한 에칭 시간 동안 프로세싱된 다층 기재 (10) 의 주변 표면을 (차동) 에칭하는 단계 g1) 가 후속될 수도 있다 (제 1 실시형태). 제 2 실시형태의 경우, 단계 f) 다음에는, 단계 d) 에서 마스킹 필름 (50) 에 의해 커버되었던 영역에서 제 1 구리 층 (40) 및 전도성 층 (30) 을 완전히 제거하기에 충분한 에칭 시간 동안 프로세싱된 다층 기재 (10) 의 주변 표면을 (차동) 에칭하는 단계 g2) 가 후속될 수도 있다.
다시 말해서, 방법은 단계 f) 이후에 각각 에칭 단계 g1), g2) 를 포함할 수도 있으며, 여기서 단계 f) 의 프로세싱된 다층 기재는 자유롭게 접근가능한 제 1 구리 층 (40), 아래에 있는 전도성 층 (30) 및 아래에 있는 커버 층 (16) 을 완전히 제거하기에 적합한 접촉 시간 내에 에칭 용액과 접촉하게 된다. 따라서, 도 1 은 본 발명의 제 1 실시형태에 따른 방법의 각각의 단계 a1) 내지 g1) 의 단면도들을 포함하는 개략적인 시퀀스이다. 예시된 예시적인 방법 시퀀스는 다음의 단계들을 포함한다: 단계 a1) 다층 기재 (10) 를 제공하는 단계로서, 다층 기재 (10) 는 그 다층 기재 (10) 의 양쪽 측면들 상에 커버 층들 (16a, 16b) 과 같은 구리 클래드 및 마이크로비아들 (20) 을 포함하는, 상기 다층 기재 (10) 를 제공하는 단계. 각각의 마이크로비아들 (20) 은 전도성 중간층 (14) 에서 끝난다;
단계 b1) 예를 들어 무전해 도금에 의해, 마이크로비아 (20) 의 내부 표면 및 구리 클래드 기재 (10) 의 커버 층 (16a, 16b) 상에 전도성 층 (30) 을 디포짓하는 단계;
단계 c) 마이크로비아 (20) 내에 구리 충전재 (42) 및 전도성 층 (30) 상에 제 1 구리 층 (40) 을 전착시키는 단계;
단계 d) 제 1 구리 층 (40) 상에 패터닝된 마스킹 필름 (50) 을 형성하는 단계;
단계 e) 마스킹 필름 (50) 에 의해 커버되지 않은 영역에 제 2 구리 층 (60) 을 전착시키는 단계;
단계 f) 마스킹 필름 (50) 을 제거하는 단계; 및
단계 g1) 커버 층 (16) 의 자유롭게 접근가능한 영역들이 완전히 제거되도록 충분한 에칭 시간 동안 프로세싱된 다층 기재 (10) 의 주변 표면을 에칭하는 단계.
도 2 는 본 발명의 제 2 실시형태에 따른 방법의 각각의 단계 a2) 내지 g2) 의 단면도들을 포함하는 개략적인 시퀀스를 도시한다. 예시된 예시적인 방법 시퀀스는 다음의 단계들을 포함한다:
단계 a2) 다층 기재 (10) 의 양쪽 측면들 상에 마이크로비아들 (20) 을 포함하는 다층 기재 (10) 를 제공하는 단계. 각각의 마이크로비아들 (20) 은 전도성 중간층 (14) 에서 끝난다;
단계 b2) 예를 들어 무전해 도금에 의해, 다층 기재 (10) 의 주변 표면 상에 그리고 마이크로비아 (20) 의 내부 표면 상에 전도성 층 (30) 을 디포짓하는 단계;
단계 c) 마이크로비아 (20) 내에 구리 충전재 (42) 및 전도성 층 (30) 상에 제 1 구리 층 (40) 을 전착시키는 단계;
단계 d) 제 1 구리 층 (40) 상에 패터닝된 마스킹 필름 (50) 을 형성하는 단계;
단계 e) 마스킹 필름 (50) 에 의해 커버되지 않은 영역에 제 2 구리 층 (60) 을 전착시키는 단계;
단계 f) 마스킹 필름 (50) 을 제거하는 단계; 및
단계 g1) 마스킹 필름 (50) 에 의해 커버되었던 영역에서의 제 1 구리 층 (40) 및 전도성 층 (30) 이 완전히 제거되도록 충분한 에칭 시간 동안 프로세싱된 다층 기재 (10) 의 주변 표면을 에칭하는 단계.
본 개시에 따른 방법은 마이크로비아의 외부 단면과 패터닝된 구리 표면들 사이의 구리 두께 변화가 최소화된다는 이점이 있다. 더욱이, 패터닝된 구리 표면의 전체 작은 층 두께는 트레이스 대 트레이스 분리를 위한 에칭 시간을 감소시키고, 따라서 해로운 폭 협소화 또는 언더컷 에칭의 위험을 최소화한다.
10 다층 기재
12 절연 층들
14 전기 전도성 중간층
16, 16a, 16b 커버 층
20 마이크로비아
30 전도성 층
32 평면 표면
40 제 1 구리 층
50 패터닝된 마스킹 필름
60 제 2 구리 층
12 절연 층들
14 전기 전도성 중간층
16, 16a, 16b 커버 층
20 마이크로비아
30 전도성 층
32 평면 표면
40 제 1 구리 층
50 패터닝된 마스킹 필름
60 제 2 구리 층
Claims (16)
- 구리로 충전된 마이크로비아들을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법으로서,
a1) 다층 기재 (10) 를 제공하는 단계로서, 상기 다층 기재 (10) 는,
(i) 주변 표면을 갖는 2 개의 절연 층들 (12) 사이에 매립된 전기 전도성 중간층 (14) 의 스택 어셈블리,
(ii) 상기 다층 기재 (10) 의 상기 절연 층들 (12) 의 상기 주변 표면을 커버하는 전도성 커버 층 (16, 16a, 16b), 및
(iii) 상기 다층 기재 (10) 의 상기 주변 표면으로부터 상기 전도성 커버 층 (16, 16a, 16b) 을 통해 연장되고 상기 전도성 중간층 (14) 에서 끝나는 마이크로비아 (20) 를 포함하는, 상기 다층 기재 (10) 를 제공하는 단계;
b1) 상기 커버 층 (16a, 16b) 상에 그리고 상기 마이크로비아 (20) 의 내부 표면 상에 전도성 층 (30) 을 디포짓하는 단계; 또는
a2) 다층 기재 (10) 를 제공하는 단계로서, 상기 다층 기재 (10) 는,
(i) 주변 표면을 갖는 2 개의 절연 층들 (12) 사이에 매립된 전기 전도성 중간층 (14) 의 스택 어셈블리,
(ii) 상기 다층 기재 (10) 의 상기 절연 층들 (12) 의 상기 주변 표면으로부터 연장되고 상기 전도성 중간층 (14) 에서 끝나는 마이크로비아 (20) 를 포함하는, 상기 다층 기재 (10) 를 제공하는 단계;
b2) 상기 다층 기재 (10) 의 상기 절연 층들 (12) 의 상기 주변 표면 상에 그리고 상기 마이크로비아 (20) 의 내부 표면 상에 전도성 층 (30) 을 디포짓하는 단계; 및
c) 상기 마이크로비아 (20) 내에 구리 충전재 (42) 및 상기 전도성 층 (30) 상에 제 1 구리 층 (40) 을 전착시키는 단계로서, 상기 제 1 구리 층 (40) 의 두께는 0.1 내지 3 ㎛ 이고, 상기 구리 충전재 (42) 및 상기 제 1 구리 층 (40) 은 함께 평면 표면 (32) 을 형성하는, 상기 구리 충전재 (42) 및 상기 제 1 구리 층 (40) 을 전착시키는 단계를 포함하는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항에 있어서,
단계 c) 이후에:
d) 상기 제 1 구리 층 (40) 상에 패터닝된 마스킹 필름 (50) 을 형성하는 단계;
e) 상기 패터닝된 마스킹 필름 (50) 에 의해 커버되지 않은 영역에 제 2 구리 층 (60) 을 전착시키는 단계; 및
f) 상기 패터닝된 마스킹 필름 (50) 을 제거하는 단계를 더 포함하는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 2 항에 있어서,
단계 f) 이후에:
g1) 단계 d) 에서 상기 마스킹 필름 (50) 에 의해 커버되었던 영역에서 상기 제 1 구리 층 (40), 상기 전도성 층 (30) 및 상기 전도성 커버 층 (16, 16a, 16b) 을 완전히 제거하기에 충분한 에칭 시간 동안 a1) 및 b1) 하에서 제공된 프로세싱된 상기 다층 기재 (10) 의 상기 주변 표면을 에칭하는 단계; 또는
g2) 단계 d) 에서 상기 마스킹 필름 (50) 에 의해 커버되었던 영역에서 상기 제 1 구리 층 (40) 및 상기 전도성 층 (30) 을 완전히 제거하기에 충분한 에칭 시간 동안 a2) 및 b2) 하에서 제공된 프로세싱된 상기 다층 기재 (10) 의 상기 주변 표면을 에칭하는 단계를 더 포함하는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
단계 b1) 의 상기 전도성 층 (30) 은 구리 또는 백금을 포함하는 전도성 층 (30) 인, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
단계 b2) 의 전도성 비금속 층 (30) 은 유기 전도성 층 (30), 탄소계 재료 층 또는 전도성 금속 산화물 층 (30) 인, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 마이크로비아 (20) 내에 상기 구리 충전재 (42) 및 상기 전도성 층 (30) 상에 상기 제 1 구리 층 (40) 을 형성하기 위해 구리를 전착시키는 단계 c) 는, 상기 전도성 층 (30) 이 캐소드로서 연결되어 있는 전해 구리 도금 시스템의 전해조에 상기 다층 기재 (10) 를 침지시키는 단계로서, 상기 도금 시스템은 불용성 치수 안정 애노드 및 구리 금속의 소스를 더 포함하고, 상기 전해조는 산, 구리 이온의 소스, Fe2+ 및/또는 Fe3+ 이온의 소스, 및 디포짓된 구리의 물리적-기계적 특성들을 제어하기 위한 적어도 하나의 첨가제를 포함하는, 상기 다층 기재 (10) 를 침지시키는 단계; 및
상기 마이크로비아 (20) 내에 상기 구리 충전재 (42) 및 상기 제 1 구리 층 (40) 을 형성하기 위해 구리를 전착시키기에 충분한 시간 동안 전류가 사이에 흐르도록, 상기 불용성 치수 안정 애노드와 상기 전도성 층 (30) 사이에 전압을 인가하는 단계로서, Fe2+/Fe3+ 산화환원 시스템은 상기 구리 금속의 소스에서 구리 이온을 용해시킴으로써 전착될 추가 구리 이온을 제공하기 위해 상기 전해조에서 확립되는, 상기 전압을 인가하는 단계를 포함하는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 6 항에 있어서,
구리 이온의 소스는 구리(II) 염이고, 바람직하게는 구리(II) 술페이트, 구리(II) 술페이트 펜타하이드레이트, 구리(II) 술페이트 헵타하이드레이트, 구리(II) 메탄 술포네이트, 구리(II) 피로포스페이트, 구리(II) 플루오로보레이트, 및 구리(II) 술파메이트로 이루어진 군으로부터 선택되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 6 항 또는 제 7 항에 있어서,
제1철 이온의 소스는 Fe(II) 염이고, 바람직하게는 철(II) 술페이트 헵타하이드레이트, 철(II) 아세테이트, 철(II) 프로피오네이트, 철(II) 벤조에이트, 및 철(II) 헥사플루오로실리케이트로 이루어진 군으로부터 선택되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
제2철 이온의 소스는 Fe(III) 염을 포함하고, 바람직하게는 철(III) 술페이트 노나하이드레이트, 철(III) 아세테이트, 철(III) 프로피오네이트, 철(III) 벤조에이트, 및 철(III) 헥사플루오로실리케이트로 이루어진 군으로부터 선택되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 전압은 순방향 전류 펄스 및 역방향 전류 펄스를 포함하는 바이폴라 펄스들을 갖는 역방향 펄스 형태로 인가되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
국부 전류 효율은,
구리 이온의 소스의 농도,
제1철 이온의 소스의 농도,
제2철 이온의 소스의 농도,
역방향 전류 펄스의 지속기간 및
상기 전해조의 온도 중 적어도 하나를 조정함으로써 제어되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 11 항에 있어서,
상기 전해조는,
20 내지 150 g/l 범위의 농도로 구리 이온의 소스, 및/또는
1 내지 40 g/l 범위의 농도로 제1철 이온의 소스, 및/또는
0.1 내지 40 g/l 범위의 농도로 제2철 이온의 소스를 포함하는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 11 항 또는 제 12 항에 있어서,
상기 역방향 전류 펄스의 지속기간은 0 내지 200 밀리초의 범위에서 조정되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
a1) (iii) 에서, 상기 다층 기재 (10) 의 상기 주변 표면으로부터 상기 전도성 커버 층 (16, 16a, 16b) 및 절연 층 (12) 을 통해 연장되는 충전될 다른 구조들이 없거나 또는 a2) (ii) 에서, 상기 다층 기재 (10) 의 상기 절연 층들 (10) 의 상기 주변 표면으로부터 연장되는 충전될 다른 구조들이 없는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 구리 충전재 (42) 와 상기 제 1 구리 층 (40) 사이에 단계 c) 에서 형성된 상기 평면 표면의 높이 차이는, 30% 미만 또는 10% 미만 또는 10% 내지 30% 인, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 을 제조하는 방법. - 구리로 충전된 마이크로비아들 (20) 을 포함하는 고밀도 상호연결 인쇄 회로 기판 (HDI PCB) 로서,
상기 HDI PCB 는 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 방법에 의해 획득되는, 고밀도 상호연결 인쇄 회로 기판 (HDI PCB).
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