KR20100136792A - 랜드리스 인쇄회로기판의 제조방법 - Google Patents

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Abstract

본 발명은 랜드리스 인쇄회로기판의 제조방법에 관한 것으로, (A) 절연층의 양면에 층간 연결된 내층 회로층이 형성된 코어기판의 일면에 제1 비아홀을 포함하는 제1 외층 절연층을 형성하고, 상기 코어기판의 타면에 제2 비아홀을 포함하는 제2 외층 절연층을 형성하는 단계, (B) 상기 제1 외층 절연층에 제1 도금 레지스트를 도포한 상태에서 상기 제2 비아홀의 내벽을 포함하여 상기 제2 외층 절연층에 제2 무전해 동도금층을 형성한 후, 상기 제1 도금 레지스트를 제거하는 단계, (C) 상기 제2 외층 절연층에 제2 도금 레지스트를 도포한 상태에서 상기 제1 비아홀 내부에 도금공정을 수행하여 랜드리스 비아를 형성하는 단계, 및 (D) 상기 제1 외층 절연층 및 상기 제2 외층 절연층에 외층 회로층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상부 랜드가 없는 랜드리스 구조의 인쇄회로기판의 제조할 수 있는 방법을 제공한다.
랜드리스, 무전해 동도금층, 전해 동도금층, 비아

Description

랜드리스 인쇄회로기판의 제조방법{A method for manufacturing of landless printed circuit board}
본 발명은 랜드리스 인쇄회로기판의 제조방법에 관한 것이다.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동선으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다.
최근, 전자산업의 발달에 따라 전자 부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이러한 전자부품을 탑재하는 인쇄회로기판 또한 고밀도 배선화 및 박판화가 요구되고 있다.
도 1 내지 도 7은 종래기술에 따른 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 이를 참조하여, 그 제조방법을 설명하면 다음과 같다.
먼저, 도 1에 도시한 바와 같이, 절연층(14)의 양면에 동박층(16)이 형성된 양면 동박 적층판(12)을 준비한다.
다음, 도 2에 도시한 바와 같이, 비아홀 가공 공정, 무전해/전해 동도금 공 정에 의해 절연층(14)의 양면에 내층 비아(24)를 통해 층간 연결된 내층 회로층(22)을 형성한다. 여기서, 내층 회로층(22)은 동박층(16), 제1 무전해 동도금층(18), 및 제1 전해 동도금층(20)을 구성된다.
다음, 도 3에 도시한 바와 같이, 내층 회로층(22)이 형성된 절연층(14)에 외층 절연층(26)을 적층하고, 외층 비아홀(28)을 가공한다.
다음, 도 4에 도시한 바와 같이, 외층 비아홀(28)의 내벽을 포함하여 외층 절연층(26)에 제2 무전해 동도금층(30)을 형성한다.
다음, 도 5에 도시한 바와 같이, 제2 무전해 동도금층(30)에 도금 레지스트(32)를 도포하고, 오픈부(34)를 형성한다.
다음, 도 6에 도시한 바와 같이, 외층 비아홀(28) 내부를 포함하여 오픈부(34)에 제2 전해 동도금층(36)을 형성한다.
마지막으로, 도 7에 도시한 바와 같이, 도금 레지스트(32)를 제거하고, 그 하부의 제2 무전해 동도금층(30)을 제거하여, 외층 비아(38)과 랜드(40)를 포함하며 제2 무전해 동도금층(30) 및 제2 전해 동도금층(36)으로 이루어진 외층 회로층(42)을 형성하여 인쇄회로기판을 제조한다.
그러나, 종래기술에 따른 인쇄회로기판의 경우 회로패턴을 미세하게 구현하더라도 랜드(40)로 인해 특정층에 대한 회로패턴간의 거리를 일정 간격 이하로 줄일 수 없으며, 이에 따라 인쇄회로기판의 고밀도화를 달성하는데 한계가 있었다.
즉, 도 6에 도시한 바와 같이, 종래기술에 따르면 외층 비아홀(28) 내부에 안정적으로 제2 전해 동도금층(36)이 형성될 수 있도록 하기 위해서는 랜드(40)가 형성되어야 한다. 일반적으로, 랜드(40)의 크기는 비아홀 가공 능력과 회로형성의 정합능력에 따라 결정되지만 통상 비아홀 상부 면적의 7배 이상의 면적을 가지고 있어 기판면적의 상당면적을 차지하게 되었다.
특히, 종래기술에 따른 인쇄회로기판의 회로층을 도시한 도 8을 참조하면, 회로패턴의 폭(L)이 미세피치로 가공되더라도 랜드의 크기(D2)로 인해 해당영역에서 미세화를 구현하지 못하는 문제점이 있었다. 예를 들어, 비아홀 사이의 피치(P)가 240㎛ 일 때, 회로패턴의 폭(L)과 회로패턴 사이의 거리(S)가 각각 25㎛이고, 비아의 크기(D1)/랜드의 크기(D2)가 65㎛/165㎛이면, 랜드의 크기(D2)로 인해 상기 비아홀 사이의 피치(P) 내에 하나의 회로패턴밖에 형성할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 랜드를 제거하여 비아의 패턴 피치를 줄여 고밀도화를 구현할 수 있는 인쇄회로기판의 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따른 랜드리스 인쇄회로기판의 제조방법은, (A) 절연층의 양면에 층간 연결된 내층 회로층이 형성된 코어기판의 일면에 제1 비아홀을 포함하는 제1 외층 절연층을 형성하고, 상기 코어기판의 타면에 제2 비아홀을 포함하는 제2 외층 절연층을 형성하는 단계, (B) 상기 제1 외층 절연층에 제1 도금 레지스트를 도포한 상태에서 상기 제2 비아홀의 내벽을 포함하여 상기 제2 외층 절연층에 제2 무전해 동도금층을 형성한 후, 상기 제1 도금 레지스트를 제거하는 단계, (C) 상기 제2 외층 절연층에 제2 도금 레지스트를 도포한 상태에서 상기 제1 비아홀 내부에 도금공정을 수행하여 랜드리스 비아를 형성하는 단계, 및 (D) 상기 제1 외층 절연층 및 상기 제2 외층 절연층에 외층 회로층을 형성하는 단계를 포함한다.
이때, 상기 (C) 단계에서, 상기 랜드리스 비아는 상기 제2 무전해 동도금층에 전류를 인가한 상태에서 도금공정을 수행하여 형성되는 것을 특징으로 한다.
또한, 상기 (C) 단계에서, 상기 랜드리스 비아는 상기 제1 비아홀의 하부로부터 도금층이 순차적으로 성장하여 형성되는 것을 특징으로 한다.
또한, 상기 (C) 단계에서, 상기 랜드리스 비아는 상기 제1 외층 절연층과 동일한 표면 높이를 갖도록 상기 제1 비아홀의 내부에 형성되는 것을 특징으로 한다.
또한, 상기 (D) 단계에서, 상기 제1 외층 절연층에 형성된 외층 회로층은 상기 랜드리스 비아의 상부에 형성되며 상기 랜드리스 비아의 직경보다 작은 폭을 갖는 랜드리스 회로층을 포함하는 것을 특징으로 한다.
또한, 상기 (D) 단계는, (D1) 상기 랜드리스 비아 상부를 포함하여 상기 제1 외층 절연층에 제1 무전해 동도금층을 형성하는 단계, (D2) 상기 제1 무전해 동도금층에 제3 도금 레지스트를 형성하는 단계, (D3) 상기 제3 도금 레지스트 및 상기 제2 도금 레지스트에 오픈부를 형성하고, 상기 오픈부에 전해 도금층을 형성하는 단계, 및 (D4) 상기 제2 도금 레지스트 및 상기 제3 도금 레지스트를 제거하고, 그 하부의 상기 제1 무전해 동도금층 및 상기 제2 무전해 동도금층을 제거하여 외층 회로층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (D3) 단계에서, 상기 제3 도금 레지스트에 형성된 오픈부는 상기 랜드리스 비아의 상부에 형성되되, 상기 랜드리스 비아의 직경보다 작은 폭을 갖도록 형성된 랜드리스 오픈부를 포함하는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법 으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면 상부 랜드가 없어 인쇄회로기판의 고밀도화를 달성할 수 있게 된다.
또한, 본 발명에 따르면 제2 무전해 동도금층에 전류를 인가하여 제1 비아홀 내부에 전해 동도금 공정에 의해 도금층을 형성함으로써 랜드리스 비아를 구현할 수 있게 되며, 내층 회로층과 제1 비아홀 내부의 도금층과의 전기적 신뢰성을 확보할 수 있게 된다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 9 내지 도 16은 본 발명의 바람직한 실시예에 따른 랜드리스 기판의 제조방법을 공정순서대로 도시한 공정단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 도 9에 도시한 바와 같이, 절연층(104)의 양면에 동박층(106a, 106b)이 적층되어 형성되는 동박적층판(CCL;copper clad laminate) 소재의 베이스 기판(102)을 준비한다.
다음, 도 10에 도시한 바와 같이, 베이스 기판(102)에 내층 비아(114)를 통해 층간연결된 내층 회로층(112a, 112b)을 형성하여 코어기판을 제조한다. 즉, 코어기판은 절연층(104)의 일면에 제1 내층 회로층(112a)이 형성되고, 절연층(104)의 타면에 제1 내층 회로층(112a)과 내층 비아(114)를 통해 층간 연결된 제2 내층 회로층(112b)이 형성된 구조를 갖는다.
이때, 내층 회로층(112a, 112b)은 드릴 또는 레이저 등을 이용하여 베이스 기판(102)에 비아홀을 가공한 후, 비아홀 내벽을 포함하여 무전해 동도금층(108a, 108b) 및 전해 동도금층(110a, 110b)을 순차적으로 형성하고, 패턴화된 도금 레지스트를 마스크로 이용하여 일부 동박층(106a, 106b), 무전해 동도금층(108a, 108b), 전해 동도금층(110a, 110b)을 식각하고 상기 도금 레지스트를 제거함으로써 형성될 수 있다.
즉, 제1 내층 회로층(112a)은 동박층(106a), 무전해 동도금층(108a), 및 전 해 동도금층(110a)으로 형성되고, 제2 내층 회로층(112b)은 동박층(106b), 무전해 동도금층(108b), 및 전해 동도금층(110b)으로 형성된다.
다음, 도 11에 도시한 바와 같이, 코어기판의 양면에 외층 절연층(116a, 116b)을 적층하고, 비아홀(118a, 118b)을 가공한다. 즉, 코어기판의 일면에 제1 외층 절연층(116a)을 적층한 후 제1 비아홀(118a)을 가공하고, 코어기판의 타면에 제2 외층 절연층(116b)을 적층한 후 제2 비아홀(118b)을 가공한다.
이때, 비아홀(118a, 118b)은 CNC 드릴(ComputerNumerical Control drill), CO2 또는 Yag 레이저 드릴 방법에 의해 가공된다.
다음, 도 12에 도시한 바와 같이, 제1 외층 절연층(116a)에 제1 도금 레지스트(120)를 도포한 후, 제2 비아홀(118b) 내벽을 포함하여 제2 외층 절연층(116b)에 제2 무전해 동도금층(122)을 형성하고, 제1 도금 레지스트(120)를 제거한다.
여기서, 제1 도금 레지스트(120)는, 예를 들어 드라이 필름(dry film)이 사용되며, 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거한다.
또한, 제2 무전해 동도금층(122)은 촉매를 제2 외층 절연층(116b)의 표면에 흡착한 후, 무전해 도금액의 구성 성분이 환원제로부터 전자를 받아 동으로 석출하는 원리로 형성된다.
이때, 촉매 흡착은 크리너-컨디셔너 과정→ 예비 촉매처리 과정→ 촉매 처리 과정→ 촉매 환원 과정을 거쳐 수행된다. 크리너-컨디셔너 과정은 제2 외층 절연층(116b)에 잔존할 수 있는 유기물을 제거하여 습윤성을 좋게 하고, 계면활성제를 사용하여 표면장력을 낮춤으로써 수용성 약품이 제2 외층 절연층(116b)에 내벽에 잘 묻도록 하는 과정이고, 예비 촉매 처리 과정은 촉매 처리에 앞서 낮은 농도(일반적으로 1~3% 희석한 촉매 약품)의 촉매 약품에 제2 외층 절연층(116b)을 담가 촉매 처리 과정에서 사용되는 약품이 오염되거나 농도가 변화는 것을 방지하기 위한 과정이며, 촉매 처리 과정은 제2 외층 절연층(116b)에 예를 들어 Pd-Sn(팔라디움-주석) 또는 Pd 이온 착화합물과 같은 촉매 입자를 입히는 과정이고, 촉매 환원 과정은 실제 촉매로 작용하는 Pd 금속을 얻어내기 위한 과정이다.
다음, 도 13에 도시한 바와 같이, 제2 외층 절연층(116b)에 제2 도금 레지스트(124)를 도포한 후, 제1 외층 절연층(116a)의 제1 비아홀(118a) 내부에 전해 도금공정을 수행하여 랜드리스 비아(126)를 형성한다.
이때, 랜드리스 비아(126)는 제2 외층 절연층(116b)에 형성된 제2 무전해 동도금층(118b)을 전류 인입선으로 하여 전류를 인가함으로써 형성된다. 제2 무전해 동도금층(118b)에 전류를 인가하는 경우 제2 내층 회로층(112b) 및 내층 비아(114)를 통해 제1 내층 회로층(112a)에 전류가 흐르게 되어 제1 비아홀(118a) 내부에 도금공정이 가능하게 된다. 여기서, 제1 외층 절연층(116a)의 표면 및 제1 비아홀(118a)의 측면 내벽에는 무전해 도금층이 형성되어 있지 않기 때문에 전류가 인 가되지 않아 제1 비아홀(118a)의 바닥인 제1 내층 회로층(112a)에만 전류가 인가되게 되고, 따라서, 제1 비아홀(118a)의 하부로부터 순차적으로 도금층이 형성되어 랜드리스 비아(126)가 형성되게 된다. 이때, 랜드리스 비아(126)는 제1 외층 절연층(116a)의 표면높이와 동일하도록 제1 비아홀(118a) 내부에 형성되게 된다.
즉, 본 발명에서는 제1 외층 절연층(116a)에 제1 도금 레지스트(120)를 도포한 상태에서 제2 외층 절연층(116b)에만 제2 무전해 동도금층(122)을 형성하기 때문에 제1 비아홀(118a)을 포함한 제1 외층 절연층(116a)에는 무전해 동도금층이 형성되지 않게 되므로, 종래기술과 같이 제1 비아홀(118a) 내부에 안정적인 도금공정을 수행하기 위해 제1 비아홀(118a)의 폭보다 큰 랜드가 형성될 필요가 없게 되며, 따라서 상부 랜드가 배제된 랜드리스 비아(126)가 형성되게 된다.
한편, 제2 도금 레지스트(124)는 제1 도금 레지스트(120)와 동일하므로 중복되는 설명은 생략하기로 한다.
다음, 도 14에 도시한 바와 같이, 랜드리스 비아(126)의 상부를 포함하여 제1 외층 절연층(116a)에 제1 무전해 동도금층(128)을 형성하고, 그 상부에 제3 도금 레지스트(130)를 형성한 후, 제1 외층 절연층(116a)에 형성된 제3 도금 레지스트(130)에 제3 오픈부(130a), 제2 외층 절연층(116b)에 형성된 제2 도금 레지스트(124)에 제2 오픈부(124a)를 가공한다.
이때, 제3 도금 레지스트(130)에 형성되는 제3 오픈부(130a)는 랜드리스 비아(126)의 상부에 형성되되, 랜드리스 비아(126)의 직경보다 작은 폭을 갖는 랜드 리스 오픈부(130a')를 포함하여 형성되는 것이 바람직하다.
다음, 도 15에 도시한 바와 같이, 제3 오픈부(130a)에 제1 전해 동도금층(132a)을 형성하고, 제2 비아홀(118b)을 포함하여 제2 오픈부(124a)에 제2 전해 도금층(132b)을 형성한다.
이때, 제1 무전해 동도금층(128) 및 제1 전해 동도금층(132a)은 제1 외층 회로층(134a)을 구성하며, 제1 외층 회로층(134a)은 랜드리스 오픈부(130a')에 형성된 랜드리스 외층 회로층(134a')을 포함한다. 즉, 랜드리스 외층 회로층(134a')은 랜드리스 비아(126)의 상부에 형성되되, 랜드리스 비아(126)의 직경보다 작은 폭을 갖게 된다.
또한, 제2 무전해 동도금층(122) 및 제2 전해 동도금층(132b)은 제2 외층 회로층(134b)을 구성하게 된다. 여기서, 제2 외층 회로층(134b)은 제2 비아홀(118b)에 대한 동도금 공정에서 제2 비아홀(118b) 내부가 안정적으로 도금될 수 있도록 랜드(134b')를 포함하여 형성된다.
마지막으로, 도 16에 도시한 바와 같이, 제3 도금 레지스트(130) 및 제2 도금 레지스트(124)를 제거하고, 그 하부의 제1 무전해 동도금층(128) 및 제2 무전해 동도금층(122)을 플래시 에칭 등을 통해 제거하여 랜드리스 인쇄회로기판을 완성한다.
도 17은 본 발명의 바람직한 실시예에 따른 랜드리스 인쇄회로기판의 회로층을 개략적으로 나타낸 도면이다.
도 17에 도시한 바와 같이, 비아홀 사이의 피치(P)가 190㎛ 일 때, 회로패턴의 폭(L)과 회로패턴 사이의 거리(S)가 각각 25㎛이고, 비아의 크기(D1)가 65㎛이면, 상기 비아홀 사이의 피치(P) 내에 두개의 회로패턴이 형성될 수 있게 된다. 즉, 도 8에 도시된 종래기술의 회로층과 비교할 때, 비아홀 사이의 피치가 줄어듬에도 불구하고, 랜드가 없기 때문에 회로층의 미세화를 구현할 수 있게 된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 랜드리스 인쇄회로기판의 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1 내지 도 7은 종래기술에 따른 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다.
도 8은 종래기술에 따른 인쇄회로기판의 회로층을 개략적으로 나타낸 도면이다.
도 9 내지 도 16은 본 발명의 바람직한 실시예에 따른 랜드리스 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다.
도 17은 본 발명의 바람직한 실시예에 따른 랜드리스 인쇄회로기판의 회로층을 개략적으로 나타낸 도면이다.
<도면 부호의 설명>
102 : 베이스 기판 104 : 절연층
106a, 106b : 동박층 108a, 108b : 제1 무전해 동도금층
110a, 110b : 제1 전해 동도금층 112a, 112b : 내층 회로층
114 : 내층 비아 116a, 116b : 외층 절연층
118a, 118b: 비아홀 120 : 제1 도금 레지스트
122 : 제2 무전해 동도금층 124 : 제2 도금 레지스트
126 : 랜드리스 비아 128 : 제1 무전해 동도금층
130 : 제3 도금 레지스트 134a, 134b : 외층 회로층

Claims (7)

  1. (A) 절연층의 양면에 층간 연결된 내층 회로층이 형성된 코어기판의 일면에 제1 비아홀을 포함하는 제1 외층 절연층을 형성하고, 상기 코어기판의 타면에 제2 비아홀을 포함하는 제2 외층 절연층을 형성하는 단계;
    (B) 상기 제1 외층 절연층에 제1 도금 레지스트를 도포한 상태에서 상기 제2 비아홀의 내벽을 포함하여 상기 제2 외층 절연층에 제2 무전해 동도금층을 형성한 후, 상기 제1 도금 레지스트를 제거하는 단계;
    (C) 상기 제2 외층 절연층에 제2 도금 레지스트를 도포한 상태에서 상기 제1 비아홀 내부에 도금공정을 수행하여 랜드리스 비아를 형성하는 단계; 및
    (D) 상기 제1 외층 절연층 및 상기 제2 외층 절연층에 외층 회로층을 형성하는 단계
    를 포함하는 랜드리스 인쇄회로기판의 제조방법.
  2. 청구항 1에 있어서,
    상기 (C) 단계에서,
    상기 랜드리스 비아는 상기 제2 무전해 동도금층에 전류를 인가한 상태에서 도금공정을 수행하여 형성되는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
  3. 청구항 1에 있어서,
    상기 (C) 단계에서,
    상기 랜드리스 비아는 상기 제1 비아홀의 하부로부터 도금층이 순차적으로 성장하여 형성되는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
  4. 청구항 1에 있어서,
    상기 (C) 단계에서,
    상기 랜드리스 비아는 상기 제1 외층 절연층과 동일한 표면 높이를 갖도록 상기 제1 비아홀의 내부에 형성되는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
  5. 청구항 1에 있어서,
    상기 (D) 단계에서,
    상기 제1 외층 절연층에 형성된 외층 회로층은 상기 랜드리스 비아의 상부에 형성되며 상기 랜드리스 비아의 직경보다 작은 폭을 갖는 랜드리스 회로층을 포함하는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
  6. 청구항 1에 있어서,
    상기 (D) 단계는,
    (D1) 상기 랜드리스 비아 상부를 포함하여 상기 제1 외층 절연층에 제1 무전 해 동도금층을 형성하는 단계;
    (D2) 상기 제1 무전해 동도금층에 제3 도금 레지스트를 형성하는 단계;
    (D3) 상기 제3 도금 레지스트 및 상기 제2 도금 레지스트에 오픈부를 형성하고, 상기 오픈부에 전해 도금층을 형성하는 단계; 및
    (D4) 상기 제2 도금 레지스트 및 상기 제3 도금 레지스트를 제거하고, 그 하부의 상기 제1 무전해 동도금층 및 상기 제2 무전해 동도금층을 제거하여 외층 회로층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
  7. 청구항 6에 있어서,
    상기 (D3) 단계에서,
    상기 제3 도금 레지스트에 형성된 오픈부는 상기 랜드리스 비아의 상부에 형성되되, 상기 랜드리스 비아의 직경보다 작은 폭을 갖도록 형성된 랜드리스 오픈부를 포함하는 것을 특징으로 하는 랜드리스 인쇄회로기판의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0584386A1 (de) * 1992-08-26 1994-03-02 International Business Machines Corporation Leiterplatte und Herstellungsverfahren für Leiterplatten
KR100826068B1 (ko) 2003-09-09 2008-04-29 호야 가부시키가이샤 양면 배선 글래스 기판의 제조 방법
DE102004005300A1 (de) * 2004-01-29 2005-09-08 Atotech Deutschland Gmbh Verfahren zum Behandeln von Trägermaterial zur Herstellung von Schltungsträgern und Anwendung des Verfahrens
KR100632556B1 (ko) 2005-01-28 2006-10-11 삼성전기주식회사 인쇄회로기판의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113286413A (zh) * 2021-04-01 2021-08-20 珠海精路电子有限公司 散热电路板及其制造工艺

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