KR20030080413A

KR20030080413A - 스텝 전류 밀도를 이용한 다층 인쇄회로기판용 마이크로비아홀의 전기도금 방법

Info

Publication number: KR20030080413A
Application number: KR1020020019012A
Authority: KR
Inventors: 선우정호; 박정권; 이우섭; 이희용
Original assignee: 주식회사 심텍
Priority date: 2002-04-08
Filing date: 2002-04-08
Publication date: 2003-10-17

Abstract

본 발명의 목적은 비아홀의 애스펙 레시오(aspect ratio)에 따라 공급전원의 전류밀도를 단계별로 변화시켜 도금층의 성장에 따라 비아홀 입구 및 내부의 전류밀도를 제어하여 비아홀 입구로의 동이온 집중현상을 방지하고 비아홀내로의 동 충전율을 향상시킴으로써, 비아홀에서의 보이드, 딤플, 등의 결함발생을 억제하여 내층 및 외층 회로간 접속에서의 신뢰성을 향상시킬 수 있는 스텝 전류 밀도를 사용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법을 제공하는데 있다.

상기의 목적을 이루기 위해 본 발명은 비아홀에 제1전류밀도의 전원을 공급하여 비아홀 하부에서의 도금층이 상부 보다 두꺼운 형태로 되도록 목표 도금 두께의 약 30%~50%까지 도금하는 제1단계; 상기 제1단계에서 도금된 비아홀에 제2전류밀도의 전원을 공급하여 목표 도금 두께의 약 60%~80%까지 도금하는 제2단계; 상기 제2단계에서 도금된 비아홀에 제3전류밀도의 전원을 공급하여 비아홀 상부가 평탄하게 형성되도록 도금하는 제3단계를 포함하여 이루어진 것을 특징으로 한다.

Description

스텝 전류 밀도를 이용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법{The electroplating method of micro via hole for the use of multiple layers printed circuit board using step current density}

본 발명은 다층 인쇄회로기판용 비아홀의 전기도금방법에 의한 비아홀 충진에 관한 것으로서, 특히, 비아홀의 애스펙 레시오(aspect ratio)도금 높이에 따라 공급전원의 전류밀도를 단계별로 변화시켜 도금층의 성장에 따라 비아홀 입구 및 내부의 전류밀도를 제어하여 비아홀 입구로의 동이온 집중현상을 방지하고 비아홀내로의 동 충전율을 향상시킴으로써, 비아홀에서의 보이드, 딤플 등의 결함발생을 억제하여 내층 및 외층 회로간 접속에서의 신뢰성을 향상시킬 수 있는 스텝 전류 밀도를 사용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법에 관한 것이다.

일반적으로, 다층 인쇄회로기판은 양면에 회로패턴이 형성된 기판상에 추가의 기판을 적층하고, 드릴공정에 의해 적층된 기판에 비아홀을 형성하여 내층 기판의 회로패턴과 외층 기판의 회로패턴을 연결하도록 하고 있다.

이러한 다층 인쇄회로기판의 제조과정을 도 1을 참조하여 살펴보면 다음과 같다.

도 1은 일반적인 인쇄회로기판의 제조공정을 나타내는 흐름도이다.

도면과 같이, 먼저, 내층회로형성 공정에서는 내층 기판의 동박에 포토 레지스트를 도포하고, 배선패턴의 아트워크 필름을 밀착시킨 후, 노광, 현상, 박리, 동도금, 에칭, 박리의 공정을 거쳐 배선패턴을 형성한다. 적층 공정에서는 상기 내층기판상에 외층 기판을 적층한 후 온도와 압력을 가하여 층과 층이 결합력을 갖는 다층 기판을 형성하고, 드릴가공 공정에서는 상기와 같이 형성된 다층 기판의 내부에 비아홀을 형성한다. 그 후, 동도금 공정에서 상기 형성된 비아홀의 내벽에 무전해 동도금을 한 후, 그 위에 전기 동도금을 실시하여 비아홀 내부가 동으로 채워지도록 한다.

다음으로, 외층회로형성 공정에서 다층 기판의 외층 동박에 상기 내층회로형성 공정과 동일한 작업을 실행하여 배선패턴을 형성하고, 솔더 마스킹 공정에서 상기 배선패턴이 형성된 기판에 솔더 레지스트를 인쇄하여 부품을 납땜할 구멍 자리를 제외한 모든 영역에 얇은 플라스틱의 막을 덮어씌워 절연시킨다. 그 후, 표면처리 공정에서 솔더 레지스트 잉크가 인쇄되지 않고 노출된 배선패턴에 금도금한다.

상기에서, 비아홀 내부를 동도금하기 위한 종래의 전기도금방법으로는 DC모드 도금과 펄스모드 도금이 있다.

DC모드 도금은 비아홀에 일정한 전류를 공급하여 도금하는 것이다.

DC모드 도금에서, 고전류밀도의 전원만을 공급하여 도금을 실시하면 도금의 진행속도는 빠르지만, 비아홀 입구쪽으로의 동이온 집중현상에 의해 비아홀 상부에서의 동 석출 속도가 증가하고, 하부에서의 동이온 결핍으로 인한 석출 속도 감소에 따라 비아홀 내부에 보이드가 발생되거나, 비아홀 표면이 평탄하지 않게 형성되는 단점이 있고, 저전류밀도의 전원만을 공급하여 도금을 실시하면 보이드나 딤플등의 결함을 발생되지 않지만, 도금속도가 매우 느린 단점이 있다.

펄스모드 도금은 비아홀에 펄스 형태의 전원을 공급하는 방식으로서, 정전류가 흐를 때 동도금층의 성장이 일어나고, 부전류가 흐를 때 상대적으로 크게 성장한 도금층에서 용해가 일어나 전체적으로 고르게 도금층이 형성되도록 한 것이다.

상기 펄스모드 도금에서는 정전류와 부전류가 반복적으로 공급됨에 따라 도금 두께가 평탄하게 형성되도록 작용하는 레벨러(leveler) 또는 도금시 동의 외부에 광택을 갖도록 작용하는 브라이터(brighter) 등의 유기첨가제를 분해되어 제기능을 하지 못하게 되는 단점이 있다.

여기에서, 상기 DC모드 도금에 의해 도금된 비아홀의 일예를 도 2 및 도 3을 참조하여 살펴보면 다음과 같다.

도 2는 비아홀의 직경 및 전류밀도에 따른 도금상태를 나타내는 단면도이다.

도면에서 (a)는 각각 50㎛, 80㎛, 100㎛의 직경을 갖는 비아홀(14)을 1A/dm²의 전류밀도로 도금한 것을 나타내고, (b)는 각각 50㎛, 80㎛, 100㎛의 직경을 갖는 비아홀(14)을 3A/dm²의 전류밀도로 도금한 것을 나타내며, (c)는 각각 50㎛, 80㎛, 100㎛의 직경을 갖는 비아홀(14)을 5A/dm²의 전류밀도로 도금한 것을 나타낸다.

도면에서, 보이드(17) 또는 표면이 평탄하지 않게 되는 딤플과 같은 비아홀상의 결함발생은 비아홀(14)의 직경이 작을 수록, 또한 공급된 전류밀도가 클 수록 증가하게 되는 것을 알 수 있다.

도 3은 50㎛의 직경을 갖는 비아홀의 전류밀도에 따른 도금상태를 나타내는 단면도이다.

도면에서 (a)는 비아홀을 3A/dm²의 전류밀도로 23분동안 도금한 것을 나타내고, (b)는 비아홀을 1.5A/dm²의 전류밀도로 50분동안 도금한 것을 나타내며, (c)는 비아홀을 1A/dm²의 전류밀도로 90분동안 도금한 것을 나타낸다.

도면에서, 보이드(17) 또는 표면이 평탄하지 않게 되는 딤플과 같은 비아홀상의 결함발생은 전류밀도의 크기가 작을 수록 감소하지만, 전류밀도의 크기가 작을 수록 도금에 걸리는 시간이 증가하게 되는 것을 알 수 있다.

상기와 같이, 종래의 도금방법에서는 비아홀에 일정전류를 공급하는 DC모드 도금방식을 사용하거나 또는 펄스형태의 전원을 공급하는 펄스모드 도금방식을 사용하여 도금을 실시하여, 홀의 크기가 작은 마이크로 비아홀의 경우 홀내에 보이드가 발생되거나, 비아홀 표면이 평탄하지 않게 되는 등의 결함이 발생되어 내층회로와 외층회로의 접속에 있어서 신뢰성이 저하되는 문제점이 있었다.

상기의 문제점을 해결하기 위한 본 발명의 목적은 비아홀의 애스펙 레시오에 따라 공급전원의 전류밀도를 단계별로 변화시켜 도금층의 성장에 따라 비아홀 입구 및 내부의 전류밀도를 제어하여 비아홀 입구로의 동이온 집중현상을 방지하고 비아홀내로의 동 충전율을 향상시킴으로써, 비아홀에서의 보이드, 딤플, 등의 결함발생을 억제하여 내층 및 외층 회로간 접속에서의 신뢰성을 향상시킬 수 있는 스텝 전류 밀도를 사용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법을 제공하는데 있다.

도 1은 일반적인 인쇄회로기판의 제조공정을 나타내는 흐름도,

도 2는 비아홀의 직경 및 전류밀도에 따른 도금상태를 나타내는 단면도,

도 3은 50㎛의 직경을 갖는 비아홀의 전류밀도에 따른 도금상태를 나타내는 단면도,

도 4는 본 발명에 의한 비아홀의 전기도금 과정을 나타내는 흐름도,

도 5는 본 발명에 의한 비아홀의 전기도금을 위한 스텝 전류밀도의 형태를 나타내는 그래프,

도 6a 내지 도 6b는 본 발명의 전기도금방법에 의해 비아홀이 도금되는 과정을 나타내는 단면도.

<도면의 주요부분에 대한 부호의 설명>

11, 21 : 내층기판12, 22 : 내층 회로패턴

13, 23 : 외층기판14, 24 : 비아홀

15, 25 : 도금층16, 26 : 외층 회로패턴

17 : 보이드

상기 목적을 이루기 위해, 본 발명은 내층 기판의 회로패턴과 외층 기판의 회로패턴을 연결하도록 비아홀이 형성된 다층인쇄회로기판에서 상기 비아홀 내부를 동으로 채우는 전기도금 방법에 있어서, 비아홀에 제1전류밀도의 전원을 공급하여 비아홀 하부에서의 도금층이 상부보다 두꺼운 형태로 되도록 목표 도금 두께의 약 30%~50%까지 도금하는 제1단계; 상기 제1단계에서 도금된 비아홀에 제2전류밀도의 전원을 공급하여 목표 도금 두께의 약 60%~80%까지 도금하는 제2단계; 상기 제2단계에서 도금된 비아홀에 제3전류밀도의 전원을 공급하여 비아홀 상부가 평탄하게 형성되도록 도금하는 제3단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 본 발명을 보다 상세히 설명한다.

도 4는 본 발명에 의한 비아홀의 전기도금 과정을 나타내는 흐름도이고, 도 5는 본 발명에 의한 비아홀의 전기도금을 위한 스텝 전류 밀도의 형태를 나타내는 그래프이며, 도 6a 내지 도 6b는 본 발명의 전기도금방법에 의해 비아홀이 도금되는 과정을 나타내는 단면도이다.

도면과 같이, 비아홀에의 전원공급은 각 단계별로 전류밀도를 변화시키면서 공급하게 되는데, 제1단계에서는 도 5의 "P"구간동안 저전류밀도, 바람직하게, 1A/dm²이상 1.5A/dm²미만의 전원공급으로 도금을 실시하여 도 6a에 도시된 것과 같이, 비아홀(24) 상부, 즉, 입구측에서의 도금층(25) 성장을 억제시키고, 비아홀 하부에서의 도금층(25) 성장을 촉진시켜 하부의 도금층이 상부보다 두꺼운 형태로 되도록 목표 도금 두께의 약 30%~50%까지 도금을 실시한다.

제2단계에서는 상기 제1단계에서 도금된 비아홀(24)에 도 5의 "Q"구간동안 고전류밀도, 바람직하게, 1.5A/dm²이상 2A/dm²미만의 전원공급으로 도금을 실시하여 도 6b에 도시된 것과 같이, 목표 도금 두께의 약 60%~80%까지 도금을 실시한다.

이 후, 제3단계에서는 상기 제2단계에서 도금된 비아홀(24)에 도 5의 "R"구간동안 다시 저전류밀도, 바람직하게, 0.5A/dm²이상 1A/dm²미만의 전원공급으로 도금을 실시하여 도 6c에 도시된 것과 같이, 비아홀(24) 상부(land)가 평탄하게 형성되도록 도금을 실시한다. 여기에서, 전류밀도는 상기 제1단계에서의 전류밀도 보다 더 낮은 전류밀도의 전원을 공급한다.

상기와 같이, 한 번의 전기 동도금을 저전류밀도 도금 →고전류밀도 도금 →저전류밀도 도금의 3단계에 걸쳐서 실시하게 되므로, 도금에 걸리는 시간을 단축시키면서, 비아홀의 보이드 발생 등의 결함을 억제할 수 있게 된다.

상기한 바와 같이, 본 발명에 의하면 비아홀의 애스펙 레시오에 따라 공급전원의 전류밀도를 단계별로 변화시켜 도금층의 성장에 따라 비아홀 입구 및 내부의 전류밀도를 제어하여 비아홀 입구로의 동이온 집중현상을 방지하고 비아홀내로의 동 충전율을 향상시킴으로써, 비아홀에서의 보이드, 딤플(dimple), 씸(seam) 등의 결함발생을 억제하여 내층 및 외층 회로간 접속에서의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

내층 기판의 회로패턴과 외층 기판의 회로패턴을 연결하도록 비아홀이 형성된 다층인쇄회로기판에서 상기 비아홀 내부를 동으로 채우는 전기도금 방법에 있어서, 비아홀에 제1전류밀도의 전원을 공급하여 비아홀 하부에서의 도금층이 상부 보다 두꺼운 형태로 되도록 목표 도금 두께의 약 30%~50%까지 도금하는 제1단계; 상기 제1단계에서 도금된 비아홀에 제2전류밀도의 전원을 공급하여 목표 도금 두께의 약 60%~80%까지 도금하는 제2단계; 상기 제2단계에서 도금된 비아홀에 제3전류밀도의 전원을 공급하여 비아홀 상부가 평탄하게 형성되도록 도금하는 제3단계를 포함한 것을 특징으로 하는 스텝 전류 밀도를 이용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법.
제1항에 있어서, 상기 제1전류밀도 및 상기 제3전류밀도는 저전류밀도이고, 상기 제2전류밀도는 고전류밀도인 것을 특징으로 하는 스텝 전류밀도를 이용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법.
제1항에 있어서, 상기 제1전류밀도는 상기 제3전류밀도 보다 더 큰 것을 특징으로 하는 스텝 전류 밀도를 이용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법.
제1항에 있어서, 상기 제1전류밀도는 1A/dm²이상 1.5A/dm²미만이고, 상기 제2전류밀도는 1.5A/dm²이상 2A/dm²미만이며, 상기 제3전류밀도는 0.5A/dm²이상 1A/dm²미만인 것을 특징으로 하는 스텝 전류 밀도를 이용한 다층 인쇄회로기판용 마이크로 비아홀의 전기도금방법.