KR100826113B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

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안진용
류창섭
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Abstract

인쇄회로기판 및 그 제조방법이 개시된다. (a) 표면에 금속층이 적층되어 있는 코어기판에, 도금 레지스트를 적층하고 회로패턴에 상응하여 그 일부를 선택적으로 제거하는 단계, (b) 금속층에 전원을 인가하여, 회로패턴에 상응하도록 금속층에 제1 도금층을 선택적으로 증착시키는 단계 및 (c) 금속층에 전원을 인가하여 회로패턴에 상응하도록 제1 도금층에 제2 도금층을 증착시키는 단계를 포함하는 인쇄회로기판 제조방법은, 코어기판과 동도금 계면의 도금액 침투에 의한 에칭량을 크게 감소 시킬 수 있으며, 실장 패드(PAD)의 양호한 동표면을 실현시킬 수 있고, 도금 편차문제를 해결하여 생산성을 높일 수 있다.
직류도금, 펄스도금, 에칭량, 결정입계, 전해도금

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and manufacturing method thereof}
도 1은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도.
도 2는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도.
도 3a는 본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도.
도 3b는 본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도.
도 4a는 본 발명의 바람직한 일 실시예에 따른 직류도금층의 표면을 촬영한 사진.
도 4b는 본 발명의 바람직한 일 실시예에 따른 펄스도금층의 표면을 촬영한 사진.
<도면의 주요 부분에 대한 부호의 설명>
100 : 코어기판 102 : 금속층
104 : 도금 레지스트 106 : 직류도금층
108 : 펄스도금층
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
인쇄회로기판의 표면에 회로패턴을 형성하는 방법으로서, 코어기판에 얇게 무전해 동도금을 하고 그 위에 감광성 레지스트를 적층한 후, 노광, 현상하여 회로 패턴에 상응하도록 레지스트의 일부를 선택적으로 제거하고, 회로패턴이 형성될 부분에 전해도금을 한 후, 레지스트 및 무전해 동도금층을 제거하는 이른바 '애디티브(additive)' 공법이 적용되고 있다.
여기서, 전해도금을 위한 도금방법으로는, 교류전원을 이용한 펄스(Pulse)도금법과 직류전원을 이용한 직류도금법이 사용된다. 펄스도금법의 경우 도금층의 성장속도는 빠르지만 구리의 결정조직이 큰 반면, 직류도금법은 도금층의 성장 속도는 느리지만 결정조직이 미세하다는 특징이 있다.
펄스도금법을 이용하여 전해도금을 할 경우, 석출되는 결정구조가 크기 때문에, 후공정에서 산에 의해 결정과 결정 사이의 입계가 에칭되게 되면 표면이 거친 요철상태가 되고, 이 요철에 의해 솔더 레지스트의 잔사가 남거나 표면 평탄성이 떨어져 결국 플립칩(Flip Chip)의 접합 불량의 원인이 되기도 한다. 또한, 펄스도금법에 의한 도금층은 산에 의한 에칭이 보다 쉽게 이루어지기 때문에, 미세회로 형성과정에서 회로 아래쪽에 언더컷(Under cut)이 발생할 수 있으며, 이는 미세회로 형성에 있어서 문제점으로 작용하게 된다.
반면, 직류도금법으로 회로를 형성할 경우에는 펄스도금법에서 문제가 되었던 표면의 거친 요철문제나 회로의 언더컷 발생은 적어지나, 동도금의 두께 편차가 펄스도금의 경우보다 크고 도금층의 성장속도가 느려 펄스도금법보다 생산성이 떨어진다는 문제가 있다.
본 발명은 기판의 표면 평탄성을 높이고, 회로 아래쪽에 언더컷 발생을 줄이며, 동도금의 두께 편차를 줄이고, 도금층의 성장속도를 높여 생산성을 높일 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 일 측면에 따르면, (a) 표면에 금속층이 적층되어 있는 코어기판에, 도금 레지스트를 적층하고 회로패턴에 상응하여 그 일부를 선택적으로 제거하는 단계, (b) 금속층에 전원을 인가하여, 회로패턴에 상응하도록 금속층에 제1 도금층을 선택적으로 증착시키는 단계 및 (c) 금속층에 전원을 인가하여 회로패턴에 상응하도록 제1 도금층에 제2 도금층을 증착시키는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.
보다 구체적으로, 코어기판에 일정부분의 도금 레지스트를 올리고, 제1 도금층을 선택적으로 성장시키며. 제1 도금층과 상응하는 제2도금층을 선택적으로 성장 시킬 수 있다.
단계 (a) 이전에, 코어기판에 얇게 무전해 동도금을 하여 금속층을 적층시킬 수 있으며, 도금 레지스트는 감광성 레지스트인 드라이 필름을 포함하고, 단계 (a)은 드라이 필름을 노광, 현상하여 선택적으로 제거하는 단계를 포함할 수 있다.
단계 (c) 이후에, (c1) 금속층에 전원을 인가하여, 단계 (b)와 동일한 도금방법으로 회로패턴에 상응하도록 제2 도금층에 제3 도금층을 증착하고, 도금 레지스트 및 그에 상응하는 금속층을 제거하는 단계를 포함할 수 있다.
단계 (b)가 직류도금법에 의해 수행되면, 단계 (c)는 펄스도금법에 의해 수행되는데, 직류도금법은 결정입계가 작고, 내산성이 강하여, 코어기판과 전기도금 계면의 도금액 침투에 의한 에칭량을 크게 감소 시킬 수 있다. 따라서, 코어기판과 접하는 제1 도금층을 직류도금법에 의해 증착시킴으로써, 산으로 에칭이 되어 문제가 되는 부분의 에칭량을 감소시킬 수 있고, 제2 도금층은 결정입계가 크고, 도금 성장이 빠르며 패턴 추종성이 양호하고, 도금의 불균형이 작은 펄스도금법에 의해 증착시키는 것이 바람직하다.
단계 (b)가 펄스도금법에 의해 수행되면, 단계 (c)는 직류도금법에 의해 수행될 수 있다. 제2 도금층이 직류도금법에 의해 수행됨에 따라, 실장 패드의 표면을 양호한 동표면으로 형성할 수 있다. 직류도금법의 경우 1.5 A/cm2 내지 2.0 A/cm2 의 전류밀도조건 및 2V 내지 3V 의 전압조건에서 수행될 수 있다.
또한, 본 발명의 다른 측면에 따르면, 코어기판, 코어기판의 표면에 적층되 는 금속층, 회로패턴에 상응하여 금속층에 선택적으로 적층되는 제1 도금층 및 회로패턴에 상응하여 제1 도금층에 적층되는 제2 도금층을 포함하는 인쇄회로기판이 제공된다.
여기에 회로패턴에 상응하여 제2 도금층에 적층되는 제3 도금층을 더 포함할 수 있으며, 제3 도금층은 제1 도금층과 동일한 도금방법에 의해 증착되는 것이 바람직하다. 또한, 제1 도금층은 직류도금법에 의해 증착되고, 제2 도금층은 펄스도금법에 의해 증착될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위을 포함한 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이다.
본 실시예는 금속층이 적층된 코어기판에 직류도금, 펄스도금, 직류도금을 순차적으로 수행하여 기판의 표면 평탄성을 높이고, 회로 아래쪽에 언더컷 발생을 줄이며, 동도금의 두께 편차를 줄이고, 도금층의 성장속도를 높여 생산성을 높이는 것을 특징으로 한다.
이를 위해 먼저, 코어기판에 무전해 동도금을 하여 금속층을 적층해서(S10) 전기 전도가 가능하도록 한다. 무전해 동도금층은 화학도금법으로 얇게 적층되고, 수지, 세라믹, 유리 등과 같은 절연체의 표면에 도전성을 부여하기 위한 도금방법이다.
무전해 동도금하여 금속층이 적층된 코어기판에 도금 레지스트를 적층하고 회로패턴에 상응하여 그 일부를 선택적으로 제거(S20)함으로써, 코어기판에 일정부분의 도금 레지스트를 올린다. 이때, 도금 레지스트는 감광성 레지스트인 드라이 필름을 포함하고, 드라이 필름을 노광하여 자외선을 조사함으로써, 감광성 레지스트가 빛에 반응하도록 한다, 또한, 현상 공정을 수행함으로써, 자외선에 노출되어 경화된 부분을 남기고, 그 외의 부분은 용해시켜 회로패턴에 상응하는 도금 레지스트를 선택적으로 제거할 수 있다.
금속층에 전원을 인가하여, 회로패턴에 상응하도록 금속층에 전해도금이 시작되는 부분, 예를 들어 1 ㎛ 내지 3 ㎛의 부분에 제1 도금층을 선택적으로 증착시킨다(S30). 여기서'선택적으로'증착시킨다는 것은, 무전해 도금층의 전체 표면 중 회로패턴이 형성될 부분, 즉 무전해 도금층의 일부에만 전해도금층을 증착시키는 것을 의미한다.
제1 도금층금속층에 전원을 인가하여, 회로패턴에 상응하도록 제1 도금층에 제2 도금층을 증착시킨다(S40). 이때, 예를 들어, 제1 도금층이 직류도금법에 의해 적층되면 제2 도금층은 펄스도금법에 의해 적층되도록 하는 것이 좋다. 한편, 제1 도금층이 펄스도금법에 의해 적층되면, 제2 도금층은 직류도금법에 의해 적층되도 록 하는 것도 가능하다.
제1 도금층이 직류도금법에 의해 수행되고, 제2 도금층이 펄스도금법에 의해 수행될 경우를 살펴보면, 직류도금법은 결정입계가 작고, 내산성이 강하여, 코어기판과 전기동도금 계면의 도금액 침투에 의한 에칭량을 크게 감소 시킬 수 있다.
보다 구체적으로, 코어기판과 접하는 제1 도금층을 직류도금법에 의해 증착시킬 경우, 증착된 직류도금층은 결정입계가 작고, 산에 의한 침식이 작다. 따라서, 직류도금법은 후속공정의 흑화 처리에 의한 소프트 에칭이나 황산과수의 동표면 조화 시에 문제가 되는 코어기판과 동도금 계면의 도금액 침투에 의한 에칭량을 크게 저감시킬 수 있다.
또한, 펄스도금법에 의해 제2 도금층을 형성함으로써, 결정입계가 크고 도금 성장이 빠르며, 회로패턴을 따라 도금층이 성장하는 정도인 패턴 추종성이 좋고, 도금의 불균형이 작은 펄스도금층을 형성할 수 있다.
한편, 제1 도금층이 펄스도금법에 의해 수행되고, 제2 도금층이 직류도금법에 의해 수행될 경우를 살펴보면, 결정입계가 크고 도금 성장이 빠르며, 회로패턴을 따라 도금층이 성장하는 정도인 패턴 추종성이 좋고, 도금의 불균형이 작은 특징을 갖는 펄스도금층을 제1 도금층으로 형성할 수 있다. 또한, 회로표면부에 직류도금층을 형성함에 따라, 직류도금의 결정입계가 작은 성질을 이용하여 회로표면의 평활성을 높일 수 있다.
또한, 제2 도금층을 직류도금법에 의해 증착시킴에 따라, 도금 레지스트 및 그에 상응하는 금속층을 제거하는 에칭과정에서 에칭량을 조절할 수 있기 때문에, 산으로 에칭이 되어 문제가 되었던 언더 컷(under cut) 부분의 에칭량을 크게 감소시킬 수 있다.
펄스도금법은 펄스 파형을 갖는 전류, 즉 교류전원를 이용하여 행하는 전기도금법을 말한다. 또한, 펄스도금법은 증착물의 물성 즉, 기공도, 연성, 경도, 전기전도도, 내마모성 등이 양호하고, 주기적으로 반전되는 극성에 의한 도금층 두께분포가 향상된다.
무전해 도금 등의 화학도금과 대조적으로 전해도금은 주어진 전류밀도를 조작하여 시스템의 반응속도를 제어할 수 있고, 전극전위를 조절함으로써 반응 구동력의 양을 쉽게 선택할 수 있다. 전해도금에 사용되는 전류의 파형으로는, 전류가 없는 주기 또는 양극펄스에 의해 나타나는 음극펄스, 포개진 변조를 가지는 직류, 양극펄스의 연속에 의한 음극펄스의 연속, 'galvanostatic' 또는 'potentiostatic' 펄스, 사각형 파형 또는 변조된 사인파형의 펄스가 있다.
한편, 금속층에 전원을 인가하여 회로패턴에 상응하도록 제2 도금층에 제3 도금층을 더 증착시킬 수 있다(S50). 여기서, 제1 도금층이 직류도금법에 의해 형성되면, 제2 도금층은 펄스도금법에 의해 형성되고, 제3 도금층은 다시 직류도금법에 의해 형성되도록 하는 것이 좋다. 따라서, 코어기판과 전해 동도금층 계면 부분은 직류도금법에 의해 형성되고, 중간 부분은 펄스도금법에 의해 형성되며, 마무리의 회로 표면 부분은 다시 직류도금법에 의해 도금층을 형성함으로써 원하는 두께의 회로를 형성할 수 있다. 예를 들어, 20 ㎛ 두께의 회로를 형성한다고 할 때, 처음 1 내지 3㎛ 는 직류도금으로, 중간인 14 내지 18㎛는 펄스도금으로, 나머지 1 내지 3㎛는 다시 직류도금으로 도금층을 형성할 수 있다.
보다 구체적으로, 코어기판과 전기 동도금층 계면 부분에 직류도금을 실시함으로써 코어기판과 전기동도금 계면의 에칭량을 감소시킬 수 있는데, 예를 들어, 1.9 ㎛ 내지 2.3㎛ 정도로 감소시킬 수도 있다. 또한, 중간부는 회로패턴을 따라 도금층이 성장하는 정도인 패턴 추종성이 좋고, 도금의 불균형이 작은 펄스도금을 실시하고, 회로표면은 재차 직류도금하여 표면을 평탄하게 할 수 있다.
직류도금법 및 펄스도금법은 1.5 A/cm2 내지 2.0 A/cm2 의 전류밀도조건 및 2V 내지 3V 의 전압조건에서 수행될 수 있고, 펄스도금법은 양극과 음극이 20 msec:1.2 msec 내지 30 msec:1.5 msec의 시간비조건, 양극과 음극이 2.5:1의 전류비에서 수행될 수 있다. 다만, 본 실시예가 이러한 수치범위에 한정되지 않음은 물론이다.
또한, 직류도금층은 결정입계의 크기가 작은 것을 특징으로 하는데 예를 들어 1 ㎛ 이하로 할 수 있으며, 평면적으로 성장되고 결정이 조밀하며 경도가 약한 반면, 펄스도금층은 결정입계의 크기가 큰 것을 특징으로 하는데 예를 들어 4 ㎛ 내지 6 ㎛로 할 수 있고, 기둥모양으로 성장하며, 결정이 거칠고 경도가 강한 성질을 가지고 있다.
마지막으로, 회로패턴에 상응하도록 제1 도금층 내지 제3 도금층을 증착시킨 코어기판에 선택적으로 적층된 도금 레지스트 및 도금 레지스트가 적층된 위치의 금속층을 제거하여 회로패턴만 잔존시킨다(S60). 이로써, 본 실시예에 따른 인쇄회 로기판의 회로패턴이 형성된다.
도 2는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도이다. 도 2를 참조하면, 코어기판(100), 금속층(102), 도금 레지스트(104), 직류도금층(106), 펄스도금층(108)이 도시되어 있다.
도 2의 (a)와 같이, 무전해 동도금을 함으로써, 표면에 금속층(102)이 적층되어 있는 코어기판(100)에, 도 2의 (b)에 도시된 바와 같이, 도금 레지스트(104)를 적층하고, 도 2의 (c)와 같이, 회로패턴에 상응하여 도금 레지스트(104)의 일부를 선택적으로 제거한다. 보다 구체적으로, 도금 레지스트(104)는 드라이 필름을 포함하는데, 드라이 필름을 노광공정을 수행함에 따라, 드라이 필름에 자외선을 조사함으로써, 감광성 레지스트가 빛에 반응하도록 한다, 또한, 현상 공정을 수행함으로써, 자외선에 노출되어 경화된 부분을 남기고, 그 외의 부분은 용해시켜 회로패턴에 상응하는 도금 레지스트를 선택적으로 제거할 수 있다.
다음으로, 금속층(102)에 전원을 인가하고, 직류도금법을 이용하여, 회로패턴에 상응하도록 금속층(102)에 직류도금층(106)을 선택적으로 증착시킨다. 보다 구체적으로, 금속층(102)에 전원을 인가하여, 회로패턴에 상응하도록 금속층(102)에 직류도금이 시작되는 부분, 예를 들어 1 ㎛ 내지 3 ㎛의 부분에 직류도금층(106)을 선택적으로 증착시킨다. 여기서'선택적으로'증착시킨다는 것은, 무전해 도금층의 전체 표면 중 회로패턴이 형성될 부분, 즉 무전해 도금층의 일부에만 직류도금층(106)을 증착시키는 것을 의미함은 전술한 바와 같다.
직류도금층(106)은 결정입계의 크기가 작은 것을 특징으로 하는데, 예를 들 어 1 ㎛ 이하로 작으며, 결정이 평면적으로 성장하고, 조밀하며 경도가 약한 특성이 있다. 또한 직류도금층(106)은 내산성이 강하여, 코어기판(100)과 접하는 전해동도금층 계면 부분 다시 말해, 직류도금층(106) 계면 부분의 도금액 침투에 의한 에칭량을 크게 감소 시킬 수 있다.
보다 구체적으로, 코어기판(100)에 직류도금층(106)을 증착시킬 경우, 직류도금층(106)은 결정입계가 작고, 산에 의한 침식이 작기 때문에, 후속공정의 흑화 처리에 의한 소프트 에칭이나 황산과수의 동표면 조화 시에 문제가 되는 코어기판(100)과 동도금층 계면 부분의 도금액 침투에 의한 에칭량을 감소시킬 수 있다.
도 2의 (d)와 같이, 금속층(102)에 전원을 인가하여 회로패턴에 상응하도록 직류도금층(106)에 펄스도금층(108)을 증착시키는데, 직류도금층(106)에 상응하는 펄스도금층(108)이 선택적으로 성장할 수 있다. 또한, 펄스도금층(108)은 직류도금층의 증착과정에서와 마찬가지로 금속층에 전원을 인가하여, 회로패턴에 상응하도록 증착시키는 것이 바람직하다.
펄스도금법은 전술한 바와 같이, 도금층이 성장하는 정도인 패턴 추종성이 좋고, 도금의 불균형이 작기 때문에 전체 도금층의 중간부에 도금되는 것이 좋다. 또한, 도금편차 문제가 발생하지 않아 생산성을 높일 수 있다.
도 2의 (e)에서는, 금속층(102)에 전원을 인가하여, 회로패턴에 상응하도록 펄스도금층(108)에 직류도금층(106)을 증착시킨다.
따라서, 코어기판(100)과 전해 동도금층 계면 부분은 직류도금법에 의해 형성되고, 중간 부분은 펄스도금법에 의해 형성되며, 마무리의 회로 표면 부분은 다 시 직류도금법에 의해 도금층을 형성함으로써 원하는 두께의 회로를 형성할 수 있다. 예를 들어, 20 ㎛ 두께의 회로를 형성한다고 할 때, 처음 1 내지 3㎛ 는 직류도금으로, 중간인 14 내지 18㎛는 펄스도금으로, 나머지 1 내지 3㎛는 다시 직류도금으로 도금층을 형성할 수 있다.
다음으로, 도 2의 (f) 및 도 2의 (g)와 같이, 도금 레지스트(104) 및 그 위치의 금속층(102)을 제거하여 바람직한 본 실시예를 완성한다.
한편, 본 실시예는 코어기판(100)에 직류도금법, 펄스도금법 및 직류도금법의 순으로 전기도금을 수행한다. 이에 따라, 코어기판(100)에 직류도금법을 이용하여 제1 도금층을 형성함으로써, 직류도금의 결정입계가 작은 성질을 이용하여 코어기판(100)과 전해도금층 계면 부분의 도금액 침투에 의한 에칭량을 감소시킬 수 있으며, 중간부인 제2 도금층은 도금층이 성장하는 정도인 패턴 추종성이 양호하고, 도금의 불균형이 작은 펄스도금법에 의해 형성되어 생산성을 높일 수 있고, 제3 도금층은 마무리의 회로표면 부분으로서, 다시 직류도금법에 의해 도금층을 형성하기 때문에, 직류도금층의 특징에 따라서 회로표면 부분의 요철을 방지할 수 있고 평탄한 표면을 구현할 수 있다.
도 3a는 본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도, 도 3b는 본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조공정을 나타낸 흐름도이다.
도 3a 및 도 3b를 참조하면, 코어기판(100), 금속층(102), 도금 레지스트(104), 직류도금층(106), 펄스도금층(108)이 도시되어 있다.
본 실시예는 전해도금층이 증착되는 순서와 증착되는 전해도금층의 수에 있어서 도 2에 도시된 실시예와 차이가 있으며 이하 그 차이가 있는 부분만을 상세히 설명하고, 도 2와 공통되는 부분에 대한 상세한 설명은 생략하기로 한다.
도 3a의 (d)를 참조하면, 금속층(102)이 적층되고, 도금레지스트(104)가 회로패턴에 상응하도록 선택적으로 성장된 코어기판(100)에 전해도금층이 직류도금층(106), 펄스도금층(108)의 순으로 증착되고, 두 층의 전해도금층이 형성된다.
따라서, 본 실시예는 코어기판(100)과 상응하는 전해도금층을 직류도금에 의해 형성함으로써, 직류도금의 결정입계가 작은 성질을 이용하여 코어기판(100)과 전해도금층 계면 부분의 도금액 침투에 의한 에칭량을 감소시킬 수 있으며, 직류도금층(106) 위에 증착되는 펄스도금층(108)의 에칭량도 함께 감소시킬 수 있기 때문에, 회로표면 부분의 펄스도금층(108) 요철상태를 부분적으로 방지할 수 있다.
도 3b의 (d)를 참조하면 금속층(102)이 적층되고, 도금레지스트(104)가 회로패턴에 상응하도록 선택적으로 성장된 코어기판(100)에 전해도금층이 펄스도금층(108), 직류도금층(106)의 순으로 증착된다.
본 실시예는 코어기판(100)과 상응하는 부분에 펄스도금층을 형성하고, 기판의 부품이 실장되는 회로표면 부분에 직류도금층(106)을 형성한 것으로, 펄스도금층(108)에 의해 도금 성장속도가 크기 때문에 기판의 생산성을 높일 수 있고, 도금편차를 줄일 수 있다. 또한, 회로표면은 결정입계가 작은 직류도금법의 의해 전해도금 되어 부품이 실장되는 회로표면의 평활성을 얻을 수 있다.
도 4a는 본 발명의 바람직한 일 실시예에 따른 직류도금층의 표면을 촬영한 사진, 도 4b는 본 발명의 바람직한 일 실시예에 따른 펄스도금층의 표면을 촬영한 사진이다.
도시된 사진을 참조하면, 도 4a의 직류도금층의 표면을 촬영한 사진에서 알 수 있는 바와 같이, 작은 그레인 사이즈(grain size)로 형성되어 있어, 결정입계가 작기 때문에, 직류도금층이 부품이 실장되는 회로표면에 증착되었을 때, 동표면을 평탄하게 하고 요철문제를 발생시키지 않게 하는 장점을 갖는다.
또한, 도 4b의 펄스도금층의 표면을 촬영한 사진에서 알 수 있는 바와 같이, 큰 그레인 사이즈로 형성되어 있어, 결정입계가 크기 때문에, 도금층의 성장속도가 크고 도금편차가 작아 도금층의 생산성을 높일 수 있다.
전술한 실시예 외의 많은 실시예들이 본 발명의 청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따른 인쇄회로기판 제조방법 은 코어기판과 동도금층 계면 부분의 도금액 침투에 의한 에칭량을 크게 감소 시킬 수 있으며, 부품이 실장되는 회로표면을 평탄하게 구현할 수 있고, 도금 편차문제를 해결하여 기판의 생산성을 높일 수 있다.

Claims (11)

  1. (a) 표면에 금속층이 적층되어 있는 코어기판에, 도금 레지스트를 적층하고 회로패턴에 상응하여 그 일부를 선택적으로 제거하는 단계;
    (b) 상기 금속층에 전원을 인가하여, 상기 회로패턴에 상응하도록 상기 금속층에 제1 도금층을 선택적으로 증착시키는 단계; 및
    (c) 상기 금속층에 전원을 인가하여 상기 회로패턴에 상응하도록 상기 제1 도금층에 제2 도금층을 증착시키는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 단계 (a) 이전에, 상기 코어기판에 무전해 동도금을 하여 상기 금속층을 적층시키는 단계를 더 포함하는 인쇄회로기판 제조방법.
  3. 제1항에 있어서,
    상기 도금 레지스트는 드라이 필름을 포함하고, 상기 단계 (a)는, 상기 드라이 필름을 노광, 현상하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 단계 (c) 이후에,
    (c1) 상기 금속층에 전원을 인가하여, 상기 회로패턴에 상응하도록 상기 제2 도금층에 제3 도금층을 증착하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  5. 제1항에 있어서,
    상기 단계 (c) 이후에, 상기 도금 레지스트 및 그에 상응하는 상기 금속층을 제거하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  6. 제1항에 있어서,
    상기 단계 (b)는 직류도금법에 의해 수행되고, 상기 단계 (c)는 펄스도금법에 의해 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  7. 제6항에 있어서,
    상기 직류도금법은 1.5 A/cm2 내지 2.0 A/cm2 의 전류밀도조건 및 2V 내지 3V 의 전압조건에서 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  8. 코어기판;
    상기 코어기판의 표면에 적층되는 금속층;
    회로패턴에 상응하여 상기 금속층에 선택적으로 적층되는 제1 도금층; 및
    상기 회로패턴에 상응하여 상기 제1 도금층에 적층되는 제2 도금층을 포함하는 인쇄회로기판.
  9. 제8항에 있어서,
    상기 회로패턴에 상응하여 상기 제2 도금층에 적층되는 제3 도금층을 더 포함하는 인쇄회로기판.
  10. 삭제
  11. 제8항에 있어서,
    상기 제1 도금층은 직류도금법에 의해 증착되고, 상기 제2 도금층은 펄스도금법에 의해 증착되는 것을 특징으로 하는 인쇄회로기판.
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