KR100843367B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로서, 다단계의 도금 프로세스를 통해서 비아 충전성을 높이고 패턴 두께를 조절할 수 있는 인쇄회로기판 및 그 제조방법이 제공된다.

인쇄회로기판, 도금, 비아 충전성, 패턴 두께 조절, 전류밀도

Description

인쇄회로기판 및 그 제조방법 {Printed circuit board and process for manufacturing the same}

도 1a 내지 도 1g는 본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조공정흐름을 개략적으로 나타낸 단면도이다.

도 2a 내지 도 2d는 본 발명의 실시예에 따라 제작된 인쇄회로기판의 회로 패턴의 두께 및 비아 충전 상태를 나타낸 전자현미경 사진이다.

도 3a 내지 도 3e는 종래기술의 일 실시형태에 따른 인쇄회로기판의 제조공정흐름을 개략적으로 나타낸 단면도이다.

도 4는 DC 고전류 인가 시 나타나는 도금층 형성 상태를 개략적으로 도시한 단면도이다.

도 5는 펄스 고전류 인가 시 나타나는 도금층 형성 상태를 개략적으로 도시한 단면도이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

100 : 인쇄회로기판 101 : 제1수지 기판

102 : 제1회로 패턴 103 : 제2수지 기판

104 : 비아홀 105 : 금속시드층

106 : 제1금속도금층 107 : 도금 레지스트

108 : 제2금속도금층 109 : 제2회로 패턴

11 : 수지 기판 12 : 동박층

13 : 구리시드층 14 : 비아홀

15 : 포토레지스트 16 : 전해 동도금층

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다. 좀 더 구체적으로는, 본 발명은 다단계의 도금 프로세스를 적용하여 고밀도, 고신뢰성의 미세 회로 구현이 가능한 인쇄회로기판 및 그 제조방법에 관한 것이다.

미세 회로의 형성시 시행하는 전해 동도금 공정은 드라이 필름 등의 도금 레지스트가 입혀진 상태에서 진행된다. 현존하는 패턴 도금용 전해 동도금 공정은 저전류의 DC 도금법을 이용하고 있다. 또한, 비아를 채우기 위해서는 도금약품의 촉진제 역할에 의존하여 공정을 진행한다.

이와 관련하여, 도 3a 내지 3e에 종래기술의 일 실시형태에 따른 세미에더티브 공법에 의한 회로 형성방법을 나타내었는 바, 이하 이를 참조하여 설명한다.

우선, 양면에 동박층(12)이 적층된, 비아홀(14)을 갖는 수지 기판(11) 상에 무전해 동도금을 통해서 얇은 구리시드층(13)을 형성한다(도 3a 참조). 다음, 드라이 필름과 같은 포토레지스트(15)를 도포하고(도 3b 참조), 통상의 노광, 현상 공정을 통하여 회로 형성을 원하는 위치를 노출시킨다(도 3c 참조). 이어서, 전해 동도금을 통하여 전해 동도금층(16)을 원하는 회로의 높이까지 형성한다(도 3d 참조). 포토레지스트(15)를 제거한 후, 수지 기판(11) 상의 불필요한 구리층을 에칭, 제거하여 회로 패턴을 형성한다(도 3e 참조).

그러나, 이와 같은 종래방법의 경우, 도금 속도가 낮아 생산성이 낮고 미세 회로 형성에 한계가 있으며, 높은 비아 충전성 및 패턴 두께 조절의 용이성을 동시에 달성하기는 어렵다는 단점이 있다.

한편, 고전류의 DC를 인가하는 경우에는 도 4에 나타낸 바와 같이 회로(16)의 중앙부로 전류밀도가 밀집되어 표면 형태가 볼록해지는데, 이는 신호 전송, 전력 전송, 칩 실장시 접속부위로서 부적당하다. 또한, 비아의 내부는 도금속도에 비해 구리이온의 공급이 원활하게 이뤄지지 않아서 구리로 채워지지 않고 비아 표면 및 모서리부분이 상대적으로 많이 성장하게 된다.

고전류의 펄스를 인가하는 경우에는 도 5에 나타낸 바와 같이 역전류의 영향으로 인해 비아의 내부에는 구리이온의 공급이 원활해져서 도금으로 채워지고, 표면 및 모서리는 상대적으로 덜 성장하게 되므로 이상적으로 비아의 채워짐이 가능하다. 그러나, 회로(16)의 중앙부가 역전류의 영향으로 양끝단에 비해서 도금이 덜 성장하게 된다. 또한, 고전류의 펄스 도금하에서는 도금 결정이 미세화되어 마이크로 에칭 시 표면 조도 형성에 문제가 발생할 수 있다.

이처럼, 미세 회로 형성을 위한 전기동 공정의 이상적 표면 형태는 평평한 것으로서, 회로의 신호 송신, 전원 송신 및 칩 실장 패드 용도로서의 품질을 위해서는 일정수준의 평평도가 유지되어야 한다. 그러나, 상술한 문제점을 해결하더라도 두께 조절의 한계가 발생하여 미세 회로 형성이 어려운 문제점이 있다.

이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 다단계의 도금 프로세스를 통해서 비아 충전성을 높이는 동시에 패턴 두께의 조절이 용이한 인쇄회로기판의 제조방법을 발견하였고, 본 발명은 이에 기초하여 완성되었다.

따라서, 본 발명의 일 측면은 도금 두께 확보에 대한 자유도 및 비아 충전성을 동시에 높일 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 다른 측면은 비아 충전 도금과 패턴 도금 시 도금편차를 최소화하고 양호한 패턴 형상을 얻을 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조방법은:

(a) 층간 도통을 위한 비아홀을 갖는 인쇄회로기판을 준비하는 단계;

(b) 상기 비아홀을 포함하는 인쇄회로기판 상에 금속시드층을 형성하는 단 계;

(c) 상기 금속시드층이 형성된 인쇄회로기판 상에 제1정전류밀도 및 제1역전류밀도에서 비아 충전을 위한 전해 판넬 도금을 수행하여 제1금속도금층을 형성하는 단계;

(d) 상기 인쇄회로기판 표면의 금속층의 총 두께가 0.5∼2㎛이 되도록 금속층을 에칭하는 단계;

(e) 상기 금속층이 에칭된 인쇄회로기판 상에 제2정전류밀도 및 제2역전류밀도에서 회로 패턴 두께 도금을 위한 전해 패턴 도금을 수행하여 제2금속도금층을 형성하는 단계; 및

(f) 상기 제2금속도금층이 형성되지 않은 부위의 제1금속도금층 및 금속시드층을 제거하여 회로 패턴을 형성하는 단계;

를 포함하되,

상기 제1정전류밀도는 1∼10A/dm²이고 상기 제2정전류밀도는 1∼7A/dm²이며, 상기 제1정전류밀도와 제1역전류밀도의 전류밀도비는 1: 4∼10이고 상기 제2정전류밀도와 제2역전류밀도의 전류밀도비는 1: 0∼3.5인 것을 특징으로 한다.

상기 제조방법에 있어서, 상기 전해 판넬 도금은 0.1∼10g/L의 Fe³⁺를 함유하는 금속 도금 용액으로 수행되는 것이 바람직하다.

상기 금속시드층의 두께는 바람직하게는 0.5∼3㎛이다.

상기 금속시드층은 무전해 도금층, 금속박 또는 이들의 조합으로 이루어질 수 있다.

본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판은:

층간 도통을 위한 비아홀 및 회로 패턴을 갖는 인쇄회로기판으로서,

상기 비아홀 및 회로 패턴이:

(a) 금속시드층; 및

(b) 상기 금속시드층 상에 형성된, (i) 제1정전류밀도 및 제1역전류밀도에서의 전해 판넬 도금을 통해서 형성된 제1금속도금층과, 제2정전류밀도 및 제2역전류밀도에서의 전해 패턴 도금을 통해서 형성된 제2금속도금층이 순차적으로 적층되어 이루어진 금속도금층, 또는 (ii) 제2정전류밀도 및 제2역전류밀도에서의 전해 패턴 도금을 통해서 형성된 제2금속도금층;

을 포함하되,

상기 인쇄회로기판 표면의 회로 패턴을 구성하는 금속시드층과 제1금속도금층의 총 두께가 0.5∼2㎛이며,

상기 제1정전류밀도는 1∼10A/dm²이고 상기 제2정전류밀도는 1∼7A/dm²이며, 상기 제1정전류밀도와 제1역전류밀도의 전류밀도비는 1: 4∼10이고 상기 제2정전류밀도와 제2역전류밀도의 전류밀도비는 1: 0∼3.5인 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.

도 1a 내지 도 1g에 본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조공정흐름을 나타내었는 바, 이하 이를 참조하여 설명한다.

우선, 층간 도통을 위한 비아홀(104)을 갖는 인쇄회로기판(100)을 준비한다(도 1a 참조).

본 실시예에서는 코어 기판으로서 제1회로 패턴(102)을 갖는 제1 수지 기판(101)의 양면에 제2수지 기판(103)이 적층되어 된 인쇄회로기판(100)을 일례를 들어 설명하지만, 특별히 이에 한정되지 않고 실제 적용 목적에 따라 다양한 형태의 단면, 양면 또는 빌드업 인쇄회로기판이 사용될 수 있다. 또한, 적용 목적에 따라 회로층 수를 달리할 수 있음은 자명하며, 각 층에 사용되는 수지 기판 및 회로용 금속은 특별히 한정되지 않고 당업계에서 통상적으로 사용되는 것이라면 무엇이든 사용가능하다. 예를 들어, 상기 수지 기판으로서 사용되는 절연 수지로는 에폭시 글래스 수지 또는 BT 수지 등을 사용할 수 있으며, 회로용 금속으로는 통상적으로 구리가 사용된다.

다음, 상기 비아홀(104)을 포함하는 인쇄회로기판(100) 상에 통상의 금속시드층을 적용하여, 예를 들어, 무전해 도금을 수행하여 금속시드층(105)을 형성한다(도 1b 참조).

상기 금속시드층(105)은 당업계에 공지된 것이라면 특별히 한정되지 않고 무전해 금속도금층, 금속박 또는 이들의 조합으로 이루어질 수 있다. 상기 금속시드층(105)의 두께는 특별히 한정되는 것은 아니나, 고전류밀도 인가 시 저항 증가에 대응가능하도록 약 0.5∼3㎛으로 형성되는 것이 바람직하다.

이어서, 상기 금속시드층(105)이 형성된 인쇄회로기판(100) 상에 제1정전류밀도 및 제1역전류밀도에서 비아 충전을 위한 전해 판넬 도금을 수행하여 제1금속도금층(106)을 형성한다(도 1c 참조). 이때, 비아의 종횡비(aspect ratio)에 따라 도금의 정전류 대비 역전류비를 결정하여 인가하게 된다. 상기 제1정전류밀도는 1∼10A/dm², 바람직하게는 3∼10A/dm²으로 설정하고, 상기 제1역전류밀도 값은 상기 제1정전류밀도 값의 4∼10배가 되도록 설정하는 것이 비아 충전성을 높이고 회로부의 도금 두께를 용이하게 조절할 수 있다는 점에서 적합하다. 전류시간은 예를 들어, 정전류시간 10 내지 500ms, 역전류시간 0.4 내지 25ms로 수행할 수 있으나, 특별히 이에 한정되는 것은 아니다.

한편, 회로부는 펄스 정류에 의해 오목 형태로 성장하게 되는데, 비아 충전을 위해 설정된 정전류 대비 역전류비에 의해 오목한 수준이 달라진다. 바람직하게는, 다음 단계에서의 도금 시 형성되는 도금층 형태와 정합시킬 수 있도록 오목 형태 회로의 수준을 조절한다. 상기 전해 판넬 도금은 바람직하게는 0.1∼10g/L, 좀 더 바람직하게는 1∼7g/L의 Fe³⁺를 함유하는 금속 도금 용액으로 수행함으로써 회로부의 표면 도금두께를 상대적으로 낮게 조절할 수 있다. 예를 들어, 수평 도금라인에서 애노드 공급방식에 의한 분류에서 Fe 이온을 이용하는 불용성 타입의 도금방식은 금속 도금 용액 중의 Fe 이온 농도의 조절을 통해서 회로부 표면 도금 두께를 낮추는 동시에 비아의 충전성을 높일 수 있다.

다음으로, 상기 인쇄회로기판(100) 표면의 금속층(105, 106)의 총 두께가 0.5∼2㎛이 되도록 금속층(105, 106)을 에칭한다(도 1d 참조).

이때, 금속시드층(105)의 두께 및 실제 에칭되는 금속층(105, 106)의 두께에 따라 에칭되고 남은 인쇄회로기판(100) 표면의 회로부를 구성하는 금속층은 경우에 따라 금속시드층(105) 만으로 이루어질 수도 있다.

이어서, 상기 금속층(105, 106)의 일부가 에칭된 인쇄회로기판 상에, 예를 들어, 통상의 세미에더티브 공법과 같이 드라이 필름과 같은 도금 레지스트(107)를 도포하고, 통상의 노광, 현상 공정을 통하여 회로 형성을 원하는 위치를 노출시킨 후(도 1e 참조), 제2정전류밀도 및 제2역전류밀도에서의 전해 패턴 도금을 수행하여 필요한 만큼 표면 도금 두께를 올려 제2금속도금층(108)을 형성한다(도 1f 참조).

여기서, 상기 제2정전류밀도는 1∼7A/dm², 바람직하게는 2∼5A/dm²로 설정하고, 상기 제2역전류밀도 값은 상기 제2정전류밀도 값의 0∼3.5배가 되도록 설정한다. 즉, 상기 제2역전류밀도 값이 상기 제2정전류밀도 값의 0배가 되는 경우에는 역전류가 인가되지 않는 경우로서 단순 DC 전류만 인가됨을 의미한다. 이처럼, 中전류밀도에서의 DC 전해 도금 또는 실질적으로 거의 이에 상응하는 수준의 低역전류밀도를 적용한 中전류밀도에서의 펄스 전해 도금을 수행하여 적용 목적에 따라 패턴 도금 두께를 자유로이 조절할 수 있다.

다음, 도금 레지스트(107)를 제거하고 상기 제2금속도금층(108)이 형성되지 않은 불필요한 부분의 금속층(105, 106)을 플레시 에칭하여 제거함으로써 제2회로 패턴(109)을 형성한다(도 1g 참조).

상술한 바와 같이, 본 발명에 따르면, 역펄스 도금을 통해서 비아홀을 충전한 다음, 인쇄회로기판 표면의 일부 금속층을 에칭 제거하여 소정의 낮은 두께로 조절한 후 회로 패턴의 두께 도금을 수행함으로써 패턴 도금공정을 이용한 패턴 도금 두께 확보에 대한 자유도를 높일 수 있다. 이에 따라, 라인/스페이스의 미세화를 위해 도금 두께 및 시드층의 두께에 의해 제약을 받는 미세 회로 구현의 한계를 극복할 수 있다. 뿐만 아니라, 다단계의 공정을 통해서 비아 충전과 회로부의 패턴 도금 두께 확보를 단계적으로 달성함으로써 평평한 패턴 형상을 얻을 수 있다. 또한, 비아 충전 도금에 의해 스택 비아의 형성이 가능하다. 따라서, 상술한 이점들로 인해 라인/스페이스 10/10, 8/8 정도의 미세 회로까지도 구현이 가능하며, 고신뢰성, 고밀도의 인쇄회로기판의 제작이 가능하다.

이하 하기 실시예를 통하여 본 발명을 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.

실시예

두께 35㎛의 에폭시계 절연 수지 자재에 레이저 드릴을 사용하여 홀사이즈 67㎛의 BVH(blind via hole)을 형성하였다. 이후 무전해 동도금으로 1.0㎛ 두께의 Cu층을 전체 절연자재 표면에 형성하여 도전을 위한 시드층을 만들었다.

다음, 약 5g/L의 Fe 이온(Fe³⁺) 농도를 갖는 도금액을 이용하여 비아 충전용 전해 판넬 도금을 수행하였다. 이때, 사용된 전류조건으로서 정전류밀도(A/dm²)/역전류밀도(A/dm²)/정전류인가시간(ms)/역전류인가시간(ms)은 각각 7/40/100/6으로 설정하였다. 이로부터 얻은 회로 패턴부와 비아홀부의 도금(충전) 상태를 전자현미경으로 확인하여 그 결과를 도 2a 및 도 2b에 각각 나타내었다.

이어서, 절연자재 표면에 형성된 도금층 두께 중 약 1㎛ 정도만 남기고 에칭한 후, 감광성 필름을 표면에 도포하고 UV 노광 및 현상을 실시하여 회로를 형성하고자 하는 부분의 도금층만을 노출시켰다.

상기 감광성 필름을 도금 레지스트로 하여 전해 패턴 도금을 수행하고, 레지스트 제거 후 플레시 에칭을 통해서 회로 패턴을 형성하였다. 이때, 사용된 전류조건으로서 정전류밀도(A/dm²)/역전류밀도(A/dm²)/정전류인가시간(ms)/역전류인가시간(ms)은 각각 4/0/100/0으로 설정하였다. 이로부터 얻은 회로 패턴부와 비아홀부의 도금(충전) 상태를 전자현미경으로 확인하여 그 결과를 도 2c 및 도 2d에 각각 나타내었다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지 식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

전술한 바와 같이, 본 발명에 따르면, 미세 회로 형성을 위한 전해 도금 공정에서 단계별로 전류밀도를 달리하여 비아를 충전한 후, 표면 에칭으로 표면 두께를 제어한 다음, 회로 패턴의 두께 도금을 수행함으로써 패턴 도금공정을 통한 패턴 도금 두께 확보에 대한 자유도를 높여 별도의 추가 설비 없이 라인/스페이스 10/10 이하의 미세 회로 구현이 가능하다.

또한, 비아 충전과 회로부의 패턴 도금 두께 확보를 단계적으로 달성함으로써 비아 충전과 회로 패턴 형성 시 발생되는 도금 편차 및 회로 패턴 형상에서의 불량을 최소화할 수 있다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (7)

1. (a) 층간 도통을 위한 비아홀을 갖는 인쇄회로기판을 준비하는 단계;

   (b) 상기 비아홀을 포함하는 인쇄회로기판 상에 금속시드층을 형성하는 단계;

   (c) 상기 금속시드층이 형성된 인쇄회로기판 상에 제1정전류밀도 및 제1역전류밀도에서 비아 충전을 위한 전해 판넬 도금을 수행하여 제1금속도금층을 형성하는 단계;

   (d) 상기 인쇄회로기판 표면의 상기 금속시드층과 상기 금속도금층의 총 두께가 0.5∼2㎛이 되도록 상기 금속시드층과 상기 금속도금층을 에칭하는 단계;

   (e) 상기 에칭된 인쇄회로기판 상에 제2정전류밀도 및 제2역전류밀도에서 회로 패턴 두께 도금을 위한 전해 패턴 도금을 수행하여 제2금속도금층을 형성하는 단계; 및

   (f) 상기 제2금속도금층이 형성되지 않은 부위의 제1금속도금층 및 금속시드층을 제거하여 회로 패턴을 형성하는 단계;

   를 포함하되,

   상기 제1정전류밀도는 1∼10A/dm²이고 상기 제2정전류밀도는 1∼7A/dm²이며, 상기 제1정전류밀도와 제1역전류밀도의 전류밀도비는 1: 4∼1: 10이고 상기 제2정전류밀도와 제2역전류밀도의 전류밀도비는 1: 0∼1: 3.5인 것을 특징으로 하는 인쇄회로기판의 제조방법.
2. 제1항에 있어서, 상기 전해 판넬 도금은 0.1∼10g/L의 Fe³⁺를 함유하는 금속 도금 용액으로 수행되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
3. 제1항에 있어서, 상기 금속시드층의 두께는 0.5∼3㎛인 것을 특징으로 하는 인쇄회로기판의 제조방법.
4. 제1항에 있어서, 상기 금속시드층은 무전해 도금층, 금속박 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
5. 층간 도통을 위한 비아홀 및 회로 패턴을 갖는 인쇄회로기판으로서,

   상기 비아홀 및 회로 패턴이:

   (a) 금속시드층; 및

   (b) 상기 금속시드층 상에 형성된, (i) 제1정전류밀도 및 제1역전류밀도에서의 전해 판넬 도금을 통해서 형성된 제1금속도금층과, 제2정전류밀도 및 제2역전류밀도에서의 전해 패턴 도금을 통해서 형성된 제2금속도금층이 순차적으로 적층되어 이루어진 금속도금층, 또는 (ii) 제2정전류밀도 및 제2역전류밀도에서의 전해 패턴 도금을 통해서 형성된 제2금속도금층;

   을 포함하되,

   상기 인쇄회로기판 표면의 회로 패턴을 구성하는 금속시드층과 제1금속도금층의 총 두께가 0.5∼2㎛이며,

   상기 제1정전류밀도는 1∼10A/dm²이고 상기 제2정전류밀도는 1∼7A/dm²이며, 상기 제1정전류밀도와 제1역전류밀도의 전류밀도비는 1: 4∼1: 10이고 상기 제2정전류밀도와 제2역전류밀도의 전류밀도비는 1: 0∼1: 3.5인 것을 특징으로 하는 인쇄회로기판.
6. 제5항에 있어서, 상기 제1금속도금층은 0.1∼10g/L의 Fe³⁺를 함유하는 금속 도금 용액을 이용한 전해 도금에 의해 형성된 것임을 특징으로 하는 인쇄회로기판.
7. 제5항에 있어서, 상기 금속시드층은 무전해 도금층, 금속박 또는 이들의 조합으로 이루어진 것임을 특징으로 하는 인쇄회로기판.

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