JP2022545091A - 銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板の製造方法 - Google Patents

Abstract

本発明は、銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）の製造方法に関する。本方法は、ａ１）多層基板であって、（ｉ）外周面を有する２つの絶縁層の間に埋め込まれた導電性中間層のスタックアセンブリ、（ｉｉ）多層基板の絶縁層の外周面を覆う導電性カバー層、及び（ｉｉｉ）多層基板の外周面から導電性カバー層を通って延び、導電性中間層（１４）上で終わるマイクロビアを含む、多層基板を提供するステップ；ｂ１）カバー層上及びマイクロビアの内表面上に導電層を堆積させるステップ；又はａ２）多層基板であって、（ｉ）外周面を有する２つの絶縁層の間に埋め込まれた導電性中間層のスタックアセンブリ、（ｉｉ）多層基板の絶縁層の外周面から延び、導電性中間層上で終わるマイクロビアを含む、多層基板を提供するステップ；ｂ２）多層基板の絶縁層の外周面上及びマイクロビアの内表面上に導電層を堆積させるステップ；及びｃ）マイクロビア内に銅フィリングを電着し、導電層上に第１の銅層を電着するステップであって、第１の銅層の厚さが０．１から３μｍであり、銅フィリングと第１の銅層がともに平面を形成する、ステップ；を含む。

Description

本発明は、高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）の製造シーケンス、及び製造シーケンスによって得られる高密度相互接続プリント回路基板に関する。

現在、高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）は、サブトラクティブ法、セミアディティブ法（ＳＡＰ）、モディファイドセミアディティブ法（ｍＳＡＰ）、又はアドバンストモディファイドセミアディティブ法（ａｍＳＡＰ）などといった方法によって製造されている。特に、ｍＳＡＰ及びａｍＳＡＰは、超微細マイクロビア構造、≦３０μｍのライン／スペース幅（Ｌ／Ｓ）を可能にする次世代のＨＤＩ ＰＣＢを製造し、従って、より高い複雑さの相互接続を実現するための有望なバリエーションを構成する。

従来型ｍＳＡＰシーケンスは、銅クラッド基板で開始し、ここで、銅カバー層は３から９μｍ厚であってよく、基板は、片面又は両面ブラインドマイクロビア（ＢＭＶ）を含む。プロセスの第１のステップは、銅の無電解析出であって、後続の電解析出ステップのための伝導性基部を設けるために、銅クラッド基板の周辺面及びマイクロビアの内面上に薄い金属シード層（０．３５から０．６μｍ）を散布する。後続の、約３μｍフラッシュ処理の銅の電解析出が、第１の銅層を構成し、部分的に充填したマイクロビアがもたらされる。次のステップにおける、パターン形成したドライフィルム（マスク）をラミネートすることによって、ラインパターン（伝導性トレース）のネガが規定される；すなわち、パターン形成したドライフィルムが、最終的なＰＣＢの伝導性トレース間の間隔区域を規定する。以下のステップでは、基板は、特定のマイクロビア充填電解質を使用して、第２の電解析出ステップで処理される。しかしながら、以前のステップにおけるそのような特定の電解質の使用により、次に後続のエッチングステップで困難をもたらす、マイクロビアパッド（マイクロビアの外端）とパターン形成した銅面との間に好ましくない銅厚ばらつきがもたらされることが、後続のドライフィルムの除去によって明らかになる。最後に、ドライフィルムによって以前規定された区域中の第１及び第２の銅層並びにシード層及びカバー層を完全にエッチングすることによって、トレース間分離を実現することになる。

米国特許出願公開第２００７／０１６３８８７号明細書では、プリント回路基板を提供した後に、少なくともその片側に誘電体で回路基板をコーティングするステップと、レーザーアブレーションを使用してその中にトレンチ及びビアを作成するため誘電体を構成するステップとを含む、回路キャリアを製造する方法が記載される。次に、プライマー層が、誘電体上、その全面上又は生成したトレンチ及びビアの中だけの何れかに堆積される。金属層がプライマー層上に堆積され、トレンチ及びビアは、その中に導体構造を形成するため金属で完全に充填される。最終的に、プライマー層がその全面上に堆積された場合は、誘電体が露出されるまで、過剰な金属及びプライマー層が除去され、導体構造は損傷なしに残される。

トレース幅を一層縮小するという限りなく続く要求に起因して、Ｌ／Ｓ分離が縮小すると、過剰な銅の除去は、ますます複雑な問題になる。特に、均一でない銅層表面を有する厚い銅層の形成が問題である。めっきした銅厚ばらつきに適応し、きれいなトレース間分離を確実にするために、「オーバーエッチング」する傾向が常にあったために、幅が＜３０μｍのトレースでは、許容できない幅の減少並びにアンダーカットという重大な危険がある。結果として、エッチングプロセスの間の上述の危険を減少させるために、銅層の層厚の縮小並びに厚さばらつきの減少が、本発明の望ましい目的である。

米国特許出願公開第２００７／０１６３８８７号明細書

本発明は、電気めっき銅で充填されたマイクロビアを有する高密度相互接続プリント回路基板の製造方法に言及する。

本開示の実施形態は、従来技術に存在する問題のうちの少なくとも１つを少なくともある程度解決しようとするものである。

本開示の第１の態様によると、請求項１に規定されたような銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）の製造方法が提供される。本方法は、
ａ１）多層基板であって、
（ｉ）外周面を有する２つの絶縁層の間に埋め込まれた導電性中間層のスタックアセンブリ、
（ｉｉ）多層基板の絶縁層の外周面を覆うカバー層、及び
（ｉｉｉ）多層基板の外周面からカバー層を通って延び、導電性中間層上で終わるマイクロビア
を含む、多層基板を提供するステップ；
ｂ１）カバー層上及びマイクロビアの内表面上に導電層を堆積させるステップ；又は
ａ２）多層基板であって、
（ｉ）外周面を有する２つの絶縁層の間に埋め込まれた導電性中間層のスタックアセンブリ、
（ｉｉ）多層基板の絶縁層の外周面から延び、導電性中間層上で終わるマイクロビア
を含む、多層基板を提供するステップ；
ｂ２）多層基板の絶縁層の外周面及びマイクロビアの内表面上に導電層を堆積させるステップ；及び
ｃ）マイクロビア内に銅フィリングを電着し、導電層上に第１の銅層を電着するステップであって、第１の銅層の厚さが０．１から３μｍであり、銅フィリングと第１の銅層がともに平面を形成する、ステップ；
を含む。

本発明により、形成された銅層の層厚の低減、並びに厚さばらつきの低減が達成され、ここで、後続のエッチングプロセス中の上述のリスクが低減される。これは、トレンチを形成することなく絶縁層内にマイクロビアのみが形成されることにより可能となる。換言すれば、請求項１のステップａ１）ｉｉｉ）によると、多層基板の外周面から導電性カバー層を通って延び、導電性中間層上で終わるマイクロビアのみであり、多層基板の外周面から導電性カバー層及び絶縁層を通って延びる充填されるべきトレンチとしての他の構造物がない。多層基板の絶縁層の外周面から延び、導電性中間層上で終わるマイクロビアのみで、多層基板の絶縁層の外周面から延びる充填されるべきトレンチとして他の構造がない請求項１のステップａ２）ｉｉ）についても同じである。

これらのマイクロビアが充填され、基板全体に均一な銅層が形成される。その後、絶縁層上に導電ラインを形成するために、銅層をパターン形成することができる。

本発明の別の態様によると、前述の方法によって得られる、銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）が提供される。

本発明のさらなる態様は、従属請求項又は以下の説明から知ることができる。

特徴は、添付の図面を参照して例示的な実施形態を詳細に説明することにより、当業者には明らかになるであろう。

本発明の第１の実施形態による方法の各ステップａ１）～ｇ１）の断面図を含む概略的なシーケンスを示す。 本発明の第２の実施形態による方法の各ステップａ２）～ｇ２）の断面図を含む概略的なシーケンスを示す。

ここで、添付の図面にその例を示す実施形態について詳細に説明する。例示的な実施形態の効果及び特徴、並びにその実装方法について、添付の図面を参照して説明する。図面において、同様の参照符号は同様の要素を表し、重複する説明は省略する。本明細書で使用される場合、用語「及び／又は」は、関連する列挙された項目のうちの１つ又は複数の任意の及び全ての組み合わせを含む。さらに、本発明の実施形態を説明する際の「かもしれない（ｍａｙ）」の使用は、「本発明の１つ又は複数の実施形態」を指す。

本発明の実施形態に関する以下の説明において、単数形の用語は、文脈が明らかにそうでないことを示さない限り、複数形を含むことができる。

図面において、要素の大きさは、明確にするために誇張されている場合がある。例えば、図面において、各要素の大きさ又は厚さは、例示のために任意に示されてもよく、従って、本発明の実施形態は、これに限定されると解釈されるべきではない。

本発明の概念の特徴及びそれを達成する方法は、以下の実施形態の詳細な説明及び添付の図面を参照することによって、より容易に理解され得る。以下、例示的な実施形態について、添付の図面を参照してより詳細に説明するが、これらの図面において、同様の参照符号は、全体を通して同様の要素を指す。しかしながら、本発明は、様々な異なる形態で具体化される可能性があり、本明細書に例示された実施形態のみに限定されるものと解釈されるべきではない。むしろ、これらの実施形態は、本開示が徹底的かつ完全なものとなり、当業者に本発明の側面及び特徴を十分に伝えるように、例として提供されるものである。従って、本開示の態様及び特徴を完全に理解するために、当業者にとって必要でないプロセス、要素、及び技術は、記載されないことがある。

本明細書で使用される場合、「実質的に」、「約」、及び類似の用語は、近似の用語として、程度の用語としてではなく使用され、当業者によって認識されるであろう測定値又は計算値の固有の偏差を説明するよう意図される。さらに、「実質的に」との用語が、数値を使用して表現され得る特徴と組み合わせて使用される場合、「実質的に」との用語は、その数値を中心とした数値の±５％の範囲を示す。さらに、本発明の実施形態を説明する際の「かもしれない（ｍａｙ）」の使用は、「本発明の１つ又は複数の実施形態」を指す。ここで、「上」及び「下」との用語は、ｚ軸に従って定義される。例えば、カバーは、ｚ軸の上部に配置され、一方、接地板は、その下部に配置される。

層又は多層基板の「外周面」との用語は、次のプロセスステップの間に追加の層によって覆われ得る、層又は多層基板の最も外側の表面を指す。層又は多層基板の外周面が追加の層によって覆われる場合、この追加の層の最も外側の表面が次の外周面となる。

「導電性中間層」との用語は、多層基板の内側層を指し、この中間層の両表面は、（「内側」表面の反対側の）外周面を有する（それらの「内側」表面を有する）２つの絶縁層によって覆われている。中間層が２層の場合、各中間層の両表面が絶縁層で覆われ（２つの中間層が３つの絶縁層の間に埋め込まれ）、最も外側の絶縁層が外周面を有している。この場合、（２つの導電性中間層に覆われている）最も内側の絶縁層は、マイクロビアを有していてもいなくてもよい。最も内側の絶縁層がマイクロビアを有する場合、マイクロビアは多層基板の外周面から導電性カバー層を通って（最も外側の）絶縁層を通って、一方の導電性中間層１４を通って、次の絶縁層を通って延び、他方の導電性中間層上で終わる。

本明細書で使用する場合、「第１の銅層の厚さ」との用語は、ステップｃ）において形成される銅層の厚さを指す。図１及び２に図表を用いて示されるような第１の銅層の厚さの値は、通常、充填されたマイクロビアの厚さよりもはるかに小さい値である。第１の銅層の厚さの値は、マイクロビアを含まない絶縁層の外周面より上側に位置する銅層の厚みを意味する。ステップｃ）の銅フィリングにより、第１の銅層の厚さは非常に薄くなり、ボイドとしてのめっきエラーのない高品質の充填マイクロビアが得られ、第１の銅層及び充填マイクロビアの形成面は非常に平面的である。換言すれば、銅フィリングの外周面と銅層との間に大きな高低差がない。

銅フィリングと第１の銅層との間のステップｃ）において形成された平面の高低差は、３０％未満、又は１０％未満、又は１０％から３０％である。換言すれば、銅フィリングの外周面と第１の銅層との間の高低差は、特に３０％未満であり、１０％未満であることが好ましい。一実施形態では、差は１０％から３０％である。本明細書に記載された本開示の実施形態による電子又は電気デバイス及び／又は任意の他の関連デバイス又は構成要素は、任意の適切なハードウェア、ファームウェア（例えば、特定用途向け集積回路）、ソフトウェア、又はソフトウェア、ファームウェア及びハードウェアの組み合わせを利用して実装されてもよい。例えば、これらのデバイスの様々な構成要素は、１つの集積回路（ＩＣ）チップ上に形成されてもよいし、別々のＩＣチップ上に形成されてもよい。さらに、これらのデバイスの様々な構成要素は、フレキシブルプリント回路フィルム、テープキャリアパッケージ（ＴＣＰ）、プリント回路基板（ＰＣＢ）上に実装されてもよいし、１つの基板上に形成されてもよい。さらに、これらのデバイスの様々な構成要素は、１つ又は複数のコンピューティングデバイスにおいて、１つ又は複数のプロセッサ上で動作し、コンピュータプログラム命令を実行し、本明細書に記載された様々な機能性を実行するために他のシステム構成要素と対話する、プロセス又はスレッドであってもよい。コンピュータプログラム命令は、例えばランダムアクセスメモリ（ＲＡＭ）などの標準的なメモリデバイスを使用してコンピューティングデバイスに実装され得るメモリに格納される。コンピュータプログラム命令はまた、例えばＣＤ－ＲＯＭ、フラッシュドライブなどのような他の非一時的なコンピュータ可読媒体に格納されてもよい。また、当業者は、本発明の例示的な実施形態の範囲から逸脱することなく、様々なコンピューティングデバイスの機能性を単一のコンピューティングデバイスに結合又は統合してもよく、又は特定のコンピューティングデバイスの機能性を１つ又は複数の他のコンピューティングデバイスにわたって分散してもよいことを認識するはずである。

一般に、ＨＤＩ ＰＣＢは、最も微細なトレース構造、最小のホール、ブラインドビアや埋設ビア（マイクロビア）を提供する。このため、ＨＤＩ技術では、ビアインパッドや複数のマイクロビア層（スタックビア、スタッガードビア）を用いて、非常にコンパクトで信頼性の高いＰＣＢ設計を実現することができる。ＳＢＵ（Ｓｅｑｕｅｎｔｉａｌ Ｂｕｉｌｄ Ｕｐ）技術やＳＳＢＵ（Ｓｅｍｉ Ｓｅｑｕｅｎｔｉａｌ Ｂｕｉｌｄ Ｕｐ）技術を用いてさらに層をプレスすることで、導電性中間層間の信号を接続及びアンバンドルすることができる。これにより、最外層上に高ピン密度の部品用のスペースが残る。ＩＰＣ規格では、≦０．１５ｍｍのマイクロビア、≦０．１ｍｍのトラック幅／距離、例えば１０／１０μｍ、５／５μｍから２／２μｍまでのライン／スペース比を用いたＨＤＩ回路基板が規定される。

ＨＤＩ層は、両面コア基板又は多層ＰＣＢから構築されてもよい。ＨＤＩ層は、ＰＣＢの両面に構築することができる。ＳＢＵ／ＳＳＢＵプロセスは、幾つかのステップ：層ラミネーション、ビア形成、ビアメタライゼーション、及びビアフィリングで構成される。各工程に対して複数の材料及び／又は技術の選択肢がある。特に、マイクロビアは異なる材料及びプロセスで充填することができる。しかしながら、積層マイクロビアは通常、電気めっきされた銅で充填され、複数のＨＤＩ層間の電気的相互接続を行い、マイクロビアの外側レベル又は最も外側の銅パッドに取り付けられた構成要素に構造的支持を提供する。本発明は、マイクロビアが銅で充填される製造シーケンスを指す。

ブラインドマイクロビアは、正確に１つの外層と１つ又は複数の導電性中間層とを接続する。ブラインドマイクロビアは、中間層上で終了してもよい。ブラインドマイクロビアのアスペクト比は、≦２、好ましくは１～２、より好ましくは≦１（穴の深さと穴の直径との比）であるものとする。マイクロビアの好ましい深さは３０～３０００μｍであり、好ましい直径は３０～３０００μｍである。埋設ビアは、外層からは見えない少なくとも２つの中間層間のマイクロビアである。この技術により、より小さなＰＣＢの表面積（充填密度）に、より多くの機能を収容することができる。

図１は、本発明の第１の実施形態による方法の断面図を含む概略的なシーケンスを示す。

第１の実施形態による銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）を製造する本発明の方法は、
ａ１）多層基板１０であって、
（ｉ）外周面を有する２つの絶縁層１２の間に埋め込まれた導電性中間層１４のスタックアセンブリ、
（ｉｉ）多層基板１０の絶縁層１２の外周面を覆うカバー層１６、及び
（ｉｉｉ）多層基板１０の外周面からカバー層１６、１６ａ、１６ｂを通って延び、導電性中間層１４上で終わるマイクロビア２０
を含む、多層基板１０を提供するステップ；
ｂ１）カバー層１６上及びマイクロビア２０の内表面上に導電層（３０）を堆積させるステップ；及び
ｃ）マイクロビア２０内に銅フィリング４２を電着し、導電層３０上に第１の銅層４０を電着するステップであって、第１の銅層の厚さが０．１から３μｍであり、銅フィリング４２と第１の銅層４０がともに平面３２を形成する、ステップ；
を含む。

図２は、本発明の第２の実施形態による方法の断面図を含む概略的なシーケンスを示す。第２の実施形態による銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）を製造する本発明の方法は、
ａ２）多層基板１０であって、
（ｉ）外周面を有する２つの絶縁層１２の間に埋め込まれた導電性中間層１４のスタックアセンブリ、
（ｉｉ）多層基板１０の絶縁層１２の外周面から延び、導電性中間層１４上で終わるマイクロビア２０
を含む、多層基板１０を提供するステップ；
ｂ２）多層基板１０の絶縁層１２の外周面上及びマイクロビア２０の内表面上に導電層３０を堆積させるステップ；及び
ｃ）マイクロビア２０内に銅フィリング４２を電着し、導電層３０上に第１の銅層４０を電着するステップであって、第１の銅層の厚さが０．１から３μｍであり、銅フィリング４２と第１の銅層４０がともに平面３２を形成する、ステップ；
を含む。

このように、第１の実施形態は、加工に用いる多層基板１０の種類において、第２の実施形態と区別される。第１の実施形態によれば、導電層３０はカバー層１６上に堆積されるが、第２の実施形態によれば、導電層３０は多層基板１０の外周面に直接堆積される。

ステップａ１）及びａ２）において、多層基板１０が提供され、それは順に、少なくとも２つの（電気）絶縁層１２と、（電気）絶縁層１２の間に（直接）埋め込まれた１つ又は複数の導電性中間層１４を含む。このようにして、中間層１４は、多層基板１０に埋め込まれた電気経路を形成する。ＨＤＩ ＰＣＢは、別個の電気経路を形成する幾つかの別個の中間層を含んでもよい。第１の実施形態による多層基板１０は、多層基板１０の上面１６ａ及び下面１６ｂにおいて電気絶縁層の外周面を覆う導電性カバー層１６をさらに含む。導電性カバー層１６は、絶縁層１２上（その外周面上）に直接配置されてもよい。少なくとも１つのマイクロビア２０は、多層基板１０の外周面から－第１の実施形態の場合は前記導電性カバー層１６を通って－延び、導電性中間層１４上で終わる。ＨＤＩ ＰＣＢは、複数のマイクロビアを含んでもよい。

第１の実施形態による導電性カバー層１６は、導電性材料、例えば金属又は金属合金、導電性金属酸化物（酸化チタンなど）、炭素系材料（グラファイト、グラフィン、グラフィジインなど）、導電性ポリマー（エコパクトＣＰなど）又は導電性有機材料から作られる。好ましくは、導電性カバー層１６は、銅製である。金属含有層は、例えば化学的又は自己触媒金属めっき、物理的気相蒸着（ＰＶＤ）又は化学的気相蒸着（ＣＶＤ）によって堆積されてもよい。一般に、多層基板１０は、片面又は両面高密度相互接続プリント回路基板の出発材料となり得る。従って、１つ又は複数のマイクロビア２０は、多層基板１０の中に穿設されてもよい。従って、多層基板１０の片面又は両面にある１つ又は複数のマイクロビアは、それぞれ多層基板１０の外周面から（第１の実施形態によればカバー層１６を通って）延び、導電性中間層１４上で終わってもよい。マイクロビア２０は、例えばレーザー穿孔によって、多層基板１０の片面又は両面に穿孔されてもよい。好ましくは、マイクロビア２０は、超短パルスレーザー（ＵＳＰレーザー）又はＣＯ_２レーザーを用いたレーザー穿孔によって穿孔されてもよい。多層基板１０の絶縁層１２内には、他の構造は形成されない。

一般に、マイクロビア２０は、マイクロビア底部と内壁とによって規定されてもよく、マイクロビア底部は導電性中間層１４を構成し、マイクロビア底部及びマイクロビアの内壁はマイクロビアの内表面を構成している。

多層基板１０の片面又は両面に１つ又は複数のマイクロビア２０を穿設し、それによってカバー層１６及び少なくとも１つの絶縁層１２を貫通させてもよく、ここでマイクロビア２０は、マイクロビア底部及び内壁を含み、マイクロビア底部は導電性中間層１４を構成し、マイクロビア底部及びマイクロビア２０の内壁は、マイクロビア２０の内表面を構成している。

第１の実施形態による適切な導電性カバー層１６は、ラミネートされた銅箔であってもよい。さらに、導電性カバー層１６は、０．０１から５μｍ、好ましくは０．０２から０．５μｍの範囲の層厚を有していてもよい。

ステップｂ１）又はｂ２）における導電層３０は、導電性カバー層１６上、それぞれ多層基板１０の外周面及びマイクロビア２０の底面と内壁とで規定されるマイクロビア２０の内表面上に無電解めっき（無電解析出）によって形成されてもよい。導電層３０は、マイクロビア２０内の銅フィリング４２と同様に第１の銅層４０の電着に適した導電面を提供するために、カバー層１６（第１の実施形態）又は多層基板１０の外周面（第２の実施形態）並びにマイクロビア２０の内表面に適用される。導電層３０は、無電解めっきプロセス、無電解蒸着プロセス、物理的蒸着プロセス、化学的気相蒸着プロセス、プラズマ強化化学的気相蒸着プロセス、又は導電性非金属層に対する蒸着プロセスのうちの１つ又は複数によって形成されてもよい。

導電層３０は導電性材料、例えば、金属又は金属合金、導電性金属酸化物（酸化チタンなど）、炭素系材料（グラファイト、グラフィン、グラフィジインなど）、導電性ポリマー（エコパクトＣＰなど）又は導電性有機材料で作られる。例えば、導電層３０は、銅又は白金製であってもよい。導電層３０の金属は、金、銀、パラジウム又はアルミニウムなどの他の導電性金属に代えて、又はさらに他の導電性金属を含んでもよい。金属含有層は、例えば化学的又は自己触媒金属めっき、物理的気相蒸着（ＰＶＤ）又は化学的気相蒸着（ＣＶＤ）により堆積されてもよい。

マイクロビア２０内の銅フィリング４２を形成し、導電層３０上の第１の銅層４０を形成するために銅を電着するステップｃ）は、導電層３０をカソードとして接続した電解銅めっきシステム内の電解浴に多層基板１０を浸漬するステップを含むことができる。めっきシステムは、不溶性寸法安定アノード及び銅金属源をさらに含む。電解浴は、酸、銅イオン源、Ｆｅ^２＋イオン（第一鉄イオン）及び／又はＦｅ^３＋イオン（第二鉄イオン）源、並びに析出した銅の物理機械的特性を制御するための少なくとも１つの添加剤を含む。

第１の銅層の厚さは０．１から３μｍであり、銅フィリング４２と第１の銅層４０とがともに平面３２を形成している。換言すれば、銅フィリング４２の外周面と銅層４０との間に大きな高低差はない。銅フィリング４２の外周面と銅層４０との間の高低差は、特に１μｍ未満、より好ましくは０．１μｍ未満、最も好ましくは０．０１μｍ未満である。

浸漬ステップｃ）に続いて、不溶性寸法安定アノードと導電層３０との間に電圧を印加して、マイクロビア２０内の銅フィリング４２及び第１の銅層４０を形成するために銅を電着させるのに十分な時間、それらの間に電流が流れるようにし、銅金属源から銅イオンを溶解させることで電着される銅イオンをさらに供給するために、電解浴中にＦｅ^２＋／Ｆｅ^３＋酸化還元系が確立される。

換言すれば、ステップｃ）において、マイクロビア２０内の銅フィリング４２及び第１の銅層４０を、導電層３０上に（第１の）電着プロセス（電気めっき）により堆積させる。ステップｃ）に記載される電着は、ステップｂ１）又はｂ２）の加工済の多層基板１０と１つ又は複数の不溶性寸法安定アノードとを電解浴で接触させ、加工済の多層基板と不溶性寸法安定アノードとの間に電圧を印加することによって行うことができる。このように、本実施形態では、不溶性寸法安定アノードと導電層との間に電圧を印加してそれらの間に電流が流れるようにするステップは、マイクロビア２０を完全に埋めるために銅を電着するのに十分な時間実施される。

銅イオン源は、銅（ＩＩ）塩であり得、好ましくは硫酸銅（ＩＩ）、硫酸銅（ＩＩ）五水和物、硫酸銅（ＩＩ）七水和物、メタンスルホン酸銅（ＩＩ）、ピロリン酸銅（ＩＩ）、フルオロボレート銅（ＩＩ）及びスルファミン酸銅（ＩＩ）からなる群から選択され得る。

上記のように、浴内に鉄（ＩＩ）及び／又は鉄（ＩＩＩ）塩が含まれる。適切な鉄塩は、硫酸鉄（ＩＩ）七水和物及び硫酸鉄（ＩＩ）九水和物の両方であり得、その何れか又は両方から、短い動作時間の後、効果的なＦｅ^２＋／Ｆｅ^３＋（鉄（ＩＩ）／鉄（ＩＩＩ））酸化還元系が形成される。

別の実施形態では、第一鉄イオン源は、鉄（ＩＩ）塩であり、好ましくは硫酸鉄（ＩＩ）七水和物、酢酸鉄（ＩＩ）、プロピオン酸鉄（ＩＩ）、安息香酸鉄（ＩＩ）、及びヘキサフルオロケイ酸鉄（ＩＩ）からなる群から選択される。

別の実施形態によると、第二鉄イオン源は、鉄（ＩＩＩ）塩であり、好ましくは硫酸鉄（ＩＩＩ）九水和物、酢酸鉄（ＩＩＩ）、プロピオン酸鉄（ＩＩＩ）、安息香酸鉄（ＩＩＩ）、及びヘキサフルオロケイ酸鉄（ＩＩＩ）からなる群から選択される。

これらの塩は、主に水性で酸性の銅浴に適している。他の水溶性鉄塩、例えば過塩素酸鉄も使用することができる。（硬質）錯体形成剤を含まない塩が有利である。このような錯形成剤は生物学的に非分解性であるか、あるいは多少の困難さを伴ってのみ分解される場合があり、従ってこのような塩は、すすぎ落とし水を廃棄する際に問題を引き起こし得る（例えば、鉄アンモニウムミョウバン）。銅析出液の場合に望ましくない二次反応を引き起こすアニオンを有する鉄化合物、例えば塩化物又は硝酸塩は、使用すべきではない。結果として、鉄イオンのカルボン酸塩、例えば酢酸塩、プロピオン酸塩、及び安息香酸塩、並びにヘキサフルオロケイ酸塩も有利である。Ｆｅ^２＋／Ｆｅ^３＋イオン酸化還元系を採用する適切な系は、例えば、国際公開第２０１０／０９４９９８号、国際公開第２００７／１１２９７１号、米国特許第５，９７６，３４１号明細書及び第６，０９９，７１１号明細書に開示されており、この系に関する追加の詳細について参照することができる。Ｆｅ^２＋／Ｆｅ^３＋イオン酸化還元系の使用に関する前述の特許の開示は、参照により本明細書に組み込まれる。

適切な添加化合物は、例えば、高分子含酸素化合物、有機硫黄化合物、チオ尿素化合物、高分子フェナゾニウム化合物及び高分子窒素化合物、並びにこれらの添加化合物の何れかの任意の２つ又は複数の混合物又は組み合わせであってもよい。

適切な、例示的な高分子酸素含有化合物は、以下：カルボキシメチルセルロース、ノニルフェノール－ポリグリコールエーテル、オクタンジオール－ビス－（ポリアルキレングリコールエーテル）、オクタノールポリアルキレングリコールエーテル、オレイン酸ポリグリコールエステル、ポリエチレン－プロピレングリコールコポリマーポリエチレングリコール、ポリエチレングリコール－ジメチルエーテル、ポリオキシプロピレングリコール、ポリプロピレングリコール、ポリビニルアルコール、ステアリン酸ポリグリコールエステル、ステアリルアルコールポリグリコールエーテル及びβ－ナフトールポリグリコールエーテル、の１つ又は複数を含むことができる。

適切な、例示的なチオ尿素型化合物は、以下：チオ尿素、Ｎ－アセチルチオ尿素、Ｎ－トリフルオロアセチルチオ尿素、Ｎ－エチルチオ尿素、Ｎ－シアノアセチルチオ尿素、Ｎ－アリルチオ尿素、ｏ－トリルチオ尿素、Ｎ，Ｎ’－ブチレンチオ尿素、チアゾリジンチオール、４－チアゾリンチオール、イミダゾリジンチオール（Ｎ，Ｎ’－エチレンチオ尿素）、４－メチル－２－ピリミジンチオール、２－チオウラシル、の１つ又は複数を含んでいてもよい。

適切な、例示的なフェナゾニウム化合物は、以下：ポリ（６－メチル－７－ジメチルアミノ－５－フェニルフェナゾニウムサルフェート）、ポリ（２－メチル－７－ジエチルアミノ－５－フェニルフェナゾニウムクロリド）、ポリ（２－メチル－７－ジメチルアミノ－５－フェニルフェナゾニウムサルフェート）、ポリ（５－メチル－７－ジメチルアミノフェナゾニウムアセテート）、ポリ（２－メチル－７－アニリノ－５－フェニルフェナゾニウムサルフェート）、ポリ（２－メチル－７－ジメチルアミノフェナゾニウムサルフェート）、ポリ（７－メチルアミノ－５－フェニルフェナゾニウムアセテート）、ポリ（７－エチルアミノ－２，５－ジフェニルフェナゾニウムクロリド）、ポリ（２，８－ジメチル１－７－ジエチルアミノ－５－ｐ－トリル－フェナゾニウムクロリド）、ポリ（２，５，８－トリフェニル１－７－ジメチルアミノフェナゾニウムサルフェート）、ポリ（２，８－ジメチル１－７－アミノ－５－フェニルフェナゾニウムサルフェート）及びポリ（７－ジメチルアミノ－５－フェニルフェナゾニウムクロリド）、の１つ又は複数を含むことができる。

適切な、例示的な高分子窒素含有化合物は、以下：ポリエチレンイミン、ポリエチレンイミド、ポリアクリル酸アミド、ポリプロピレンイミン、ポリブチレンイミン、Ｎ－メチルポリエチレンイミン、Ｎ－アセチルポリエチレンイミン及びＮ－ブチルポリエチレンイミン、の１つ又は複数を含んでいてもよい。

原理的には、銅イオンは多層基板上への電着プロセスの間に消費される。しかしながら、電解浴中で銅イオンを回収するために、不溶性寸法安定アノードによりそれらを直接供給することはできない。その代わりに、銅金属源、すなわち銅又は銅含有形状体から成る犠牲アノードを化学的に溶解することによって、それらを供給することになる。銅金属源の溶解は、二次反応器において実現及び／又は制御されてもよく、電着は、一次反応器において実現及び／又は制御されてもよく、両方の反応器は接続されていてもよい。二次反応器と一次反応器の間で電解浴を適切な流量で循環させるために、二次反応器は一次反応器と接続されてもよい。

この酸化還元系において、銅イオンは、銅金属源（犠牲アノード又は銅含有形状体）から、酸化剤としての溶解したＦｅ（ＩＩＩ）塩との酸化還元反応において形成される。換言すれば、Ｆｅ（ＩＩＩ）イオンはＦｅ（ＩＩ）イオンに還元され、一方、銅金属源は酸化されてＣｕ（ＩＩ）イオンを形成する。この酸化還元反応により、電着プロセスに必要な銅イオンの総濃度を電解浴中で比較的一定に保つことができる。さらに、その上に実際の電圧が印加される不溶性寸法安定アノードは、同じ均一な大きさのままである。認識されるように、以下の反応が起こる。

不溶性寸法安定アノード（電着プロセス）において、
Ｆｅ^２＋→Ｆｅ^３＋＋ｅ^－

カソードにおいて、すなわち、多層基板（電着プロセス）において、
Ｃｕ^２＋＋２ｅ^－→Ｃｕ^〇（主反応）
Ｆｅ^３＋＋ｅ^－→Ｆｅ^２＋（副反応）

銅金属源（Ｃｕ^２＋の無電解回収）において、
Ｃｕ^〇＋２Ｆｅ^３＋→Ｃｕ^２＋＋２Ｆｅ^２＋

別の実施形態では、電圧は、順方向電流パルス及び逆方向電流パルスを含むバイポーラパルスで逆方向パルス状に印加される。

基板に電圧を印加する場合、ビアを有する領域（いわゆる高ホール密度領域、ＨＨＤ領域）とビアを有しない領域との間で局所電流密度が乖離するとともに、それは特定の領域におけるビアのホール密度に依存する。ＨＨＤ領域は一般的に、ビアを有しない領域と比較して、低い局所電流密度を有する。さらに、ビアのホール密度が高いほど、局所電流密度は低くなる。その文脈において、基板の特定領域に対するＨＨＤ表面因子は、すべてのビアの内表面を含む全表面（全グリッド領域ともいう）と、対応する領域の外周面（グリッド表面ともいう）との比として定義される。ＨＨＤ表面因子が高いほど、それぞれビアの数が多くなり、ホールピッチ（ビア中間点の間の距離）が小さくなり、ビアの直径が小さくなり、電流密度が小さくなる。

上記の電着プロセスにおいて、局所電流効率、すなわち電気化学反応（ここでは銅の析出）を促進する系において電子が移動する効率は、局所電流密度と相関がある。従って、ＨＨＤ表面因子が高いほど、局所電流密度は低くなり、局所電流効率は低くなり、すなわち銅の析出による層厚は小さくなる。

上記の酸化還元系において、局所電流効率はさらに電解浴中のＦｅ^３＋濃度によって決まり、すなわち、Ｆｅ^３＋濃度が高いほど、析出する銅層の厚さは小さくなる。

さらに、上記の酸化還元系において、局所電流効率は温度によって決まり、すなわち、温度が高いほど、析出する銅層の厚さは小さくなる。

さらに、上記の酸化還元系において、局所電流効率は、逆方向電流パルスの持続時間によって決まり、すなわち、逆方向電流パルスの持続時間が長いほど、析出する銅層の厚さは小さくなる。

別の実施形態では、電圧は、順方向電流パルス及び逆方向電流パルスを含むバイポーラパルスで逆方向パルス状に印加される。

別の実施形態では、局所電流効率は、銅イオン源の濃度、第一鉄イオン源の濃度、第二鉄イオン源の濃度、逆方向電流パルスの持続時間及び電解浴の温度の少なくとも１つを調整することによって制御される。好ましくは、局所電流効率は、第二鉄イオン源の濃度、逆方向電流パルスの持続時間、及び電解浴の温度の少なくとも１つを調整することによって制御される。

特に、第一鉄イオンの濃度及び／又は電解浴の温度を高くすると、電流効率は低下する。さらに、逆方向パルスの持続時間を短くすると、電流効率はまた低下する。一方、銅（ＩＩ）イオン濃度の上昇に伴い、電流効率は上昇する。

別の実施形態では、電解浴は、２０から１５０ｇ／ｌの範囲の濃度の銅イオン源、及び／又は１から４０ｇ／ｌの範囲の濃度の第一鉄イオン源、及び／又は０．１から４０ｇ／ｌの範囲の濃度の第二鉄イオン源を含む。

逆方向電流パルスの持続時間は、０から２００ミリ秒の範囲で調整することができる。

さらに、順方向電流パルスの持続時間は、０から２００ミリ秒の範囲で調整されてもよい。

本発明の別の実施形態では、ステップｃ）の後に、
第１の銅層４０上にパターン形成されたマスキングフィルム５０を形成する、ステップｄ）、
パターン形成されたマスキングフィルム５０によって覆われていない領域に第２の銅層６０を電着する、ステップｅ）；及び
パターン形成されたマスキングフィルム５０を除去する、ステップｆ）；
が続く。

換言すれば、ステップｄ）は、第１の銅層４０の一部の上にパターン形成されたマスキングフィルム５０を配置して硬化させるステップ、又はラミネートするステップを含むことができる。ステップｄ）の目的は、パターン形成されたマスキングフィルム５０によって覆われた領域における第２の銅層６０の電着を回避することである。パターン形成されたマスキングフィルム５０は、例えば、フォトレジストであってもよい。

ステップｅ）は、ステップｄ）の加工済の多層基板１０及び１つ又は複数の不溶性寸法安定アノードを電解浴と接触させ、加工済の多層基板１０とアノードとの間に電圧を印加することで第２の銅層６０の（第２の）電着（電気めっき）を行うステップを含む。電着は、電着された銅の均一な分布に十分な時間行われる。

ステップｆ）は、例えば有機溶媒を適用してパターン形成マスキングフィルム５０を溶解することにより、パターン形成されたマスキングフィルム５０を除去するための当技術分野で知られている任意の適切な方法を含んでいてもよい。

ステップｆ）の後に、ステップｄ）においてマスキングフィルム５０によって覆われていた領域におけるカバー層１６、１６ａ、１６ｂ、導電層３０、及び第１の銅層４０を完全に除去するのに十分なエッチング時間、加工済の多層基板１０の外周面を（差分）エッチングするステップｇ１）を行ってもよい（第１の実施形態）。第２の実施形態の場合、ステップｆ）の後に、ステップｄ）においてマスキングフィルム５０によって覆われていた領域における第１の銅層４０及び導電層３０を完全に除去するのに十分なエッチング時間、加工済の多層基板１０の外周面を（差分）エッチングするステップｇ２）を行ってもよい。

換言すれば、本方法は、ステップｆ）に続いて、自由にアクセス可能な第１の銅層４０、隣接する導電層３０及び隣接するカバー層１６を完全に除去するのに適した接触時間内、ステップｆ）の加工済の多層基板をエッチング溶液と接触させるエッチングステップｇ１）それぞれｇ２）を含んでいてもよい。従って、図１は、本発明の第１の実施形態による方法の各ステップａ１）～ｇ１）の断面図を含む概略的なシーケンスである。図示された例示的な方法のシーケンスは、マイクロビア２０を含む多層基板１０と、多層基板１０の両面上のカバー層１６ａ、１６ｂとしての銅クラッドとを提供し、マイクロビア２０の各々は、導電性中間層１４で終了する、ステップａ１）；
銅クラッド基板１０のカバー層１６ａ，１６ｂ上及びマイクロビア２０の内表面上に、例えば無電解めっきにより導電層３０を堆積させる、ステップｂ１）；
マイクロビア２０内に銅フィリング４２を電着し、導電層３０上に第１の銅層４０を電着する、ステップｃ）；
第１の銅層４０上にパターン形成されたマスキングフィルム５０を形成する、ステップｄ）；
マスキングフィルム５０によって覆われていない領域に第２の銅層６０を電着する、ステップｅ）；
マスキングフィルム５０を除去する、ステップｆ）；及び
自由にアクセス可能なカバー層１６の領域が完全に除去されるように十分なエッチング時間、加工済の多層基板１０の外周面をエッチングする、ステップｇ１）；
を含む。

図２は、本発明の第２の実施形態による方法の各ステップａ２）～ｇ２）の断面図を含む概略的なシーケンスである。図示された例示的な方法のシーケンスは、
多層基板１０の両面上にマイクロビア２０を含む多層基板１０を提供し、マイクロビア２０の各々は、導電性中間層１４で終了する、ステップａ２）；
多層基板の外周面上及びマイクロビア２０の内表面上に、例えば無電解めっきにより導電層３０を堆積させる、ステップｂ２；
マイクロビア２０内に銅フィリング４２を電着し、導電層３０上に第１の銅層４０を電着する、ステップｃ）；
第１の銅層４０上にパターン形成されたマスキングフィルム５０を形成する、ステップｄ）；
マスキングフィルム５０によって覆われていない領域に第２の銅層６０を電着する、ステップｅ）；
マスキングフィルム５０を除去する、ステップｆ）；及び
マスキングフィルム５０によって覆われていた領域における第１の銅層４０及び導電層３０が完全に除去されるように十分なエッチング時間、加工済の多層基板１０の外周面をエッチングする、ステップｇ１）；
を含む。

本開示による方法は、マイクロビアの外端面とパターン形成された銅表面との間の銅厚のばらつきが最小化されるという利点を有する。さらに、パターン形成された銅表面の全体的な層厚が小さいため、トレース間の分離のためのエッチング時間が短縮され、従って、有害な幅狭やアンダーカットエッチングのリスクを最小限に抑えることができる。

１０ 多層基板
１２ 絶縁層
１４ 導電性中間層
１６、１６ａ、１６ｂ カバー層
２０ マイクロビア
３０ 導電層
３２ 平面
４０ 第１の銅層
５０ パターン形成されたマスキングフィルム
６０ 第２の銅層

Claims (16)

1. 銅で充填されたマイクロビアを含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）の製造方法であって、
   ａ１）多層基板（１０）であって、
   （ｉ）外周面を有する２つの絶縁層（１２）の間に埋め込まれた導電性中間層（１４）のスタックアセンブリ、
   （ｉｉ）前記多層基板（１０）の前記絶縁層（１２）の外周面を覆う導電性カバー層（１６、１６ａ、１６ｂ）、及び
   （ｉｉｉ）前記多層基板（１０）の外周面から前記導電性カバー層（１６、１６ａ、１６ｂ）を通って延び、前記導電性中間層（１４）上で終わるマイクロビア（２０）
   を含む、多層基板（１０）を提供するステップ；
   ｂ１）前記カバー層（１６ａ、１６ｂ）上及び前記マイクロビア（２０）の内表面上に導電層（３０）を堆積させるステップ；又は
   ａ２）多層基板（１０）であって、
   （ｉ）外周面を有する２つの絶縁層（１２）の間に埋め込まれた導電性中間層（１４）のスタックアセンブリ、
   （ｉｉ）前記多層基板（１０）の前記絶縁層（１２）の外周面から延び、前記導電性中間層（１４）上で終わるマイクロビア（２０）
   を含む、多層基板（１０）を提供するステップ；
   ｂ２）前記多層基板（１０）の前記絶縁層（１２）の外周面上及び前記マイクロビア（２０）の内表面上に導電層（３０）を堆積させるステップ；及び
   ｃ）前記マイクロビア（２０）内に銅フィリング（４２）を電着し、前記導電層（３０）上に第１の銅層（４０）を電着するステップであって、前記第１の銅層（４０）の厚さが０．１から３μｍであり、前記銅フィリング（４２）と前記第１の銅層（４０）がともに平面（３２）を形成する、ステップ；
   を含む、方法。
2. ステップｃ）に続いて、
   ｄ）前記第１の銅層（４０）上にパターン形成されたマスキングフィルム（５０）を形成するステップ；
   ｅ）前記パターン形成されたマスキングフィルム（５０）によって覆われていない領域に第２の銅層（６０）を電着するステップ；及び
   ｆ）前記パターン形成されたマスキングフィルム（５０）を除去するステップ；
   をさらに含む、請求項１に記載の方法。
3. ステップｆ）に続いて、
   ｇ１）ステップｄ）において前記マスキングフィルム（５０）によって覆われていた領域における前記第１の銅層（４０）、前記導電層（３０）及び前記導電性カバー層（１６、１６ａ、１６ｂ）を完全に除去するのに十分なエッチング時間、ａ１）及びｂ１）の下で提供された加工済の多層基板（１０）の外周面をエッチングするステップ；又は
   ｇ２）ステップｄ）において前記マスキングフィルム（５０）によって覆われていた領域における前記第１の銅層（４０）及び前記導電層（３０）を完全に除去するのに十分なエッチング時間、ａ２）及びｂ２）の下で提供された加工済の多層基板（１０）の外周面をエッチングするステップ；
   をさらに含む、請求項２に記載の方法。
4. ステップｂ１）の前記導電層（３０）は、銅又は白金を含む導電層（３０）である、請求項１から３の何れか一項に記載の方法。
5. ステップｂ２）の前記導電性非金属層（３０）は、有機導電層（３０）、炭素系材料層又は導電性金属酸化物層（３０）である、請求項１から４の何れか一項に記載の方法。
6. 前記マイクロビア（２０）内に銅フィリング（４２）を形成し、前記導電層（３０）上に第１の銅層（４０）を形成するために銅を電着するステップｃ）が、前記導電層（３０）をカソードとして接続した電解銅めっきシステム内の電解浴に前記多層基板（１０）を浸漬するステップであって、前記めっきシステムが、不溶性寸法安定アノード及び銅金属源をさらに含み、前記電解浴が、酸、銅イオン源、Ｆｅ^２＋及び／又はＦｅ^３＋イオン源、並びに析出した銅の物理機械的特性を制御するための少なくとも１つの添加剤を含む、ステップ；及び
   前記不溶性寸法安定アノードと前記導電層（３０）との間に電圧を印加して、前記マイクロビア（２０）内の前記銅フィリング（４２）及び前記第１の銅層（４０）を形成するために銅を電着させるのに十分な時間、それらの間に電流が流れるようにするステップであって、前記銅金属源から銅イオンを溶解させることで電着される銅イオンをさらに供給するために、前記電解浴中にＦｅ^２＋／Ｆｅ^３＋酸化還元系が確立される、ステップ；
   を含む、請求項１から５の何れか一項に記載の方法。
7. 前記銅イオン源が、銅（ＩＩ）塩であり、好ましくは硫酸銅（ＩＩ）、硫酸銅（ＩＩ）五水和物、硫酸銅（ＩＩ）七水和物、メタンスルホン酸銅（ＩＩ）、ピロリン酸銅（ＩＩ）、フルオロボレート銅（ＩＩ）及びスルファミン酸銅（ＩＩ）からなる群から選択される、請求項６に記載の方法。
8. 前記第一鉄イオン源が、鉄（ＩＩ）塩であり、好ましくは硫酸鉄（ＩＩ）七水和物、酢酸鉄（ＩＩ）、プロピオン酸鉄（ＩＩ）、安息香酸鉄（ＩＩ）、及びヘキサフルオロケイ酸鉄（ＩＩ）からなる群から選択される、請求項６又は７に記載の方法。
9. 前記第二鉄イオン源が、鉄（ＩＩＩ）塩を含み、好ましくは硫酸鉄（ＩＩＩ）九水和物、酢酸鉄（ＩＩＩ）、プロピオン酸鉄（ＩＩＩ）、安息香酸鉄（ＩＩＩ）、及びヘキサフルオロケイ酸鉄（ＩＩＩ）からなる群から選択される、請求項６から８の何れか一項に記載の方法。
10. 前記電圧は、順方向電流パルス及び逆方向電流パルスを含むバイポーラパルスで逆方向パルス状に印加される、請求項６から９の何れか一項に記載の方法。
11. 局所電流効率を、
    前記銅イオン源の濃度、
    前記第一鉄イオン源の濃度、
    前記第二鉄イオン源の濃度、
    逆方向電流パルスの持続時間、及び
    前記電解浴の温度
    の少なくとも１つを調整することによって制御する、請求項６から１０の何れか一項に記載の方法。
12. 前記電解浴は、
    ２０から１５０ｇ／ｌの範囲の濃度の銅イオン源、及び／又は
    １から４０ｇ／ｌの範囲の濃度の第一鉄イオン源、及び／又は
    ０．１から４０ｇ／ｌの範囲の濃度の第二鉄イオン源
    を含む、請求項１１に記載の方法。
13. 前記逆方向電流パルスの持続時間を０から２００ｍｓミリ秒の範囲で調整する、請求項１１又は１２に記載の方法。
14. ａ１）（ｉｉｉ）において、前記多層基板（１０）の外周面から前記導電性カバー層（１６、１６ａ、１６ｂ）及び前記絶縁層（１２）を通って延びる充填されるべき他の構造物がない、又はａ２）（ｉｉ）において、前記多層基板（１０）の前記絶縁層（１２）の外周面から延びる充填されるべき他の構造物がない、請求項１から１３の何れか一項に記載の方法。
15. 前記銅フィリング（４２）と前記第１の銅層（４０）との間のステップｃ）において形成された平面の高低差は、３０％未満又は１０％未満又は１０％から３０％である、請求項１から１４の何れか一項に記載の方法。
16. 銅で充填されたマイクロビア（２０）を含む高密度相互接続プリント回路基板（ＨＤＩ ＰＣＢ）であって、前記ＨＤＩ ＰＣＢは、請求項１から１５の何れか一項に記載の方法によって得られる、高密度相互接続プリント回路基板。

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