KR20220045684A - 지그재그 모양의 와이어를 포함하는 반도체 패키지 - Google Patents

지그재그 모양의 와이어를 포함하는 반도체 패키지 Download PDF

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KR20220045684A
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wires
chip
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package substrate
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이채성
김종훈
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Abstract

상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 패키지는 패키지 기판 상에 실장된 칩 스택, 상기 패키지 기판 상에 배치된 제1 와이어, 및 상기 칩 스택 및 상기 제1 와이어를 감싸는 몰딩층을 포함할 수 있다. 상기 제1 와이어는 상기 패키지 기판의 상면으로부터 위 쪽으로 지그재그 모양을 가질 수 있다.

Description

지그재그 모양의 와이어를 포함하는 반도체 패키지{Semiconductor Package Including a Wire Having a Zigzag Shape}
본 개시는 반도체 패키지에 관한 것으로, 보다 상세하게는 지그재그 모양의 와이어를 포함하는 반도체 패키지에 관한 것이다.
최근 로직 칩 상에 복수의 메모리 칩들이 적층된 반도체 패키지가 제안되었다. 이에 따라, 복수의 칩들의 방열이 중요한 문제로 대두되고 있다. 특히, 메모리 칩보다 열을 더 발생하는 로직 칩이 가장 아래 쪽에 배치되기 때문에, 상 방향으로 충분히 방열하지 못하여 반도체 패키지의 성능이 저하되고 수명이 단축될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 향상된 방열 기능을 갖는 반도체 패키지를 제공하는 것이다.
본 발명의 실시예들이 해결하고자 하는 과제는, 향상된 방열 기능을 갖는 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예들이 해결하고자 하는 과제는, 지그재그 모양의 와이어를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 실시예들이 해결하고자 하는 과제는, 지그재그 모양의 와이어를 형성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 반도체 패키지는 패키지 기판 상에 실장된 칩 스택, 상기 패키지 기판 상에 배치된 제1 와이어, 및 상기 칩 스택 및 상기 제1 와이어를 감싸는 몰딩층을 포함할 수 있다. 상기 제1 와이어는 상기 패키지 기판의 상면으로부터 위 쪽으로 지그재그 모양을 가질 수 있다.
본 발명의 일 실시예에 의한 반도체 패키지는 칩 영역, 상기 칩 영역을 둘러싸는 주변 영역을 갖는 패키지 기판; 상기 칩 영역 내에 배치된 칩 스택; 및 상기 주변 영역 내에 배치된 제1 와이어를 포함할 수 있다. 상기 제1 와이어는 각각, 상기 패키지 기판의 상면으로부터 수직한 방향으로 배열되고 괄호 모양을 갖는 복수의 제1 단위 와이어들을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 패키지 제조 방법은 패키지 기판을 준비하되, 상기 패키지 기판은 매트릭스 모양으로 배열된 칩 영역들 및 상기 칩 영역들을 둘러싸는 주변 영역들을 포함하고; 상기 칩 영역들 상에 각각, 칩 스택들을 실장하고; 상기 주변 영역들 상에 상기 칩 스택들을 둘러싸는 예비 외측 와이어들을 형성하되, 상기 예비 외측 와이어들은 상기 패키지 기판의 상면으로부터 수직하게 위 쪽으로 지그재그 모양을 갖고; 상기 패키지 기판 상에 상기 칩 스택들 및 상기 예비 외측 와이어들을 감싸는 몰딩층을 형성하고, 및 쏘잉 공정을 수행하여 상기 패키지 기판 및 상기 몰딩층을 절단하여 분리된 반도체 패키지들을 제조하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 패키지 제조 방법은 칩 영역들 및 상기 칩 영역들을 둘러싸는 주변 영역들을 갖는 패키지 기판을 준비하고, 상기 칩 영역들 내에 각각, 칩 스택들을 실장하고, 상기 주변 영역들 내에 지그재그 모양을 갖는 제1 와이어들 및 수직하게 곧추선 모양을 갖는 제2 와이어들을 형성하고, 상기 패키지 기판 상에 상기 칩 스택들, 상기 제1 와이어들, 및 상기 제2 와이어들을 감싸는 몰딩층을 형성하고, 상기 몰딩층, 상기 제1 와이어들, 및 상기 제2 와이어들의 상부들을 부분적으로 제거하고, 및 상기 몰딩층, 상기 제1 와이어들, 및 상기 패키지 기판을 분리하는 것을 포함할 수 있다.
본 발명의 실시예들에 의하면, 반도체 패키지 내에서 발생하는 열을 상방 및 측방으로 효과적으로 방출시킬 수 있으므로, 반도체 패키지에 포함된 반도체 칩들의 성능 및 수명이 길어질 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 의한 반도체 패키지를 개략적으로 보이는 도면들이다.
도 2a 내지 2c는 본 발명의 추가적인 실시예들에 의한 반도체 패키지들을 개략적으로 보이는 종단면도들이다.
도 3a 및 3b 내지 도 14a 및 14b는 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 의한 반도체 패키지(100)를 개략적으로 보이는 도면들이다. 도 1a는 종단면도이고, 도 1b는 사이드 뷰이고, 도 1c는 탑 뷰이고, 도 1d는 탑 뷰 투시도이다.
도 1a 내지 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100)는 패키지 기판(10) 상에 배치된 복수의 패드들(21, 22, 23), 칩 스택(30), 내측 및 외측 와이어들(42, 43), 몰딩층(50) 및 외부 커넥터들(55)을 포함할 수 있다.
패키지 기판(10)은 인쇄회로기판(PCB; printed circuit board)일 수 있다. 패키지 기판(10)은 중앙의 칩 영역(11), 칩 영역(11)을 둘러싸는 내측 주변 영역(12) 및 내측 주변 영역(12)을 둘러싸는 외측 주변 영역(13)을 포함할 수 있다. 칩 영역(11)은 스퀘어 모양일 수 있다. 내측 주변 영역(12)은 칩 영역(11)의 네 변들을 둘러싸는 프레임(frame) 모양일 수 있다. 외측 주변 영역(13)은 내측 주변 영역(12)의 외측 네 변을 둘러싸는 프레임 모양일 수 있다.
복수의 패드들(21, 22, 23)은 칩 영역(11) 상에 배치된 칩 패드들(21), 내측 주변 영역(12) 상에 배치된 내측 와이어 패드들(22) 및 외측 주변 영역(13) 상에 배치된 외측 와이어 패드들(23)을 포함할 수 있다. 도 1d를 참조하면, 내측 와이어 패드들(22)은 원 모양을 가질 수 있으며, 대칭적인 모양을 가질 수 있다. 외측 와이어 패드들(23)은 반원 모양, 또는 적어도 하나의 평평한 변을 가질 수 있고, 비대칭적인 모양을 가질 수 있다. 외측 와이어 패드들(23)의 평평한 변들은 반도체 패키지(100)의 외 측면들과 각각, 공면(共面)일 수 있다. (be co-planar) 칩 패드들(21), 내측 와이어 패드들(22) 및 외측 와이어 패드들(23)은 구리(Cu), 니켈(Ni), 또는 은(Ag) 같은(such as) 금속을 포함할 수 있다.
칩 스택(30)은 패키지 기판(10)의 칩 영역(11) 상의 칩 패드들(21) 상에 실장 및 배치될 수 있다. 칩 스택(30)은 적층된 복수의 반도체 칩들(31, 32a-32d)을 포함할 수 있다. 복수의 반도체 칩들(31, 32a-32d)은 최하부에 배치된 로직 칩(31) 및 로직 칩(31) 상에 적층된 복수의 메모리 칩들(32a-32d)을 포함할 수 있다. 칩 스택(30)은 기판 인터커넥터들(35)을 통하여 칩 패드들(21)과 전기적으로 연결될 수 있다. 로직 칩(31) 및 메모리 칩들(32a-32d)도 칩 인터커넥터들(35)을 통하여 서로 전기적으로 연결될 수 있다. 기판 인터커넥터들(35) 및 칩 인터커넥터들(36)은 솔더 볼들을 포함할 수 있다. 일 실시예에서, 기판 인터커넥터들(35) 및 칩 인터커넥터들(36)은 구리(Cu) 같은 금속 범프들을 포함할 수 있다.
내측 와이어들(42)은 내측 와이어 패드들(22) 상에 배치될 수 있고, 외측 와이어들(43)은 외측 와이어 패드들(23) 상에 배치될 수 있다. 내측 와이어들(42)은 패키지 기판(10)의 내측 주변 영역(12) 내의 내측 와이어 패드들(22) 상에 배치될 수 있다. 내측 와이어들(42)은 내측 와이어 패드들(22) 상의 내측 와이어 베이스(45)로부터 기둥(pillar) 모양 또는 수직선(vertical line) 모양으로 수직하게 형성될 수 있다. 예를 들어, 내측 와이어들(42)은 내측 와이어 베이스(45) 상에 수직하게 곧추설 수 있다. (vertically uprightly erect) 외측 와이어들(43)은 패키지 기판(10)의 외측 주변 영역(13) 내의 외측 와이어 패드들(23) 상에 배치될 수 있다. 외측 와이어들(43)은 패키지 기판(10) 상의 외측 와이어 패드들(23) 상의 외측 와이어 베이스(46)로부터 수직 방향으로 위 쪽으로 지그재그(zig-zag) 모양을 갖도록 연장할 수 있다.
각 외측 와이어들(43)은 수직 방향으로 배열된 복수의 단위 외측 와이어들(43a)을 포함할 수 있다. 단위 외측 와이어들(43a)은 구부러진 모양을 가질 수 있다. 예를 들어, 단위 외측 와이어들(43a)은 양(+)의 경사 및 음(-)의 경사를 갖는 두 개의 사선 모양의 선분들(segments)의 일 단부들이 접촉하는 모양을 가질 수 있다. 즉, 단위 외측 와이어들(43a)은 괄호(bracket) 모양(<, >)을 가질 수 있다. 단위 외측 와이어들(43a)은 서로 연결되지 않고 수직 방향으로 서로 이격될 수 있다. 내측 및 외측 와이어들(42, 43)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 또는 기타 금속을 포함할 수 있다.
몰딩층(50)은 에폭시 몰딩 컴파운드(EMC, epoxy molding compound)를 포함할 수 있다. 몰딩층(50)은 패드들(21, 22, 23), 칩 스택(30), 및 내측 및 외측 와이어들(42, 43)을 감쌀 수 있다. 일 실시예에서, 몰딩층(50)은 인터커넥터들(35, 36)을 감쌀 수 있다. 일 실시예에서, 반도체 패키지(100)는 인터커넥터들(35, 36)을 감싸는 언더필 물질을 더 포함할 수 있다. 예를 들어, 언더필 물질은 패키지 기판(10)과 칩 스택(30)의 로직 칩(31) 사이, 로직 칩(31)과 최하부 메모리 칩(32a)의 사이, 및 메모리 칩들(32a-32d)의 사이를 채울 수 있다. 이 경우, 몰딩층(50)은 언더필 물질의 측면들을 감쌀 수 있다. 몰딩층(50)의 상면, 내측 와이어들(42)의 상단부들 및 외측 와이어들(43)의 상단부들은 공면일 수 있다. 칩 스택(30)의 최상부 메모리 칩(32d)의 상단면이 몰딩층(50)으로 덮이지 않고 노출될 수 있다. 예를 들어, 칩 스택(30)의 최상부 메모리 칩(32d)의 상단면과 몰딩층(50)의 상면은 공면일 수 있다. 일 실시예에서, 칩 스택(30)의 최상부 메모리 칩(32d)의 상단면은 노출되지 않고 몰딩층(50)으로 덮일 수 있다.
외부 커넥터들(55)은 패키지 기판(10)의 하면 상에 배치될 수 있다. 외부 커넥터들(55)은 솔더 볼들을 포함할 수 있다. 일 실시예에서, 외부 커넥터들(55)은 금속 범프들을 포함할 수 있다. 외부 커넥터들(55)은 생략될 수 있다.
도 1b를 참조하면, 사이드 뷰에서, 외측 와이어들(43), 예를 들어, 단위 외측 와이어들(43a)의 측단면들은 반도체 패키지(100)의 몰딩층(50)의 측면들 상으로 노출될 수 있다. 외측 와이어들(43), 예를 들어, 단위 외측 와이어들(43a)의 측단면들은 수직 방향으로 정렬된 점(dots or points) 모양으로 노출될 수 있다. 외측 와이어들(43)의 최상부는 수직 방향으로 연장하는 짧은 선분(segment) 모양을 가질 수 있다.
도 1c를 참조하면, 탑 뷰에서, 내측 와이어들(42) 및 외측 와이어들(43)의 상단부들이 몰딩층(50)으로 덮이지 않고 점(dots) 모양으로 노출될 수 있다. 내측 와이어들(42)은 칩 스택(30)을 둘러싸도록 칩 스택(30)의 네 변들을 따라 배치될 수 있다. 즉, 내측 와이어들(42)은 칩 스택(30)의 네 변들과 평행하도록 나란하게(side-by-side) 배치될 수 있다. 외측 와이어들(43)은 칩 스택(30) 및 내측 와이어들(42)을 둘러싸고 반도체 패키지(100)의 외측면들과 접하도록 배치될 수 있다. 일 실시예에서, 외측 와이어들(43)의 상단부들은 반원 모양 또는 활꼴 모양일 수 있다. 일 실시예에서, 탑 뷰에서 외측 와이어들(43)은 원 모양 또는 점 모양을 가질 수 있다.
내측 와이어들(42)은 칩 스택(30)으로부터 발생한 열을 반도체 패키지(100)의 위 방향으로 효과적 및 효율적으로 방출할 수 있다. 외측 와이어들(43)은 칩 스택(30)으로부터 발생한 열을 반도체 패키지(100)의 측 방향으로(laterally) 효율적으로 방출할 수 있다. 칩 스택(30)에서, 최하부의 로직 칩(31)은 메모리 칩들(32a-32d) 보다 높은 열을 발생시킬 수 있다. 내측 와이어들(42)의 하단부들 및 외측 와이어들(43) 하부들이 로직 칩(31)와 가깝도록 패키지 기판(10) 상에 배치될 수 있다. 따라서, 내측 와이어들(42) 및 외측 와이어들(43)은 특히 로직 칩(31)에서 발생한 열을 더욱 효율적으로 방출할 수 있다.
도 2a 내지 2c는 본 발명의 추가적인 실시예들에 의한 반도체 패키지들(101, 102)을 개략적으로 보이는 종단면도들이다. 도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(101)는 도 1a 내지 1c를 참조하여 설명된 반도체 패키지(100)와 비교하여, 히트 싱크(61) 및 열 매개 물질층(62)(TIM, thermal interface material)을 더 포함할 수 있다. 히트 싱크(61)는 도 1a 내지 도 1c에 도시된 반도체 패키지(100)의 상면 상에 배치될 수 있다. 열 매개 물질층(62)은 몰딩층(50)과 히트 싱크(61) 사이에 개재될 수 있다. 열 매개 물질층(62)은 내측 와이어들(42)의 상단면들 및 외측 와이어들(43)의 상단면들과 물리적으로 접촉할 수 있다.
히트 싱크(61)는 알루미늄(Al) 같이 열 전도성 및 열 방출성이 우수한 금속을 포함할 수 있다. 내측 와이어들(42) 및 외측 와이어들(43)을 통해 전달된 열은 히트 싱크(61)에 의해 더욱 효율적으로 방출될 수 있다. 일 실시예에서, 열 매개 물질층(65)은 생략될 수 있다.
반도체 패키지(101)의 패키지 기판(10)은 기판 비아들(15) 및 기판 배선들(16)을 더 포함할 수 있다. 기판 비아들(15)은 칩 패드들(21), 내측 와이어 패드들(33) 및 외측 와이어 패드들(23)을 기판 배선들(16)과 선택적으로 전기적으로 연결할 수 있다. 기판 비아들(15)은 전기적 신호 및 열을 수직 방향으로 전달할 수 있도록 기둥 모양을 가질 수 있다. 기판 배선들(16)은 수평 방향으로 연장할 수 있다. 기판 배선들(16)의 측 단부들은 패키지 기판(10)의 측면들 상으로 노출될 수 있다. 따라서, 내측 와이어들(42) 및 외측 와이어들(43)의 열을 패키지 기판(10)의 측면 방향으로 방출할 수 있다. 일 실시예에서, 기판 배선들(16)은 그라운드 배선들 또는 그라운드 평면과 전기적으로 연결될 수 있다. 따라서, 기판 배선들(16)은 그라운드 전압을 전달할 수 있다. 따라서, 반도체 패키지(101)의 그라운드 효율이 향상될 수 있다. 일 실시예에서, 기판 비아들(15)의 측면들도 패키지 기판(10)의 측면들 상으로 노출될 수 있다. 기타, 설명되지 않은 참조 부호들 및 엘리먼트들은 도 1a 내지 1c를 참조하면 이해될 것이다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(102)는 도 1a 내지 1c을 참조하여 설명된 반도체 패키지(100)와 비교하여, 몰딩층(50)의 상면 및 측면들 상에 형성된 쉴드 층(65)을 더 포함할 수 있다. 쉴드 층(65)은 금속을 포함할 수 있다. 쉴드 층(65)은 몰딩층(50)의 상면 및 측면들을 덮을 수 있다. 쉴드 층(65)은 몰딩층(50)의 상면에서 내측 와이어들(42)의 상단부들 및 외측 와이어들(43)의 상단부들과 접촉할 수 있다. 쉴드 층(65)은 몰딩층(50)의 측면들에서 외측 와이어들(43)의 측단부들과 접촉할 수 있다. 반도체 패키지(102)는 도 2a에 도시된 기판 비아들(15) 및 기판 배선들(16)을 더 포함할 수 있다. 쉴드 층(65)은 패키지 기판(10)의 측면들에서 기판 비아들(15) 또는 기판 배선들(16)의 측단면들과 접촉할 수 있다. 따라서, 반도체 패키지(102)의 방열 효율이 더욱 향상될 수 있다. 기판 비아들(15) 및 기판 배선들(16)은 도 2a를 참조하여 설명될 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(103)는 패키지 기판(10)의 표면으로부터 수직한 위 쪽 방향으로 지그재그 또는 지그재그 모양을 가진 외측 와이어들(44)을 포함할 수 있다. 도 1a 내지 1c를 참조하여 설명된 반도체 패키지(100)에서, 외측 와이어들(43)은 절단된 브라켓 모양을 가지나, 도 2c의 반도체 패키지(103)는 절단되지 않은 브라켓 모양을 가질 수 있다.
일 실시예에서, 외측 와이어들(44)의 측 단부들은 몰딩층(55)의 외측면 상에 노출될 수 있다. 일 실시예에서, 외측 와이어들(44)의 측 단부들은 몰딩층(55) 내에 매립될 수도 있다. 일 실시예에서, 외측 와이어들(44)의 측 단부들은 부분적으로 컷팅될 수 있다.
도시된 반도체 패키지(103)는 양 쪽에 배치된 외측 와이어들(44)을 포함하나, 반도체 패키지(103)는 한 쪽에만 배치된 외측 와이어들(44)을 포함할 수도 있다. 예를 들어, 반도체 패키지(103)는 칩 스택(30)의 네 변들 중 적어도 한 변과 인접하게 배열된 복수의 외측 와이어들(44)을 포함할 수 있다.
본 발명의 다양한 실시예들에서, 기판 비아들(15), 기판 배선들(16), 히트 싱크(61), 열 매개 물질층(62) 및 쉴드 층(65)은 선택적으로 적용 또는 생략될 수 있다.
도 3a 및 3b 내지 도 14a 및 14b는 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다. 도 3b는 도 3a의 I-I' 선을 따라 취해진 종단면도이다. 도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지를 제조하는 방법은 먼저, 복수의 패드들(21, 22, 23)이 형성 및 배치된 패키지 기판(10)을 준비하는 것을 포함할 수 있다. 패키지 기판(10)은 인쇄회로기판(PCB, printed circuit board)를 포함할 수 있다. 패키지 기판(10)은 복수의 칩 영역들(11), 내측 주변 영역들(12) 및 외측 주변 영역들(13)을 포함할 수 있다. 칩 영역들(11)은 복수의 행들(rows) 및 복수의 열들(columns)을 갖는 매트릭스(matrix) 모양으로 배열될 수 있다. 내측 주변 영역들(12)은 각각, 칩 영역들(11)을 둘러싸는 프레임 모양일 수 있다. 외측 주변 영역들(13)은 각각, 내측 주변 영역들(12)을 둘러싸는 프레임 모양일 수 있다. 일 실시예에서, 외측 주변 영역들(13)은 내측 주변 영역들(12)을 분리하는 그리드(gird) 모양을 가질 수 있다. 칩 영역들(11), 내측 주변 영역들(12) 및 외측 주변 영역들(13)의 가상적인 경계선들이 점선을 이용하여 표시되었다. 일 실시예에서, 외측 주변 영역들(13)은 칩 영역들(11)을 분리하도록 내측 주변 영역들(12) 사이로 연장하는 스크라이브 레인(scribe lane)일 수 있다.
복수의 패드들(21, 22, 23)은 칩 패드들(21), 내측 와이어 패드들(22) 및 외측 와이어 패드들(23)을 포함할 수 있다. 칩 패드들(21)은 평행하는 가상의 수직선들과 평행하는 가상의 수평선들의 교차점들 상에 매트릭스 모양으로 배치될 수 있다. 도 3a를 참조하면, 내측 와이어 패드들(22)은 내측 주변 영역들(12) 내에 로우 방향 및 컬럼 방향의 가상의 일 직선 상에 나란하게 배치될 수 있다. 내측 와이어 패드들(22)은 칩 영역들(11)의 상변, 하변, 좌변, 및 우변과 인접하게 배치될 수 있다. 예를 들어, 내측 와이어 패드들(22)은 칩 영역들(11)을 둘러싸는 프레임(frame) 모양의 내측 주변 영역들(12) 내에 나란하게(side-by-side) 배열될 수 있다. 외측 와이어 패드들(23)은 외측 주변 영역들(13) 내에 로우 방향 및 컬럼 방향으로 연장하는 가상의 일 직선 상에 나란하게 배치될 수 있다. 예를 들어, 외측 와이어 패드들(23)은 내측 주변 영역들(12)을 구분하거나 또는 감싸는 스크라이브 영역 내에 나란하게 배열될 수 있다.
로우 방향으로 인접하는 내측 와이어 패드들(22)과 외측 와이어 패드들(23)은 로우 방향으로 서로 중첩되지 않도록 엇갈리게 배치될 수 있다. 또한, 컬럼 방향으로 인접하는 내측 와이어 패드들(22)과 외측 와이어 패드들(23)은 컬럼 방향으로 서로 중첩되지 않도록 엇갈리게 배치될 수 있다. 예를 들어, 내측 와이어 패드들(22)과 외측 와이어 패드들(23)은 동일 방향으로 지그재그 모양, 엇갈리는(staggered) 모양, 또는 교번하는(alternating) 모양으로 배치될 수 있다.
복수의 패드들(21, 22, 32)은 금속을 포함할 수 있다. 예를 들어, 복수의 패드들(21, 22, 23)은 구리(Cu), 니켈(Ni), 은(Ag), 티타늄(Ti), 알루미늄(Al), 금(gold) 또는 기타 다양한 금속, 금속 화합물, 또는 금속 합금을 포함할 수 있다.
도 4b는 도 4a의 II-II' 선을 따라 취해진 종단면도이다. 도 4a 및 4b를 참조하면, 상기 방법은 패키지 기판(10)의 칩 영역(11) 상에 칩 스택들(30)을 적층하는 것을 더 포함할 수 있다. 내측 주변 영역들(12)은 칩 스택들(30)의 네 변들을 둘러쌀 수 있다. 칩 스택(30)은 로직 칩(21) 및 메모리 칩들(32a-32d)을 포함할 수 있다. 로직 칩(21)은 칩 스택(30)의 최하부에 위치할 수 있다. 메모리 칩들(32a-32d)은 로직 칩(31) 상에 적층될 수 있다. 칩 스택(30)의 로직 칩(31)과 칩 패드들(21)은 기판 인터커넥터들(35)에 의해 서로 전기적으로 연결될 수 있다. 복수의 메모리 칩들(32a-32d)은 칩 인터커넥터들(36)에 의해 서로 전기적으로 연결될 수 있다. 인터커넥터들(35, 36)은 솔더 볼일 수 있다. 일 실시예에서, 인터커넥터들(35, 36)은 금속 범프들일 수 있다. 일 실시예에서, 패키지 기판(10)과 로직 칩(31)의 사이, 로직 칩(31)과 최하부 메모리 칩(32a)의 사이,메모리 칩들(32a-32d)의 사이에 각각, 언더필 물질이 제공될 수 있다. 도면에서, 칩 스택(30)이 네 개의 메모리 칩들(32a-32d)을 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 칩 스택(30)은 더 많은 수의 메모리 칩들을 포함할 수 있다.
도 5b는 도 5a의 III-III' 선을 따라 취해진 종단면도이다. 도 5a 및 5b를 참조하면, 상기 방법은 제1 와이어링 공정을 수행하여 내측 와이어 패드들(22) 상에 예비 내측 와이어들(42p)을 형성하는 것을 더 포함할 수 있다. 예비 내측 와이어(42p)의 상단은 칩 스택(30)의 상면보다 높은 레벨에 위치할 수 있다.
도 6a 내지 6c는 제1 와이어링 공정을 설명한다. 도 6a를 참조하면, 제1 와이어링 공정은 본딩 머신(70)을 이용하여 내측 와이어 패드(22) 상에 내측 와이어 베이스(45)를 형성하는 것을 포함할 수 있다. 내측 와이어 베이스(45)는 내측 와이어 패드(22)와 와이어 물질(40)간의 접착성을 강화하여 와이어가 용이하게 형성되도록 할 수 있다. 와이어 물질(40)은 본딩 머신(70)의 본딩 팁(71)의 간극을 통해 제공될 수 있다. 본딩 머신(70)의 클램프(72)는 와이어 물질(40)을 클램핑하지 않은 상태일 수 있다.
도 6b를 참조하면, 제1 와이어링 공정은 내측 와이어 베이스(45)로부터 본딩 머신(70)을 수직 방향으로 상승시키면서 예비 내측 와이어(42p)를 형성하는 것을 포함할 수 있다.
도 6c를 참조하면, 제1 와이어링 공정은 클램프(72)를 이용하여 와이어 물질(40)을 클램핑하고, 커터(73)를 이용하여 예비 내측 와이어(42p)의 상부를 커팅하는 것을 포함할 수 있다. 클램프(72)가 와이어 물질(40)을 클램핑한 상태로 본딩 머신(70)이 상승할 수 있다. 예비 내측 와이어(42p)는 수직한 모양을 가질 수 있다.
도 7b는 도 7a의 IV-IV' 선을 따라 취해진 종단면도이다. 도 7a 및 7b를 참조하면, 상기 방법은 제2 와이어링 공정을 수행하여 외측 와이어 패드들(23) 상에 제1 예비 외측 와이어들(43p1)을 형성하는 것을 더 포함할 수 있다.
도 8a 내지 8k은 제2 와이어링 공정을 설명한다. 도 8a를 참조하면, 제2 와이어링 공정은 본딩 머신(70)을 이용하여 외측 와이어 패드(23) 상에 외측 와이어 베이스(46)를 형성하고, 외측 와이어 베이스(46)로부터 제1 수직 예비 와이어(40a)를 형성하는 것을 포함할 수 있다. 본딩 머신(70)이 수직으로 상승하면서 제1 수직 예비 와이어(40a)를 형성하기 위한 와이어 물질(40)이 제공될 수 있다. 제1 수직 예비 와이어(40a)는 외측 와이어 베이스(46) 상에 수직하게 형성된 선분 모양을 가질 수 있다.
도 8b를 참조하면, 제2 와이어링 공정은 본딩 머신(70)을 양(+)의 수평 방향으로 이동시키는 것을 포함할 수 있다. 제1 수직 예비 와이어(40a)는 양(+)의 사선 방향으로 기울어진 양(+)의 사선 모양을 가진 제1 라이트-벤트 예비 외측 와이어(40b)(light-bent preliminary wire)로 변형될 수 있다.
도 8c를 참조하면, 제2 와이어링 공정은 클램프(72)를 이용하여 와이어 물질(40)을 클램핑하고 본딩 머신(70)을 하강시키는 것을 포함할 수 있다. 제1 라이트-벤트 예비 외측 와이어(40b)는 양(+)의 사선 방향으로 기울어진 양(+)의 사선 모양을 갖는 제1 딥-벤트 예비 외측 와이어(40c)(deeply bent wire)로 변형 및 형성될 수 있다. 제1 라이트-벤트 예비 외측 와이어(40b)는 제1 딥-벤트 예비 외측 와이어(40c)보다 상대적으로 약간 기울어진 모양을 가질 수 있다. 즉, 제1 딥-벤트 예비 외측 와이어(40c)는 제1 라이트-벤트 예비 외측 와이어(40b)보다 상대적으로 충분히 기울어진 모양을 가질 수 있다. 예를 들어, 제1 라이트-벤트 예비 외측 와이어(40b)는 제1 딥-벤트 예비 외측 와이어(40c)보다 수직에 가까운 모양을 가질 수 있고, 제1 딥-벤트 예비 외측 와이어(40c)는 제1 라이트-벤트 예비 외측 와이어(40b)보다 수평에 가까운 모양을 가질 수 있다.
도 8d를 참조하면, 제2 와이어링 공정은 클램프(72)를 오픈시키고 본딩 머신(70)을 상승시키며 제1 딥-벤트 예비 외측 와이어(40c)의 끝 부분 상에 제2 수직 예비 외측 와이어(40d)를 더 형성하는 것을 포함할 수 있다.
도 8e를 참조하면, 제2 와이어링 공정은 본딩 머신(70)을 음(-)의 수평 방향으로 이동시키는 것을 포함할 수 있다. 제2 수직 예비 외측 와이어(40d)는 음(-)의 사선 방향 (역 사선 방향)으로 기울어진 음(-)의 사선 모양을 갖는 제2 라이트-벤트 예비 외측 와이어(40e)로 변형 및 형성될 수 있다.
도 8f를 참조하면, 제2 와이어링 공정은 클램프(72)를 이용하여 와이어 물질(40)을 클램핑하고 본딩 머신(70)을 하강시키는 것을 포함할 수 있다. 제2 라이트-벤트 예비 외측 와이어(40e)는 음(-)의 사선 방향 (역 사선 방향)으로 기울어진 음(-)의 사선 모양을 갖는 제2 딥-벤트 예비 외측 와이어(40f)로 변형될 수 있다. 제2 라이트-벤트 예비 외측 와이어(40e)는 제2 딥-벤트 예비 외측 와이어(40f)보다 상대적으로 약간 기울어진 모양을 가질 수 있다. 즉, 제2 딥-벤트 예비 외측 와이어(40f)는 제2 라이트-벤트 예비 외측 와이어(40e)보다 상대적으로 충분히 기울어진 모양을 가질 수 있다. 예를 들어, 제2 라이트-벤트 예비 외측 와이어(40e)는 제2 딥-벤트 예비 외측 와이어(40f)보다 수직에 가까운 모양을 가질 수 있고, 제2 딥-벤트 예비 외측 와이어(40f)는 제2 라이트-벤트 예비 외측 와이어(40e)보다 수평에 가까운 모양을 가질 수 있다.
도 8g를 참조하면, 제2 와이어링 공정은 클램프(72)를 오픈시키고 본딩 머신(70)을 상승시키며 제2 딥-벤트 예비 와이어(40f)의 끝 부분 상에 제3 수직 예비 외측 와이어(40g)를 더 형성하기 위한 와이어 물질(40)을 더 제공하는 것을 포함할 수 있다.
도 8h를 참조하면, 제2 와이어링 공정은 본딩 머신(70)을 양(+)의 수평 방향으로 이동시키는 것을 포함할 수 있다. 앞서 설명된 모양들처럼, 제3 수직 예비 외측 와이어(40g)는 양(+)의 사선 방향으로 기울어진 제3 라이트-벤트 예비 외측 와이어(40h)로 변형 및 형성될 수 있다.
도 8i를 참조하면, 제2 와이어링 공정은 클램프(72)를 이용하여 와이어 물질(40)을 클램핑하고 본딩 머신(70)을 하강시키는 것을 포함할 수 있다. 제2 라이트-벤트 예비 외측 와이어(40h)는 양(+)의 사선 방향으로 기울어진 제3 딥-벤트 예비 외측 와이어(40i)로 변형될 수 있다. 제3 라이트-벤트 예비 외측 와이어(40h)는 제3 딥-벤트 예비 외측 와이어(40i)보다 상대적으로 약간 기울어진 모양을 가질 수 있다. 즉, 제3 딥-벤트 예비 외측 와이어(40i)는 제3 라이트-벤트 예비 외측 와이어(40h)보다 상대적으로 충분히 기울어진 모양을 가질 수 있다. 예를 들어, 제3 라이트-벤트 예비 외측 와이어(40h)는 제3 딥-벤트 예비 외측 와이어(40i)보다 수직에 가까운 모양을 가질 수 있고, 제3 딥-벤트 예비 외측 와이어(40i)는 제3 라이트-벤트 예비 외측 와이어(40h)보다 수평에 가까운 모양을 가질 수 있다.
도 8j을 참조하면, 제2 와이어링 공정은 도 6f 내지 6k를 참조하여 설명된 단위 공정들을 반복하여 제1 예비 외측 와이어(43p1)를 형성하는 것을 포함할 수 있다. 제2 와이어링 공정은 최후 단계에서, 최종 수직 예비 외측 와이어(40x)를 형성하는 것을 더 포함할 수 있다.
도 8k을 참조하면, 제2 와이어링 공정은 클램프(72)를 이용하여 와이어 물질(40)을 클램핑하고, 커터(73)를 이용하여 제1 예비 외측 와이어(43p1)의 상부를 커팅하는 것을 포함할 수 있다. 클램프(72)가 와이어 물질(40)을 클램핑한 상태로 본딩 머신(70)이 상승할 수 있다. 제1 예비 외측 와이어(43p1)는 수직 방향으로 지그재그 모양으로 형성될 수 있다.
제1 예비 외측 와이어들(43p1)은 외측 와이어 패드들(23)을 이등분하는 선분(segment) 모양을 가질 수 있다. 제1 예비 외측 와이어들(43p1)은 외측 주변 영역들(13)과 수직하도록 짧게 연장할 수 있다. 제1 예비 외측 와이어들(43p1)은 패키지 기판(10)의 표면에 대하여 사선 방향으로 연장하는 복수의 선분들 모양을 가질 수 있다. 예를 들어, 제1 예비 외측 와이어들(43p1)은 외측 와이어 패드들(23)의 상면으로부터 위쪽으로 지그재그(zig-zag) 모양으로 형성될 수 있다. 제1 예비 외측 와이어들(43p1)의 상단들도 칩 스택(30)의 상면보다 높은 레벨에 위치할 수 있다.
도 9를 참조하면, 상기 방법은 몰딩 공정을 수행하는 것을 더 포함할 수 있다. 몰딩 공정은 리저버(R) 내의 액상 또는 젤(gel) 상의 몰딩 컴파운드(50a) 내에 도 6a 및 6b의 결과물(workpiece)를 페이스-다운(face-down) 방식으로 담그는 것을 포함할 수 있다. 페이스-다운 방식은 결과물의 상부가 아래를 향하도록 뒤집어 공정을 수행하는 것이다. 페이스-다운 방식에 의하면, 몰딩 컴파운드(50a)가 중력에 의해 와이어들(42p, 43p1)에 가하는 물리적 스트레스가 무시될 수 있다. 따라서, 몰딩 공정에서 와이어들(42p, 43p1)이 물리적으로 변형되는 것이 방지될 수 있다.
도 10을 참조하면, 상기 방법은 경화 공정을 수행하여 몰딩 컴파운드(50a)를 경화하는 것을 더 포함할 수 있다. 경화 공정은 가열 공정 및 건조 공정을 포함할 수 있다. 몰딩 컴파운드(50a)는 예비 몰딩층(50p)으로 경화될 수 있다. 예비 몰딩층(50p)은 칩 스택들(30), 예비 내측 와이어들(42p), 및 제1 예비 외측 와이어들(43p1)을 감쌀 수 있다. 예비 몰딩층(50p)은 칩 스택들(30)의 상면들, 예비 내측 와이어들(42p)의 상단들, 및 제1 예비 외측 와이어들(43p1)의 상단들을 덮을 수 있다.
도 11을 참조하면, 상기 방법은 그라인더(G)를 이용하는 그라인딩 공정을 수행하여 예비 몰딩층(50p)의 상면, 예비 내측 와이어들(42p)의 상단부들, 및 제1 예비 외측 와이어들(43p1)의 상단부들을 부분적으로 제거하는 것을 더 포함할 수 있다. 상부가 부분적으로 제거된 예비 몰딩층(50p)은 몰딩층(50)으로 형성될 수 있다. 상단부들이 부분적으로 제거된 예비 내측 와이어들(42p)은 내측 와이어들(42)로 형성될 수 있다. 상단부들이 부분적으로 제거된 제1 예비 외측 와이어들(43p1)은 제2 외측 와이어들(43p2)로 형성될 수 있다. 몰딩층(50)의 상면, 내측 와이어들(42)의 상단들, 및 제1 예비 외측 와이어들(43p1)의 상단들은 공면일 수 있다. 칩 스택들(30)의 상면들이 노출될 수 있다. 따라서, 몰딩층(50)의 상면, 내측 와이어들(42)의 상단들, 제1 예비 외측 와이어들(43p1)의 상단들, 및 칩 스택들(30)의 상면들이 공면일 수 있다. 일 실시예에서, 칩 스택들(30)의 상면들은 몰딩층(50)으로 덮일 수 있다.
도 12를 참조하면, 상기 방법은 결과물의 패키지 기판(10)의 하면 상에 외부 커넥터들(55)을 형성하는 것을 포함할 수 있다. 외부 커넥터들(55)은 솔더 볼들을 포함할 수 있다. 일 실시예에서, 외부 커넥터들(55)은 금속 범프를 포함할 수 있다.
도 13a 및 13b을 참조하면, 상기 방법은 쏘잉 공정을 수행하여 도 11의 결과물을 복수의 개별 반도체 패키지들로 분리하는 것을 더 포함할 수 있다. 쏘잉 공정은 쏘잉 머신(S)을 이용하여 패키지 기판(10)의 외측 주변 영역들(13)을 따라 패키지 기판(10), 외측 와이어 패드들(23), 제2 예비 외측 와이어들(43p2) 및 몰딩층(50)을 절단하는 것을 포함할 수 있다. 제2 예비 외측 와이어들(43p2)은 쏘잉 공정을 통하여 외측 와이어들(43)으로 형성될 수 있다. 도 2a 및 2b를 더 참조하여, 기판 비아들(15) 및 기판 배선들(16)도 절단되어 패키지 기판(10)의 측면 상으로 노출될 수 있다. 외측 와이어들(43)의 측단면들이 몰딩층(50)의 측면 상으로 노출될 수 있다. 이어서, 도 3a 및 3b 내지 도 11, 도 12a를 참조하여 설명된 공정들을 수행하여 도 1a 내지 1c에 도시된 반도체 패키지(100)가 제조될 수 있다.
도 14a를 참조하면, 상기 방법은 분리된 반도체 패키지들(100)의 상면들 상에 히트 싱크들(61)을 부착하는 것을 더 포함할 수 있다. 상기 방법은 반도체 패키지들(100)의 상면들과 히트 싱크들(61) 사이에 열 매개 물질층(62)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 반도체 패키지들(100)의 상면들 상에 열 매개 물질층(62)을 제공하고, 열 매개 물질층(62) 상에 히트 싱크들(61)을 제공하는 것을 더 포함할 수 있다. 이 공정을 수행하여 도 2a에 도시된 반도체 패키지(101)가 제조될 수 있다.
또는, 도 14b를 참조하면, 상기 방법은 분리된 반도체 패키지(100)의 상면 및 측면들 상에 쉴드 층(65)을 형성하는 것을 더 포함할 수 있다. 쉴드 층(65)을 형성하는 것은 스퍼터링 공정 등을 수행하여 반도체 패키지(100)의 상면 및 측면들 상에 금속막을 형성하는 것을 더 포함할 수 있다. 스퍼터링 공정은 반도체 패키지(100)를 기울여 회전시키면서 수행될 수 있다. 쉴드 층(65)은 금속을 포함할 수 있다. 이 공정을 수행하여 도 2b에 도시된 반도체 패키지(102)가 제조될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100, 101, 102: 반도체 패키지
10: 패키지 기판 11: 칩 영역
12: 내측 주변 영역 13: 외측 주변 영역
15: 기판 비아 16: 기판 배선
21: 칩 패드 22: 내측 와이어 패드
23: 외측 와이어 패드 30: 칩 스택
31: 로직 칩 32, 32a-32d: 메모리 칩
35: 기판 인터커넥터 36: 칩 인터커넥터
42: 내측 와이어 43: 외측 와이어
43a: 단위 외측 와이어 43p1: 제1 예비 외측 와이어
43p2: 제2 예비 외측 와이어 45: 내측 와이어 베이스
46: 외측 와이어 베이스 50: 몰딩층
50a: 몰딩 컴파운드 50p: 예비 몰딩층
55: 외부 커넥터 61: 히트 싱크
62: 열 매개 물질층 65: 외부 쉴드 층
G: 그라인더 70: 본딩 머신
71: 본딩 팁 72: 클램프
73: 커터

Claims (35)

  1. 패키지 기판 상에 실장된 칩 스택;
    상기 패키지 기판 상에 배치된 제1 와이어; 및
    상기 칩 스택 및 상기 제1 와이어를 감싸는 몰딩층을 포함하고,
    상기 제1 와이어는 상기 패키지 기판의 상면으로부터 위 쪽으로 지그재그 모양을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 와이어는 수직 방향으로 배열된 단위 와이어들을 포함하고, 및
    상기 단위 와이어들은 각각, 양(+)의 경사 및 음(-)의 경사를 갖는 두 개의 선분들을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 단위 와이어들은 상기 수직 방향으로 서로 이격되도록 배열된 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 와이어의 일 측단면은 상기 몰딩층의 측면 상으로 노출되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 와이어의 상단면은 상기 몰딩층의 상면 상으로 노출되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 기판은 칩 영역 및 상기 칩 영역을 둘러싸는 주변 영역을 포함하고,
    상기 칩 스택은 상기 칩 영역 내에 배치되고, 및
    상기 제1 와이어는 상기 주변 영역 내에 배치되는 반도체 패키지.
  7. 제6항에 있어서,
    제2 와이어를 더 포함하고,
    상기 제2 와이어는 상기 패키지 기판의 상면으로부터 수직하게 곧추선 반도체 패키지.
  8. 제7항에 있어서,
    상기 주변 영역은 내측 주변 영역 및 상기 내측 주변 영역을 둘러싸는 외측 주변 영역을 포함하고,
    상기 제1 와이어는 상기 외측 주변 영역 내에 배치되고,
    상기 제2 와이어는 상기 내측 주변 영역 내에 배치되는 반도체 패키지.
  9. 제7항에 있어서,
    상기 제2 와이어의 상단면은 상기 몰딩층의 상면 상으로 노출되는 반도체 패키지.
  10. 제7항에 있어서,
    상기 패키지 기판은 상기 제2 와이어와 전기적으로 연결된 기판 비아 및 기판 배선을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 패키지 기판의 외측 주변 영역 내에 배치된 제1 와이어 패드를 더 포함하고,
    상기 제1 와이어는 상기 제1 와이어 패드 상에 배치되고,
    상기 제1 와이어 패드의 일 측면은 상기 몰딩층의 외측면 상으로 노출되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 와이어 패드의 일 측면은 상기 몰딩층의 상기 외측면과 공면인 반도체 패키지.
  13. 제1항에 있어서,
    상기 몰딩층의 상면 상에 배치된 열 매개 물질층 및 히트 싱크를 더 포함하고,
    상기 열 매개 물질층은 상기 제1 와이어의 상단면과 접촉하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 몰딩층의 상면 및 측면 상에 형성된 쉴드 층을 더 포함하고,
    상기 쉴드 층은 상기 제1 와이어의 측단면과 접촉하는 반도체 패키지.
  15. 칩 영역, 상기 칩 영역을 둘러싸는 주변 영역을 갖는 패키지 기판;
    상기 칩 영역 내에 배치된 칩 스택; 및
    상기 주변 영역 내에 배치된 제1 와이어를 포함하고,
    상기 제1 와이어는 각각, 상기 패키지 기판의 상면으로부터 수직한 방향으로 배열되고 괄호 모양을 갖는 복수의 제1 단위 와이어들을 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 복수의 제1 단위 와이어들은 수직 방향으로 서로 이격된 반도체 패키지.
  17. 제15항에 있어서,
    상기 칩 스택 및 상기 제1 와이어를 감싸는 몰딩층을 더 포함하고,
    상기 단위 와이어들의 일 측단면들은 상기 몰딩층의 외측면 상으로 노출되고,
    상기 제1 와이어의 상단면은 상기 몰딩층의 상면 상으로 노출되는 반도체 패키지.
  18. 제17항에 있어서,
    상기 패키지 기판의 상기 주변 영역 내에 배치된 제1 와이어 패드를 더 포함하고,
    상기 제1 와이어는 상기 제1 와이어 패드 상에 배치되고,
    상기 제1 와이어 패드의 일 측단면은 상기 몰딩층의 상기 외측면 상으로 노출되는 반도체 패키지.
  19. 제17항에 있어서,
    상기 주변 영역 내에 배치된 제2 와이어를 더 포함하고,
    상기 제2 와이어는 상기 패키지 기판의 상기 상면으로부터 수직하게 곧추선 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2 와이어의 상단면은 상기 몰딩층의 상기 상면 상으로 노출되는 반도체 패키지.
  21. 패키지 기판을 준비하되, 상기 패키지 기판은 매트릭스 모양으로 배열된 칩 영역들 및 상기 칩 영역들을 둘러싸는 주변 영역들을 포함하고;
    상기 칩 영역들 상에 각각, 칩 스택들을 실장하고;
    상기 주변 영역들 상에 상기 칩 스택들을 둘러싸는 예비 외측 와이어들을 형성하되, 상기 예비 외측 와이어들은 상기 패키지 기판의 상면으로부터 수직하게 위 쪽으로 지그재그 모양을 갖고;
    상기 패키지 기판 상에 상기 칩 스택들 및 상기 예비 외측 와이어들을 감싸는 몰딩층을 형성하고,
    쏘잉 공정을 수행하여 상기 패키지 기판 및 상기 몰딩층을 절단하여 분리된 반도체 패키지들을 제조하는 것을 포함하는 반도체 패키지 제조 방법.
  22. 제21항에 있어서,
    상기 주변 영역들 상에 내측 와이어들을 형성하는 것을 더 포함하고,
    상기 내측 와이어들은 상기 패키지 기판의 상기 상면으로부터 수직하게 곧추선 반도체 패키지 제조 방법.
  23. 제22 항에 있어서,
    상기 내측 와이어 패드들 상에 내측 와이어들을 형성하는 것을 더 포함하고,
    상기 내측 와이어들은 수직하게 곧추선 반도체 패키지 제조 방법.
  24. 제22항에 있어서,
    상기 주변 영역들은 각각, 상기 칩 영역들을 둘러싸는 내측 주변 영역들 및 상기 내측 주변 영역들을 감싸는 외측 주변 영역들을 포함하고,
    상기 내측 와이어들은 상기 내측 주변 영역들 내에 형성되고,
    상기 예비 외측 와이어들은 상기 외측 주변 영역들 내에 형성되는 반도체 패키지 제조 방법.
  25. 제22항에 있어서,
    그라인딩 공정을 수행하여 상기 몰딩층, 상기 예비 외측 와이어들, 및 상기 내측 와이어들의 상부들을 부분적으로 제거하는 것을 더 포함하고,
    상기 예비 외측 와이어들 및 상기 내측 와이어들의 상단면들은 상기 몰딩층의 상면 상에 노출되는 반도체 패키지 제조 방법.
  26. 제21항에 있어서,
    상기 분리된 상기 다수의 반도체 패키지들은, 각각, 상기 예비 외측 와이어가 수직으로 절단되어 형성된 외측 와이어들을 포함하는 반도체 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 외측 와이어들은 수직으로 배열된 괄호 모양을 갖는 단위 외측 와이어들을 포함하는 반도체 패키지 제조 방법.
  28. 제27항에 있어서,
    상기 단위 외측 와이어들은 각각, 양(+)의 경사 및 음(-)의 경사를 갖는 두 개의 선분들을 포함하는 반도체 패키지 제조 방법.
  29. 제27항에 있어서,
    상기 단위 외측 와이어들은 수직으로 이격된 반도체 패키지 제조 방법.
  30. 제26항에 있어서,
    상기 외측 와이어들의 측단면들은 상기 몰딩층의 측면 상에 노출되는 반도체 패키지 제조 방법.
  31. 제21항에 있어서,
    상기 예비 외측 와이어를 형성하는 것은:
    본딩 머신을 수직으로 상승시키면서 상기 주변 영역 내에 배치된 와이어 패드 상에 제1 수직 예비 외측 와이어를 형성하고,
    상기 본딩 머신을 양(+)의 수평 방향으로 이동시키며 상기 제1 수직 예비 외측 와이어를 제1 라이트-벤트 예비 외측 와이어로 변형시키고, 및
    상기 본딩 머신을 하강시키며 상기 제1 라이트-벤트 예비 외측 와이어를 제1 딥-벤트 예비 외측 와이어로 변형시키는 것을 포함하는 반도체 패키지 제조 방법.
  32. 제31항에 있어서,
    상기 예비 외측 와이어를 형성하는 것은:
    상기 본딩 머신을 수직으로 상승시키면서 상기 제1 딥-벤트 예비 외측 와이어의 일 단부로부터 제2 수직 예비 외측 와이어를 형성하고,
    상기 본딩 머신을 음(-)의 수평 방향으로 이동시키며 상기 제2 수직 예비 외측 와이어를 제2 라이트-벤트 예비 외측 와이어로 변형시키고, 및
    상기 본딩 머신을 하강시키며 상기 제2 라이트-벤트 예비 외측 와이어를 제2 딥-벤트 예비 외측 와이어로 변형시키는 것을 더 포함하는 반도체 패키지 제조 방법.
  33. 칩 영역들 및 상기 칩 영역들을 둘러싸는 주변 영역들을 갖는 패키지 기판을 준비하고,
    상기 칩 영역들 내에 각각, 칩 스택들을 실장하고,
    상기 주변 영역들 내에 지그재그 모양을 갖는 제1 와이어들 및 수직하게 곧추선 모양을 갖는 제2 와이어들을 형성하고,
    상기 패키지 기판 상에 상기 칩 스택들, 상기 제1 와이어들, 및 상기 제2 와이어들을 감싸는 몰딩층을 형성하고,
    상기 몰딩층, 상기 제1 와이어들, 및 상기 제2 와이어들의 상부들을 부분적으로 제거하고, 및
    상기 몰딩층, 상기 제1 와이어들, 및 상기 패키지 기판을 분리하는 것을 포함하는 반도체 패키지 제조 방법.
  34. 제33항에 있어서,
    상기 제1 와이어들의 상단면들 및 상기 제2 와이어들의 상단면들은 상기 몰딩층의 상면과 공면을 갖는 반도체 패키지 제조 방법.
  35. 제33항에 있어서,
    상기 제1 와이어들은 수직 방향으로 서로 이격되도록 배치된 복수의 제1 단위 와이어들을 포함하고,
    상기 제1 단위 와이어들은 각각, 양(+)의 경사 및 음(-)의 경사를 갖는 두 개의 선분들을 포함하는 반도체 패키지 제조 방법.
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