KR20220044389A - 복합 산화물 반도체 및 트랜지스터 - Google Patents

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Abstract

신규 재료 및 이 신규 재료를 포함한 트랜지스터를 제공한다. 본 발명의 일 형태는 적어도 2개의 영역을 포함한 복합 산화물이다. 상기 영역들 중 하나는 In, Zn, 및 원소 M1(원소 M1은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상임)을 포함하고, 상기 영역들 중 다른 하나는 In, Zn, 및 원소 M2(원소 M2는 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상임)를 포함한다. EDX에 의한 복합 산화물의 분석에서, 제 1 영역에서의 원소 M1의 검출 농도는 제 2 영역에서의 원소 M2의 검출 농도보다 낮고, 관찰된 EDX 매핑 이미지에서 제 1 영역의 주변부는 불명확하다.

Description

복합 산화물 반도체 및 트랜지스터{COMPOSITE OXIDE SEMICONDUCTOR AND TRANSISTOR}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 금속 산화물 또는 이 금속 산화물의 제작 방법에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치의 각각은 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기의 각각은 반도체 장치를 포함할 수 있다.
예를 들어 In-Ga-Zn계 금속 산화물을 사용하여 트랜지스터가 제작되는 기술이 기재되어 있다(예를 들어 특허문헌 1 참조).
비특허문헌 1은 트랜지스터의 활성층이 In-Zn 산화물과 In-Ga-Zn 산화물의 2층의 금속 산화물을 포함한 구조를 논하고 있다.
일본 공개특허공보 특개2007-096055호
John F. Wager, "Oxide TFTs: A Progress Report", Information Display 1/16, SID 2016, Jan/Feb 2016, Vol. 32, No. 1, pp. 16-21
비특허문헌 1에서는 채널 보호형 보텀 게이트 트랜지스터는 높은 전계 효과 이동도(μ=62cm2V-1s-1)를 달성한다. 트랜지스터의 활성층은 인듐 아연 산화물과 IGZO의 2층 적층이고, 채널이 형성되는 인듐 아연 산화물의 두께는 10nm이다. 그러나 트랜지스터 특성 중 하나인 S값(서브스레숄드 스윙(SS))은 0.41V/decade로 크다. 또한 트랜지스터 특성 중 하나인 문턱 전압(V th)은 -2.9V이고, 이것은 트랜지스터가 노멀리 온 특성을 갖는 것을 뜻한다.
상술한 문제를 감안하여 본 발명의 일 형태의 과제는 신규 금속 산화물을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 반도체 장치에 바람직한 전기 특성을 주는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 구조를 갖는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 구조를 갖는 표시 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 상기 과제 모두를 반드시 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 적어도 2개의 영역을 포함한 복합 산화물이다. 상기 영역 중 하나는 In, Zn, 및 원소 M1(원소 M1은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상임)을 포함하고, 다른 하나는 In, Zn, 및 원소 M2(원소 M2는 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상임)를 포함한다. EDX(energy dispersive X-ray spectroscopy)에 의한 복합 산화물의 분석에서, 원소 M1을 포함하는 영역에서의 원소 M1의 검출 농도는 원소 M2를 포함하는 영역에서의 원소 M2의 검출 농도보다 낮고, 관찰된 EDX 매핑 이미지에서 원소 M1을 포함하는 영역의 주변부는 불명확하다.
상술한 형태에서 상기 2개의 영역 각각은 마이크로 그레인을 포함한다.
상술한 형태에서 상기 마이크로 그레인의 크기는 0.5nm 이상 3nm 이하이다.
본 발명의 일 형태는 상술한 복합 산화물, 게이트, 소스, 및 드레인을 포함한 트랜지스터이다. 트랜지스터에서, 복합 산화물은 트랜지스터의 채널 영역으로서 사용된다.
본 발명의 일 형태에 따르면, 신규 금속 산화물을 제공할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 신뢰성이 높은 반도체 장치를 제공할 수 있다. 신규 구조를 갖는 반도체 장치를 제공할 수 있다. 신규 구조를 갖는 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 반드시 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1은 금속 산화물의 조성의 개념도이다.
도 2의 (A)는 트랜지스터의 모식도이고, 도 2의 (B) 및 (C)는 트랜지스터의 에너지 준위의 분포를 도시한 모식도이다.
도 3의 (A) 내지 (C)의 각각은 트랜지스터의 모식 밴드도의 모델을 나타낸 것이다.
도 4의 (A) 내지 (C)의 각각은 트랜지스터의 모식 밴드도의 모델을 나타낸 것이다.
도 5의 (A) 내지 (C)의 각각은 트랜지스터의 모식 밴드도의 모델을 나타낸 것이다.
도 6의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 7의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도이다.
도 8의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 9의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 10의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 11의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 12의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 13의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 14의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 15의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 16의 (A) 내지 (C)의 각각은 본 발명의 금속 산화물의 원자수비 범위를 도시한 것이다.
도 17은 표시 패널의 구조예를 도시한 것이다.
도 18은 표시 패널의 구조예를 도시한 것이다.
도 19의 (A) 및 (B)는 일 형태의 금속 산화물의 모델 및 그 상태 밀도를 도시한 것이다.
도 20의 (A) 내지 (D)는 일 형태에서 불순물이 첨가된 금속 산화물의 모델의 국소적 구조 및 그 상태 밀도를 도시한 것이다.
도 21의 (A) 내지 (D)는 일 형태에서 불순물이 첨가된 금속 산화물의 모델의 국소적 구조 및 그 상태 밀도를 도시한 것이다.
도 22의 (A) 내지 (D)는 일 형태에서 불순물이 첨가된 금속 산화물의 모델의 국소적 구조 및 그 상태 밀도를 도시한 것이다.
도 23은 실시예의 시료의 측정된 XRD 스펙트럼을 나타낸 것이다.
도 24의 (A) 내지 (F)는 실시예의 시료의 단면 TEM 이미지 및 전자 회절 패턴을 나타낸 것이다.
도 25의 (A) 내지 (L)은 실시예의 시료의 평면 TEM 이미지, 단면 TEM 이미지, 및 전자 회절 패턴을 나타낸 것이다.
도 26은 실시예의 시료의 평면 TEM 이미지, 및 그것을 분석하여 얻어진 이미지를 나타낸 것이다.
도 27의 (A) 내지 (D)는 육각형의 회전각을 도출하는 방법을 도시한 것이다.
도 28의 (A) 내지 (E)는 보로노이 다이어그램을 형성하기 위한 방법을 도시한 것이다.
도 29는 실시예의 보로노이 영역의 형상의 개수 및 그 비율을 나타낸 것이다.
도 30의 (A) 내지 (H)는 실시예의 시료의 평면 TEM 이미지, 단면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다.
도 31의 (A) 내지 (F)는 실시예의 시료의 EDX 매핑 이미지를 나타낸 것이다.
도 32는 실시예의 시료의 I d-V g 특성을 나타낸 그래프이다.
도 33은 실시예의 +GBT 스트레스 시험 후의 시료의 I d-V g 특성을 나타낸 그래프이다.
도 34의 (A) 및 (B)는 트랜지스터의 I d-V g 특성 및 I d-V d 특성을 나타낸 것이다.
도 35는 GCA에 기초하여 계산된 I d-V g 특성, 선형 이동도 곡선, 및 포화 이동도 곡선을 나타낸 것이다.
도 36의 (A) 내지 (F)는 실시예의 시료의 단면 TEM 이미지 및 그 전자 회절 패턴을 나타낸 것이다.
도 37의 (A) 내지 (F)는 실시예의 시료의 평면 TEM 이미지 및 그 전자 회절 패턴을 나타낸 것이다.
도 38의 (A) 내지 (C)는 실시예의 보로노이 영역의 형상의 개수 및 그 비율을 나타낸 것이다.
도 39의 (A) 내지 (H)는 실시예의 시료의 평면 TEM 이미지, 단면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다.
도 40의 (A) 내지 (C)는 실시예의 시료의 EDX 매핑 이미지를 나타낸 것이다.
도 41의 (A) 내지 (H)는 실시예의 시료의 평면 TEM 이미지, 단면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다.
도 42는 실시예의 시료의 I d-V g 특성을 나타낸 그래프이다.
도 43의 (A) 내지 (D)는 실시예의 시료의 단면 TEM 이미지, EDX 매핑 이미지, 및 원자수비를 도시한 도면을 나타낸 것이다.
도 44의 (A) 내지 (D)는 실시예의 시료의 평면 TEM 이미지, EDX 매핑 이미지, 및 원자수비를 도시한 도면을 나타낸 것이다.
도 45는 I d-V g 특성을 나타낸 것이다.
도 46은 I d-V g 특성을 나타낸 것이다.
도 47은 계면 준위의 밀도의 계산 결과를 나타낸 것이다.
도 48의 (A) 및 (B)는 I d-V g 특성을 나타낸 것이다.
도 49는 결함 준위의 밀도의 계산 결과를 나타낸 것이다.
도 50은 결함 준위의 밀도의 계산 결과를 나타낸 것이다.
도 51은 트랜지스터의 I d-V g 특성을 나타낸 것이다.
도 52의 (A) 내지 (C)는 실시예 1의 시료의 XPS 측정 결과를 사용하여 얻어진 각종 원자의 비율을 나타낸 그래프이다.
실시형태에 대하여 도면을 참조하여 아래에서 설명한다. 다만 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서 본 발명은 이하의 실시형태의 설명에 한정하여 해석되는 것은 아니다.
도면에서 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 크기, 층 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한 본 명세서에서 "제 1", "제 2", 및 "제 3"과 같은 서수는 구성 요소의 혼동을 피하기 위하여 사용된 것이며, 이들 용어는 구성 요소를 수적으로 한정하지 않는다.
본 명세서에서 "위에", "상방에", "아래에", 및 "하방에" 등 배치를 설명하는 용어는 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하는 데 편의상 사용된다. 또한 구성 요소들 사이의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 채널 영역을 통하여 소스와 드레인 사이를 전류가 흐를 수 있다. 또한 본 명세서 등에서 채널 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스와 드레인의 기능은 예를 들어 다른 극성을 갖는 트랜지스터를 채용하거나, 회로 동작에서 전류가 흐르는 방향이 변화될 때 바뀔 수 있다. 따라서 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다.
또한 본 명세서 등에서 "전기적으로 접속"이라는 용어는 구성 요소가 "어떠한 전기적 작용을 갖는 물체"를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 갖는 물체"에는 물체를 통하여 접속되는 구성 요소들 사이에서 전기 신호가 송수신될 수 있는 한 특별한 한정은 없다. "어떠한 전기적 작용을 갖는 물체"의 예에는 전극 및 배선 뿐만 아니라 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자 및 다양한 기능을 갖는 소자가 있다.
본 명세서 등에서 "산화질화 실리콘막"이란 질소보다 높은 비율로 산소를 포함한 막을 말하고, "질화산화 실리콘막"이란 산소보다 높은 비율로 질소를 포함한 막을 말한다.
본 명세서 등에서 도면을 참조하여 본 발명의 형태를 설명함에 있어서, 상이한 도면의 같은 구성 요소를 같은 부호로 공통적으로 나타내는 경우가 있다.
본 명세서 등에서 "평행"이라는 용어는 두 직선이 이루는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "실질적으로 평행"이라는 용어는 두 직선이 이루는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한 "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 두 직선이 이루는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서 등에서는 경우에 따라 "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어 "도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또한 "반도체"는 예를 들어 도전성이 충분히 낮을 때 "절연체"의 특성을 갖는 경우가 있다. 또한 "반도체"와 "절연체" 사이의 경계는 명확하지 않기 때문에, "반도체"와 "절연체"를 서로 엄격히 구별할 수 없는 경우가 있다. 따라서 본 명세서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로 본 명세서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한 본 명세서 등에서 "In:Ga:Zn=4:2:3 또는 In:Ga:Zn=4:2:3 근방"은 총원자수비에 대하여 In이 4일 때, Ga가 1 이상 3 이하(1≤Ga≤3)이고, Zn이 2 이상 4 이하(2≤Zn≤4)인 원자수비를 말한다. "In:Ga:Zn=5:1:6 또는 In:Ga:Zn=5:1:6 근방"은 총원자수비에 대하여 In이 5일 때, Ga가 0.1보다 크고 2 이하(0.1<Ga≤2)이고, Zn이 5 이상 7 이하(5≤Zn≤7)인 원자수비를 말한다. "In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:1:1 근방"은 총원자수비에 대하여 In이 1일 때, Ga가 0.1보다 크고 2 이하(0.1<Ga≤2)이고, Zn이 0.1보다 크고 2 이하(0.1<Zn≤2)인 원자수비를 말한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 금속 산화물에 대하여 설명한다. 또한 복합 산화물은 CAC(cloud-aligned composite) 구성을 갖는 산화물이다. 복합 산화물의 예에는 복수의 금속 원소를 포함한 금속 산화물이 포함된다.
본 명세서에서는 반도체 기능을 갖는 본 발명의 일 형태의 금속 산화물을 CAC-OS(cloud-aligned composite oxide semiconductor)로 정의한다.
CAC-OS 또는 CAC-금속 산화물을 매트릭스 복합물(matrix composite) 또는 금속 매트릭스 복합물(metal matrix composite)이라고 하는 경우가 있다.
본 발명의 일 형태의 복합 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상)이 포함되어도 좋다.
본 발명의 일 형태의 복합 산화물은 질소를 포함하는 것이 바람직하다. 구체적으로는 본 발명의 일 형태의 복합 산화물에서 SIMS(secondary ion mass spectrometry)에 의하여 측정된 질소 농도가 1×1016atoms/cm3 이상, 바람직하게는 1×1017atoms/cm3 이상 2×1022atoms/cm3 이하이면 좋다. 또한 질소가 첨가된 복합 산화물은 밴드 갭이 작아져 도전성이 향상되는 경향이 있다. 이로써 본 명세서 등에서는 본 발명의 일 형태의 복합 산화물은 질소 등이 첨가된 복합 산화물을 포함한다. 또한 질소를 포함한 복합 산화물을 복합 산화질화물(금속 산화질화물)이라고 하여도 좋다.
여기서 복합 산화물이 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 복합 산화물에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 항은 각각 [In], [M], 및 [Zn]으로 나타내어진다.
<복합 산화물의 구성>
도 1은 본 발명의 CAC 구성을 갖는 복합 산화물인 금속 산화물의 개념도이다.
예를 들어 도 1에 도시된 바와 같이 CAC-OS에서는 금속 산화물에 포함된 원소는 고르지 않게 분포되고, 어느 원소를 주로 포함한 영역(001) 및 다른 원소를 주로 포함한 영역(002)이 형성된다. 영역들(001 및 002)은 혼합되어 모자이크 패턴을 형성한다. 바꿔 말하면, CAC-OS는 금속 산화물에 포함되는 원소가 고르지 않게 분포되어 있는 구성을 갖는다. 고르지 않게 분포된 원소를 포함한 각 재료는 0.5nm 이상 10nm 이하의 크기, 바람직하게는 3nm 이하의 크기, 또는 이와 비슷한 크기를 갖는다. 또한 금속 산화물에 대한 아래의 설명에서는 하나 이상의 금속 원소가 고르지 않게 분포되고 상기 원소를 포함한 영역이 혼합된 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 상기 영역 각각은 0.5nm 이상 10nm 이하의 크기, 바람직하게는 3nm 이하의 크기, 또는 이와 비슷한 크기를 갖는다.
예를 들어 CAC 구성을 갖는 In-M-Zn 산화물은 인듐 산화물(InO X1 , X1은 0보다 큰 실수(實數)) 또는 인듐 아연 산화물(In X2 Zn Y2 O Z2 , X2, Y2, 및 Z2는 0보다 큰 실수)과, 원소 M을 포함한 산화물로 재료가 분리되고, 모자이크 패턴이 형성된 구성을 갖는다. 그리고 모자이크 패턴을 형성하는 InO X1 또는 In X2 Zn Y2 O Z2 가 막 내에 분포되어 있다. 이 구성을 클라우드상 구성이라고도 한다. 본 명세서에서는, 분리된 InO X1 또는 In X2 Zn Y2 O Z2 에 미량의 갈륨(Ga)이 혼합되어 고체가 형성되어도 좋다.
바꿔 말하면, 본 발명의 일 형태의 금속 산화물은 In 산화물, In-M 산화물, M 산화물, M-Zn 산화물, In-Zn 산화물, 및 In-M-Zn 산화물 중에서 선택된 적어도 2개의 산화물 또는 재료를 포함한다.
대표적으로는 본 발명의 일 형태의 금속 산화물은 In 산화물, In-Zn 산화물, In-Al-Zn 산화물, In-Ga-Zn 산화물, In-Y-Zn 산화물, In-Cu-Zn 산화물, In-V-Zn 산화물, In-Be-Zn 산화물, In-B-Zn 산화물, In-Si-Zn 산화물, In-Ti-Zn 산화물, In-Fe-Zn 산화물, In-Ni-Zn 산화물, In-Ge-Zn 산화물, In-Zr-Zn 산화물, In-Mo-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Nd-Zn 산화물, In-Hf-Zn 산화물, In-Ta-Zn 산화물, In-W-Zn 산화물, 및 In-Mg-Zn 산화물 중에서 선택된 적어도 2개 이상의 산화물을 포함한다. 즉, 본 발명의 일 형태의 금속 산화물은 복수의 재료 또는 복수의 성분을 포함한 복합 금속 산화물이라고 할 수 있다.
여기서 도 1의 개념이 CAC 구성을 갖는 In-M-Zn 산화물을 도시한 것으로 가정한다. 이 경우, 영역(001)이 원소 M을 포함한 산화물을 주성분으로 포함한 영역이고, 영역(002)이 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이라고 할 수 있다. 원소 M을 포함한 산화물을 주성분으로 포함한 영역, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역, 및 적어도 Zn을 포함한 영역의 주변부는 명확하지 않아(흐릿하여) 경계가 명확하게 관찰되지 않는 경우가 있다.
바꿔 말하면, CAC 구성을 갖는 In-M-Zn 산화물은 원소 M을 포함한 산화물을 주성분으로 포함한 영역과, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 혼합된 금속 산화물이다. 그러므로 금속 산화물을 복합 금속 산화물이라고 하는 경우가 있다. 또한 본 명세서에서는 예를 들어 영역(002)의 In 대 원소 M의 원자수비가 영역(001)의 In 대 원소 M의 원자수비보다 클 때, 영역(002)은 영역(001)보다 In 농도가 높은 것으로 한다.
또한 CAC 구성을 갖는 금속 산화물에는 원자수비가 다른 2개 이상의 막을 포함한 적층 구조는 포함되지 않는다. 예를 들어 In을 주성분으로 포함한 막과 Ga를 주성분으로 포함한 막의 2층 구조는 포함되지 않는다.
구체적으로는 CAC-OS에서 CAC 구성을 갖는 In-Ga-Zn 산화물(이러한 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)에 대하여 설명한다. CAC-OS를 포함한 In-Ga-Zn 산화물에서 재료는 예를 들어 InO X 1 또는 In X 2Zn Y 2O Z 2와, 갈륨을 포함한 산화물로 분리되고, 모자이크 패턴이 형성된다. 모자이크 패턴을 형성하는 InO X 1 또는 In X 2Zn Y 2O Z 2는 클라우드상 금속 산화물이다.
바꿔 말하면, CAC-OS를 포함한 In-Ga-Zn 산화물은 갈륨을 포함한 산화물을 주성분으로 포함한 영역과, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 혼합된 구성을 갖는 복합 금속 산화물이다. 갈륨을 포함한 산화물을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 주변부는 명확하지 않아(흐릿하여) 경계가 명확하게 관찰되지 않는 경우가 있다.
예를 들어 도 1의 개념도에서는 영역(001)은 갈륨을 포함한 산화물을 주성분으로 포함한 영역에 대응하고, 영역(002)은 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역에 대응한다. 갈륨을 포함한 산화물을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 각각을 나노입자라고 하여도 좋다. 나노입자의 직경은 0.5nm 이상 10nm 이하, 대표적으로는 1nm 이상 2nm 이하이다. 나노입자의 주변부는 명확하지 않아(흐릿하여) 경계가 명확하게 관찰되지 않는 경우가 있다.
영역(001) 및 영역(002)의 크기는 EDX에 의하여 얻어진 EDX 매핑 이미지를 사용하여 측정할 수 있다. 예를 들어 단면 사진의 EDX 매핑 이미지에서 영역(001)의 직경은 0.5nm 이상 10nm 이하, 또는 3nm 이하인 경우가 있다. 주성분의 원소 밀도는 영역의 중앙 부분으로부터 주변부로 향하여 서서히 낮아진다. 예를 들어 EDX 매핑 이미지에서의 원소 농도(이후 존재량이라고 함)가 중앙 부분으로부터 주변부로 향하여 서서히 저하될 때, 단면 사진의 EDX 매핑에서 영역의 주변부는 명확하지 않다(흐릿하다). 예를 들어 InO X1 을 주성분으로 포함한 영역의 중앙 부분으로부터 주변부로 향하여 In 원자의 개수가 서서히 저감되고 Zn 원자의 개수는 증가됨으로써 In X2 Zn Y2 O Z2 를 주성분으로 포함한 영역이 서서히 출현한다. 따라서 EDX 매핑 이미지에서 GaO X3 을 주성분으로 포함한 영역의 주변부는 명확하지 않다.
이러한 이유로 In-Ga-Zn 산화물에 포함되는 영역(001) 또는 영역(002)의 In이 1인 경우, Ga 및 Zn은 정수에 한정되지 않는다. 즉 영역(001) 및 영역(002)의 주변부가 불명확하고 영역들(001 및 002)에서 금속 원소의 농도 분포가 발생하기 때문에, In이 1일 때 Ga 및 Zn은 반드시 정수일 필요는 없다. 이로써 영역(001) 및 영역(002)에 포함되는 In-Ga-Zn 산화물의 경우에도, In이 1일 때 Ga 및 Zn은 반드시 정수일 필요는 없다.
여기서 예를 들어 In-M-Zn 산화물을 InM m Zn n O p 로 나타낼 수 있는 경우, 본 발명의 일 형태의 복합 산화물에 포함되는 영역(001)을 InM m1 Zn n1 O p1 로 나타낼 수 있다. 마찬가지로 본 발명의 일 형태의 복합 산화물에 포함되는 영역(002)을 InM m2 Zn n2 O p2 로 나타낼 수 있다. 또한 상술한 m, n, p, m1, n1, p1, m2, n2, 및 p2 각각은 정수이거나 비정수(non-integer)이다.
본 명세서 등에서는 InM m Zn n O p , InM m1 Zn n1 O p1 , 또는 InM m2 Zn n2 O p2 로 나타내어지는 In-M-Zn 산화물을 "InMZnO계" 산화물이라고 하는 경우가 있다. "InMZnO계" 산화물의 화학량론적 조성에서, In이 1인 경우, M 및 Zn 각각은 정수이거나 비정수이다. 또한 화학량론적 조성의 값이 영역의 부분마다 달라지는 경우가 포함된다.
CAC 구성을 갖는 In-Ga-Zn 산화물의 결정 구조는 특별히 한정되지 않는다. 영역(001) 및 영역(002)은 다른 결정 구조를 가져도 좋다.
여기서 In-Ga-Zn-O계 금속 산화물을 IGZO라고 하는 경우가 있고, In, Ga, Zn, 및 O를 포함한 화합물도 IGZO로 알려져 있다. In-Ga-Zn-O계 금속 산화물의 예로서 결정성 화합물을 들 수 있다. 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC(c-axis aligned crystalline) 구조를 갖는다. 또한 CAAC 구조는 복수의 IGZO 나노결정이 c축 배향을 갖고 a-b면 방향에서는 배향하지 않고 연결된, 층상의 결정 구조이다.
한편으로 In-Ga-Zn 산화물의 CAC-OS에서, 결정 구조는 이차적인 요소이다. 본 명세서에서는 CAC-IGZO를, Ga를 주성분으로 포함한 복수의 영역과 In을 주성분으로 포함한 복수의 영역의 각각이 무작위로 분포되어 모자이크 패턴을 형성하는 상태에서 In, Ga, Zn, 및 O를 포함하는 금속 산화물로 정의할 수 있다.
예를 들어 도 1의 개념도에서는 영역(001)은 Ga를 주성분으로 포함한 영역에 대응하고, 영역(002)은 In을 주성분으로 포함한 영역에 대응한다. Ga를 주성분으로 포함한 영역 및 In을 주성분으로 포함한 영역의 각각을 나노입자라고 할 수 있다. 나노입자의 직경은 0.5nm 이상 10nm 이하, 대표적으로는 3nm 이하이다. 나노입자의 주변부는 명확하지 않아(흐릿하여) 경계가 명확하게 관찰되지 않는 경우가 있다.
CAC-OS를 포함한 In-Ga-Zn 산화물의 결정성은 전자 회절에 의하여 분석할 수 있다. 예를 들어 전자 회절 패턴 이미지에서는 휘도가 높은 링 형상의 영역이 관찰된다. 또한 링 형상의 영역에서 복수의 스폿이 관찰되는 경우가 있다.
상술한 바와 같이, In-Ga-Zn 산화물의 CAC-OS는 금속 원소가 고르게 분포된 IGZO 화합물과는 다른 구조를 갖고, IGZO 화합물과는 다른 성질을 갖는다. 즉, CAC-OS를 포함한 In-Ga-Zn 산화물에서, 갈륨을 포함한 산화물 등을 주성분으로 포함한 영역 및 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로 포함한 영역은 분리되어 모자이크 패턴을 형성한다.
In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 도전성은 갈륨을 포함한 산화물 등을 주성분으로 포함한 영역의 도전성보다 높다. 바꿔 말하면, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역을 캐리어가 흐를 때, 산화물 반도체의 도전성이 나타난다. 따라서 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써 높은 전계 효과 이동도(μ)를 달성할 수 있다. In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역은 그 성질이 도전체의 성질에 가까운 반도체 영역이라고 할 수 있다.
한편으로 갈륨을 포함한 산화물 등을 주성분으로 포함한 영역의 절연성은 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 절연성보다 높다. 바꿔 말하면, 갈륨을 포함한 산화물 등을 주성분으로 포함한 영역이 산화물 반도체 내에 분포됨으로써 누설 전류를 억제할 수 있고 양호한 스위칭 동작을 달성할 수 있다. In a Ga b Zn c O d 등을 주성분으로 포함한 영역은 그 성질이 절연체의 성질에 가까운 반도체 영역이라고 할 수 있다.
따라서 CAC-OS를 포함한 In-Ga-Zn 산화물을 반도체 소자에 사용한 경우, 갈륨을 포함한 산화물 등에서 유래하는 절연성과 In X2 Zn Y2 O Z2 또는 InO X1 에서 유래하는 도전성이 서로를 보완함으로써, 높은 온 상태 전류(I on), 높은 전계 효과 이동도(μ), 및 낮은 오프 상태 전류(I off)를 달성할 수 있다.
CAC-OS를 포함한 In-Ga-Zn 산화물을 포함하는 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS를 포함한 In-Ga-Zn 산화물은 디스플레이로 대표되는 다양한 반도체 장치에 적합하게 사용된다.
<금속 산화물을 포함한 트랜지스터>
다음으로 상기 금속 산화물을 반도체로서 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 금속 산화물을 반도체로서 트랜지스터에 사용함으로써, 트랜지스터는 높은 전계 효과 이동도 및 높은 스위칭 특성을 가질 수 있다. 또한 트랜지스터는 높은 신뢰성을 가질 수 있다.
도 2의 (A)는 채널 영역에 상기 금속 산화물을 포함한 트랜지스터의 모식도이다. 도 2의 (A)의 트랜지스터는 소스, 드레인, 제 1 게이트, 제 2 게이트, 제 1 게이트 절연부, 제 2 게이트 절연부, 및 채널부를 포함한다. 게이트에 대한 전위 인가에 의하여 트랜지스터의 채널부의 저항을 제어할 수 있다. 즉, 제 1 게이트 또는 제 2 게이트에 인가되는 전위에 의하여 소스와 드레인 사이의 도통(트랜지스터의 온 상태) 또는 비도통(트랜지스터의 오프 상태)을 제어할 수 있다.
채널부는 제 1 밴드 갭을 갖는 영역(001) 및 제 2 밴드 갭을 갖는 영역(002)이 클라우드상으로 분포되어 있는 CAC-OS를 포함한다. 제 1 밴드 갭은 제 2 밴드 갭보다 크다.
예를 들어 CAC 구성을 갖는 In-Ga-Zn 산화물을 채널부의 CAC-OS로서 사용하는 경우에 대하여 설명한다. CAC 구성을 갖는 In-Ga-Zn 산화물은 영역(001)으로서 In a Ga b Zn c O d 를 주성분으로 포함하고 영역(002)보다 Ga 농도가 높은 영역과, 영역(002)으로서 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함하고 영역(001)보다 In 농도가 높은 영역으로 재료가 분리되고, 모자이크 패턴이 형성된 구성을 갖는다. InO X1 또는 In X2 Zn Y2 O Z 2와 In a Ga b Zn c O d 는 막 내에 분포되어 있다. 이 구성을 클라우드상 구성이라고도 한다. In a Ga b Zn c O d 를 주성분으로 포함한 영역(001)은 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역(002)보다 밴드 갭이 크다.
도 2의 (A)에 도시된 채널부에 CAC-OS를 포함한 트랜지스터의 전도 모델에 대하여 설명한다. 도 2의 (B)는 도 2의 (A)에 도시된 트랜지스터의 소스와 드레인 사이에서의 에너지 준위의 분포를 나타낸 모식도이다. 도 2의 (C)는 도 2의 (A)에 도시된 트랜지스터에서의 실선 X-X'상의 전도 밴드도이다. 또한 각 전도 밴드도에서 실선은 전도대 하단의 에너지를 나타낸다. 일점쇄선 Ef는 전자의 의사 페르미 준위(quasi-Fermi level)의 에너지를 나타낸다. 여기서 제 1 게이트 전압으로서 게이트와 소스 사이에 음의 전압이 인가되고 소스와 드레인 사이에 드레인 전압(V d>0)이 인가된다.
도 2의 (A)에 도시된 트랜지스터에 음의 게이트 전압이 인가되면, 도 2의 (B)에 도시된 바와 같이 소스와 드레인 사이에 영역(001)에서 유래하는 전도대 하단의 에너지(CB001) 및 영역(002)에서 유래하는 전도대 하단의 에너지(CB002)가 형성된다. 제 1 밴드 갭은 제 2 밴드 갭보다 크기 때문에 전도대 하단의 에너지(CB001)의 퍼텐셜 장벽은 전도대 하단의 에너지(CB002)의 퍼텐셜 장벽보다 높다. 즉, 채널부의 퍼텐셜 장벽의 최대값은 영역(001)에서 유래하는 값이다. 따라서 트랜지스터의 채널부에 CAC-OS를 사용함으로써 누설 전류를 억제하고 높은 스위칭 특성을 달성할 수 있다.
도 2의 (C)에 도시된 바와 같이, 제 1 밴드 갭을 갖는 영역(001)의 밴드 갭은 제 2 밴드 갭을 갖는 영역(002)의 밴드 갭보다 상대적으로 넓기 때문에, 제 1 밴드 갭을 갖는 영역(001)의 Ec단은 제 2 밴드 갭을 갖는 영역(002)의 Ec단보다 상대적으로 높은 준위에 존재할 수 있다.
예를 들어 제 1 밴드 갭을 갖는 영역(001)의 성분은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])에서 유래하고, 제 2 밴드 갭을 갖는 영역(002)의 성분은 In-Zn 산화물(In:Zn=2:3[원자수비])에서 유래하는 것으로 가정한다. 이 경우, 제 1 밴드 갭은 3.3eV 또는 그 근방의 값이고, 제 2 밴드 갭은 2.4eV 또는 그 근방의 값이다. 밴드 갭의 값으로서 각 재료의 단일막을 엘립소미터에 의하여 측정하여 얻은 값을 사용한다.
상술한 가정에서는 제 1 밴드 갭과 제 2 밴드 갭 사이의 차이는 0.9eV이다. 본 발명의 일 형태에서는 제 1 밴드 갭과 제 2 밴드 갭 사이의 차이는 적어도 0.1eV 이상이다. 또한 제 1 밴드 갭을 갖는 영역(001)에서 유래하는 가전자대 상단의 위치는 제 2 밴드 갭을 갖는 영역(002)에서 유래하는 가전자대 상단의 위치와 다른 경우가 있기 때문에 제 1 밴드 갭과 제 2 밴드 갭 사이의 차이는 0.3eV 이상인 것이 바람직하고, 0.4eV 이상인 것이 더 바람직하다.
상술한 가정에서는 제 2 밴드 갭 즉 내로(narrow) 밴드 갭을 갖는 In-Zn 산화물에 기인하여 캐리어가 CAC-OS를 흐른다. 이때, 제 2 밴드 갭으로부터 제 1 밴드 갭 즉 와이드(wide) 밴드 갭을 갖는 In-Ga-Zn 산화물 측으로 캐리어가 넘쳐흐른다. 바꿔 말하면, 내로 밴드 갭을 갖는 In-Zn 산화물에서 캐리어가 생성되기 쉽고, 이 캐리어는 와이드 밴드 갭을 갖는 In-Ga-Zn 산화물로 이동한다.
채널부가 형성되는 금속 산화물에서 영역(001)과 영역(002)은 모자이크 패턴을 형성하고 불규칙하고 고르지 않게 분포되어 있다. 이러한 이유로 실선 X-X'상의 전도 밴드도는 단지 예일 뿐이다.
기본적으로는 도 3의 (A)에 나타낸 바와 같이 영역(002)이 영역(001)들 사이에 있는 밴드가 형성되기만 하면 된다. 또는 영역(001)이 영역(002)들 사이에 있는 밴드가 형성된다.
CAC-OS에서는 제 1 밴드 갭을 갖는 영역(001)과 제 2 밴드 갭을 갖는 영역(002)의 접속부에서 영역의 응집 상태 및 조성이 불안정해진다. 따라서 도 3의 (B) 및 (C)에 도시된 바와 같이, 밴드는 불연속적이지 않고 연속적으로 변화하는 경우가 있다. 바꿔 말하면, 캐리어가 CAC-OS를 흐를 때 제 1 밴드 갭과 제 2 밴드 갭은 함께 작용한다.
도 4의 (A) 내지 (C)의 각각은 도 2의 (A)의 X-X'를 따르는 방향의 트랜지스터의 모식 밴드도의 모델을 나타낸 것이고, 도 2의 (B)의 모식도에 대응한다. 제 1 게이트에 전압을 인가할 때, 동시에 같은 전압을 제 2 게이트에 인가한다. 도 4의 (A)는 제 1 게이트 전압(V g)으로서 양의 전압(V g>0)을 각 게이트와 소스 사이에 인가한 상태(온 상태)를 나타낸 것이다. 도 4의 (B)는 제 1 게이트 전압(V g)을 인가하지 않은 상태(V g=0)를 나타낸 것이다. 도 4의 (C)는 제 1 게이트 전압(V g)으로서 음의 전압(V g<0)을 각 게이트와 소스 사이에 인가한 상태(오프 상태)를 나타낸 것이다. 또한 채널부에서 파선은 전압을 인가하지 않은 경우의 전도대 하단의 에너지를 나타내고, 실선은 전압을 인가한 경우의 전도대 하단의 에너지를 나타낸다. 일점쇄선 Ef는 전자의 의사 페르미 준위의 에너지를 나타낸다.
채널부에 CAC-OS를 포함한 트랜지스터에서 제 1 밴드 갭을 갖는 영역(001)과 제 2 밴드 갭을 갖는 영역(002)은 서로 전기적으로 상호 작용을 한다. 바꿔 말하면 제 1 밴드 갭을 갖는 영역(001)과 제 2 밴드 갭을 갖는 영역(002)은 상보적으로 기능한다.
바꿔 말하면, 도 4의 (A)에 나타낸 바와 같이, 순방향 전압이 인가된 경우, 영역(001)의 전도대는 영역(002)의 전도대보다 낮다. 따라서 캐리어는 영역(002)의 전도대뿐만 아니라 영역(001)의 전도대도 흐르기 때문에 높은 온 상태 전류를 얻을 수 있다. 한편으로 도 4의 (B) 및 (C)에 나타낸 바와 같이, 역방향 전압이 인가된 경우에는, 영역(001 및 002)의 전도대는 높아져 소스와 드레인 사이를 흐르는 전류의 현저한 저하를 일으키는 것으로 생각된다.
도 5의 (A) 내지 (C)는 도 2의 (A)의 X-X'를 따르는 방향의 트랜지스터의 모식 밴드도의 모델을 나타낸 것이고, 도 2의 (C)의 모식도에 대응한다. 제 1 게이트 전극에 전압을 인가할 때, 동시에 같은 전압을 제 2 게이트 전극에 인가한다. 도 5의 (A)는 제 1 게이트 전압(V g)으로서 양의 전압(V g>0)을 각 게이트와 소스 사이에 인가한 상태(온 상태)를 나타낸 것이다. 도 5의 (B)는 제 1 게이트 전압(V g)을 인가하지 않은 상태(V g=0)를 나타낸 것이다. 도 5의 (C)는 제 1 게이트 전압(V g)으로서 음의 전압(V g<0)을 각 게이트와 소스 사이에 인가한 상태(오프 상태)를 나타낸 것이다. 또한 채널부에서 실선은 전도대 하단의 에너지를 나타낸다. 일점쇄선 Ef는 전자의 의사 페르미 준위의 에너지를 나타낸다. 여기서 영역(001)의 전도대 하단과 영역(002)의 전도대 하단 사이의 에너지 차이를 ΔEc로 나타낸다. "ΔEc(V g=0)"는 전압을 인가하지 않은 경우(V g=0)의 ΔEc를 나타내고, "ΔEc(V g>0)"는 트랜지스터를 온으로 하는 전압(V g>0)을 인가한 경우의 ΔEc를 나타내고, "ΔEc(V g<0)"는 음의 전압(V g<0)을 인가한 경우의 ΔEc를 나타낸다.
도 5의 (A)에 도시된 바와 같이, 제 1 게이트에 트랜지스터를 온으로 하는 전위(V g>0)를 인가한 경우, ΔEc(V g>0)<ΔEc(V g=0)를 만족시킨다. 따라서 Ec단이 낮은 제 2 밴드 갭을 갖고 주된 전도 패스로서 기능하는 영역(002)을 전자가 흐른다. 동시에, 전자는 제 1 밴드 갭을 갖는 영역(001)도 흐른다. 이것은 트랜지스터의 온 상태에서 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 가능하게 한다.
한편으로 도 5의 (B) 및 (C)에 도시된 바와 같이, 제 1 게이트에 문턱 전압 미만의 전압(V g≤0)을 인가하면, 제 1 밴드 갭을 갖는 영역(001)은 유전체(절연체)로서 기능하여 영역(001)의 전도 패스가 차단된다. 제 2 밴드 갭을 갖는 영역(002)은 제 1 밴드 갭을 갖는 영역(001)과 접한다. 결과적으로, 제 1 밴드 갭을 갖는 영역(001)은 제 2 밴드 갭을 갖는 영역(002)과도 서로 전기적으로 상호 작용을 하기 때문에, 제 2 밴드 갭을 갖는 영역(002)의 전도 패스조차 차단된다. 따라서 채널부 전체가 비도통 상태가 되고, 트랜지스터는 오프가 된다. 그래서 ΔEc(V g=0)<ΔEc(V g<0)를 만족시킨다.
상술한 바와 같이, 트랜지스터에 CAC-OS를 사용함으로써, 트랜지스터가 동작할 때 예를 들어 게이트와 소스 또는 드레인 사이에 전위차가 발생할 때 생기는, 게이트와 소스 또는 드레인 사이의 누설 전류를 저감하거나 방지할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위의 밀도가 낮기 때문에 트랩 준위의 밀도가 낮은 경우가 있다.
금속 산화물에서 트랩 준위에 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서 트랩 준위의 밀도가 높은 금속 산화물에 채널 영역이 형성되는 트랜지스터는 불안정적인 전기 특성을 갖는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는 금속 산화물에서의 불순물 농도를 저감하는 것이 효과적이다. 또한 금속 산화물에서의 불순물 농도를 저감하기 위해서는 금속 산화물에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예에는 수소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 포함된다.
여기서, 금속 산화물에서의 불순물의 영향에 대하여 설명한다.
제 14족 원소인 실리콘 또는 탄소가 금속 산화물에 포함되면, 금속 산화물에 결함 준위가 형성된다. 따라서 금속 산화물에서 또는 금속 산화물과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속을 포함한 금속 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서 금속 산화물에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
금속 산화물에 포함되는 수소는 금속 원자와 결합된 산소와 반응하여 물이 되기 때문에, 산소 빈자리(Vo)를 발생시키는 경우가 있다. 산소 빈자리(Vo)에 수소가 들어감으로써 캐리어로서 기능하는 전자가 발생하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합됨으로써 캐리어로서 기능하는 전자가 발생하는 경우가 있다. 이로써 수소를 포함한 금속 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 금속 산화물에서의 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 측정되는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
금속 산화물에 산소를 도입함으로써 금속 산화물 내의 산소 빈자리(Vo)를 저감할 수 있다. 즉, 산소 빈자리(Vo)가 산소로 충전되면, 금속 산화물 내의 산소 빈자리(Vo)는 소멸된다. 따라서 금속 산화물에서 산소를 확산시킴으로써 트랜지스터 내의 산소 빈자리(Vo)를 저감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
금속 산화물에 산소를 도입하는 방법으로서는 예를 들어 화학량론적 조성보다 산소 함유량이 높은 산화물을 금속 산화물과 접하여 제공한다. 즉, 산화물에는 화학량론적 조성을 초과하는 산소를 포함하는 영역(이후, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터에 금속 산화물을 사용하는 경우, 트랜지스터 근방의 하지막 또는 층간막 등에 과잉 산소 영역을 포함하는 산화물을 제공함으로써, 트랜지스터의 산소 빈자리를 저감하고, 신뢰성을 향상시킬 수 있다.
불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 영역에 사용함으로써, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
<금속 산화물의 형성 방법>
금속 산화물의 형성 방법의 예에 대하여 아래에서 설명한다.
금속 산화물은 실온 이상 140℃ 미만의 온도에서 퇴적하는 것이 바람직하다. 또한 실온은 온도 제어가 수행되지 않는 경우뿐만 아니라 온도 제어가 수행되는 경우, 예를 들어 기판을 냉각시키는 경우도 포함한다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 혼합 가스를 사용할 때, 퇴적 가스 전체에서의 산소의 비율은 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이다.
스퍼터링 가스가 산소를 포함하면, 금속 산화물의 퇴적과 동시에 금속 산화물 아래의 막에 산소를 첨가하고, 과잉 산소 영역을 제공할 수 있다. 또한 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스는 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 노점을 갖도록 고순도화됨으로써, 금속 산화물에 수분 등이 들어가는 것을 최소화할 수 있다.
금속 산화물이 스퍼터링법에 의하여 퇴적되는 경우에는, 스퍼터링 장치의 체임버는 금속 산화물에 대하여 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프를 사용하여 고진공으로(약 5Х10-7Pa 내지 1Х10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는 터보 분자 펌프 및 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
타깃으로서 In-Ga-Zn 금속 산화물 타깃을 사용할 수 있다. 예를 들어 [In]:[Ga]:[Zn]=4:2:4.1, [In]:[Ga]:[Zn]=5:1:7, 또는 그 근방의 원자수비를 갖는 금속 산화물 타깃을 사용하는 것이 바람직하다.
스퍼터링 장치에서, 타깃을 회전 또는 이동시켜도 좋다. 예를 들어 마그넷 유닛을 퇴적 동안 수직으로 또는/및 수평으로 진동시킴으로써 본 발명의 복합 금속 산화물을 형성할 수 있다. 예를 들어 타깃을 0.1Hz 이상 1kHz 이하의 비트(beat)(리듬, 펄스, 주파수, 기간, 또는 사이클 등이라고도 함)로 회전 또는 진동시켜도 좋다. 또는 마그넷 유닛을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
예를 들어 산소의 비율이 약 10%인 산소와 희가스의 혼합 가스를 사용하고, 기판 온도를 130℃로 하고, 원자수비가 [In]:[Ga]:[Zn]=4:2:4.1인 In-Ga-Zn 금속 산화물 타깃을 퇴적 동안 진공시킴으로써 본 발명의 금속 산화물을 형성할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태 또는 실시예에 기재된 구조 중 임의의 것과 적절히 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 및 (B), 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 도 13의 (A) 내지 (C), 도 14의 (A) 내지 (C), 그리고 도 15의 (A) 내지 (C)를 참조하여 설명한다.
<2-1. 반도체 장치의 구조예 1>
도 6의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다. 또한 도 6의 (A)에서, 트랜지스터(100)의 일부의 구성 요소(예를 들어 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하여도 좋다. 도 6의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성 요소를 도시하지 않은 경우가 있다.
도 6의 (A) 내지 (C)에 도시된 트랜지스터(100)는 소위 톱 게이트 트랜지스터이다.
트랜지스터(100)는 기판(102) 위의 절연막(104), 절연막(104) 위의 금속 산화물(108), 금속 산화물(108) 위의 절연막(110), 절연막(110) 위의 도전막(112), 및 절연막(104), 금속 산화물(108), 및 도전막(112) 위의 절연막(116)을 포함한다.
금속 산화물(108)은 절연막(110)을 개재(介在)하여 도전막(112)과 중첩되는 영역을 포함한다. 예를 들어 금속 산화물(108)은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다.
금속 산화물(108)은 도전막(112)과 중첩되지 않고, 절연막(116)과 접하는 영역(108n)을 포함한다. 영역(108n)은 상술한 금속 산화물(108)의 n형 영역이다. 절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)의 질소 또는 수소가 영역(108n)에 첨가됨으로써 캐리어 밀도가 증가되어, 영역(108n)은 n형이 된다.
금속 산화물(108)은 In의 원자수비가 M의 원자수비보다 큰 영역을 포함하는 것이 바람직하다. 예를 들어 금속 산화물(108)에서의 In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3 또는 그 근방인 것이 바람직하다.
또한 금속 산화물(108)의 조성은 상술한 것에 한정되지 않는다. 예를 들어 금속 산화물(108)에서의 In 대 M 대 Z의 원자수비는 In:M:Zn=5:1:6 또는 그 근방인 것이 바람직하다. "근방"이란 용어는 In이 5일 때, M이 0.5 이상 1.5 이하이고, Zn이 5 이상 7 이하인 것을 포함한다.
금속 산화물(108)이 In의 원자수비가 M의 원자수비보다 큰 영역을 갖는 경우, 트랜지스터(100)는 높은 전계 효과 이동도를 가질 수 있다. 구체적으로는 트랜지스터(100)의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있고, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어 게이트 신호를 생성하는 게이트 드라이버에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치의 프레임을 좁게 할 수 있다. 표시 장치에 포함되고 신호선으로부터의 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치에 접속되는 배선의 개수를 줄일 수 있다.
금속 산화물(108)이 In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우에도, 금속 산화물(108)의 결정성이 높으면 전계 효과 이동도는 낮을 수 있다.
또한 금속 산화물(108)의 결정성은 예를 들어 X선 회절(XRD: X-ray diffraction)에 의한 분석 또는 투과 전자 현미경(TEM: transmission electron microscope)을 사용한 분석에 의하여 판정할 수 있다.
우선, 금속 산화물(108)에 형성될 수 있는 산소 빈자리에 대하여 설명한다.
금속 산화물(108)에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 예를 들어 금속 산화물(108)에 형성되는 산소 빈자리에 수소가 트랩되어 캐리어 공급원으로서 작용한다. 금속 산화물(108)에 생성된 캐리어 공급원은 금속 산화물(108)을 포함하는 트랜지스터(100)의 전기 특성의 변화, 대표적으로는 문턱 전압의 시프트를 일으킨다. 따라서 금속 산화물(108)에서의 산소 빈자리의 양은 가능한 한 적은 것이 바람직하다.
본 발명의 일 형태에서는 금속 산화물(108) 근방의 절연막이 과잉 산소를 포함한다. 구체적으로는 금속 산화물(108) 위에 형성되는 절연막(110) 및 금속 산화물(108) 아래에 형성되는 절연막(104)의 한쪽 또는 양쪽이 과잉 산소를 포함한다. 산소 또는 과잉 산소가 절연막(104) 및/또는 절연막(110)으로부터 금속 산화물(108)로 이동함으로써, 금속 산화물에서의 산소 빈자리를 저감할 수 있다.
금속 산화물(108)로 들어간 수소 및 수분 등의 불순물은 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 따라서 금속 산화물(108)의 수소 및 수분 등의 불순물의 양은 가능한 한 적은 것이 바람직하다.
또한 금속 산화물(108)로서 불순물 농도가 낮고 결함 준위의 밀도가 낮은 금속 산화물을 사용하면, 트랜지스터가 더 우수한 전기 특성을 가질 수 있어 바람직하다. 여기서 불순물 농도가 낮고 결함 준위의 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적으므로 캐리어 밀도를 낮출 수 있다. 따라서 이 금속 산화물에 채널 영역이 형성되는 트랜지스터가 음의 문턱 전압을 갖는 것은 드물다(노멀리 온이 되는 것은 드물다). 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위의 밀도가 낮기 때문에 트랩 준위의 밀도가 낮은 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 오프 상태 전류가 매우 낮기 때문에, 소자가 1×106μm의 채널 폭 및 10μm의 채널 길이를 갖더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
도 6의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(100)는 절연막(116) 위의 절연막(118), 절연막(116 및 118)에 형성된 개구(141a)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120a), 및 절연막(116 및 118)에 형성된 개구(141b)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120b)을 더 포함하여도 좋다.
또한 본 명세서 등에서는 절연막(104)을 제 1 절연막이라고 하고, 절연막(110)을 제 2 절연막이라고 하고, 절연막(116)을 제 3 절연막이라고 하고, 그리고 절연막(118)을 제 4 절연막이라고 하는 경우가 있다. 도전막(112, 120a, 및 120b)은 각각 게이트 전극, 소스 전극, 및 드레인 전극으로서 기능한다.
절연막(110)은 게이트 절연막으로서 기능한다. 절연막(110)은 과잉 산소 영역을 포함한다. 절연막(110)이 과잉 산소 영역을 포함하기 때문에, 금속 산화물(108)에 과잉 산소를 공급할 수 있다. 이 결과, 금속 산화물(108)에 형성될 수 있는 산소 빈자리가 과잉 산소에 의하여 충전될 수 있어, 반도체 장치는 높은 신뢰성을 가질 수 있다.
금속 산화물(108)에 과잉 산소를 공급하기 위해서는 금속 산화물(108) 아래에 형성되는 절연막(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연막(104)에 포함되는 과잉 산소는 영역(108n)에도 공급될 수 있고, 이는 영역(108n)의 저항이 증가될 수 있기 때문에 바람직하지 않다. 한편으로 금속 산화물(108) 위에 형성되는 절연막(110)이 과잉 산소를 포함하는 구조에서는 도전막(112)과 중첩되는 영역에만 선택적으로 과잉 산소를 공급할 수 있다.
<2-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 갖는 재료이기만 하면, 기판(102)의 재료 등에 특별한 한정은 없다. 예를 들어 기판(102)으로서는 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 사용하여도 좋다. 또는 기판(102)으로서 실리콘 또는 탄소화 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄의 화합물 반도체 기판, 또는 SOI 기판 등을 사용할 수 있고, 또는 반도체 소자가 제공된 이들 기판 중 임의의 것을 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 6 세대(1500mm×1850mm), 7 세대(1870mm×2200mm), 8 세대(2200mm×2400mm), 9 세대(2400mm×2800mm), 및 10 세대(2950mm×3400mm) 중 임의의 사이즈를 갖는 유리 기판을 사용할 수 있다. 이로써 대형 표시 장치를 제작할 수 있다.
또는 기판(102)으로서 가요성 기판을 사용하고, 트랜지스터(100)를 가요성 기판에 직접 제공하여도 좋다. 또는 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)를 내열성이 낮은 기판 또는 가요성 기판에도 전치할 수 있다.
[제 1 절연막]
절연막(104)은 스퍼터링법, CVD(chemical vapor deposition)법, 증착법, PLD(pulsed laser deposition)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 예를 들어 절연막(104)은 산화물 절연막 및/또는 질화물 절연막을 포함한 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 금속 산화물(108)과의 계면 특성을 향상시키기 위하여, 적어도 금속 산화물(108)과 접하는 절연막(104)의 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(104)을 형성하면, 절연막(104)에 포함되는 산소를 가열 처리에 의하여 금속 산화물(108)로 이동시킬 수 있다.
절연막(104)의 두께는 50nm 이상, 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)의 두께를 두껍게 함으로써, 절연막(104)으로부터 방출되는 산소의 양을 증가시킬 수 있다. 또한 절연막(104)과 금속 산화물(108) 사이의 계면에서의 계면 준위, 및 금속 산화물(108)에 포함되는 산소 빈자리를 저감할 수 있다.
예를 들어 절연막(104)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함한 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 본 실시형태에서는 절연막(104)은 질화 실리콘막과 산화질화 실리콘막의 적층 구조를 갖는다. 하층으로서 질화 실리콘막을 포함하고 상층으로서 산화질화 실리콘막을 포함하는 이러한 적층 구조를 갖는 절연막(104)을 사용함으로써, 금속 산화물(108)에 산소를 효율적으로 도입할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(112) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(120a 및 120b)의 각각은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)에서 선택되는 금속 원소; 이들 금속 원소 중 임의의 것을 성분으로 포함하는 합금; 또는 이들 금속 원소 중 임의의 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
또한 도전막(112, 120a, 및 120b)은 인듐 및 주석을 포함하는 산화물(In-Sn 산화물), 인듐 및 텅스텐을 포함하는 산화물(In-W 산화물), 인듐, 텅스텐, 및 아연을 포함하는 산화물(In-W-Zn 산화물), 인듐 및 타이타늄을 포함하는 산화물(In-Ti 산화물), 인듐, 타이타늄, 및 주석을 포함하는 산화물(In-Ti-Sn 산화물), 인듐 및 아연을 포함하는 산화물(In-Zn 산화물), 인듐, 주석, 및 실리콘을 포함하는 산화물(In-Sn-Si 산화물), 또는 인듐, 갈륨, 및 아연을 포함하는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 금속 산화물을 사용하여 형성할 수 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC라고 하여도 좋다. 예를 들어 금속 산화물에 산소 빈자리가 형성된 후에 산소 빈자리에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이로써 금속 산화물의 도전성이 증가되어 금속 산화물은 도전체가 된다. 도전체가 된 금속 산화물을 산화물 도전체라고 할 수 있다. 일반적으로, 금속 산화물은 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방에 도너 준위를 갖는 금속 산화물이기 때문에, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 금속 산화물에 상당하는 가시광 투과성을 갖는다.
특히, 도전막(112)에 상술한 산화물 도전체를 사용하면, 절연막(110)에 과잉 산소를 첨가할 수 있어 바람직하다.
도전막(112, 120a, 및 120b)으로서 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 사용하여도 좋다. Cu-X 합금막을 사용함으로써 웨트 에칭에 의하여 막을 가공할 수 있기 때문에 제작 비용이 절감된다.
도전막(112, 120a, 및 120b)에는, 상술한 금속 원소 중, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택된 임의의 하나 이상의 원소가 포함되는 것이 바람직하다. 각 도전막(112, 120a, 및 120b)으로서 질화 탄탈럼막이 특히 바람직하다. 질화 탄탈럼막은 도전성을 갖고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 그 자체로부터 수소를 거의 방출하지 않기 때문에, 금속 산화물(108)과 접하는 도전막 또는 금속 산화물(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
도전막(112, 120a, 및 120b)은 무전해 도금에 의하여 형성할 수 있다. 무전해 도금에 의하여 퇴적될 수 있는 재료로서는 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd에서 선택되는 하나 이상의 원소를 사용할 수 있다. Cu 또는 Ag를 사용하면 도전막의 저항을 저감할 수 있어 더 바람직하다.
[제 2 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(110)으로서 PECVD(plasma enhanced chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 형성된 다음 막들 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막. 또한 절연막(110)은 2층 구조 또는 3층 이상을 포함한 적층 구조를 가져도 좋다.
트랜지스터(100)의 채널 영역으로서 기능하는 금속 산화물(108)과 접하는 절연막(110)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성을 초과하는 산소를 포함하는 영역(과잉 산소 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(110)은 산소를 방출할 수 있는 절연막이다. 절연막(110)에 과잉 산소 영역을 제공하기 위해서는 예를 들어 산소 분위기에서 절연막(110)을 형성하거나, 또는 퇴적된 절연막(110)에 산소 분위기에서 가열 처리를 수행한다.
절연막(110)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서 산화 하프늄을 사용함으로써, 절연막(110)은 산화 실리콘을 사용한 경우보다 두께를 두껍게 할 수 있어, 터널 전류로 인한 누설 전류를 저감할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 유전율이 높다. 따라서 오프 상태 전류가 낮은 트랜지스터를 얻기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
절연막(110)은 결함이 적고, 대표적으로는 전자 스핀 공명(ESR(electron spin resonance)) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에서 관찰되는 E'센터에 기인하는 시그널이 포함된다. 또한 E'센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는 E'센터에 기인한 시그널의 스핀 밀도가 3×1017spins/cm3 이하이고, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
[금속 산화물]
금속 산화물(108)로서 상술한 금속 산화물을 사용할 수 있다.
<원자수비>
본 발명에 따른 금속 산화물에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 도 16의 (A) 내지 (C)를 참조하여 설명한다. 또한 산소 원자의 비율은 도 16의 (A) 내지 (C)에는 도시하지 않았다. 금속 산화물에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 항은 각각 [In], [M], 및 [Zn]으로 나타내어진다.
도 16의 (A) 내지 (C)에서, 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(α는 -1 이상 1 이하의 실수임)인 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2인 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3인 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4인 라인, 그리고 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 [In]:[M]:[Zn]=5:1:β(β는 0 이상의 실수임)의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:1:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비를 나타내는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비를 나타내는 라인, 그리고 [In]:[M]:[Zn]=1:4:β의 원자수비를 나타내는 라인에 대응한다.
도 16의 (A) 내지 (C)에서, [In]:[M]:[Zn]=0:2:1 또는 그 근방의 원자수비를 갖는 금속 산화물은 스피넬 결정 구조를 갖기 쉽다.
금속 산화물에는 복수의 상(phase)(예를 들어 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 또한 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 금속 산화물에 복수의 상이 존재하는 경우, 다른 결정 구조들 사이에 결정립계가 형성되어도 좋다.
도 16의 (A)에서의 영역(A)은 금속 산화물에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다.
또한 더 높은 비율로 인듐을 포함하는 금속 산화물은 더 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 따라서 인듐의 함유량이 높은 금속 산화물은 인듐의 함유량이 낮은 금속 산화물보다 캐리어 이동도가 높다.
한편으로 금속 산화물 내의 인듐의 함유율 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서 [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어 도 16의 (C)의 영역(C))를 가지면, 절연성이 좋아진다.
따라서 본 발명의 일 형태의 금속 산화물은 도 16의 (A)의 영역 A로 나타내어지는 원자수비를 갖는 것이 바람직하다. 상기 원자수비를 가지면, 높은 캐리어 이동도가 얻어진다.
영역(A)의 원자수비를 갖는 금속 산화물은 특히 도 16의 (B)의 영역(B)에서 높은 캐리어 이동도 및 높은 신뢰성을 갖고 뛰어나다.
또한 영역(B)은 [In]:[M]:[Zn]=4:2:3 내지 4:2:4.1 및 그 근방의 원자수비를 포함한다. 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 또한 영역(B)은 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비, 그리고 [In]:[M]:[Zn]=5:1:7 및 그 근방의 원자수비를 포함한다.
또한 금속 산화물의 성질은 원자수비에 의하여 일의적으로 결정되지 않는다. 같은 원자수비이어도, 금속 산화물의 성질은 형성 조건에 따라 달라질 수 있다. 예를 들어 금속 산화물을 스퍼터링 장치를 사용하여 퇴적시키는 경우, 타깃의 원자수비에서 벗어난 원자수비를 갖는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아질 수 있다. 따라서 도시된 영역 각각은 금속 산화물이 특정의 특성을 갖는 경향이 있는 원자수비를 나타내고, 영역(A 내지 C)의 경계는 명확하지 않다.
금속 산화물(108)을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 또한 형성된 금속 산화물(108) 내의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어 금속 산화물(108)에 사용하는 스퍼터링 타깃이 In:Ga:Zn=4:2:4.1의 원자수비를 갖는 경우, 금속 산화물(108)의 원자수비는 4:2:3 또는 그 근방이 될 수 있다. 금속 산화물(108)에 사용하는 스퍼터링 타깃이 In:Ga:Zn=5:1:7의 원자수비를 갖는 경우, 금속 산화물(108)의 원자수비는 5:1:6 또는 그 근방이 될 수 있다.
금속 산화물(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이러한 넓은 에너지 갭을 갖는 금속 산화물을 사용하면, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다.
또한 금속 산화물(108)은 비단결정 구조를 가져도 좋다. 비단결정 구조의 예에는 후술하는 CAAC-OS, 다결정 구조, 미결정(microcrystalline) 구조, 및 비정질 구조가 포함된다. 비단결정 구조 중에서 비정질 구조는 결함 준위의 밀도가 가장 높다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)으로서는 예를 들어 질화물 절연막을 사용할 수 있다. 질화 실리콘, 질화산화 실리콘, 또는 산화질화 실리콘 등을 사용하여 질화물 절연막을 형성할 수 있다. 절연막(116)의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 절연막(116)은 금속 산화물(108)의 영역(108n)과 접한다. 이로써 절연막(116)과 접하는 영역(108n)의 불순물(예를 들어 수소)의 농도가 높아져, 영역(108n)의 캐리어 밀도가 증가된다.
[제 4 절연막]
절연막(118)으로서는 산화물 절연막을 사용할 수 있다. 또는 산화물 절연막과 질화물 절연막의 적층막을 절연막(118)으로서 사용할 수 있다. 절연막(118)은 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용하여 형성할 수 있다.
또한 절연막(118)은 외부로부터의 수소 및 물 등에 대한 배리어막으로서 기능하는 것이 바람직하다.
절연막(118)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<2-3. 트랜지스터의 구조예 2>
다음으로, 도 6의 (A) 내지 (C)와 상이한 트랜지스터의 구조에 대하여 도 7의 (A) 내지 (C)를 참조하여 설명한다.
도 7의 (A)는 트랜지스터(150)의 상면도이다. 도 7의 (B)는 도 7의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 7의 (C)는 도 7의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 7의 (A) 내지 (C)에 도시된 트랜지스터(150)는 기판(102) 위의 도전막(106), 도전막(106) 위의 절연막(104), 절연막(104) 위의 금속 산화물(108), 금속 산화물(108) 위의 절연막(110), 절연막(110) 위의 도전막(112), 및 절연막(104), 금속 산화물(108), 및 도전막(112) 위의 절연막(116)을 포함한다.
또한 금속 산화물(108)은 도 6의 (A) 내지 (C)에 나타낸 트랜지스터(100)와 비슷한 구조를 갖는다. 도 7의 (A) 내지 (C)에 나타낸 트랜지스터(150)는 상술한 트랜지스터(100)의 구성에 더하여 도전막(106) 및 개구(143)를 포함한다.
개구(143)는 절연막(104 및 110)에 제공된다. 도전막(106)은 개구(143)를 통하여 도전막(112)에 전기적으로 접속된다. 그러므로 도전막(106) 및 도전막(112)에 같은 전위가 인가된다. 또한 개구(143)를 제공하지 않고 도전막(106) 및 도전막(112)에 상이한 전위가 인가되어도 좋다. 또는 개구(143)를 제공하지 않고 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어 도전막(106)을 차광 재료를 사용하여 형성하는 경우, 제 2 영역에 조사되는, 아래로부터의 빛을 저감할 수 있다.
트랜지스터(150)의 구조의 경우, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능하고, 도전막(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 절연막(104)은 제 1 게이트 절연막으로서 기능하고, 절연막(110)은 제 2 게이트 절연막으로서 기능하다.
도전막(106)은 상술한 도전막(112, 120a, 및 120b)의 재료와 비슷한 재료를 사용하여 형성할 수 있다. 저항을 저하시킬 수 있기 때문에, 도전막(106)으로서 구리를 포함한 재료를 사용하는 것이 특히 바람직하다. 예를 들어 각 도전막(106, 120a, 및 120b)은 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 구리막이 있는 적층 구조를 갖는 것이 바람직하다. 이 경우, 트랜지스터(150)를 표시 장치의 화소 트랜지스터 및/또는 구동 트랜지스터로서 사용함으로써 도전막(106)과 도전막(120a) 사이 및 도전막(106)과 도전막(120b) 사이에 생기는 기생 용량을 저감할 수 있다. 이로써 도전막(106, 120a, 및 120b)은 트랜지스터(150)의 제 1 게이트 전극, 소스 전극, 및 드레인 전극뿐만 아니라, 표시 장치의 전원 공급 배선, 신호 공급 배선, 또는 접속 배선 등으로서도 사용할 수 있다.
이러한 식으로, 상술한 트랜지스터(100)와 달리, 도 7의 (A) 내지 (C)의 트랜지스터(150)는 금속 산화물(108) 상하에 게이트 전극으로서 기능하는 도전막이 제공된 구조를 갖는다. 트랜지스터(150)에서와 같이, 본 발명의 일 형태의 반도체 장치는 복수의 게이트 전극을 가져도 좋다.
도 7의 (B) 및 (C)에 도시된 바와 같이, 금속 산화물(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)과 대향하고, 게이트 전극으로서 기능하는 상기 2개의 도전막 사이에 위치한다.
또한 도전막(112)의 채널 폭 방향의 길이는 금속 산화물(108)의 채널 폭 방향의 길이보다 길다. 채널 폭 방향에서는 금속 산화물(108) 전체가 절연막(110)을 개재하여 도전막(112)으로 덮인다. 절연막(104 및 110)에 제공된 개구(143)를 통하여 도전막(112)이 도전막(106)에 접속되기 때문에, 금속 산화물(108)의 채널 폭 방향의 측면은 절연막(110)을 개재하여 도전막(112)과 대향한다.
바꿔 말하면 도전막(106) 및 도전막(112)은 절연막(104 및 110)에 제공된 개구(143)를 통하여 접속되고, 각각이 금속 산화물(108)의 단부 외측에 위치하는 영역을 포함한다.
이러한 구조에 의하여, 트랜지스터(150)에 포함되는 금속 산화물(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 금속 산화물(108)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(150)는 S-channel 구조를 갖기 때문에, 채널을 유발시키기 위한 전계를, 도전막(106) 또는 도전막(112)에 의하여 금속 산화물(108)에 효과적으로 인가할 수 있어, 트랜지스터(150)의 전류 구동 능력을 향상시키고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류가 높아진 결과, 트랜지스터(150)의 크기를 줄일 수 있다. 또한 트랜지스터(150)는 금속 산화물(108)이 도전막(106)과 도전막(112)에 의하여 둘러싸인 구조를 갖기 때문에 트랜지스터(150)의 기계적 강도를 높일 수 있다.
트랜지스터(150)의 채널 폭 방향에서 보았을 때, 금속 산화물(108)에서 개구(143)가 형성되지 않은 측에 개구(143)와 상이한 개구를 형성하여도 좋다.
트랜지스터(150)에서와 같이, 반도체막을 개재하는 한 쌍의 게이트 전극을 트랜지스터가 갖는 경우, 한쪽 게이트 전극에는 신호 A가 공급되고, 다른 쪽 게이트 전극에는 고정 전위(V b)가 공급되어도 좋다. 또는 한쪽 게이트 전극에 신호 A가 공급되고, 다른 쪽 게이트 전극에 신호 B가 공급되어도 좋다. 또는 한쪽 게이트 전극에 고정 전위(V a)가 공급되고, 다른 쪽 게이트 전극에 고정 전위(V b)가 공급되어도 좋다.
신호 A는 예를 들어 온/오프 상태를 제어하는 신호이다. 신호 A는 전위(V1) 및 전위(V2)(V1>V2)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호 A는 아날로그 신호이어도 좋다.
고정 전위(V b)는 예를 들어 트랜지스터의 문턱 전압(V thA)을 제어하는 전위이다. 고정 전위(V b)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 고정 전위(V b)를 생성하기 위한 전위 발생 회로가 불필요하므로 바람직하다. 고정 전위(V b)는 전위(V1) 또는 전위(V2)와 상이하여도 좋다. 고정 전위(V b)가 낮으면, 문턱 전압(V thA)을 높게 할 수 있는 경우가 있다. 그 결과, 게이트-소스 전압(V gs)이 0V일 때에 흐르는 드레인 전류를 저감하고, 트랜지스터를 포함하는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 고정 전위(V b)를 예를 들어 저전원 전위보다 낮게 하여도 좋다. 한편으로 높은 고정 전위(V b)에 의하여, 문턱 전압(V thA)을 낮출 수 있는 경우가 있다. 그 결과, 게이트-소스 전압(V gs)이 고전원 전위일 때 흐르는 드레인 전류를 증가시키고, 트랜지스터를 포함하는 회로의 동작 속도를 상승시킬 수 있는 경우가 있다. 고정 전위(V b)는 예를 들어 저전원 전위보다 높아도 좋다.
신호 B는 예를 들어 온/오프 상태를 제어하는 신호이다. 신호 B는 전위(V3) 및 전위(V4)(V3>V4)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호 B는 아날로그 신호이어도 좋다.
신호 A 및 신호 B의 양쪽이 디지털 신호인 경우, 신호 B는 신호 A와 같은 디지털 값을 가져도 좋다. 이 경우, 트랜지스터의 온 상태 전류를 증가시키고, 트랜지스터를 포함하는 회로의 동작 속도를 상승시킬 수 있는 경우가 있다. 여기서, 신호 A의 전위(V1) 및 전위(V2)는 신호 B의 전위(V3) 및 전위(V4)와 달라도 좋다. 예를 들어 신호 B가 입력되는 게이트를 위한 게이트 절연막이, 신호 A가 입력되는 게이트를 위한 게이트 절연막보다 두꺼운 경우, 신호 B의 전위 진폭(V3-V4)을 신호 A의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이러한 식으로, 트랜지스터의 온/오프 상태에 대하여 신호 A가 미치는 영향과 신호 B가 미치는 영향을 실질적으로 같게 할 수 있는 경우가 있다.
신호 A 및 신호 B의 양쪽이 디지털 신호인 경우, 신호 B는 신호 A와 상이한 디지털 값을 가져도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 개별적으로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다. 예를 들어 n채널 트랜지스터인 트랜지스터는 신호 A가 전위(V1)를 갖고 신호 B가 전위(V3)를 가질 때만 트랜지스터가 온이 되거나, 또는 신호 A가 전위(V2)를 갖고 신호 B가 전위(V4)를 가질 때만 트랜지스터가 오프가 되는 경우에, 그 트랜지스터 하나로 NAND 회로 또는 NOR 회로 등으로서 기능할 수 있다. 신호 B는 문턱 전압(V thA)을 제어하는 신호이어도 좋다. 예를 들어 트랜지스터를 포함하는 회로가 동작하는 기간의 신호 B의 전위는 이 회로가 동작하지 않는 기간의 신호 B의 전위와 상이하여도 좋다. 신호 B의 전위는 회로의 동작 모드에 따라 변화되어도 좋다. 이 경우, 신호 B의 전위는 신호 A의 전위만큼 빈번하게 변화하지 않는 경우가 있다.
신호 A와 신호 B의 양쪽이 아날로그 신호인 경우, 신호 B는 신호 A와 같은 전위를 갖는 아날로그 신호, 신호 A의 전위를 상수배한 전위의 아날로그 신호, 또는 신호 A의 전위보다 상수만큼 높거나 낮은 전위의 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터의 온 상태 전류를 증가시키고, 트랜지스터를 포함하는 회로의 동작 속도를 상승시킬 수 있는 경우가 있다. 신호 B는 신호 A와는 상이한 아날로그 신호이어도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 개별적으로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다.
신호 A가 디지털 신호이고 신호 B가 아날로그 신호이어도 좋다. 또는 신호 A가 아날로그 신호이고 신호 B가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급하는 경우, 트랜지스터는 레지스터와 동등한 소자로서 기능할 수 있는 경우가 있다. 예를 들어 트랜지스터가 n채널 트랜지스터인 경우, 고정 전위(V a) 또는 고정 전위(V b)를 높게(낮게) 하면, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(V a)와 고정 전위(V b)의 양쪽을 높게(낮게) 하면, 게이트를 하나만 갖는 트랜지스터보다 실효 저항을 낮게(높게) 할 수 있는 경우가 있다.
트랜지스터(150)의 다른 구성 요소는 상술한 트랜지스터(100)의 구성 요소와 비슷하고, 비슷한 효과를 갖는다.
트랜지스터(150) 위에 절연막을 더 형성하여도 좋다. 도 7의 (A) 내지 (C)에 도시된 트랜지스터(150)는 도전막(120a 및 120b) 및 절연막(118) 위에 절연막(122)을 포함한다.
절연막(122)은 트랜지스터 등에 의하여 생긴 요철 등을 덮는 기능을 갖는다. 절연막(122)은 절연성을 갖고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 무기 재료의 예에는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 및 질화 알루미늄막이 포함된다. 유기 재료의 예에는 아크릴 수지 및 폴리이미드 수지 등의 감광성 수지 재료가 포함된다.
<2-4. 트랜지스터의 구조예 3>
다음으로, 도 7의 (A) 내지 (C)의 트랜지스터(150)와 상이한 트랜지스터의 구조에 대하여 도 8의 (A) 및 (B)를 참조하여 설명한다.
도 8의 (A) 및 (B)는 트랜지스터(160)의 단면도이다. 트랜지스터(160)의 상면도는 도 7의 (A)의 트랜지스터(150)의 상면도와 비슷하기 때문에 도시하지 않았다.
도 8의 (A) 및 (B)에 도시된 트랜지스터(160)는 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(150)와 상이하다.
트랜지스터(160)의 도전막(112)은 절연막(110) 위의 도전막(112_1) 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 예를 들어 도전막(112_1)으로서 산화물 도전막을 사용함으로써, 절연막(110)에 과잉 산소를 첨가할 수 있다. 상기 산화물 도전막은 산소 가스를 포함한 분위기에서 스퍼터링법에 의하여 형성하면 좋다. 상기 산화물 도전막으로서는 예를 들어 인듐 및 주석을 포함하는 산화물, 텅스텐 및 인듐을 포함하는 산화물, 텅스텐, 인듐, 및 아연을 포함하는 산화물, 타이타늄 및 인듐을 포함하는 산화물, 타이타늄, 인듐, 및 주석을 포함하는 산화물, 인듐 및 아연을 포함하는 산화물, 실리콘, 인듐, 및 주석을 포함하는 산화물, 또는 인듐, 갈륨, 및 아연을 포함하는 산화물 등을 사용할 수 있다.
도 8의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구(143)를 통하여 도전막(106)에 접속된다. 도전막(112_1)이 되는 도전막을 형성한 후에 개구(143)를 형성함으로써, 도 8의 (B)에 도시된 형상을 얻을 수 있다. 산화물 도전막이 도전막(112_1)으로서 사용되는 경우, 도전막(112_2)이 도전막(106)에 접속된 구조에 의하여 도전막(112)과 도전막(106) 사이의 접촉 저항을 낮출 수 있다.
트랜지스터(160)의 도전막(112) 및 절연막(110)은 테이퍼 형상을 갖는다. 더 구체적으로는 도전막(112)의 하단부는 도전막(112)의 상단부 외측에 위치한다. 절연막(110)의 하단부는 절연막(110)의 상단부 외측에 위치한다. 또한 도전막(112)의 하단부는 절연막(110)의 상단부와 실질적으로 같은 위치에 형성된다.
도전막(112) 및 절연막(110)이 직사각형을 갖는 트랜지스터(160)에 비하여, 도전막(112) 및 절연막(110)이 테이퍼 형상을 갖는 트랜지스터(160)는 절연막(116)의 피복성이 더 좋기 때문에 바람직하다.
트랜지스터(160)의 다른 구성 요소는 상술한 트랜지스터(150)의 구성 요소와 비슷하고, 비슷한 효과를 갖는다.
<2-5. 반도체 장치의 제작 방법>
다음으로, 도 7의 (A) 내지 (C)에 도시된 트랜지스터(150)의 제작 방법에 대하여, 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)는 트랜지스터(150)의 제작 방법을 도시한, 채널 길이 방향 및 채널 폭 방향에서의 단면도이다.
우선, 기판(102) 위에 도전막(106)을 형성한다. 다음에, 기판(102) 및 도전막(106) 위에 절연막(104)을 형성하고, 절연막(104) 위에 금속 산화물막을 형성한다. 이 후, 금속 산화물막을 섬 형상으로 가공함으로써 금속 산화물(108a)을 형성한다(도 9의 (A) 참조).
도전막(106)은 상술한 재료 중에서 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 도전막(106)으로서 스퍼터링 장치를 사용하여 두께 50nm의 텅스텐막과 두께 400nm의 구리막을 포함한 적층을 형성한다.
도전막(106)이 되는 도전막을 가공하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 도전막을 도전막(106)으로 가공할 때, 구리막을 웨트 에칭법에 의하여 에칭한 후에, 텅스텐막을 드라이 에칭법에 의하여 에칭한다.
절연막(104)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 본 실시형태에서는 절연막(104)으로서 PECVD 장치를 사용하여 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 형성한다.
절연막(104)을 형성한 후에 절연막(104)에 산소를 첨가하여도 좋다. 절연막(104)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 또는 산소 분자 이온 등을 사용하여도 좋다. 산소는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 첨가할 수 있다. 또는 절연막(104) 위에 산소 방출을 억제하는 막을 형성한 후에, 이 막을 통하여 절연막(104)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 막은 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 포함하는 도전막 또는 반도체막을 사용하여 형성할 수 있다.
마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키는 플라스마 처리에 의하여 산소를 첨가하는 경우, 절연막(104)에 첨가되는 산소량을 증가시킬 수 있다.
금속 산화물(108a)을 형성할 때, 불활성 가스(헬륨 가스, 아르곤 가스, 또는 제논 가스 등)를 산소 가스에 혼합시켜도 좋다. 또한 금속 산화물(108a)의 형성 시의 퇴적 가스 전체에서의 산소 가스의 비율(이후, 산소 유량비라고도 함)은 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이다.
금속 산화물(108a)은 실온 이상 180℃ 이하, 바람직하게는 실온 이상 140℃ 이하의 기판 온도에서 형성한다. 금속 산화물(108a)을 형성할 때의 기판 온도는 예를 들어 실온 이상 140℃ 미만인 것이 생산성이 높아지기 때문에 바람직하다.
금속 산화물(108a)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 60nm 이하이다.
기판(102)으로서 대형 유리 기판(예를 들어 6세대 내지 10세대)을 사용하고 금속 산화물(108a)을 200℃ 이상 300℃ 이하의 기판 온도에서 형성한 경우, 기판(102)이 변형될 수 있다(비틀어지거나 또는 휠 수 있다). 대형 유리 기판을 사용하는 경우에는, 실온 이상 200℃ 미만의 기판 온도에서 금속 산화물(108a)을 형성함으로써, 유리 기판의 변형을 억제할 수 있다.
또한 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어 스퍼터링 가스, 즉 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 노점을 갖도록 고순도화된 가스를 사용함으로써, 금속 산화물에 수분 등이 들어가는 것을 최소화할 수 있다.
금속 산화물을 스퍼터링법에 의하여 퇴적시키는 경우에는, 스퍼터링 장치의 체임버는 금속 산화물에 대하여 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프 등의 흡착 진공 배기 펌프를 사용하여 고진공 상태가 되도록(약 5×10-7Pa 내지 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드에서의 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 부분 압력은 1×10-4Pa 이하인 것이 바람직하고, 5×10-5Pa 이하인 것이 더 바람직하다.
본 실시형태에서는 금속 산화물(108a)을 다음 조건에서 형성한다.
금속 산화물(108a)을 In-Ga-Zn 금속 산화물 타깃을 사용하는 스퍼터링법에 의하여 형성한다. 금속 산화물(108a)을 형성할 때의 기판 온도 및 산소 유량은 적절히 설정할 수 있다. 체임버의 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급한다.
금속 산화물을 금속 산화물(108a)로 가공하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다.
금속 산화물(108a)을 형성한 후, 가열 처리에 의하여 금속 산화물(108a)을 탈수화 또는 탈수소화하여도 좋다. 이 가열 처리의 온도는 대표적으로 150℃ 이상 기판 변형점(strain point) 미만, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행할 수 있다. 또는 먼저 불활성 가스 분위기에서 가열 처리한 후, 산소 분위기에서 가열 처리하여도 좋다. 상기 불활성 가스 분위기 및 상기 산소 분위기에는 수소 또는 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 하면 좋다.
가열 처리에는 전기로 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧은 경우에 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 이로써 가열 처리 시간을 짧게 할 수 있다.
가열하면서 금속 산화물을 퇴적시키거나, 또는 금속 산화물의 퇴적 후에 가열 처리를 수행함으로써, SIMS에 의하여 측정되는 금속 산화물의 수소 농도를 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
다음에, 절연막(104) 및 금속 산화물(108a) 위에 절연막(110_0)을 형성한다(도 9의 (B) 참조).
절연막(110_0)으로서는 플라스마 강화 CVD 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 이 경우, 실리콘을 포함한 퇴적 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 산소, 오존, 일산화 이질소, 및 이산화 질소가 포함된다.
절연막(110_0)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리 체임버 내의 압력을 100Pa 미만 또는 50Pa 이하로 하는 조건하에서 PECVD 장치를 사용하여 결함이 적은 산화질화 실리콘막을 형성할 수 있다.
절연막(110_0)으로서, PECVD 장치의 진공 배기된 처리 체임버에 배치된 기판을 280℃ 이상 400℃ 이하의 온도에서 유지하고, 원료 가스가 도입된 처리 체임버 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 고주파 전력을 공급하는 조건하에서 치밀한 산화 실리콘막 또는 치밀한 산화질화 실리콘막을 형성할 수 있다.
절연막(110_0)은 마이크로파를 사용한 PECVD법에 의하여 형성하여도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위의 파를 말한다. 마이크로파를 사용한 경우, 전자 온도 및 전자 에너지가 낮다. 또한 공급된 전력에서, 전자의 가속에 사용되는 전력의 비율이 낮으므로, 분자의 해리 및 전리에 더 많은 전력을 사용할 수 있다. 그래서 밀도가 높은 플라스마(고밀도 플라스마)를 여기할 수 있다. 이 방법은 퇴적면 또는 퇴적물에 대한 플라스마 대미지가 적기 때문에, 결함이 적은 절연막(110_0)을 형성할 수 있다.
또는 절연막(110_0)은 유기 실레인 가스를 사용한 CVD법에 의하여 형성할 수도 있다. 유기 실레인 가스로서는 테트라에틸오쏘실리케이트(TEOS)(화학식: Si(OC2H5)4), 테트라메틸실레인(TMS)(화학식: Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 또는 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물 중 임의의 것을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법에 의하여 피복성이 높은 절연막(110_0)을 형성할 수 있다.
본 실시형태에서는 절연막(110_0)으로서 PECVD 장치를 사용하여 두께 100nm의 산화질화 실리콘막을 형성한다.
다음에, 절연막(110_0) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연막(110_0) 및 절연막(104)을 부분적으로 에칭하여, 도전막(106)에 도달하는 개구(143)를 형성한다(도 9의 (C) 참조).
개구(143)를 형성하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 개구(143)를 형성한다.
다음에, 개구(143)를 덮도록 도전막(106) 및 절연막(110_0) 위에 도전막(112_0)을 형성한다. 도전막(112_0)으로서 예를 들어 금속 산화물막을 사용하는 경우, 도전막(112_0)의 형성 중에 절연막(110_0)에 산소가 첨가되는 경우가 있다(도 9의 (D) 참조).
도 9의 (D)에서는 절연막(110_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다. 또한 개구(143)를 덮어 형성된 도전막(112_0)은 도전막(106)에 전기적으로 접속된다.
도전막(112_0)으로서 금속 산화물막을 사용하는 경우, 산소 가스를 포함하는 분위기에서 스퍼터링법에 의하여 도전막(112_0)을 형성하는 것이 바람직하다. 산소 가스를 포함하는 분위기에서 도전막(112_0)을 형성함으로써, 절연막(110_0)에 산소를 적합하게 첨가할 수 있다. 또한 도전막(112_0)의 형성 방법은 스퍼터링법에 한정되지 않고, ALD법 등 다른 방법을 사용하여도 좋다.
본 실시형태에서는 도전막(112_0)으로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 포함하는 두께 100nm의 IGZO막(In:Ga:Zn=4:2:4.1(원자수비))을 형성한다. 도전막(112_0) 형성 전 또는 형성 후에 절연막(110_0)에 산소 첨가 처리를 수행하여도 좋다. 상기 산소 첨가 처리는 절연막(104) 형성 후에 수행할 수 있는 산소 첨가 처리와 비슷한 방법에 의하여 수행할 수 있다.
다음에, 도전막(112_0) 위의 원하는 위치에 리소그래피 공정에 의하여 마스크(140)를 형성한다(도 10의 (A) 참조).
다음에, 마스크(140) 상방으로부터 에칭을 수행하여 도전막(112_0) 및 절연막(110_0)을 가공한다. 도전막(112_0) 및 절연막(110_0)의 가공 후, 마스크(140)를 제거한다. 도전막(112_0) 및 절연막(110_0)을 가공한 결과, 섬 형상의 도전막(112) 및 섬 형상의 절연막(110)이 형성된다(도 10의 (B) 참조).
본 실시형태에서는 드라이 에칭법에 의하여 도전막(112_0) 및 절연막(110_0)을 가공한다.
도전막(112_0) 및 절연막(110_0)의 가공에서, 도전막(112)과 중첩되지 않는 영역에서의 금속 산화물(108a)의 두께가 얇아지는 경우가 있다. 다른 경우에는 도전막(112_0) 및 절연막(110_0)의 가공 시에, 금속 산화물(108a)과 중첩되지 않는 영역의 절연막(104)의 두께가 얇아진다. 도전막(112_0) 및 절연막(110_0)의 가공 시에, 에천트 또는 에칭 가스(예를 들어 염소)가 금속 산화물(108a)에 첨가되거나, 도전막(112_0) 또는 절연막(110_0)의 구성 원소가 금속 산화물(108)에 첨가되는 경우가 있다.
다음에, 절연막(104), 금속 산화물(108), 및 도전막(112) 위에 절연막(116)을 형성한다. 절연막(116)을 형성함으로써, 금속 산화물(108a)에서 절연막(116)과 접하는 부분은 영역(108n)이 된다. 여기서 도전막(112)과 중첩된 금속 산화물(108a)을 금속 산화물(108)로 한다(도 10의 (C) 참조).
절연막(116)은 상술한 재료 중에서 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(116)으로서 PECVD 장치를 사용하여 두께 100nm의 질화산화 실리콘막을 형성한다. 질화산화 실리콘막의 형성 시에 플라스마 처리와 퇴적 처리의 2단계를 220℃의 온도에서 수행한다. 플라스마 처리는, 퇴적 전에 유량 100sccm의 아르곤 가스 및 유량 1000sccm의 질소 가스를 체임버 내로 도입하고, 체임버 내의 압력을 40Pa로 하고, 1000W의 전력을 RF 전원(27.12MHz)에 공급하는 조건하에서 수행한다. 퇴적 처리는, 체임버 내에 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 도입하고, 체임버 내의 압력을 100Pa로 하고, 1000W의 전력을 RF 전원(27.12MHz)에 공급하는 조건하에서 수행한다.
절연막(116)으로서 질화산화 실리콘막을 사용하면, 질화산화 실리콘막 내의 질소 또는 수소를 절연막(116)과 접하는 영역(108n)에 공급할 수 있다. 또한 절연막(116)의 형성 온도를 상술한 온도로 하면, 절연막(110)에 포함되는 과잉 산소가 외부로 방출되는 것을 억제할 수 있다.
다음에, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (A) 참조).
절연막(118)은 상술한 재료 중에서 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(118)으로서 PECVD 장치를 사용하여 두께 300nm의 산화질화 실리콘막을 형성한다.
다음에, 절연막(118) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연막(118) 및 절연막(116)을 부분적으로 에칭하여, 영역(108n)에 도달하는 개구(141a) 및 개구(141b)를 형성한다(도 11의 (B) 참조).
절연막(118) 및 절연막(116)을 에칭하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 절연막(118) 및 절연막(116)을 가공한다.
다음에, 개구(141a 및 141b)를 덮도록 영역(108n) 및 절연막(118) 위에 도전막을 형성하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전막(120a 및 120b)을 형성한다(도 11의 (C) 참조).
도전막(120a 및 120b)은 상술한 재료 중에서 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 도전막(120a, 120b)으로서 스퍼터링 장치를 사용하여 두께 50nm의 텅스텐막과 두께 400nm의 구리막을 포함한 적층을 형성한다.
도전막(120a 및 120b)이 되는 도전막을 가공하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 도전막을 도전막(120a 및 120b)으로 가공할 때, 구리막을 웨트 에칭법에 의하여 에칭한 후, 텅스텐막을 드라이 에칭법에 의하여 에칭한다.
이 후, 도전막(120a 및 120b) 및 절연막(118)을 덮어 절연막(122)을 형성한다.
상술한 공정을 거쳐, 도 7의 (A) 내지 (C)의 트랜지스터(150)를 제작할 수 있다.
또한 트랜지스터(150)에 포함되는 막(절연막, 금속 산화물막, 및 도전막 등)은 상술한 형성 방법 외에, 스퍼터링법, CVD법, 진공 증착법, PLD법, 또는 ALD법에 의하여 형성할 수 있다. 또는 코팅법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 PECVD법이 퇴적 방법의 대표적인 예이지만, 열 CVD법을 사용하여도 좋다. 열 CVD법의 예로서는 MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
열 CVD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 하고, 원료 가스 및 산화제를 동시에 체임버에 공급하고 기판 근방 또는 기판 위에서 서로 반응시키는 방법으로 수행하여도 좋다. 따라서 퇴적 시에 플라스마가 생성되지 않기 때문에, 열 CVD법은 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 갖는다.
상술한 도전막, 절연막, 및 금속 산화물막 등의 막은 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다.
예를 들어 ALD법을 채용한 퇴적 장치를 사용하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체를 포함하는 액체(하프늄알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH, Hf[N(CH3)2]4) 또는 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서의 오존(O3)의 2종류의 가스를 사용한다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체를 포함하는 액체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))를 기화시켜 얻은 원료 가스와, 산화제로서의 H2O의 2종류의 가스를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 실리콘막을 형성하는 경우에는, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 산화성 가스(O2 또는 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
ALD법을 채용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스 및 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
ALD법을 채용한 퇴적 장치를 사용하여 In-Ga-Zn-O막 등의 금속 산화물을 형성하는 경우에는, In(CH3)3 가스 및 O3 가스를 사용하여 In-O층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성하고, 이 후, Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
<2-6. 트랜지스터의 구조예 4>
도 12의 (A)는 트랜지스터(300A)의 상면도이다. 도 12의 (B)는 도 12의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 12의 (C)는 도 12의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다. 또한 도 12의 (A)에서, 트랜지스터(300A)의 일부의 구성 요소(예를 들어 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하여도 좋다. 도 12의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성 요소를 도시하지 않은 경우가 있다.
도 12의 (A) 내지 (C)에 도시된 트랜지스터(300A)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 금속 산화물(308), 금속 산화물(308) 위의 도전막(312a), 및 금속 산화물(308) 위의 도전막(312b)을 포함한다. 트랜지스터(300A) 위, 구체적으로는 도전막(312a 및 312b) 및 금속 산화물(308) 위에는 절연막(314), 절연막(316), 및 절연막(318)이 제공된다.
트랜지스터(300A)에서는 절연막(306 및 307)이 트랜지스터(300A)의 게이트 절연막으로서 기능하고, 절연막(314, 316, 및 318)이 트랜지스터(300A)의 보호 절연막으로서 기능한다. 또한 트랜지스터(300A)에서는 도전막(304)이 게이트 전극으로서 기능하고, 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능한다.
본 명세서 등에서는 절연막(306 및 307)을 제 1 절연막이라고 하고, 절연막(314 및 316)을 제 2 절연막이라고 하고, 절연막(318)을 제 3 절연막이라고 할 수 있다.
도 12의 (A) 내지 (C)에 도시된 트랜지스터(300A)는 채널 에치(channel-etched) 트랜지스터이다. 본 발명의 일 형태의 금속 산화물은 채널 에치 트랜지스터에 적합하다.
<2-7. 트랜지스터의 구조예 5>
도 13의 (A)는 트랜지스터(300B)의 상면도이다. 도 13의 (B)는 도 13의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 13의 (C)는 도 13의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 13의 (A) 내지 (C)에 도시된 트랜지스터(300B)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 금속 산화물(308), 금속 산화물(308) 위의 절연막(314), 절연막(314) 위의 절연막(316), 절연막(314 및 316)에 제공된 개구(341a)를 통하여 금속 산화물(308)에 전기적으로 접속되는 도전막(312a), 및 절연막(314 및 316)에 제공된 개구(341b)를 통하여 금속 산화물(308)에 전기적으로 접속되는 도전막(312b)을 포함한다. 트랜지스터(300B) 위, 구체적으로는 도전막(312a 및 312b) 및 절연막(316) 위에는 절연막(318)이 제공된다.
트랜지스터(300B)에서 각 절연막(306 및 307)은 트랜지스터(300B)의 게이트 절연막으로서 기능하고, 각 절연막(314 및 316)은 금속 산화물(308)의 보호 절연막으로서 기능하고, 절연막(318)은 트랜지스터(300B)의 보호 절연막으로서 기능한다. 또한 트랜지스터(300B)에서는 도전막(304)이 게이트 전극으로서 기능하고, 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능한다.
도 12의 (A) 내지 (C)에 도시된 트랜지스터(300A)가 채널 에치 구조를 갖는 반면, 도 13의 (A) 내지 (C)의 트랜지스터(300B)는 채널 보호 구조를 갖는다. 본 발명의 일 형태의 금속 산화물은 채널 보호 트랜지스터에도 적합하다.
<2-8. 트랜지스터의 구조예 6>
도 14의 (A)는 트랜지스터(300C)의 상면도이다. 도 14의 (B)는 도 14의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 14의 (C)는 도 14의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 14의 (A) 내지 (C)에 도시된 트랜지스터(300C)는 절연막(314 및 316)의 형상이 도 13의 (A) 내지 (C)의 트랜지스터(300B)와 다르다. 구체적으로는 트랜지스터(300C)의 절연막(314 및 316)은 섬 형상을 갖고, 금속 산화물(308)의 채널 영역 위에 제공된다. 다른 구성 요소는 트랜지스터(300B)와 비슷하다.
<2-9. 트랜지스터의 구조예 7>
도 15의 (A)는 트랜지스터(300D)의 상면도이다. 도 15의 (B)는 도 15의 (A)의 일점쇄선 X1-X2를 따라 자른 단면도이다. 도 15의 (C)는 도 15의 (A)의 일점쇄선 Y1-Y2를 따라 자른 단면도이다.
도 15의 (A) 내지 (C)에 도시된 트랜지스터(300D)는 기판(302) 위의 도전막(304), 기판(302) 및 도전막(304) 위의 절연막(306), 절연막(306) 위의 절연막(307), 절연막(307) 위의 금속 산화물(308), 금속 산화물(308) 위의 도전막(312a), 금속 산화물(308) 위의 도전막(312b), 금속 산화물(308) 및 도전막(312a 및 312b) 위의 절연막(314), 절연막(314) 위의 절연막(316), 절연막(316) 위의 절연막(318), 및 절연막(318) 위의 도전막(320a 및 320b)을 포함한다.
트랜지스터(300D)에서는 절연막(306 및 307)이 트랜지스터(300D)의 제 1 게이트 절연막으로서 기능하고, 절연막(314, 316, 및 318)이 트랜지스터(300D)의 제 2 게이트 절연막으로서 기능한다. 또한 트랜지스터(300D)에서는 도전막(304)이 제 1 게이트 전극으로서 기능하고, 도전막(320a)이 제 2 게이트 전극으로서 기능하고, 도전막(320b)이 표시 장치에 사용되는 화소 전극으로서 기능한다. 도전막(312a)은 소스 전극으로서 기능하고, 도전막(312b)은 드레인 전극으로서 기능한다.
도 15의 (C)에 도시된 바와 같이, 도전막(320b)은 절연막(306, 307, 314, 316, 및 318)에 제공된 개구(342b) 및 개구(342c)에서 도전막(304)에 접속된다. 이로써 도전막(320b) 및 도전막(304)에는 같은 전위가 인가된다.
트랜지스터(300D)의 구조는 개구(342b 및 342c)를 제공하여 도전막(320b)을 도전막(304)에 접속시키는 상술한 구조에 한정되지 않는다. 예를 들어 개구(342b 및 342c) 중 하나만을 제공하여 도전막(320b)을 도전막(304)에 접속시키는 구조, 또는 개구(342b 및 342c)를 제공하지 않고 도전막(320b)을 도전막(304)에 접속시키지 않는 구조를 채용하여도 좋다. 또한 도전막(320b)을 도전막(304)에 접속시키지 않는 경우, 도전막(320b)과 도전막(304)에는 상이한 전위를 인가할 수 있다.
도전막(320b)은 절연막(314, 316, 및 318)에 제공된 개구(342a)를 통하여 도전막(312b)에 접속된다.
또한 트랜지스터(300D)는 상술한 S-channel 구조를 갖는다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 포함한 표시 장치의 표시부 등에 사용할 수 있는 표시 패널의 예에 대하여 도 17 및 도 18을 참조하여 설명한다. 아래에서 예로서 설명하는 표시 패널은 반사형 액정 소자 및 발광 소자의 양쪽을 포함하고 투과 모드 및 반사 모드의 양쪽으로 화상을 표시할 수 있다. 또한 본 발명의 일 형태의 금속 산화물 및 이 금속 산화물을 포함한 트랜지스터를 표시 장치의 화소의 트랜지스터, 표시 장치를 구동하기 위한 드라이버, 또는 표시 장치에 데이터를 공급하는 LSI 등에 바람직하게 사용할 수 있다.
<표시 패널의 구조예>
도 17은 본 발명의 일 형태의 표시 패널(600)을 도시한 사시 모식도이다. 표시 패널(600)에서는 기판(651)과 기판(661)이 서로 접착되어 있다. 도 17에서는 기판(661)은 파선으로 나타내어진다.
표시 패널(600)은 표시부(662), 회로(659), 및 배선(666) 등을 포함한다. 회로(659), 배선(666), 및 화소 전극으로서 기능하는 도전막(663) 등이 기판(651)에 제공된다. 도 17에서는 IC(673) 및 FPC(672)가 기판(651)에 실장되어 있다. 그래서 도 17에 도시된 구조는 표시 패널(600), FPC(672), 및 IC(673)를 포함하는 표시 모듈이라고 할 수 있다.
회로(659)로서 예를 들어 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다.
배선(666)은 표시부(662) 또는 회로(659)에 신호 또는 전력을 공급하는 기능을 갖는다. 신호 또는 전력은 IC(673)로부터, 또는 FPC(672)를 통하여 외부로부터 배선(666)에 입력된다.
도 17은 IC(673)가 COG(chip on glass)법 등에 의하여 기판(651)에 제공된 예를 나타낸 것이다. IC(673)로서는 주사선 구동 회로 또는 신호선 구동 회로 등으로서 기능하는 IC를 사용할 수 있다. 또한 예를 들어 표시 패널(600)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 포함할 때, 및 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로가 외부에 제공되고 FPC(672)를 통하여 표시 패널(600)을 구동시키기 위한 신호가 입력될 때는 IC(673)를 제공하지 않을 수도 있다. 또는 IC(673)를 COF(chip on film)법 등에 의하여 FPC(672)에 실장하여도 좋다.
또한 도 17은 표시부(662)의 일부의 확대도를 나타낸 것이다. 표시부(662)에서, 복수의 표시 소자에 포함되는 도전막(663)은 매트릭스로 배열되어 있다. 도전막(663)은 가시광을 반사하는 기능을 갖고, 후술하는 액정 소자(640)의 반사 전극으로서 기능한다.
도 17에 도시된 바와 같이 도전막(663)은 개구를 갖는다. 발광 소자(660)는 도전막(663)보다 기판(651) 가까이에 위치한다. 빛은 발광 소자(660)로부터 도전막(663)의 개구를 통하여 기판(661) 측에 방출된다.
<단면 구조예>
도 18은 도 17에 도시된 표시 패널의 FPC(672)를 포함한 영역의 일부, 회로(659)를 포함한 영역의 일부, 및 표시부(662)를 포함한 영역의 일부의 단면의 예를 나타낸 것이다.
표시 패널은 기판들(651 및 661) 사이에 절연막(620)을 포함한다. 표시 패널은 기판(651)과 절연막(620) 사이에 발광 소자(660), 트랜지스터(601), 트랜지스터(605), 트랜지스터(606), 및 착색층(634) 등도 포함한다. 또한 표시 패널은 절연막(620)과 기판(661) 사이에 액정 소자(640) 및 착색층(631) 등을 포함한다. 기판(661)과 절연막(620)은 접착층(641)에 의하여 접합된다. 기판(651)과 절연막(620)은 접착층(642)에 의하여 접합된다.
트랜지스터(606)는 액정 소자(640)에 전기적으로 접속되고, 트랜지스터(605)는 발광 소자(660)에 전기적으로 접속된다. 트랜지스터(605 및 606)는 기판(651) 측에 있는 절연막(620) 표면에 형성되기 때문에 트랜지스터(605 및 606)를 같은 공정을 거쳐 형성할 수 있다.
기판(661)에는 착색층(631), 차광막(632), 절연막(621), 액정 소자(640)의 공통 전극으로서 기능하는 도전막(613), 배향막(633b), 및 절연막(617) 등이 제공된다. 절연막(617)은 액정 소자(640)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연막(620)의 기판(651) 측에는 절연막(681), 절연막(682), 절연막(683), 절연막(684), 및 절연막(685) 등의 절연층이 제공된다. 절연막(681)의 일부는 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연막(682, 683, 및 684)은 각 트랜지스터를 덮어 제공된다. 절연막(685)은 절연막(684)을 덮어 제공된다. 각 절연막(684 및 685)은 평탄화층으로서 기능한다. 또한 여기서는 3개의 절연층인 절연막(682, 683, 및 684)이 트랜지스터 등을 덮어 제공되는 예를 기재하였지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 4개 이상의 절연층, 단일의 절연층, 또는 2개의 절연층이 제공되어도 좋다. 평탄화층으로서 기능하는 절연막(684)은 불필요하면 반드시 제공할 필요는 없다.
각 트랜지스터(601, 605, 및 606)는 일부가 게이트로서 기능하는 도전막(654), 일부가 소스 또는 드레인으로서 기능하는 도전막(652), 및 반도체막(653)을 포함한다. 여기서는 같은 도전막을 가공하여 얻은 복수의 층을 같은 해치 패턴으로 나타낸다.
액정 소자(640)는 반사형 액정 소자이다. 액정 소자(640)는 도전막(635), 액정층(612), 및 도전막(613)의 적층 구조를 갖는다. 또한 가시광을 반사하는 도전막(663)은 기판(651)과 대향하는 도전막(635)의 표면과 접하여 제공된다. 도전막(663)은 개구(655)를 포함한다. 도전막(635 및 613)은 가시광을 투과시키는 재료를 포함한다. 또한 배향막(633a)은 액정층(612)과 도전막(635) 사이에 제공되고, 배향막(633b)은 액정층(612)과 도전막(613) 사이에 제공된다. 편광판(656)은 기판(661)의 외측면에 제공된다.
액정 소자(640)에서, 도전막(663)은 가시광을 반사하는 기능을 갖고, 도전막(613)은 가시광을 투과시키는 기능을 갖는다. 기판(661) 측으로부터 들어온 빛은 편광판(656)에 의하여 편광되고, 도전막(613) 및 액정층(612)을 통과하고, 도전막(663)에 의하여 반사된다. 이 후, 빛은 액정층(612) 및 도전막(613)을 다시 통과하고, 편광판(656)에 도달된다. 이 경우, 액정의 배향은 도전막(613)과 도전막(663 및 635) 사이에 인가되는 전압에 의하여 제어되어, 빛의 광학 변조를 제어할 수 있다. 즉, 편광판(656)을 통하여 방출되는 빛의 강도를 제어할 수 있다. 특정 파장 영역의 빛 외의 빛은 착색층(631)에 의하여 흡수되기 때문에 방출되는 빛은 예를 들어 적색광이다.
발광 소자(660)는 보텀 이미션형 발광 소자이다. 발광 소자(660)는 도전막(643), EL층(644), 및 도전막(645b)이 절연막(620) 측으로부터 이 순서대로 적층된 구조를 갖는다. 또한 도전막(645a)은 도전막(645b)을 덮어 제공된다. 도전막(645b)은 가시광을 반사하는 재료를 포함하고, 도전막(643 및 645a)은 가시광을 투과시키는 재료를 포함한다. 빛은 발광 소자(660)로부터 착색층(634), 절연막(620), 개구(655), 및 도전막(613) 등을 통하여 기판(661) 측에 방출된다.
여기서 도 18에 도시된 바와 같이, 개구(655)에는 가시광을 투과시키는 도전막(635)을 제공하는 것이 바람직하다. 이로써 개구(655)와 중첩된 영역에서도 다른 영역과 같이 액정이 배향하기 때문에 이들 영역의 경계 부분에서 액정의 배향 결함이 발생하는 것을 방지하고 의도하지 않은 광 누설을 억제할 수 있다.
기판(661)의 외측면에 제공된 편광판(656)으로서 선 편광판 또는 원 편광판을 사용할 수 있다. 원 편광판의 예로서는 선 편광판과 1/4 파장 위상차판을 포함하는 적층이 있다. 이러한 구조에 의하여 외광의 반사를 저감할 수 있다. 액정 소자(640)로서 사용되는 액정 소자의 셀 겝, 배향, 및 구동 전압 등을 편광판의 종류에 따라 제어함으로써, 원하는 콘트라스트를 얻는다.
또한 절연막(647)은 도전막(643)의 단부를 덮는 절연막(646)에 제공된다. 절연막(647)은 절연막(620)과 기판(651)이 필요 이상으로 가까워지는 것을 방지하기 위한 스페이서로서의 기능을 갖는다. EL층(644) 또는 도전막(645a)을 차폐 마스크(금속 마스크)를 사용하여 형성하는 경우, 절연막(647)은 차폐 마스크가 EL층(644) 또는 도전막(645a)이 형성되는 면과 접하는 것을 방지하기 위한 스페이서로서의 기능을 가져도 좋다. 또한 절연막(647)은 불필요하면 반드시 제공할 필요는 없다.
트랜지스터(605)의 소스 및 드레인 중 하나는 도전막(648)을 통하여 발광 소자(660)의 도전막(643)에 전기적으로 접속된다.
트랜지스터(606)의 소스 및 드레인 중 하나는 접속부(607)를 통하여 도전막(663)에 전기적으로 접속된다. 도전막(663 및 635)은 서로 접하고 전기적으로 접속된다. 여기서 접속부(607)에서, 절연막(620)의 양면에 제공된 도전층은 절연막(620)의 개구를 통하여 서로 접속된다.
접속부(604)는 기판(651)과 기판(661)이 서로 중첩되지 않은 영역에 제공된다. 접속부(604)는 접속층(649)을 통하여 FPC(672)에 전기적으로 접속된다. 접속부(604)는 접속부(607)와 비슷한 구조를 갖는다. 접속부(604) 상면에는 도전막(635)과 같은 도전막을 가공하여 얻은 도전층이 노출되어 있다. 이로써 접속부(604)와 FPC(672)는 접속층(649)을 통하여 서로 전기적으로 접속될 수 있다.
접착층(641)이 제공된 영역의 일부에 접속부(687)가 제공된다. 접속부(687)에서는 도전막(635)과 같은 도전막을 가공하여 얻은 도전층이 커넥터(686)에 의하여 도전막(613)의 일부에 전기적으로 접속된다. 따라서 기판(651) 측에 접속된 FPC(672)로부터 입력된 신호 또는 전위를 접속부(687)를 통하여 기판(661) 측에 형성된 도전막(613)에 공급할 수 있다.
커넥터(686)로서는 예를 들어 도전성 입자를 사용할 수 있다. 도전성 입자로서는 금속 재료로 피복한 유기 수지 또는 실리카 등의 입자를 사용할 수 있다. 금속 재료로서 니켈 또는 금을 사용하면 접촉 저항을 저감할 수 있어 바람직하다. 니켈로 피복하고 금으로 더 피복한 입자 등, 2종류 이상의 금속 재료의 층으로 피복한 입자를 사용하는 것도 바람직하다. 커넥터(686)로서 탄성 변형 또는 소성(塑性) 변형이 가능한 재료를 사용하는 것이 바람직하다. 도 18에 도시된 바와 같이, 도전성 입자인 커넥터(686)는 수직으로 찌부러진 형상을 갖는 경우가 있다. 찌부러진 형상에 의하여, 커넥터(686)와, 커넥터(686)에 전기적으로 접속되는 도전층 사이의 접촉 면적을 증대시킬 수 있어, 접촉 저항이 저감되고 접속 불량 등의 문제의 발생이 억제된다.
커넥터(686)는 접착층(641)으로 덮이도록 제공되는 것이 바람직하다. 예를 들어 접착층(641)이 경화되기 전에 접착층(641)에 커넥터(686)를 분산시킨다.
도 18은 트랜지스터(601)가 제공된 회로(659)의 예를 도시한 것이다.
도 18에서는 트랜지스터(601 및 605)의 예로서 채널이 형성되는 반도체막(653)이 2개의 게이트 사이에 제공된 구조를 사용한다. 한쪽 게이트는 도전막(654)을 사용하여 형성되고, 다른 쪽 게이트는 절연막(682)을 개재하여 반도체막(653)과 중첩된 도전막(623)을 사용하여 형성된다. 이러한 구조에 의하여 트랜지스터의 문턱 전압을 제어할 수 있다. 이 경우, 2개의 게이트를 서로 접속시키고 같은 신호를 공급하여 트랜지스터를 동작시켜도 좋다. 이러한 트랜지스터는 다른 트랜지스터보다 더 높은 전계 효과 이동도를 가질 수 있기 때문에 더 높은 온 상태 전류를 가질 수 있다. 이 결과, 고속 동작이 가능한 회로를 얻을 수 있다. 또한 회로부가 차지하는 면적을 축소할 수 있다. 온 상태 전류가 높은 트랜지스터를 사용하면, 크기 또는 해상도의 증가 때문에 배선의 개수가 증가된 표시 패널에서도 배선에서의 신호 지연을 저감하고, 표시 불균일을 저감할 수 있다.
또한 회로(659)에 포함되는 트랜지스터, 및 표시부(662)에 포함되는 트랜지스터는 같은 구조를 가져도 좋다. 회로(659)에 포함되는 복수의 트랜지스터는 같은 구조를 가져도 좋고 상이한 구조를 가져도 좋다. 표시부(662)에 포함되는 복수의 트랜지스터는 같은 구조를 가져도 좋고 상이한 구조를 가져도 좋다.
트랜지스터들을 덮는 절연막(682 및 683) 중 적어도 하나에 물 및 수소 등의 불순물이 용이하게 확산되지 않는 재료를 사용하는 것이 바람직하다. 즉, 절연막(682) 또는 절연막(683)은 배리어막으로서 기능할 수 있다. 이러한 구조에 의하여, 외부로부터 트랜지스터로의 불순물의 확산을 효과적으로 억제할 수 있고, 신뢰성이 높은 표시 패널을 제공할 수 있다.
절연막(621)은 착색층(631) 및 차광막(632)을 덮어 기판(661) 측에 제공된다. 절연막(621)은 평탄화층으로서의 기능을 가져도 좋다. 절연막(621)에 의하여 도전막(613)은 거의 평탄한 표면을 갖기 때문에 액정층(612)의 배향 상태는 균일하게 된다.
표시 패널(600)을 제작하는 방법의 예에 대하여 설명한다. 예를 들어 분리층이 제공된 지지 기판 위에 도전막(635), 도전막(663), 및 절연막(620)을 이 순서대로 형성하고, 트랜지스터(605), 트랜지스터(606), 및 발광 소자(660) 등을 형성한다. 이 후, 기판(651)과 지지 기판을 접착층(642)으로 접합한다. 이 후, 절연막(620) 및 도전막(635) 각각과 분리층 사이의 계면에서 분리를 수행함으로써 지지 기판과 분리층을 제거한다. 이와 별도로 착색층(631), 차광막(632), 및 도전막(613) 등을 기판(661) 위에 미리 형성한다. 이 후, 기판(651 또는 661)에 액정을 적하하고, 기판(651 및 661)을 접착층(641)으로 접합함으로써, 표시 패널(600)을 제작할 수 있다.
분리층의 재료는 절연막(620) 및 도전막(635)과의 계면에서 분리가 일어나도록 선택될 수 있다. 특히 텅스텐 등의 고융점 금속 재료를 포함하는 층과 금속 재료의 산화물을 포함하는 층의 적층을 분리층으로서 사용하고, 질화 실리콘층, 산화질화 실리콘층, 및 질화산화 실리콘층 등의 복수의 층의 적층을 분리층 위의 절연막(620)으로서 사용하는 것이 바람직하다. 분리층에 고융점 금속 재료를 사용함으로써, 나중의 단계에서 형성되는 층의 형성 온도를 높일 수 있어, 불순물 농도가 저감되고 신뢰성이 높은 표시 패널이 실현된다.
도전막(635)으로서 금속 산화물 또는 금속 질화물 등의 산화물 또는 질화물을 사용하는 것이 바람직하다. 금속 산화물을 사용하는 경우에는, 수소, 붕소, 인, 질소, 및 그 이외의 불순물의 농도, 및 산소 빈자리의 개수 중 적어도 하나가 트랜지스터의 반도체층보다 높아진 재료를 도전막(635)에 사용한다.
<구성 요소>
상술한 구성 요소에 대하여 아래에서 설명한다. 또한 상술한 실시형태와 비슷한 기능을 갖는 구조에 대한 기재는 생략한다.
[접착층]
접착층으로서는 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제, 및 자외선 경화형 접착제 등의 광 경화형 접착제 등 다양한 경화형 접착제를 사용할 수 있다. 이들 접착제의 예에는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, 폴리바이닐클로라이드(PVC) 수지, 폴리바이닐뷰티랄(PVB) 수지, 및 에틸렌바이닐아세테이트(EVA) 수지가 포함된다. 특히, 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또는 2액 혼합형 수지를 사용하여도 좋다. 또는 접착 시트 등을 사용하여도 좋다.
또한 상기 수지는 건조제를 포함하여도 좋다. 예를 들어 알칼리 토금속의 산화물(예를 들어 산화 칼슘 또는 산화 바륨) 등, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는 제올라이트 또는 실리카겔 등, 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제를 포함하면, 소자에 수분 등의 불순물이 들어가는 것을 방지할 수 있기 때문에, 표시 패널의 신뢰성이 향상되어 바람직하다.
또한 상기 수지에 굴절률이 높은 필러 또는 광 산란 부재를 혼합하면, 광 추출 효율을 향상시킬 수 있어 바람직하다. 예를 들어 산화 타이타늄, 산화 바륨, 제올라이트, 또는 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서 ACF(anisotropic conductive film) 또는 ACP(anisotropic conductive paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료의 예에는 금속 재료, 수지 재료, 및 안료 또는 염료를 포함한 수지 재료가 포함된다.
[차광층]
차광층에 사용할 수 있는 재료의 예에는 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 및 복수의 금속 산화물의 고용체를 포함하는 복합 산화물이 포함된다. 차광층은 수지 재료를 포함한 막이어도 좋고, 금속 등의 무기 재료의 박막이어도 좋다. 착색층의 재료를 포함하는 적층막을 차광층에 사용할 수도 있다. 예를 들어 어느 색의 빛을 투과시키는 착색층의 재료를 포함하는 막과, 다른 색의 빛을 투과시키는 착색층의 재료를 포함하는 막의 적층 구조를 채용할 수 있다. 착색층 및 차광층을 같은 재료를 사용하여 형성하면 같은 제조 장치를 사용할 수 있고 공정을 간략화할 수 있기 때문에 바람직하다.
이상이 구성 요소에 대한 설명이다.
<제작 방법예>
가요성 기판을 사용한 표시 패널의 제작 방법예에 대하여 설명한다.
여기서는 표시 소자, 회로, 배선, 전극, 착색층 및 차광층 등의 광학 부재, 및 절연층 등을 포함하는 층을 통합적으로 소자층이라고 한다. 소자층은 예를 들어 표시 소자를 포함하고, 게다가 표시 소자에 전기적으로 접속되는 배선, 또는 화소 또는 회로에 사용되는 트랜지스터 등의 소자를 포함하여도 좋다.
또한 여기서는 표시 소자가 완성된(제작 공정이 완료된) 단계에서 소자층을 지지하는 가요성 부재를 기판이라고 한다. 예를 들어 기판은 두께가 10nm 이상 300μm 이하인 매우 얇은 막 등을 포함한다.
절연 표면이 제공된 가요성 기판 위에 소자층을 형성하는 방법으로서 대표적으로는 아래에 나타낸 2개의 방법이 있다. 이들 중 한쪽은 기판 위에 소자층을 직접 형성하는 것이다. 다른 쪽 방법은 기판과는 다른 지지 기판 위에 소자층을 형성하고 나서, 지지 기판으로부터 소자층을 분리하여 기판으로 전치하는 방법이다. 여기서는 자세히 설명하지 않지만, 상술한 2개의 방법에 더하여, 가요성을 갖지 않는 기판 위에 소자층을 형성하고, 이 기판을 가요성을 갖도록 연마 등에 의하여 얇게 하는 방법이 있다.
기판의 재료가 소자층의 형성 공정의 가열 온도에 견딜 수 있는 경우에는, 기판 위에 소자층을 직접 형성하는 것이 바람직하고, 이 경우에는 제작 공정을 간략화할 수 있다. 이때, 기판을 지지 기판에 고정한 상태에서 소자층을 형성하면, 장치 내 및 장치 간에서의 반송을 용이하게 할 수 있어 바람직하다.
소자층을 지지 기판 위에 형성한 후에 기판으로 전치하는 방법을 채용하는 경우에는, 우선 지지 기판 위에 분리층과 절연층을 적층하고 나서 절연층 위에 소자층을 형성한다. 이어서, 지지 기판으로부터 소자층을 분리한 후, 기판으로 전치한다. 이때 지지 기판과 분리층 사이의 계면, 분리층과 절연층 사이의 계면, 또는 분리층 내에서 분리가 일어나는 재료를 선택한다. 이 방법을 사용하면, 지지 기판 또는 분리층에 내열성이 높은 재료를 사용한 경우에, 소자층이 형성될 때 가해지는 온도의 상한을 높일 수 있고, 신뢰성이 더 높은 소자를 포함하는 소자층을 형성할 수 있어 바람직하다.
예를 들어 텅스텐 등 고융점 금속 재료를 포함하는 층과 금속 재료의 산화물을 포함하는 층의 적층을 분리층으로서 사용하고, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 및 질화산화 실리콘층 등의 복수의 층의 적층을 분리층 위의 절연층으로서 사용하는 것이 바람직하다.
소자층으로부터 지지 기판을 분리시키는 방법으로서, 기계적 힘을 가하는 것, 분리층을 에칭하는 것, 및 분리 계면에 액체를 침투시키는 것을 예로서 든다. 또는 열 팽창 계수의 차이를 이용하여, 분리 계면의 2개의 층을 가열하거나 냉각시킴으로써 분리를 수행하여도 좋다.
지지 기판과 절연층 사이의 계면에서 분리를 수행할 수 있는 경우에는 분리층을 반드시 제공할 필요는 없다.
예를 들어 유리, 및 폴리이미드 등의 유기 수지를 지지 기판 및 절연층으로서 각각 사용할 수 있다. 이 경우, 예를 들어 레이저 광 등을 사용하여 유기 수지의 일부를 국소적으로 가열하거나, 또는 예리한 도구를 사용하여 유기 수지의 일부를 물리적으로 절단 또는 유기 수지를 관통시킴으로써 분리의 기점을 형성하고, 유리와 유기 수지 사이의 계면에서 분리를 수행하여도 좋다. 감광성 재료는 개구 등을 쉽게 형성할 수 있기 때문에 상술한 유기 수지로서 적합하게 사용된다. 상술한 레이저 광은 예를 들어 가시광부터 자외광까지의 파장 영역을 갖는 것이 바람직하다. 예를 들어 200nm 이상 400nm 이하, 바람직하게는 250nm 이상 350nm 이하의 파장을 갖는 빛을 사용할 수 있다. 특히 308nm의 파장을 갖는 엑시머 레이저는 생산성이 향상되기 때문에 적합하게 사용된다. 또는 Nd:YAG 레이저의 제 3 고조파인 파장 355nm의 UV 레이저 등의 고체 UV 레이저(반도체 UV 레이저라고도 함)를 사용하여도 좋다.
또는 지지 기판과, 유기 수지로 형성된 절연층 사이에 발열층을 제공하고, 발열층을 가열함으로써 발열층과 절연층 사이의 계면에서 분리를 수행하여도 좋다. 발열층에는 전류가 공급됨으로써 발열하는 재료, 광을 흡수함으로써 발열하는 재료, 및 전계를 인가함으로써 발열하는 재료 등의 다양한 재료 중 임의의 것을 사용할 수 있다. 예를 들어 발열층으로서 반도체, 금속, 및 절연체 중에서 선택된 재료를 사용할 수 있다.
상술한 방법에서는 유기 수지로 형성된 절연층은 분리 후에 기판으로서 사용될 수 있다.
이상이 가요성 표시 패널의 제조 방법에 대한 설명이다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 금속 산화물에 대하여 설명한다.
본 발명의 일 형태의 금속 산화물은 인듐(In), M(M은 Al, Ga, Y, 또는 Sn), 및 아연(Zn)을 포함한다. 구체적으로는 M은 갈륨(Ga)인 것이 바람직하다. 아래의 설명에서는 M으로서 Ga를 사용한다.
여기서 In-Ga-Zn 산화물에서 불순물로서 실리콘(Si), 붕소(B), 또는 탄소(C)가 존재하는 경우에 대하여 설명한다.
<계산 모델 및 계산 방법>
우선, 불순물을 갖지 않은 비정질 상태의 In-Ga-Zn 산화물의 참조 모델, 참조 모델에 하나의 Si 원자를 첨가한 모델, 참조 모델에 하나의 B 원자를 첨가한 모델, 및 참조 모델에 하나의 C 원자를 첨가한 모델을 사용하여 계산을 수행하였다.
구체적으로는 도 19의 (A)에 나타낸 [In]:[Ga]:[Zn]:[O]=1:1:1:4의 모델(700)을 참조 결정 모델로서 사용하였다. 또한 모델(700)은 112개의 원자를 포함한다.
엄밀하게 말하면, CAC 구성을 갖는 In-M-Zn 산화물은 비정질 상태에 있지 않다. 한편으로 CAC 구성을 갖는 In-M-Zn 산화물은 CAAC 구조를 갖는 In-M-Zn 산화물보다 결정성이 낮다. 따라서 결정 구조의 영향을 저감하고 결합 상태를 관찰하기 위하여, 편의상 비정질 상태의 모델을 사용하였다.
모델(700)에서 Si 원자, B 원자, 또는 C 원자가 불순물로서 존재하는 것으로 가정하고, 하나의 Si 원자, 하나의 B 원자, 또는 하나의 C 원자를 모델(700)의 격자간 사이트(interstitial site)에 두었다. 또한 112개의 원자를 포함한 모델(700)에 하나의 불순물을 첨가하였다. 따라서 모델의 불순물 농도는 약 7×1020개/cm3이다.
하나의 Si가 불순물로서 존재하는 경우, 상기 Si 원자가 4개의 O 원자에 결합된 모델로부터 추출된 Si 원자 근방인 국소 구조(702)를 도 20의 (A)에 나타내고, 상기 Si가 3개의 O 원자 및 하나의 Ga 원자에 결합된 모델로부터 추출된 Si 근방인 국소 구조(704)를 도 20의 (C)에 나타내었다.
하나의 B가 불순물로서 존재하는 경우, 상기 B 원자가 3개의 O 원자에 결합된 모델로부터 추출된 B 원자 근방인 국소 구조(706)를 도 21의 (A)에 나타내고, 상기 모델로부터 추출된 B 원자 근방인 국소 구조(708)를 도 21의 (C)에 나타내었다.
하나의 C가 불순물로서 존재하는 경우, 상기 C 원자가 2개의 O 원자 및 하나의 Ga 원자에 결합된 모델로부터 추출된 C 원자 근방인 국소 구조(710)를 도 22의 (A)에 나타내고, 상기 C 원자가 하나의 O 원자 및 하나의 Ga 원자에 결합된 모델로부터 추출된 C 원자 근방인 국소 구조(712)를 도 22의 (C)에 나타내었다.
구체적인 계산은 다음과 같다. 제 1 원리 전자 상태 계산 패키지 VASP(Vienna Ab initio Simulation Package)를 원자 완화 계산에 사용하였다. 계산 조건을 아래의 표 1에 열거하였다.
Figure pat00001
<상태 밀도>
도 19의 (B)는 도 19의 (A)에서의 상태 밀도를 나타낸 것이다. 도 19의 (B)에서는 페르미 준위(전자의 최고 점유 준위의 에너지)가 가로축에서 0eV가 되도록 조절한다. 도 19의 (B)로부터, 전자가 가전자대 상단에 도달하고 갭 내의 준위가 존재하지 않는 것을 알았다.
도 20의 (B) 및 (D)는 하나의 Si 원자가 불순물로서 첨가된 경우의 상태 밀도를 나타낸 것이다. 또한 도 20의 (B)는 도 20의 (A)의 국소 구조(702)가 포함되는 경우의 상태 밀도를 나타낸 것이다. 도 20의 (D)는 도 20의 (C)의 국소 구조(704)가 포함되는 경우의 상태 밀도를 나타낸 것이다.
도 20의 (B) 및 (D)로부터, Si 원자가 존재할 때 페르미 준위가 전도대에 위치하는 것을 알았다. 이것은 Si 원자에 기인하여 In-Ga-Zn 산화물에서 캐리어가 생성된(In-Ga-Zn 산화물이 n형으로 된) 것을 나타낸다.
도 21의 (B) 및 (D)는 하나의 B 원자가 불순물로서 첨가된 경우의 상태 밀도를 나타낸 것이다. 또한 도 21의 (B)는 도 21의 (A)의 국소 구조(706)가 포함되는 경우의 상태 밀도를 나타낸 것이다. 도 21의 (D)는 도 21의 (C)의 국소 구조(708)가 포함되는 경우의 상태 밀도를 나타낸 것이다.
도 21의 (B) 및 (D)로부터, B 원자가 존재할 때 페르미 준위가 전도대에 위치하는 것을 알았다. 이것은 B 원자에 기인하여 In-Ga-Zn 산화물에서 캐리어가 생성된(In-Ga-Zn 산화물이 n형으로 된) 것을 나타낸다.
도 22의 (B) 및 (D)는 하나의 C 원자가 불순물로서 첨가된 경우의 상태 밀도를 나타낸 것이다. 또한 도 22의 (B)는 도 22의 (A)의 국소 구조(710)가 포함되는 경우의 상태 밀도를 나타낸 것이다. 도 22의 (D)는 도 22의 (C)의 국소 구조(712)가 포함되는 경우의 상태 밀도를 나타낸 것이다.
도 22 (B) 및 (D)로부터, C 원자가 존재할 때 페르미 준위가 전도대에 위치하는 것을 알았다. 이것은 C 원자에 기인하여 In-Ga-Zn 산화물에서 캐리어가 생성된(In-Ga-Zn 산화물이 n형으로 된) 것을 나타낸다.
Si 및 B의 전기 음성도는 O의 전기 음성도보다 In, Ga, 및 Zn의 전기 음성도에 가깝기 때문에 Si 원자 및 B 원자는 In-Ga-Zn 산화물에서 양이온으로서 존재할 가능성이 높다. 그래서 캐리어가 생성되는 것으로 추측된다.
C의 전기 음성도는 O의 전기 음성도와 In, Ga, 및 Zn의 전기 음성도 사이이기 때문에 C는 금속 및 O에 결합되지만, C는 기본적으로 양이온으로서 존재하기 쉬운 것으로 추정된다.
또한 Si 원자, B 원자, 및 C 원자는 In 원자, Ga 원자, 및 Zn 원자보다 O 원자에 강하게 결합된다. 이러한 이유로 Si 원자, B 원자, 및 C 원자가 들어감으로써, In 원자, Ga 원자, 및 Zn 원자에 결합된 O 원자는 Si 원자, B 원자, 및 C 원자에 트랩되고, 이것이 산소 빈자리에 대응하는 깊은 준위를 형성하는 것으로 생각된다.
본 실시형태에 기재된 구조 및 방법은 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 1)
본 실시예에서는, 기판 위에 있는 본 발명의 일 형태의 금속 산화물의 측정 결과에 대하여 설명한다. 측정에는 각종 방법을 사용하였다. 또한 본 실시예에서는, 시료 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 및 1J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 1A 내지 시료 1H 및 시료 1J에 대하여 아래에서 설명한다. 시료 1A 내지 시료 1H 및 시료 1J 각각은 기판 및 이 기판 위의 금속 산화물을 포함한다.
시료 1A 내지 시료 1H 및 시료 1J는 금속 산화물의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 시료 1A 내지 시료 1H 및 시료 1J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 2에 나타내었다.
Figure pat00002
다음으로, 시료의 제작 방법에 대하여 설명한다.
기판으로서는 유리 기판을 사용하였다. 스퍼터링 장치를 사용하여 기판 위에 금속 산화물로서 두께 100nm의 In-Ga-Zn 산화물을 형성하였다. 형성 조건은 다음과 같았다: 체임버 내의 압력을 0.6Pa로 하고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하였다. 스퍼터링 장치에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급하였다.
금속 산화물의 형성 조건으로서 상기 표에 나타낸 형성 온도 및 산소 유량비를 사용하여, 시료 1A 내지 시료 1H 및 시료 1J를 제작하였다.
상술한 단계를 거쳐, 본 실시예의 시료 1A 내지 시료 1H 및 시료 1J를 제작하였다.
<X선 광전자 분광법에 의한 분석>
본 항목에서는, 시료 1A, 시료 1D, 및 시료 1J에 대한 X선 광전자 분광법(XPS) 측정의 결과에 대하여 설명한다. 또한 이 측정은 Quantera SXM(PHI, Inc. 제조)을 사용하여 수행하였다. 조건은 다음과 같았다: X선원을 단색화 Al(1486.6eV)로 하고, 검출 영역을 직경 100μm의 원형으로 하고, 검출 깊이를 추출각 45°에서 4nm 이상 5nm 이하로 하였다. 측정 스펙트럼에서는 In3d5/2 피크, Ga3d 피크, Zn3p 피크, 및 O1s 피크를 보정 기준으로서 검출하였다. 검출된 피크에 기초하여 각종 원자의 비율[atomic%]을 산출하였다.
도 52의 (A) 내지 (C)는 XPS 분석 결과를 나타낸 것이다. 또한 도 52의 (A) 내지 (C)에 나타낸 원 그래프는 In의 원자수비를 4인 것으로 가정하여 정규화되었다.
도 52의 (A) 내지 (C)에 나타낸 바와 같이, 상기 그래프를 In의 원자수비를 정수인 것으로 가정하여 정규화한 경우에는, Ga의 원자수비 및 Zn의 원자수비의 양쪽이 비정수이다. 그래서 상기 그래프를 In의 원자수비를 정수인 것으로 가정하여 정규화한 경우에는, Ga의 원자수비 및 Zn의 원자수비는 비정수인 것을 알았다.
시료 1A, 시료 1D, 및 시료 1J 각각에서 퇴적된 금속 산화물에서의 Ga의 원자수비는 타깃으로서 사용된 금속 산화물의 Ga의 원자수비보다 작은 것도 알았다. 예를 들어 시료 1J에서 퇴적된 금속 산화물의 Zn의 원자수비는 3.21이고, 이것은 타깃으로서 사용된 금속 산화물의 Zn의 원자수비인 4.1보다 작다. 또한 형성된 금속 산화물의 Zn의 원자수비는 타깃으로서 사용된 금속 산화물의 Zn의 원자수비보다 다음과 같이 작다: 시료 1A에서는 Zn의 원자수비=3.70이고, 시료 1D에서는 Zn의 원자수비=3.62이다. 그래서 가장 높은 온도에서 형성된 시료 1J의 측정 결과는 퇴적된 금속 산화물의 Zn의 원자수비가 작은 것을 나타낸다. 이것은 가열하면서 막을 형성할 때 Zn이 휘발하기 때문이라고 생각된다.
<X선 회절에 의한 분석>
본 항목에서는, 유리 기판 위의 금속 산화물에 수행되는 X선 회절(XRD)의 결과에 대하여 설명한다. XRD 장치로서는, D8 ADVANCE(Bruker AXS 제조)를 사용하였다. 조건은 다음과 같았다: out-of-plane법에 의하여 θ/2θ에서 주사하고, 주사 범위를 15deg. 내지 50deg.로 하고, 스텝 폭을 0.02deg.로 하고, 주사 속도를 3.0deg./min으로 하였다.
도 23은 out-of-plane법에 의하여 측정한 XRD 스펙트럼을 나타낸 것이다.
도 23에 나타낸 XRD 스펙트럼에서는, 형성 시의 기판 온도가 높을수록 또는 형성 시의 산소 가스 유량비가 높을수록, 2θ=31° 부근의 피크 강도가 높아진다. 또한 2θ=31° 부근의 피크는, 결정성 IGZO 화합물의 형성면 또는 상면에 실질적으로 수직인 방향으로 c축이 배향된 결정성 IGZO 화합물(이러한 화합물을 CAAC(c-axis aligned crystalline) IGZO라고도 함)에서 유래하는 것을 알았다.
도 23의 XRD 스펙트럼에 나타낸 바와 같이, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록 피크가 명확히 보이지 않는다. 따라서, 더 낮은 기판 온도에서 또는 더 낮은 산소 가스 유량비에서 형성되는 시료의 측정 범위에는 a-b면 방향 및 c축 배향의 배향이 없는 것을 알았다.
<TEM 이미지 및 전자 회절>
본 항목에서는, HAADF-STEM(high-angle annular dark-field scanning transmission electron microscope)을 사용한 시료 1A, 1D, 및 1J의 관찰 및 분석 결과에 대하여 설명한다. HAADF-STEM을 사용하여 얻은 이미지는 TEM 이미지라고도 한다.
본 항목에서는, 프로브 직경 1nm의 전자빔(나노빔이라고도 함)을 시료 1A, 1D, 및 1J에 조사함으로써 얻은 전자 회절 패턴에 대하여 설명한다.
평면 TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰하였다. HAADF-STEM 이미지는, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)를 사용하여, 가속 전압을 200kV로 하고, 직경 약 0.1nm의 전자빔을 조사하는 조건하에서 얻었다.
또한 전자 회절 패턴은 일정한 속도로 전자빔을 35초 동안 조사하면서 관찰되었다.
도 24의 (A)는 시료 1A의 단면 TEM 이미지를 나타낸 것이고, 도 24의 (B)는 시료 1A의 전자 회절 패턴을 나타낸 것이다. 도 24의 (C)는 시료 1D의 단면 TEM 이미지를 나타낸 것이고, 도 24의 (D)는 시료 1D의 전자 회절 패턴을 나타낸 것이다. 도 24의 (E)는 시료 1J의 단면 TEM 이미지를 나타낸 것이고, 도 24의 (F)는 시료 1J의 전자 회절 패턴을 나타낸 것이다.
예를 들어 시료면에 평행한 방향으로 프로브 직경 300nm의 전자빔을 InGaZnO4 결정을 포함하는 CAAC-OS에 대하여 입사시키면, InGaZnO4 결정의 (009)면에서 유래하는 스폿을 포함하는 회절 패턴이 얻어지는 것이 알려져 있다. 즉, CAAC-OS는 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향된다. 한편, 같은 시료에 대하여, 프로브 직경 300nm의 전자빔을 시료면에 수직인 방향으로 입사시키면, 링 형상의 회절 패턴이 확인된다. 즉, CAAC-OS는 a축 배향도 b축 배향도 갖지 않는 것을 알았다.
또한 나노결정을 포함하는 금속 산화물(특히, 이러한 금속 산화물이 반도체와 비슷한 기능을 갖는 경우에는, nc-OS(nanocrystalline oxide semiconductor)라고 함)에 대하여 프로브 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하는 전자 회절을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 작은(예를 들어 50nm 미만) 전자빔을 사용하여 얻어진 나노결정을 포함하는 금속 산화물의 나노빔 전자 회절 패턴에는 휘점이 나타난다. 또한 나노결정을 포함하는 금속 산화물의 나노빔 전자 회절 패턴에는, 휘도가 높은 영역이 원(링) 패턴으로 나타나는 경우가 있다. 또한 나노결정을 포함하는 금속 산화물의 나노빔 전자 회절 패턴에는, 링 형상에 복수의 휘점이 나타나는 경우가 있다.
시료 1A에서는, 도 24의 (A)의 단면 TEM 관찰의 결과에서, 나노결정(이후 nc라고도 함)이 발견되었다. 도 24의 (B)에 나타낸 바와 같이, 시료 1A의 관찰된 전자 회절 패턴은, 원(링) 패턴으로 휘도가 높은 영역을 갖는다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다.
시료 1D는 도 24의 (C)의 단면 TEM 관찰의 결과에서, CAAC 구조 및 나노결정을 갖는 것을 알았다. 도 24의 (D)에 나타낸 바와 같이, 시료 1D의 관찰된 전자 회절 패턴은, 원(링) 패턴으로 휘도가 높은 영역을 갖는다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다. 상기 회절 패턴에는, (009)면에서 유래하는 스폿이 조금 관찰된다.
시료 1J는 도 24의 (E)의 단면 TEM 관찰의 결과에서, CAAC 구조의 층상 배열을 갖는 것을 명확히 알았다. 또한 도 24의 (F)의 시료 1J의 전자 회절 패턴의 결과에서, (009)면에서 유래하는 스폿이 명확히 관찰된다.
단면 TEM 이미지 및 평면 TEM 이미지에서 관찰되는 특징은, 금속 산화물의 구조의 한 측면이다.
다음으로, 프로브 직경 1nm의 전자빔(나노빔이라고도 함)을 시료 1A에 조사함으로써 얻은 전자 회절 패턴을 도 25의 (A) 내지 (L)에 나타내었다.
도 25의 (A)의 시료 1A의 평면 TEM 이미지에서는, 검은 점 a1, a2, a3, a4, 및 a5로 나타낸 점들의 전자 회절 패턴이 관찰된다. 또한 전자 회절 패턴은 일정한 속도로 전자빔을 35초 동안 조사하면서 관찰된다. 도 25의 (C), (D), (E), (F), 및 (G)는 각각 검은 점 a1, a2, a3, a4, 및 a5로 나타낸 점들의 결과를 나타낸 것이다.
도 25의 (C), (D), (E), (F), 및 (G)에서는, 휘도가 높은 영역이 링 패턴으로 나타났다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다.
도 25의 (B)의 시료 1A의 단면 TEM 이미지에서는, 검은 점 b1, b2, b3, b4, 및 b5로 나타낸 점들의 전자 회절 패턴이 관찰된다. 도 25의 (H), (I), (J), (K), 및 (L)은 각각 검은 점 b1, b2, b3, b4, 및 b5로 나타낸 점들의 결과를 나타낸 것이다.
도 25의 (H), (I), (J), (K), 및 (L)에서는, 휘도가 높은 영역이 링 패턴으로 나타난다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다.
즉, 시료 1A가 nc 구조를 갖고, 비정질 구조를 갖는 금속 산화물 및 단결정 구조를 갖는 금속 산화물과는 뚜렷하게 다른 성질을 갖는 것을 알았다.
상술한 기재에 따르면, 시료 1A 및 시료 1D의 전자 회절 패턴 각각은 링 패턴으로 휘도가 높은 영역을 갖고, 상기 링 형상의 영역에 복수의 휘점이 나타난다. 따라서, 시료 1A는 나노결정을 포함하는 금속 산화물의 전자 회절 패턴을 나타내고, 평면 방향 및 단면 방향에서 배향성을 나타내지 않는다. 시료 1D는 nc 구조와 CAAC 구조의 혼합 재료인 것을 알았다.
시료 1J의 전자 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 그러므로, 시료 1J는 c축 배향을 갖고, c축은 시료 1J의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향된다.
<TEM 이미지의 분석>
본 항목에서는, HAADF-STEM을 사용한 시료 1A, 1C, 1D, 1F, 및 1G의 관찰 및 분석 결과에 대하여 설명한다.
평면 TEM 이미지의 화상 분석의 결과에 대하여 설명한다. 평면 TEM 이미지는 구면 수차 보정 기능을 사용하여 얻었다. 평면 TEM 이미지는, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)를 사용하여, 가속 전압을 200kV로 하고, 직경 약 0.1nm의 전자빔을 조사하는 조건하에서 얻었다.
도 26에는, 시료 1A, 1C, 1D, 1F, 1G, 및 1J의 평면 TEM 이미지 및 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지를 나타내었다. 또한 도 26의 표에서, 왼쪽 도면은 평면 TEM 이미지이고, 오른쪽 도면은 왼쪽의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지이다.
화상 처리 및 화상 분석 방법에 대하여 설명한다. 화상 처리는 다음과 같이 수행하였다. 도 26의 평면 TEM 이미지를 고속 푸리에 변환(FFT: fast Fourier transform)함으로써, FFT 이미지를 얻었다. 그리고, 얻어진 FFT 이미지에 대하여 2.8nm-1 내지 5.0nm-1의 범위를 제외하고 마스크 처리를 수행하였다. 그 후, 마스크 처리를 수행한 FFT 이미지를 역고속 푸리에 변환(IFFT: inverse fast Fourier transform)함으로써, FFT 필터링 이미지를 얻었다.
화상 분석을 수행하기 위하여, 다음과 같이 FFT 필터링 이미지에서 격자점을 추출하였다. 먼저, FFT 필터링 이미지의 노이즈를 제거하였다. 노이즈를 제거하기 위해서는, 반경 0.05nm 이내의 영역의 휘도를 식 1을 사용하여 평활화시켰다.
[식 1]
Figure pat00003
또한 S_Int(x, y)는 좌표(x, y)에서의 평활화된 휘도를 나타내고, r는 좌표(x, y)와 좌표 (x', y') 사이의 거리를 나타내고, Int(x', y')는 좌표(x', y')에서의 휘도를 나타낸다. 계산에서, r가 0일 때는 이를 1로 간주한다.
그리고, 격자점을 찾았다. 반경 0.22nm 이내의 격자점 후보 중 휘도가 가장 높은 좌표를 격자점으로 간주하였다. 이때, 격자점 후보가 추출되었다. 반경 0.22nm 이내에서는, 노이즈로 인한 격자점의 오류 검출의 빈도를 적게 할 수 있다. 또한 TEM 이미지에서는 인접한 격자점들이 서로 일정한 거리 떨어져 있기 때문에, 2개 이상의 격자점이 반경 0.22nm 이내에 관찰될 개연성이 낮다.
다음으로, 추출된 격자점 후보로부터 반경 0.22nm 이내에서 휘도가 가장 높은 좌표를 추출하여 격자점 후보를 다시 결정하였다. 격자점 후보의 추출은 새로운 격자점 후보가 나타나지 않을 때까지 이러한 식으로 반복되고, 이 시점에서의 좌표를 격자점으로 결정하였다. 마찬가지로, 결정된 격자점에서 0.22nm 이상 떨어진 위치에서 다른 격자점을 결정하여, 전체 영역에서 격자점을 결정하였다. 결정된 격자점을 통틀어 격자점 그룹이라고 한다.
여기서, 추출된 격자점 그룹으로부터 육각형 격자의 방위(orientation)를 얻는 방법에 대하여 도 27의 (A) 내지 (C)의 모식도 및 도 27의 (D)의 흐름도를 참조하여 설명한다. 먼저, 기준 격자점을 결정하고, 그 기준 격자점에 가장 가까운 6개의 격자점들을 연결하여 육각형 격자를 형성하였다(도 27의 (A), 및 도 27의 (D)의 단계 S101 참조). 그 후, 상기 육각형 격자의 중심점인 기준 격자점과, 꼭짓점인 각 격자점 사이의 평균 거리 R를 산출하였다. 그리고, 기준 격자점을 중심점으로서, 그리고 산출된 거리 R를 중심점에서 각 꼭짓점까지의 거리로서 사용하여 정육각형을 형성하였다(도 27의 (D)의 단계 S102 참조). 정육각형의 꼭짓점에서 이들 각각에 가장 가까운 격자점까지의 거리를 거리 d1, 거리 d2, 거리 d3, 거리 d4, 거리 d5, 및 거리 d6으로 간주하였다(도 27의 (B), 및 도 27의 (D)의 단계 S103 참조). 다음으로, 중심점을 중심으로 하여 0.1°씩 60°까지 정육각형을 회전시키고, 육각형 격자와 회전시킨 정육각형 사이의 평균 편차[D=(d1+d2+d3+d4+d5+d6)/6]를 산출하였다(도 27의 (D)의 단계 S104 참조). 그리고, 평균 편차 D가 최소가 될 때의 정육각형의 회전각 θ를 육각형 격자의 방위로서 산출하였다(도 27의 (C), 및 도 27의 (D)의 단계 S105 참조).
다음으로, 육각형 격자의 방위가 가장 높은 비율로 30°가 되도록 평면 TEM 이미지의 관찰 범위를 조정하였다. 이러한 조건에서, 반경 1nm 이내의 육각형 격자의 평균 방위를 산출하였다. 화상 처리를 통하여 얻어지며, 영역에서의 육각형 격자의 각도에 따라 색깔 또는 그러데이션이 변화된 평면 TEM 이미지를 나타내었다. 도 26의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지는, 상술한 방법에 의하여 도 26의 평면 TEM 이미지에 화상 분석을 수행하고, 육각형 격자의 각도에 따라 색깔을 적용함으로써 얻은 이미지이다. 바꿔 말하면, 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지는, 평면 TEM 이미지의 FFT 필터링 이미지에서 특정한 파상수(wavenumber) 범위를 컬러 코딩(color-coding)함으로써, 특정한 파상수 범위의 격자점의 방위를 추출한 이미지이다.
도 26에 나타낸 바와 같이, nc가 관찰되는 시료 1A 및 시료 1D에서는, 육각형이 무작위로 배향되고 모자이크 패턴으로 분포되어 있다. 단면 TEM 이미지에서 층상 구조가 관찰된 시료 1J에서는, 육각형이 균일하게 배향된 영역이 수십nm의 넓은 영역에서 존재한다. 시료 1D에서는, 무작위의 모자이크 패턴의 nc 영역과, 시료 1J와 같이 육각형이 균일하게 배향된 넓은 영역이 포함되는 것을 알았다.
도 26으로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록, 육각형이 무작위로 배향되고 모자이크 패턴으로 분포되어 있는 영역이 존재하기 쉬운 것을 알았다.
CAAC-OS의 평면 TEM 이미지의 분석을 통하여, 육각형 격자의 각도가 변화되는 경계 부분을 조사할 수 있다.
다음으로, 시료 1A의 격자점 그룹을 사용하여 보로노이 다이어그램을 형성하였다. 보로노이 다이어그램은 격자점 그룹을 포함하는 영역으로 나누어진 이미지이다. 각 격자점은 다른 격자점보다 격자점을 둘러싸는 영역에 더 가깝다. 이하에서는, 도 28의 (A) 내지 (D)의 모식도 및 도 28의 (E)의 흐름도를 사용하여 보로노이 다이어그램의 형성 방법에 대하여 자세히 설명한다.
먼저, 도 27의 (A) 내지 (D)를 사용하여 설명한 방법 등에 의하여 격자점 그룹을 추출하였다(도 28의 (A), 및 도 28의 (E)의 단계 S111 참조). 다음으로, 인접한 격자점들을 선분으로 연결하였다(도 28의 (B), 및 도 28의 (E)의 단계 S112 참조). 그리고, 선분의 수직 이등분선을 그었다(도 28의 (C), 및 도 28의 (E)의 단계 S113 참조). 다음으로, 3개의 수직 이등분선이 교차되는 점을 추출하였다(도 28의 (E)의 단계 S114 참조). 이 점을 보로노이점이라고 한다. 그 후, 인접한 보로노이점을 선분으로 연결하였다(도 28의 (D), 및 도 28의 (E)의 단계 S115 참조). 이때, 선분으로 둘러싸인 다각형 영역을 보로노이 영역이라고 한다. 상술한 방법에서, 보로노이 다이어그램을 형성하였다.
도 29는 시료 1A, 1C, 1D, 1F, 1G, 및 1J에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율을 나타낸 것이다. 막대 그래프에는 시료에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 개수를 나타내었다. 또한 표에는 시료에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율을 나타내었다.
도 29로부터, 결정화도가 높은 시료 1J에서는 육각형의 비율이 높고, 결정화도가 낮은 시료 1A에서는 육각형의 비율이 낮은 경향이 있다는 것을 알았다. 시료 1D의 육각형의 비율은 시료 1J의 육각형의 비율과 시료 1A의 육각형의 비율 사이에 있다. 따라서, 도 29로부터, 금속 산화물의 결정 상태는 형성 조건이 다르면 크게 다르다는 것을 알았다.
도 29로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록, 결정화도가 낮아지고 육각형의 비율이 낮아지는 것을 알았다.
<원소 분석>
본 항목에서는, 시료 1A에 포함되는 원소의 분석 결과에 대하여 설명한다. 분석을 위하여, EDX(energy dispersive X-ray spectroscopy)에 의하여 EDX 매핑 이미지를 얻는다. EDX 측정에서는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치 AnalysisStation JED-2300T(JEOL Ltd. 제조)를 사용한다. 시료로부터 방출된 X선을 검출하기 위해서는 Si 드리프트 검출기(Si drift detector)를 사용한다.
EDX 측정에서는, 시료의 검출 대상 영역의 점에 전자빔 조사를 수행하고, 이 조사에 의하여 발생하는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, 및 Zn 원자의 K껍질 및 O 원자의 K껍질로의 전자 전이에 귀속시켰고, 점에서의 원자의 비율을 산출한다. 시료의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 30의 (A) 내지 (H)는 시료 1A의 단면 TEM 이미지, 평면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다. EDX 매핑 이미지에서, 원소의 비율은 그레이 스케일에 의하여 나타내어진다: 한 영역은 측정 원자가 많이 존재할수록 밝아지고; 한 영역은 측정 원자가 적게 존재할수록 어두워진다. 도 30의 (B) 내지 (D) 및 도 30의 (F) 내지 (H)에서의 EDX 매핑 이미지의 배율은 720만배이다.
도 30의 (A)는 단면 TEM 이미지를 나타낸 것이고, 도 30의 (E)는 평면 TEM 이미지를 나타낸 것이다. 도 30의 (B)는 In 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 30의 (F)는 In 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 30의 (B)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 9.28atomic% 내지 33.74atomic%이다. 도 30의 (F)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 12.97atomic% 내지 38.01atomic%이다.
도 30의 (C)는 Ga 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 30의 (G)는 Ga 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 30의 (C)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 1.18atomic% 내지 18.64atomic%이다. 도 30의 (G)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 1.72atomic% 내지 19.82atomic%이다.
도 30의 (D)는 Zn 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 30의 (H)는 Zn 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 30의 (D)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 6.69atomic% 내지 24.99atomic%이다. 도 30의 (H)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 9.29atomic% 내지 28.32atomic%이다.
또한 도 30의 (A) 내지 (D)에는 시료 1A의 단면에서의 같은 영역을 나타내었다. 도 30의 (E) 내지 (H)에는 시료 1A의 평면에서의 같은 영역을 나타내었다.
도 31의 (A) 내지 (F)는 시료 1A의 확대된 단면 EDX 매핑 이미지 및 확대된 평면 EDX 매핑 이미지를 나타낸 것이다. 도 31의 (A)는 도 30의 (B)의 일부의 확대도이다. 도 31의 (B)는 도 30의 (C)의 일부의 확대도이다. 도 31의 (C)는 도 30의 (D)의 일부의 확대도이다. 도 31의 (D)는 도 30의 (F)의 일부의 확대도이다. 도 31의 (E)는 도 30의 (G)의 일부의 확대도이다. 도 31의 (F)는 도 30의 (H)의 일부의 확대도이다.
도 31의 (A) 내지 (C)의 EDX 매핑 이미지는 밝은 범위와 어두운 범위의 상대적인 분포를 나타낸 것이고, 시료 1A에서 원자가 분포를 갖는 것을 나타낸다. 도 31의 (A) 내지 (C)에서 실선으로 둘러싼 영역 및 파선으로 둘러싼 영역을 조사한다.
도 31의 (A)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지한다. 도 31의 (B)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지한다.
즉, 실선으로 둘러싼 범위는 상대적으로 다수의 In 원자를 포함하는 영역이고, 파선으로 둘러싼 범위는 상대적으로 소수의 In 원자를 포함하는 영역인 것을 알았다. 도 31의 (C)는 실선으로 둘러싼 범위의 하부가 상대적으로 밝고, 상부가 상대적으로 어두운 것을 나타낸 것이다. 따라서, 실선으로 둘러싼 범위는 In X2 Zn Y2 O Z2 또는 InO X1 등을 주성분으로 포함한 영역인 것을 알았다.
실선으로 둘러싼 범위는 상대적으로 소수의 Ga 원자를 포함하는 영역이고, 파선으로 둘러싼 범위는 상대적으로 다수의 Ga 원자를 포함하는 영역인 것을 알았다. 도 31의 (C)는 파선으로 둘러싼 범위의 왼쪽 부분이 상대적으로 어둡고, 오른쪽 부분이 상대적으로 밝은 것을 나타낸 것이다. 따라서, 파선으로 둘러싼 범위는 GaO X3 또는 Ga X4 Zn Y4 O Z4 등을 주성분으로 포함한 영역인 것을 알았다.
마찬가지로, 도 31의 (D) 내지 (F)의 EDX 매핑 이미지에서 실선 및 파선으로 둘러싼 범위를 조사한다.
도 31의 (D)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지한다. 도 31의 (E)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지한다.
즉, 실선으로 둘러싼 범위는 상대적으로 다수의 In 원자와 상대적으로 소수의 Ga 원자를 포함하는 영역인 것을 알았다. 도 31의 (F)는 실선으로 둘러싼 범위의 하부가 상대적으로 어둡고, 상부가 상대적으로 밝은 것을 나타낸 것이다. 따라서, 실선으로 둘러싼 범위는 In X2 Zn Y2 O Z2 또는 InO X1 등을 주성분으로 포함한 영역인 것을 알았다.
파선으로 둘러싼 범위는 상대적으로 소수의 In 원자를 포함하는 영역 및 상대적으로 다수의 Ga 원자를 포함하는 영역인 것을 알았다. 도 31의 (F)는 파선으로 둘러싼 범위의 오른쪽 부분이 상대적으로 어둡고, 왼쪽 부분이 상대적으로 밝은 것을 나타낸 것이다. 따라서, 파선으로 둘러싼 범위는 GaO X3 또는 Ga X4 Zn Y4 O Z4 등을 주성분으로 포함한 영역인 것을 알았다.
또한 도 31의 (A) 내지 (F)에 나타낸 바와 같이, In 원자는 Ga 원자보다 상대적으로 균일하게 분포되고, InO X1 을 주성분으로 포함한 영역은 In X2 Zn Y2 O Z2 를 주성분으로 포함한 영역을 통하여 서로 외견상 연결된다. 따라서, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 클라우드상으로 연장되는 것으로 추측할 수 있다.
GaO X3 을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 고르지 않게 분포되고 혼합되는 구성을 갖는 In-Ga-Zn 산화물을 CAC-IGZO라고 할 수 있다.
도 31의 (A) 내지 (F)에 나타낸 바와 같이, GaO X3 을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 각각은 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는다.
상술한 바와 같이, CAC-IGZO는 금속 원소가 균일하게 분포된 IGZO 화합물과는 다른 구조를 갖고, IGZO 화합물과는 다른 특성을 갖는 것이 확인된다. 즉, CAC-IGZO에서는, GaO X3 등을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 분리되어, 모자이크 패턴을 형성하는 것을 확인할 수 있다.
따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaO X3 등에서 유래하는 성질과 In X2 Zn Y2 O Z2 또는 InO X1 에서 유래하는 성질이 서로를 보완함으로써, 높은 온 상태 전류(I on), 높은 전계 효과 이동도(μ), 및 낮은 오프 상태 전류(I off)를 달성할 수 있는 것을 기대할 수 있다. CAC-IGZO를 포함하는 반도체 소자는 신뢰성이 높다. 그러므로, CAC-IGZO는 디스플레이로 대표되는 다양한 반도체 장치에 적합하게 사용된다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태의 금속 산화물(108)을 포함하는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성의 시험을 수행하였다. 본 실시예에서는, 금속 산화물(108)을 포함하는 트랜지스터(150)로서 9개의 트랜지스터, 즉 시료 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 및 2J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 2A 내지 시료 2H 및 시료 2J에 대하여 아래에서 설명한다. 시료 2A 내지 시료 2H 및 시료 2J로서, 실시형태 2에서 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한 제작 방법에 의하여, 도 6의 (A) 내지 (C)에 도시된 구조를 갖는 트랜지스터(150)를 제작하였다.
시료 2A 내지 시료 2H 및 시료 2J는 금속 산화물(108)의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 시료 2A 내지 시료 2H 및 시료 2J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 3에 나타내었다.
Figure pat00004
시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 금속 산화물(108)은 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 형성하였다.
트랜지스터(150)는 채널 길이가 2μm이고 채널 폭이 3μm(이후 L/W=2/3μm이라고도 함), 또는 채널 길이가 2μm이고 채널 폭이 50μm(이후 L/W=2/50μm이라고도 함)이었다.
<트랜지스터의 전기 특성>
다음으로, 시료 2A 내지 시료 2H 및 시료 2J의 트랜지스터(L/W=2/3μm)의 I d-V g 특성을 측정하였다. 각 트랜지스터의 I d-V g 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이후 이 전압을 게이트 전압(V g)이라고도 함) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이후 이 전압을 백 게이트 전압(V bg)이라고도 함)을 -10V에서 +10V까지 0.25V의 증분으로 변화시켰다. 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이 전압을 드레인 전압(V d)이라고도 함)을 0.1V 및 20V로 하였다.
[트랜지스터의 I d-V g 특성]
트랜지스터의 드레인 전류-게이트 전압 특성(I d-V g 특성)에 대하여 설명한다. 도 34의 (A)는 트랜지스터의 I d-V g 특성의 예를 도시한 것이다. 도 34의 (A)에는 이해를 쉽게 하기 위하여 트랜지스터의 활성층에 다결정 실리콘을 사용한 경우를 나타내었다. 도 34의 (A)에서 세로축 및 가로축은 각각 I d 및 V g를 나타낸다.
도 34의 (A)에 도시된 바와 같이, I d-V g 특성은 크게 3개의 영역으로 나누어진다. 제 1 영역, 제 2 영역, 및 제 3 영역을 각각 오프 영역(OFF 영역), 서브스레숄드 영역, 및 온 영역(ON 영역)이라고 한다. 서브스레숄드 영역과 온 영역과의 경계의 게이트 전압을 문턱 전압(V th)이라고 한다.
트랜지스터의 양호한 특성을 얻기 위해서는, 오프 영역의 드레인 전류(오프 상태 전류 또는 I off라고도 함)가 낮고, 온 영역의 드레인 전류(온 상태 전류 또는 I on이라고도 함)가 높은 것이 바람직하다. 트랜지스터의 온 상태 전류의 지표로서는 전계 효과 이동도가 흔히 사용된다. 전계 효과 이동도의 자세한 사항에 대해서는 후술한다.
트랜지스터를 낮은 전압에서 구동시키기 위해서는, 서브스레숄드 영역에서의 I d-V g 특성의 기울기가 가파른 것이 바람직하다. 서브스레숄드 영역에서의 I d-V g 특성의 변화의 정도의 지표를 서브스레숄드 스윙(SS) 또는 S값이라고 한다. S값은 다음 식(2)으로 나타내어진다.
[식 2]
Figure pat00005
S값은 서브스레숄드 영역에서 드레인 전류가 한 자릿수 변화하는 데 필요한 게이트 전압의 변화량의 최소값이다. S값이 작아질수록, 온 상태와 오프 상태 간의 스위칭 동작을 빠르게 수행할 수 있다.
[트랜지스터의 I d-V d 특성]
다음으로, 트랜지스터의 드레인 전류-드레인 전압 특성(I d-V d 특성)에 대하여 설명한다. 도 34의 (B)는 트랜지스터의 I d-V d 특성의 예를 도시한 것이다. 도 34의 (B)에서 세로축 및 가로축은 각각 I d 및 V d를 나타낸다.
도 34의 (B)에 도시된 바와 같이, 온 영역은 2개의 영역으로 더 나누어진다. 제 1 영역 및 제 2 영역을 각각 선형 영역 및 포화 영역이라고 한다. 선형 영역에서는, 드레인 전류가 드레인 전압의 증가에 따라 포물선상으로 증가한다. 한편, 포화 영역에서는, 드레인 전압이 변화되는 경우에도 드레인 전류는 크게 변화되지 않는다. 진공관에 따라, 선형 영역 및 포화 영역을 각각 3극관 영역 및 5극관 영역이라고 하는 경우가 있다.
선형 영역은 V g가 V d보다 높은 상태(V d<V g)를 가리키는 경우가 있다. 포화 영역은 V d가 V g보다 높은 상태(V g<V d)를 가리키는 경우가 있다. 그러나, 실제로는 트랜지스터의 문턱 전압을 고려할 필요가 있다. 따라서, 게이트 전압으로부터 트랜지스터의 문턱 전압을 뺌으로써 얻은 값이 드레인 전압보다 높은 상태(V d<V g-V th)를 선형 영역이라고 하는 경우가 있다. 마찬가지로, 게이트 전압으로부터 트랜지스터의 문턱 전압을 뺌으로써 얻은 값이 드레인 전압보다 낮은 상태(V g-V th<V d)를 포화 영역이라고 하는 경우가 있다.
포화 영역의 전류가 일정한 트랜지스터의 I d-V d 특성을 "바람직한 포화성"으로 표현하는 경우가 있다. 트랜지스터의 바람직한 포화성은, 트랜지스터가 유기 EL 디스플레이에 사용되는 경우에 특히 중요하다. 예를 들어 유기 EL 디스플레이의 화소의 트랜지스터로서 바람직한 포화성의 트랜지스터를 사용함으로써, 드레인 전압이 변화되는 경우에도 화소 휘도의 변화를 억제할 수 있다.
[드레인 전류의 해석 모델]
다음으로, 드레인 전류의 해석 모델에 대하여 설명한다. 드레인 전류의 해석 모델로서, GCA(gradual channel approximation)에 기초한 드레인 전류의 해석 공식이 알려져 있다. GCA에 기초하여, 트랜지스터의 드레인 전류는 다음 식(3)으로 나타내어진다.
[식 3]
Figure pat00006
식(3)에서는, 위쪽 식이 신형 영역에서의 드레인 전류의 식이고, 아래쪽 식이 포화 영역에서의 드레인 전류의 식이다. 식(3)에서, I d는 드레인 전류를 나타내고, μ은 활성층의 이동도를 나타내고, L은 트랜지스터의 채널 길이를 나타내고, W는 트랜지스터의 채널 폭을 나타내고, C OX는 게이트 용량을 나타내고, V g는 게이트 전압을 나타내고, V d는 드레인 전압을 나타내고, V th는 트랜지스터의 문턱 전압을 나타낸다.
[전계 효과 이동도]
다음으로, 전계 효과 이동도에 대하여 설명한다. 트랜지스터의 전류 구동 능력의 지표로서 전계 효과 이동도가 사용된다. 상술한 바와 같이, 트랜지스터의 온 영역은 선형 영역과 포화 영역으로 나누어진다. 이들 영역의 특성으로부터, GCA에 따른 드레인 전류의 해석 공식에 기초하여 트랜지스터의 전계 효과 이동도를 산출할 수 있다. 선형 영역에서의 전계 효과 이동도 및 포화 영역에서의 전계 효과 이동도는, 이들을 서로 구별할 필요가 있는 경우에는, 각각 선형 이동도 및 포화 이동도라고 한다. 선형 이동도는 다음 식(4)으로 나타내어지고, 포화 이동도는 다음 식(5)으로 나타내어진다.
[식 4]
Figure pat00007
[식 5]
Figure pat00008
본 명세서 등에서는, 식(4) 및 식(5)으로부터 산출되는 곡선을 이동도 곡선이라고 한다. 도 35는 GCA에 따른 드레인 전류의 해석 공식으로부터 산출한 이동도 곡선을 나타낸 것이다. 도 35에는, GCA가 유효한 것으로 상정하였을 때의, V d=10V에서의 I d-V g 특성과 선형 이동도 및 포화 이동도의 이동도 곡선을 함께 나타내었다.
도 35에서는, GCA에 따른 드레인 전류의 해석 공식으로부터 I d-V g 특성을 산출한다. 이동도 곡선의 형상은 트랜지스터 내부의 상태를 이해하기 위한 실마리가 될 수 있다.
도 32에는, 시료 2A 내지 시료 2H 및 시료 2J의 I d-V g 특성의 결과 및 전계 효과 이동도를 나타내었다. 실선 및 일점쇄선은 각각 V d=20V에서의 I d 및 V d=0.1V에서의 I d를 나타낸다. 파선은 전계 효과 이동도를 나타낸다. 도 32에서는, 제 1 세로축이 I d[A]를 나타내고, 제 2 세로축이 전계 효과 이동도(μFE)[cm2/Vs]를 나타내고, 가로축이 V g[V]를 나타낸다. 전계 효과 이동도는 V d=20V에서 측정한 값으로부터 산출하였다.
도 32에 나타낸 바와 같이, 시료 2A 내지 시료 2H 및 시료 2J는 온 상태 전류(I on) 및 전계 효과 이동도가 다르고, 특히 포화 영역에서의 전계 효과 이동도가 다르다는 것을 알았다. 특히, 전계 효과 이동도의 최대 포화 이동도 및 0V 부근에서의 상승 특성이 명확히 다르다.
도 32로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 유량비가 낮을수록, 온 상태 전류(I on)가 높아지고 전계 효과 이동도가 0V 부근에서 더 급격히 상승하는 것을 알았다. 특히, 시료 2A는 전계 효과 이동도의 최대값이 70cm2/Vs에 가깝다.
<게이트 바이어스-온도 스트레스 시험(GBT 시험)>
다음으로, 시료 2A 내지 시료 2H 및 시료 2J의 트랜지스터(L/W=2/50μm)의 신뢰성을 평가하였다. 신뢰성 평가로서는, GBT 시험을 사용하였다.
본 실시예에서의 GBT 시험의 조건은 다음과 같았다. 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이후 게이트 전압(V g)이라고 함)을 ±30V로 하고, 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이후 각각 소스 전압(V s) 및 드레인 전압(V d)이라고 함)을 0V(COMMON)로 하였다. 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 어두운 환경과 광 환경(백색 LED로부터 약 10000lx의 빛을 조사)의 2가지 측정 환경을 채용하였다.
바꿔 말하면, 트랜지스터(150)의 소스 전극으로서 기능하는 도전막(120a) 및 트랜지스터(150)의 드레인 전극으로서 기능하는 도전막(120b)을 같은 전위로 하고, 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)과는 다른 전위를, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 일정한 시간(여기서는, 1시간) 인가하였다.
제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전위가 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전위보다 높은 경우를 포지티브 스트레스라고 하고, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전위가 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전위보다 낮은 경우를 네거티브 스트레스라고 한다. 그러므로, 신뢰성 평가는 총 4가지 조건, 즉 포지티브 GBT(어두움), 네거티브 GBT(어두움), 포지티브 GBT(광 조사), 및 네거티브 GBT(광 조사)하에서 수행하였다.
또한 포지티브 GBT(어두움)를 PBTS(positive bias temperature stress)라고, 네거티브 GBT(어두움)를 NBTS(negative bias temperature stress)라고, 포지티브 GBT(광 조사)를 PBITS(positive bias illumination temperature stress)라고, 그리고 네거티브 GBT(광 조사)를 NBITS(negative bias illumination temperature stress)라고 할 수 있다.
도 33은 시료 2A 내지 시료 2H 및 시료 2J의 GBT 시험 결과를 나타낸 것이다. 도 33에서는, 세로축이 트랜지스터의 문턱 전압의 변화량(ΔV th)을 나타낸다.
도 33의 결과는, 시료 2A 내지 시료 2H 및 시료 2J에 포함되는 각 트랜지스터의 문턱 전압의 변화량(ΔV th)이 GBT 시험에서 ±3V 이내이었다는 것을 나타낸다. 그러므로, 시료 2A 내지 시료 2H 및 시료 2J에 포함되는 트랜지스터는 각각 신뢰성이 높다는 것이 확인된다.
따라서, 결정성이 낮은 IGZO막이더라도, 결정성이 높은 IGZO막과 같이 결함 준위의 밀도가 낮은 것으로 추정된다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 3)
본 실시예에서는, 기판 위에 형성한 본 발명의 일 형태의 금속 산화물의 측정 결과에 대하여 설명한다. 측정에는 각종 방법을 사용하였다. 또한 본 실시예에서는 시료 3A, 3D, 및 3J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 3A, 3D, 및 3J에 대하여 아래에서 설명한다. 시료 3A, 3D, 및 3J 각각은 기판 및 이 기판 위의 금속 산화물을 포함한다.
시료 3A, 3D, 및 3J는 금속 산화물의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 시료 3A, 3D, 및 3J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 4에 나타내었다.
Figure pat00009
다음으로, 시료의 제작 방법에 대하여 설명한다.
기판으로서는 유리 기판을 사용하였다. 스퍼터링 장치를 사용하여 기판 위에 금속 산화물로서 두께 100nm의 In-Ga-Zn 금속 산화물을 형성하였다. 형성 조건은 다음과 같았다: 체임버 내의 압력을 0.6Pa로 하고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=1:1:1.2)을 사용하였다. 스퍼터링 장치에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급하였다.
금속 산화물의 형성 조건으로서 상기 표에 나타낸 형성 온도 및 산소 유량비를 사용하여, 시료 3A, 3D, 및 3J를 제작하였다.
상술한 단계를 거쳐, 본 실시예의 시료 3A, 3D, 및 3J를 제작하였다.
<TEM 이미지 및 전자 회절>
본 항목에서는, 시료 3A, 3D, 및 3J의 TEM 관찰 및 분석 결과에 대하여 설명한다.
본 항목에서는, 프로브 직경 1nm의 전자빔(나노빔이라고도 함)을 시료 3A, 3D, 및 3J에 조사함으로써 얻은 전자 회절 패턴에 대하여 설명한다.
평면 TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰하였다. HAADF-STEM 이미지는, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)를 사용하여, 가속 전압을 200kV로 하고, 직경 약 0.1nm의 전자빔을 조사하는 조건하에서 얻었다.
또한 전자 회절 패턴은 일정한 속도로 전자빔을 35초 동안 조사하면서 관찰되었다.
도 36의 (A)는 시료 3A의 단면 TEM 이미지를 나타낸 것이고, 도 36의 (B)는 시료 3A의 전자 회절 패턴을 나타낸 것이다. 도 36의 (C)는 시료 3D의 단면 TEM 이미지를 나타낸 것이고, 도 36의 (D)는 시료 3D의 전자 회절 패턴을 나타낸 것이다. 도 36의 (E)는 시료 3J의 단면 TEM 이미지를 나타낸 것이고, 도 36의 (F)는 시료 3J의 전자 회절 패턴을 나타낸 것이다.
도 36의 (A)에 나타낸 바와 같이, 시료 3A에서는 단면 TEM에 의하여 나노결정이 관찰된다. 도 36의 (B)에 나타낸 바와 같이, 시료 3A의 관찰된 전자 회절 패턴은, 원(링) 패턴으로 휘도가 높은 영역을 갖는다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다.
도 36의 (C)에 나타낸 바와 같이, 시료 3D에서는 단면 TEM에 의하여 CAAC 구조 및 나노결정이 관찰된다. 도 36의 (D)에 나타낸 바와 같이, 시료 3D의 관찰된 전자 회절 패턴은, 원(링) 패턴으로 휘도가 높은 영역을 갖는다. 또한 링 형상의 영역에는 복수의 스폿이 나타난다. 전자 회절 패턴에는, (009)면에서 유래하는 스폿이 조금 관찰된다.
한편으로, 도 36의 (E)에 나타낸 바와 같이, 시료 3J에서는 단면 TEM에 의하여 CAAC 구조의 층상 배열이 관찰된다. 또한 도 36의 (F)에서는 시료 3J의 전자 회절 패턴에 (009)면에서 유래하는 스폿이 포함된다.
단면 TEM 이미지 및 평면 TEM 이미지에서 관찰되는 특징은, 금속 산화물의 구조의 한 측면이다.
상술한 기재에 따르면, 시료 3A 및 시료 3D의 전자 회절 패턴 각각은 링 패턴으로 휘도가 높은 영역을 갖고, 상기 링 형상의 영역에 복수의 휘점이 나타난다. 따라서, 시료 3A 및 시료 3D는 각각 나노결정을 포함하는 금속 산화물의 전자 회절 패턴을 나타내고, 평면 방향 및 단면 방향에서 배향성을 나타내지 않는다. 시료 3D는 nc 구조와 CAAC 구조의 혼합 재료인 것을 알았다.
시료 3J의 전자 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 그러므로, 시료 3J는 c축 배향을 갖고, c축은 시료 3J의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향된다.
<TEM 이미지의 분석>
본 항목에서는, HAADF-STEM을 사용한 시료 3A, 3D, 및 3J의 관찰 및 분석 결과에 대하여 설명한다.
평면 TEM 이미지의 화상 분석의 결과에 대하여 설명한다. 평면 TEM 이미지는 구면 수차 보정 기능을 사용하여 얻었다. 평면 TEM 이미지는, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조)를 사용하여, 가속 전압을 200kV로 하고, 직경 약 0.1nm의 전자빔을 조사하는 조건하에서 얻었다.
도 37의 (A)는 시료 3A의 평면 TEM 이미지를 나타낸 것이고, 도 37의 (B)는 시료 3A의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지를 나타낸 것이다. 도 37의 (C)는 시료 3D의 평면 TEM 이미지를 나타낸 것이고, 도 37의 (D)는 시료 3D의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지를 나타낸 것이다. 도 37의 (E)는 시료 3J의 평면 TEM 이미지를 나타낸 것이고, 도 37의 (F)는 시료 3J의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지를 나타낸 것이다.
도 37의 (B), (D), 및 (F)의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지는, 실시예 1에서 설명한 방법에 의하여 도 37의 (A), (C), 및 (E)의 평면 TEM 이미지에 화상 분석을 하고, 육각형 격자의 각도에 따라 색깔을 적용함으로써 얻은 이미지이다. 바꿔 말하면, 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지 각각은 평면 TEM 이미지의 FFT 필터링 이미지에서 특정한 파상수 범위를 컬러 코딩하고 상기 영역에 그러데이션을 줌으로써, 특정한 파상수 범위의 격자점의 방위를 추출한 이미지이다.
도 37의 (A) 내지 (F)에 나타낸 바와 같이, nc가 관찰되는 시료 3A 및 시료 3D에서는, 육각형이 무작위로 배향되고 모자이크 패턴으로 분포되어 있다. 단면 TEM 이미지에서 층상 구조가 관찰된 시료 3J에서는, 육각형이 균일하게 배향된 영역이 수십nm의 넓은 영역에서 존재한다. 시료 3D에서는, 무작위의 모자이크 패턴의 nc 영역과, 시료 3J와 같이 육각형이 균일하게 배향된 넓은 영역이 포함되는 것을 알았다.
도 37의 (A) 내지 (F)로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록, 육각형이 무작위로 배향되고 모자이크 패턴으로 분포되어 있는 영역이 존재하기 쉬운 것을 알았다.
CAAC-OS의 평면 TEM 이미지의 분석을 통하여, 육각형 격자의 각도가 변화되는 경계 부분을 조사할 수 있다.
다음으로, 시료 3A의 격자점 그룹을 사용하여 보로노이 다이어그램을 형성하였다. 보로노이 다이어그램은 실시예 1에서 설명한 방법에 의하여 얻었다.
도 38의 (A) 내지 (C)는 각각 시료 3A, 3D, 및 3J에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율을 나타낸 것이다. 막대 그래프에는 시료에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 개수를 나타내었다. 또한 표에는 시료에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율을 나타내었다.
도 38의 (A) 내지 (C)로부터, 결정화도가 높은 시료 3J에서는 육각형의 비율이 높고, 결정화도가 낮은 시료 3A에서는 육각형의 비율이 낮은 경향이 있다는 것을 알았다. 시료 3D의 육각형의 비율은 시료 3J의 육각형의 비율과 시료 3A의 육각형의 비율 사이에 있다. 따라서, 도 38의 (A) 내지 (C)로부터, 금속 산화물의 결정 상태는 형성 조건이 다르면 크게 다르다는 것을 알았다.
도 38의 (A) 내지 (C)로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록, 결정화도가 낮아지고 육각형의 비율이 낮아지는 것을 알았다.
<원소 분석>
본 항목에서는, 시료 3A에 포함되는 원소의 분석 결과에 대하여 설명한다. 분석을 위하여, EDX에 의하여 EDX 매핑 이미지를 얻는다. EDX 측정에서는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치 AnalysisStation JED-2300T(JEOL Ltd. 제조)를 사용한다. 시료로부터 방출된 X선을 검출하기 위해서는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 검출 대상 영역의 점에 전자빔 조사를 수행하고, 이 조사에 의하여 발생하는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이, Ga 원자의 K껍질로의 전자 전이, 및 Zn 원자의 K껍질과 O 원자의 K껍질로의 전자 전이에 귀속시켰고, 점에서의 원자의 비율을 산출한다. 시료의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 39의 (A) 내지 (H)는 시료 3A의 단면 TEM 이미지, 평면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다. EDX 매핑 이미지에서, 원소의 비율은 그레이 스케일에 의하여 나타내어진다: 한 영역은 측정 원자가 많이 존재할수록 밝아지고; 한 영역은 측정 원자가 적게 존재할수록 어두워진다. 도 39의 (B) 내지 (D) 및 도 39의 (F) 내지 (H)에서의 EDX 매핑 이미지의 배율은 720만배이다.
도 39의 (A)는 단면 TEM 이미지를 나타낸 것이고, 도 39의 (E)는 평면 TEM 이미지를 나타낸 것이다. 도 39의 (B)는 In 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 39의 (F)는 In 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 39의 (B)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 8.64atomic% 내지 34.91atomic%이다. 도 39의 (F)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 5.76atomic% 내지 34.69atomic%이다.
도 39의 (C)는 Ga 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 39의 (G)는 Ga 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 39의 (C)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 2.45atomic% 내지 25.22atomic%이다. 도 39의 (G)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 1.29atomic% 내지 27.64atomic%이다.
도 39의 (D)는 Zn 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 39의 (H)는 Zn 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 39의 (D)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 5.05atomic% 내지 23.47atomic%이다. 도 39의 (H)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 3.69atomic% 내지 27.86atomic%이다.
또한 도 39의 (A) 내지 (D)에는 시료 3A의 단면에서의 같은 영역을 나타내었다. 도 39의 (E) 내지 (H)에는 시료 3A의 평면에서의 같은 영역을 나타내었다.
도 40의 (A) 내지 (C)는 시료 3A의 확대된 단면 EDX 매핑 이미지를 나타낸 것이다. 도 40의 (A)는 도 39의 (B)의 일부의 확대도이다. 도 40의 (B)는 도 39의 (C)의 일부의 확대도이다. 도 40의 (C)는 도 39의 (D)의 일부의 확대도이다.
도 40의 (A) 내지 (C)의 EDX 매핑 이미지는 밝은 범위와 어두운 범위의 상대적인 분포를 나타낸 것이고, 시료 3A에서 원자가 분포를 갖는 것을 나타낸다. 도 40의 (A) 내지 (C)에서 실선으로 둘러싼 영역 및 파선으로 둘러싼 영역을 조사한다.
도 40의 (A)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지한다. 도 40의 (B)에 나타낸 바와 같이, 실선으로 둘러싼 범위에서는 상대적으로 밝은 영역이 넓은 범위를 차지하고, 파선으로 둘러싼 범위에서는 상대적으로 어두운 영역이 넓은 범위를 차지한다.
즉, 실선으로 둘러싼 범위는 상대적으로 다수의 In 원자를 포함하는 영역이고, 파선으로 둘러싼 범위는 상대적으로 소수의 In 원자를 포함하는 영역인 것을 알았다. 도 40의 (C)는 실선으로 둘러싼 범위의 상부가 상대적으로 밝고, 하부가 상대적으로 어두운 것을 나타낸 것이다. 따라서, 실선으로 둘러싼 범위는 In X2 Zn Y2 O Z2 또는 InO X1 등을 주성분으로 포함한 영역인 것을 알았다.
실선으로 둘러싼 범위는 상대적으로 소수의 Ga 원자를 포함하는 영역이고, 파선으로 둘러싼 범위는 상대적으로 다수의 Ga 원자를 포함하는 영역인 것을 알았다. 도 40의 (C)에 나타낸 바와 같이, 상부의 파선으로 둘러싼 범위의 오른쪽 부분에서는 상대적으로 밝은 영역이 넓은 범위를 차지하고, 왼쪽 부분에서는 어두운 영역이 넓은 범위를 차지한다. 도 40의 (C)에 나타낸 바와 같이, 하부의 파선으로 둘러싼 범위의 왼쪽 윗부분에서는 상대적으로 밝은 영역이 넓은 범위를 차지하고, 오른쪽 아랫부분에서는 어두운 영역이 넓은 범위를 차지한다. 따라서, 파선으로 둘러싼 범위는 GaO X3 또는 Ga X4 Zn Y4 O Z4 등을 주성분으로 포함한 영역인 것을 알았다.
또한 도 40의 (A) 내지 (C)에 나타낸 바와 같이, In 원자는 Ga 원자보다 상대적으로 균일하게 분포되고, InO X1 을 주성분으로 포함한 영역은 In X2 Zn Y2 O Z2 를 주성분으로 포함한 영역을 통하여 서로 외견상 연결된다. 따라서, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 클라우드상으로 연장되는 것으로 추측할 수 있다.
GaO X3 을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 고르지 않게 분포되고 혼합되는 구성을 갖는 In-Ga-Zn 산화물을 CAC-IGZO라고 할 수 있다.
도 40의 (A) 내지 (C)에 나타낸 바와 같이, GaO X3 을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 각각은 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는다.
도 41의 (A) 내지 (H)는 시료 3J의 단면 TEM 이미지, 평면 TEM 이미지, 및 EDX 매핑 이미지를 나타낸 것이다. EDX 매핑 이미지에서, 원소의 비율은 그레이 스케일에 의하여 나타내어진다: 한 영역은 측정 원자가 많이 존재할수록 밝아지고; 한 영역은 측정 원자가 적게 존재할수록 어두워진다. 도 41의 (B) 내지 (D) 및 도 41의 (F) 내지 (H)에서의 EDX 매핑 이미지의 배율은 720만배이다.
도 41의 (A)는 단면 TEM 이미지를 나타낸 것이고, 도 41의 (E)는 평면 TEM 이미지를 나타낸 것이다. 도 41의 (B)는 In 원자의 단면 EDX 매핑 이미지이고, 도 41의 (F)는 In 원자의 평면 EDX 매핑 이미지이다. 도 41의 (B)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 9.70atomic% 내지 40.47atomic%이다. 도 41의 (F)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 9.16atomic% 내지 35.76atomic%이다.
도 41의 (C)는 Ga 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 41의 (G)는 Ga 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 41의 (C)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 8.23atomic% 내지 31.95atomic%이다. 도 41의 (G)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 8.21atomic% 내지 28.86atomic%이다.
도 41의 (D)는 Zn 원자의 단면 EDX 매핑 이미지를 나타낸 것이고, 도 41의 (H)는 Zn 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 41의 (D)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 5.37atomic% 내지 25.92atomic%이다. 도 41의 (H)의 EDX 매핑 이미지에서, 모든 원자에서의 Zn 원자의 비율은 7.86atomic% 내지 24.36atomic%이다.
또한 도 41의 (A) 내지 (D)에는 시료 3J의 단면에서의 같은 영역을 나타내었다. 도 41의 (E) 내지 (H)에는 시료 3J의 평면에서의 같은 영역을 나타내었다.
도 41의 (A)에서는 가로 성장한 일군의 결정이 명확히 관찰되고, 도 41의 (E)에서는 육각형 구조를 갖는 각도 120°의 결정이 관찰된다.
도 41의 (B) 및 (D)에서의 In 원자 및 Zn 원자의 EDX 매핑 이미지는, 백색의 선으로 나타낸 바와 같이 배열된 특히 밝은 휘점을 나타낸다. 도 41의 (F) 및 (H)에서, 이들 선은 육각형 구조의 특징인 약 120°의 각도를 이루고, 도 41의 (B) 및 (D)에서는 도 41의 (A)와 같은 층상 배열을 관찰할 수 있다. 도 41의 (C) 및 (G)에 나타낸 바와 같이, Ga 원자에 관해서는 이러한 경향은 관찰되지 않는다.
EDX의 분해능은 일반적으로 원자 배열의 규칙성의 영향을 받는다. 단결정에서와 같이 원자가 규칙적으로 배열되는 경우에는, 원자가 빔 입사 방향으로 직선으로 배열되기 때문에, 입사 전자는 원자 열(atom row)을 따라 채널링되고 전파된다. 따라서, 원자 칼럼(atomic column)을 분리할 수 있다. 한편, 원자 배열의 규칙성이 낮은 경우에는, 원자 열이 정렬되지 않기 때문에, 입사 전자는 채널링되지 않고 산란한다. 즉, 공간 분해능이 낮고, 얻어지는 이미지가 흐릿한 상태에 있는 경우가 있다.
다음과 같이 생각할 수 있다. CAAC의 결정성은 단결정만큼 높지 않기 때문에, 빔이 넓어지므로 EDX 매핑의 분해능은 HAADF-STEM만큼 높지 않고, 따라서 CAAC가 흐릿한 상태로 관찰된다. 도 39의 (A) 내지 (H)로부터, CAC는 넓어진 빔 때문에 흐릿하므로, 원자들은 경계가 흐릿한 나노입자인 것으로 판단된다.
상술한 바와 같이, CAC-IGZO는 금속 원소가 균일하게 분포된 IGZO 화합물과는 다른 구조를 갖고, IGZO 화합물과는 다른 특성을 갖는 것이 확인된다. 즉, CAC-IGZO에서는, GaO X3 등을 주성분으로 포함한 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 분리되어, 모자이크 패턴을 형성하는 것을 확인할 수 있다.
따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaO X3 등에서 유래하는 성질과 In X2 Zn Y2 O Z2 또는 InO X1 에서 유래하는 성질이 서로를 보완함으로써, 높은 온 상태 전류(I on), 높은 전계 효과 이동도(μ), 및 낮은 오프 상태 전류(I off)를 달성할 수 있는 것을 기대할 수 있다. CAC-IGZO를 포함하는 반도체 소자는 신뢰성이 높다. 그러므로, CAC-IGZO는 디스플레이로 대표되는 다양한 반도체 장치에 적합하게 사용된다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 4)
본 실시예에서는, 본 발명의 일 형태의 금속 산화물(108)을 포함하는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성의 시험을 수행하였다. 본 실시예에서는, 금속 산화물(108)을 포함하는 트랜지스터(150)로서 9개의 트랜지스터, 즉 시료 4A, 4B, 4C, 4D, 4E, 4F, 4G, 4H, 및 4J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 4A 내지 시료 4H 및 시료 4J에 대하여 아래에서 설명한다. 시료 4A 내지 시료 4H 및 시료 4J로서, 실시형태 2에서 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한 제작 방법에 의하여, 도 6의 (A) 내지 (C)에 도시된 구조를 갖는 트랜지스터(150)를 제작하였다.
시료 4A 내지 시료 4H 및 시료 4J는 금속 산화물(108)의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 시료 4A 내지 시료 4H 및 시료 4J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 5에 나타내었다.
Figure pat00010
시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 금속 산화물(108)은 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용하여 형성하였다.
트랜지스터(150)는 채널 길이가 2μm이고 채널 폭이 3μm(이후 L/W=2/3μm이라고도 함)이었다.
<트랜지스터의 I d-V g 특성>
다음으로, 시료 4A 내지 4J의 트랜지스터(L/W=2/3μm)의 I d-V g 특성을 측정하였다. 각 트랜지스터의 I d-V g 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이후 이 전압을 게이트 전압(V g)이라고도 함) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이후 이 전압을 백 게이트 전압(V bg)이라고도 함)을 -10V에서 +10V까지 0.25V의 증분으로 변화시켰다. 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이 전압을 드레인 전압(V d)이라고도 함)을 0.1V 및 20V로 하였다.
도 42에는, 시료 4A 내지 시료 4H 및 시료 4J의 I d-V g 특성의 결과 및 전계 효과 이동도를 나타내었다. 실선 및 일점쇄선은 각각 V d=20V에서의 I d 및 V d=0.1V에서의 I d를 나타낸다. 파선 및 점선은 각각 V d=20V에서 측정한 값으로부터 산출한 전계 효과 이동도 및 V d=0.1V에서 측정한 값으로부터 산출한 전계 효과 이동도를 나타낸다. 도 42에서는, 제 1 세로축이 I d[A]를 나타내고, 제 2 세로축이 전계 효과 이동도(μFE)[cm2/Vs]를 나타내고, 가로축이 V g[V]를 나타낸다.
도 42에 나타낸 바와 같이, 시료 4A 내지 시료 4H 및 시료 4J의 트랜지스터(150)는 노멀리 오프 특성을 갖는다. 도 42에 나타낸 바와 같이, 시료 4A 내지 시료 4H 및 시료 4J는 온 상태 전류(I on) 및 전계 효과 이동도가 다르고, 특히 포화 영역에서의 전계 효과 이동도가 다르다는 것을 알았다. 특히, 전계 효과 이동도의 최대 포화 이동도 및 0V 부근에서의 상승 특성이 명확히 다르다.
도 42로부터, 형성 시의 기판 온도가 낮을수록 또는 형성 시의 산소 가스 유량비가 낮을수록, 낮은 V g에서의 전계 효과 이동도가 크게 높아지는 것을 알았다. 특히, 시료 4A는 전계 효과 이동도의 최대값이 40cm2/Vs에 가깝다. 낮은 V g에서의 이동도가 높다는 것은, 낮은 전압에서의 고속 구동에 적합하다는 것을 의미하기 때문에, 디스플레이로 대표되는 다양한 반도체 장치로의 응용을 기대할 수 있다.
도 42로부터, V d=20V(파선으로 나타냄)과 V d=0.1V(점선으로 나타냄)에서 전계 효과 이동도의 상이한 거동이 발견되었다. V g가 높아질수록, V d=20V에서 측정한 전계 효과 이동도(파선으로 나타냄)가 높아진다. 이는, 트랜지스터의 발열의 영향인 것으로 생각된다. 한편, 높은 V g 범위에 있어서 V d=0.1V에서 측정한 전계 효과 이동도(점선으로 나타냄)는, 식(5)으로 산출되는 이상적인 포화 이동도 곡선과 실질적으로 일치한다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 5)
본 실시예에서는, 시료에 포함되는 원소의 분석 결과에 대하여 설명한다. 분석을 위하여, EDX를 수행하여, 기판 위에 형성된 본 발명의 일 형태의 금속 산화물의 EDX 매핑 이미지를 얻었다. EDX 측정에서는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치 AnalysisStation JED-2300T(JEOL Ltd. 제조)를 사용한다. 시료로부터 방출된 X선을 검출하기 위해서는 Si 드리프트 검출기를 사용한다.
<시료의 구조 및 그 제작 방법>
본 실시예에서는 시료 5A를 제작하였다. 시료 5A는 기판 및 이 기판 위의 금속 산화물을 포함한다.
다음으로, 시료의 제작 방법에 대하여 설명한다.
기판으로서는 유리 기판을 사용하였다. 스퍼터링 장치를 사용하여 기판 위에 금속 산화물로서 두께 100nm의 In-Ga-Zn 산화물을 형성하였다. 형성 조건은 다음과 같았다: 체임버 내의 압력을 0.6Pa로 하고, 유량 270sccm의 Ar 가스 및 유량 30sccm의 O2 가스를 스퍼터링 가스로서 사용하는 분위기를 채용하고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하였다. 스퍼터링 장치에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급하였다.
상술한 단계를 거쳐, 본 실시예의 시료 5A를 제작하였다.
<측정 결과>
EDX 측정에서는, 시료의 검출 대상 영역의 점에 전자빔 조사를 수행하고, 이 조사에 의하여 발생하는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이, Ga 원자의 K껍질로의 전자 전이, 및 Zn 원자의 K껍질과 O 원자의 K껍질로의 전자 전이에 귀속시켰고, 점에서의 원자의 비율을 산출한다. 시료의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 43의 (A) 내지 (D)는 시료 5A의 단면의 측정 결과를 나타낸 것이다. 도 43의 (A)에는 단면 TEM 이미지를 나타내고, 도 43의 (B) 및 (C)에는 단면 EDX 매핑 이미지를 나타내었다. EDX 매핑 이미지에서, 원소의 비율은 그레이 스케일에 의하여 나타내어진다: 한 영역은 측정 원자가 많이 존재할수록 밝아지고; 한 영역은 측정 원자가 적게 존재할수록 어두워진다. 도 43의 (B) 및 (C)에서의 EDX 매핑 이미지의 배율은 720만배이다. 또한 도 43의 (A) 내지 (C)에는 시료 5A의 단면에서의 같은 영역을 나타내었다.
도 43의 (B)는 In 원자의 단면 EDX 매핑 이미지를 나타낸 것이다. 도 43의 (B)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 12.11atomic% 내지 40.30atomic%이다. 도 43의 (C)는 Ga 원자의 단면 EDX 매핑 이미지를 나타낸 것이다. 도 43의 (C)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 0.00atomic% 내지 13.18atomic%이다.
도 43의 (B) 및 (C)의 EDX 매핑 이미지는 밝은 범위와 어두운 범위의 상대적인 분포를 나타낸 것이고, 시료 5A에서 In 원자 및 Ga 원자가 분포를 갖는 것을 나타낸다. 여기서, 도 43의 (B)에서 휘도가 최대 휘도의 75% 이상인 영역 중, 흑색의 선으로 둘러싼 5개의 영역(영역(901), 영역(902), 영역(903), 영역(904), 및 영역(905))을 추출하였다. 도 43의 (C)에서 휘도가 최대 휘도의 75% 이상인 영역 중, 파선으로 둘러싼 5개의 영역(영역(906), 영역(907), 영역(908), 영역(909), 및 영역(910))을 추출하였다. 도 43의 (B)에서 휘도가 최대 휘도의 25% 이상 75% 이하인 영역 중, 백색의 선으로 둘러싼 5개의 영역(영역(911), 영역(912), 영역(913), 영역(914), 및 영역(915))을 추출하였다.
바꿔 말하면, 영역(901 내지 905)은 상대적으로 다수의 In 원자를 포함하는 영역이다. 영역(906 내지 910)은 상대적으로 다수의 Ga 원자를 포함하는 영역이다. 영역(911 내지 915)은 평균적으로 In 원자 및 Ga 원자를 포함하는 영역이다.
도 43의 (C)에서 상대적으로 다수의 Ga 원자를 포함하는 영역, 즉 파선으로 둘러싼 5개의 영역(영역(906 내지 910))은, 도 43의 (B)에서는 상대적으로 어둡다. 즉, 상대적으로 다수의 Ga 원자를 포함하는 영역은, 상대적으로 소수의 In 원자를 포함하는 것으로 예상된다.
도 43의 (B)의 영역(901 내지 905)에서의 원소의 비율을 도 43의 (D)에 나타내었다. 흑색의 선으로 둘러싼 영역(영역(901 내지 905))은 상대적으로 다수의 In 원자 및 상대적으로 소수의 Ga 원자를 포함하는 것을 알았다. 파선으로 둘러싼 영역(영역(906 내지 910))은 상대적으로 소수의 In 원자 및 상대적으로 다수의 Ga 원자를 포함하는 것을 알았다.
도 44의 (A) 내지 (D)는 시료 5A의 평면의 측정 결과를 나타낸 것이다. 도 44의 (A)는 평면 TEM 이미지를 나타낸 것이고, 도 44의 (B) 및 (C)는 평면 EDX 매핑 이미지를 나타낸 것이다. 또한 도 44의 (A) 내지 (C)에는 시료 5A의 평면에서의 같은 영역을 나타내었다.
도 44의 (B)는 In 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 44의 (B)의 EDX 매핑 이미지에서, 모든 원자에서의 In 원자의 비율은 12.11atomic% 내지 43.80atomic%이다. 도 44의 (C)는 Ga 원자의 평면 EDX 매핑 이미지를 나타낸 것이다. 도 44의 (C)의 EDX 매핑 이미지에서, 모든 원자에서의 Ga 원자의 비율은 0.00atomic% 내지 14.83atomic%이다.
도 44의 (B) 및 (C)의 EDX 매핑 이미지는 밝은 범위와 어두운 범위의 상대적인 분포를 나타낸 것이고, 시료 5A에서 In 원자 및 Ga 원자가 분포를 갖는 것을 나타낸다. 여기서, 도 44의 (B)에서 휘도가 최대 휘도의 75% 이상인 영역 중, 흑색의 선으로 둘러싼 5개의 영역(영역(921), 영역(922), 영역(923), 영역(924), 및 영역(925))을 추출하였다. 도 44의 (C)에서 휘도가 최대 휘도의 75% 이상인 영역 중, 파선으로 둘러싼 5개의 영역(영역(926), 영역(927), 영역(928), 영역(929), 및 영역(930))을 추출하였다. 도 44의 (B)에서 휘도가 최대 휘도의 25% 이상 75% 이하인 영역 중, 백색의 선으로 둘러싼 5개의 영역(영역(931), 영역(932), 영역(933), 영역(934), 및 영역(935))을 추출하였다.
도 44의 (C)에서 상대적으로 다수의 Ga 원자를 포함하는 영역, 즉 파선으로 둘러싼 5개의 영역(영역(926 내지 930))은, 도 44의 (B)에서는 상대적으로 어둡다. 즉, 상대적으로 다수의 Ga 원자를 포함하는 영역은, 상대적으로 소수의 In 원자를 포함하는 것으로 예상된다.
도 44의 (B)의 영역(921 내지 935)에서의 원소의 비율을 도 44의 (D)에 나타내었다. 흑색의 선으로 둘러싼 영역(영역(921 내지 925))은 상대적으로 다수의 In 원자 및 상대적으로 소수의 Ga 원자를 포함하는 것을 알았다. 파선으로 둘러싼 영역(영역(926 내지 930))은 상대적으로 소수의 In 원자 및 상대적으로 다수의 Ga 원자를 포함하는 것을 알았다.
도 43의 (D) 및 도 44의 (D)에 나타낸 바와 같이, In 원자는 25atomic% 이상 60atomic% 이하의 범위에서 분포되어 있는 것을 알았다. 또한 Ga 원자는 3atomic% 이상 40atomic% 이하의 범위에서 분포되어 있는 것을 알았다.
상대적으로 다수의 In 원자를 포함하는 영역은 상대적으로 도전성이 높은 것으로 예상할 수 있다. 한편, 상대적으로 다수의 Ga 원자를 포함하는 영역은 상대적으로 절연성이 높은 것으로 예상할 수 있다. 따라서, 상대적으로 다수의 In 원자를 포함하는 영역을 통하여 캐리어가 흐름으로써, 도전성이 발현되고 높은 전계 효과 이동도(μ)가 달성되는 것으로 생각된다. 한편, 상대적으로 다수의 Ga 원자를 포함하는 영역이 금속 산화물에 분포되면, 누설 전류가 낮아지고 스위칭 동작이 양호해질 수 있는 것으로 생각된다.
바꿔 말하면, CAC 구성을 갖는 금속 산화물을 반도체 소자에 사용하는 경우, Ga 원자 등에서 유래하는 절연성과 In 원자에서 유래하는 도전형이 서로를 보완함으로써, 높은 온 상태 전류(I on) 및 높은 전계 효과 이동도(μ)를 달성할 수 있다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 6)
본 실시예에서는, 본 발명의 일 형태의 금속 산화물(108)을 각각 포함하는 트랜지스터(150)를 제작하고, 결함 준위의 밀도를 측정하였다. 본 실시예에서는, 금속 산화물(108)을 각각 포함하는 트랜지스터(150)로서 9개의 트랜지스터, 즉 시료 6A, 6B, 6C, 6D, 6E, 6F, 6G, 6H, 및 6J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 6A 내지 시료 6H 및 시료 6J에 대하여 아래에서 설명한다. 시료 6A 내지 시료 6H 및 시료 6J로서, 실시형태 2에서 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한 제작 방법에 의하여, 도 6의 (A) 내지 (C)에 도시된 구조를 갖는 트랜지스터(150)를 제작하였다.
시료 6A 내지 시료 6H 및 시료 6J는 금속 산화물(108)의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 금속 산화물(108)은 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용하여 형성하였다. 시료 6A 내지 시료 6H 및 시료 6J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 6에 나타내었다.
Figure pat00011
시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다.
트랜지스터(150)는 채널 길이가 2μm이고 채널 폭이 3μm(이후 L/W=2/3μm이라고도 함), 또는 채널 길이가 2μm이고 채널 폭이 50μm(이후 L/W=2/50μm이라고도 함)이었다.
<트랜지스터 특성을 사용한 얕은 결함 준위의 측정>
[얕은 결함 준위의 밀도의 측정 방법]
금속 산화물의 얕은 결함 준위(이후 sDOS라고도 함)는 금속 산화물을 반도체로서 사용한 트랜지스터의 전기 특성으로부터 추정할 수 있다. 아래의 설명에서는, 트랜지스터의 계면 준위의 밀도를 측정하였다. 또한 계면 준위의 밀도와, 계면 준위에 의하여 트랩되는 전자수 Ntrap를 고려하여 서브스레숄드 누설 전류를 추정하는 방법에 대하여 설명한다.
계면 준위에 의하여 트랩되는 전자수 Ntrap는, 실제로 측정된 트랜지스터의 드레인 전류-게이트 전압(I d-V g) 특성과, 계산된 드레인 전류-게이트 전압(I d-V g) 특성을 비교함으로써 측정할 수 있다.
도 45는 소스 전압 V s가 0V이고 드레인 전압 V d가 0.1V일 때의, 계산에 의하여 얻어진 이상적인 I d-V g 특성 및 실제로 측정된 트랜지스터의 I d-V g 특성을 도시한 것이다. 또한 트랜지스터의 측정 결과 중 드레인 전류 I d를 쉽게 측정할 수 있는 1×10-13A 이상의 값만을 플롯하였다.
계산에 의하여 얻어진 이상적인 I d-V g 특성보다 실제로 측정된 I d-V g 특성에서, 게이트 전압 V g에 대한 드레인 전류 I d의 변화는 더 완만하다. 이는, 전도대 하단의 에너지(Ec로 나타냄) 가까이에 위치하는 얕은 계면 준위에 의하여 전자가 트랩되기 때문이라고 생각된다. 이 측정에서는, 페르미 분포 함수(Fermi distribution function)를 사용하여, 얕은 계면 준위에 의하여 트랩되는 (단위 면적당 및 단위 에너지당) 전자수 Ntrap를 고려하여 계면 준위의 밀도 Nit를 더 정확하게 추정할 수 있다.
먼저, 도 46에 도시된 모식적인 I d-V g 특성을 사용함으로써, 계면 트랩 준위에 의하여 트랩되는 전자수 Ntrap를 평가하는 방법에 대하여 설명한다. 파선은 계산에 의하여 얻어지는, 트랩 준위가 없는 이상적인 I d-V g 특성을 나타낸다. 파선에서는, 드레인 전류가 I d 1로부터 I d2로 변화될 때의 게이트 전압 V g의 변화를 ΔVid로 나타낸다. 실선은 실제로 측정된 I d-V g 특성을 나타낸다. 실선에서는, 드레인 전류가 I d 1로부터 I d2로 변화될 때의 게이트 전압 V g의 변화를 ΔVex로 나타낸다. 드레인 전류가 I d 1일 때의 목적의 계면의 전위, 드레인 전류가 I d2일 때의 목적의 계면의 전위, 및 변화량을 각각 Φit1, Φit2, 및 ΔΦit로 나타낸다.
도 46에서는 실제로 측정된 값의 기울기가 계산된 값의 기울기보다 작고, 이는 ΔVex가 항상 ΔVid보다 큰 것을 시사한다. 여기서, ΔVe x 와 ΔVid의 차이는, 얕은 계면 준위에 전자를 트랩하는 데 필요한 전위차에 상당한다. 따라서, 트랩된 전자로 인한 전하의 변화량 ΔQtrap는 다음 식(6)으로 나타내어질 수 있다.
[식 6]
Figure pat00012
Ctg는 단위 면적당 절연체와 반도체의 합성 용량이다. 또한 ΔQtrap는 트랩된 (단위 면적당 및 단위 에너지당) 전자수 Ntrap를 사용하여 식(7)으로 나타내어질 수 있다. 또한 q는 전기 소량을 나타낸다.
[식 7]
Figure pat00013
식(6)과 식(7)을 동시에 풂으로써 식(8)이 얻어진다.
[식 8]
Figure pat00014
다음으로, 식(8)에서 ΔΦit의 0의 극한을 취함으로써 식(9)이 얻어진다.
[식 9]
Figure pat00015
바꿔 말하면, 이상적인 I d-V g 특성, 실제로 측정된 I d-V g 특성, 및 식(9)을 사용하여, 계면에 의하여 트랩된 전자수 Ntrap를 추정할 수 있다. 또한 드레인 전류와 계면에서의 전위의 관계는 상술한 계산에 의하여 구할 수 있다.
단위 면적당 및 단위 에너지당 전자수 Ntrap와 계면 준위의 밀도 Nit의 관계는 식(10)으로 나타내어진다.
[식 10]
Figure pat00016
여기서, f(E)는 페르미 분포 함수이다. 식(9)으로부터 얻어진 Ntrap를 식(10)으로 피팅시킴으로써 Nit가 결정된다. 이 Nit를 설정한 디바이스 시뮬레이터에 의하여, I d<0.1pA를 포함하는 전달 특성을 얻을 수 있다.
도 45에서의 실제로 측정된 I d-V g 특성에 식(9)을 적용하고, Ntrap를 추출한 결과를 도 47에서 백색의 동그라미로 플롯하였다. 도 47에서 세로축은 반도체의 전도대 하단 Ec에서의 페르미 에너지 Ef를 나타낸다. Ec 바로 아래의 파선에 극대값이 위치한다. 식(10)의 Nit로서 식(11)의 테일 분포를 가정하면, 도 47의 파선과 같이 Ntrap를 양호하게 피팅시킬 수 있다. 이 결과, 피팅 파라미터로서 전도대단(end of the conduction band)의 트랩 밀도 Nta=1.67×1013cm-2eV 및 특성 붕괴 에너지(decay energy) Wta=0.105eV가 얻어진다.
[식 11]
Figure pat00017
도 48의 (A) 및 (B)는, 얻어진 계면 준위의 피팅 곡선을 디바이스 시뮬레이터를 사용한 계산에 피드백함으로써 I d-V g 특성을 역산한 결과를 나타낸 것이다. 도 48의 (A)는 드레인 전압 V d가 0.1V 및 1.8V일 때의 계산된 I d-V g 특성과, 드레인 전압 V d가 0.1V 및 1.8V일 때의 실제로 측정된 I d-V g 특성을 나타낸 것이다. 도 48의 (B)는 도 48의 (A)에서 드레인 전류 I d가 대수인 그래프이다.
계산에 의하여 얻어진 곡선과, 실제로 측정된 값의 플롯은 대략 일치하고, 이는 계산된 값과 실제로 측정된 값의 재형성이 높은 것을 시사한다. 따라서, 얕은 결함 준위의 밀도를 산출하는 방법으로서 상술한 방법은 매우 적절하다.
[얕은 결함 준위의 밀도의 측정 결과]
다음으로, 상술한 방법에 따라, 측정한 전기 특성과 이상적인 계산값을 비교함으로써 시료 6A, 6B, 6C, 6D, 6E, 6F, 6G, 6H, 및 6J의 얕은 결함 준위의 밀도를 측정하였다.
도 49는 시료 6A 내지 시료 6H 및 시료 6J의 얕은 결함 준위의 계산된 평균 밀도를 나타낸 것이다.
도 49에 나타낸 바와 같이, 금속 산화물(108)의 형성 시의 산소 유량비가 낮을수록 또는 금속 산화물(108)의 형성 시의 온도가 낮을수록, 얕은 결함 준위의 밀도의 피크가 더 낮은 시료가 형성된다.
상술한 바와 같이, 시료 6A 내지 시료 6H 및 시료 6J는 결함 준위의 밀도가 낮은 금속 산화물막을 각각 포함하는 트랜지스터인 것을 알았다. 금속 산화물막이 낮은 온도 및 낮은 산소 유량비에서 형성되므로 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증가됨으로써, 금속 산화물막, 및 금속 산화물막과 절연막의 계면에서 산소 빈자리 등의 결함의 양이 저감되는 것으로 추론된다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 7)
본 실시예에서는, 본 발명의 일 형태의 금속 산화물(108)을 각각 포함하는 트랜지스터(150)를 제작하고, 결함 준위의 밀도를 측정하였다. 본 실시예에서는, 금속 산화물(108)을 각각 포함하는 트랜지스터(150)로서 9개의 트랜지스터, 즉 시료 7A, 7B, 7C, 7D, 7E, 7F, 7G, 7H, 및 7J를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 7A 내지 시료 7H 및 시료 7J에 대하여 아래에서 설명한다. 시료 7A 내지 시료 7H 및 시료 7J로서, 실시형태 2에서 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한 제작 방법에 의하여, 도 6의 (A) 내지 (C)에 도시된 구조를 갖는 트랜지스터(150)를 제작하였다.
시료 7A 내지 시료 7H 및 시료 7J는 금속 산화물(108)의 형성 시에 다른 온도 및 다른 산소 유량비에서 제작되었다. 금속 산화물(108)은 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 형성하였다. 시료 7A 내지 시료 7H 및 시료 7J의 금속 산화물의 형성 시의 온도 및 산소 유량비를 아래의 표 7에 나타내었다.
Figure pat00018
시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다.
트랜지스터(150)는 채널 길이가 2μm이고 채널 폭이 3μm(이후 L/W=2/3μm이라고도 함), 또는 채널 길이가 2μm이고 채널 폭이 50μm(이후 L/W=2/50μm이라고도 함)이었다.
<트랜지스터 특성을 사용한 얕은 결함 준위의 측정>
[얕은 결함 준위의 밀도의 측정 방법]
금속 산화물(108)의 얕은 결함 준위를, 금속 산화물을 반도체로서 사용한 트랜지스터의 전기 특성으로부터 추정하였다. 산출 방법은 상술한 실시예에서 설명한 것과 비슷하였다. 트랜지스터의 계면 준위의 밀도를 측정하였다. 또한 계면 준위의 밀도 및 계면 준위에 의하여 트랩되는 전자수 Ntrap를 고려하여 서브스레숄드 누설 전류를 추정하였다.
[얕은 결함 준위의 밀도의 측정 결과]
다음으로, 상술한 방법에 따라, 측정한 전기 특성과 이상적인 계산값을 비교함으로써 시료 7A, 7B, 7C, 7D, 7E, 7F, 7G, 7H, 및 7J의 얕은 결함 준위의 밀도를 측정하였다.
도 50은 시료 7A 내지 시료 7H 및 시료 7J의 얕은 결함 준위의 계산된 평균 밀도를 나타낸 것이다.
도 50에 나타낸 바와 같이, 금속 산화물(108)의 형성 시의 산소 유량비가 낮을수록 또는 금속 산화물(108)의 형성 시의 온도가 낮을수록, 얕은 결함 준위의 밀도의 피크가 더 낮은 시료가 형성된다.
상술한 바와 같이, 시료 7A 내지 시료 7H 및 시료 7J는 결함 준위의 밀도가 낮은 금속 산화물막을 각각 포함하는 트랜지스터인 것을 알았다. 금속 산화물막이 낮은 온도 및 낮은 산소 유량비에서 형성되므로 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증가됨으로써, 금속 산화물막, 및 금속 산화물막과 절연막의 계면에서 산소 빈자리 등의 결함의 양이 저감되는 것으로 추론된다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예 8)
본 실시예에서는, 본 발명의 일 형태의 금속 산화물(108)을 포함하는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성의 시험을 수행하였다. 본 실시예에서는, 금속 산화물(108)을 포함하는 트랜지스터(150)로서 시료 8A의 트랜지스터를 제작하였다.
<시료의 구조 및 그 제작 방법>
본 발명의 일 형태와 관련된 시료 8A에 대하여 아래에서 설명한다. 시료 8A로서, 실시형태 2에서 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한 제작 방법에 의하여, 도 6의 (A) 내지 (C)에 도시된 구조를 갖는 트랜지스터(150)를 제작하였다.
시료 8A의 금속 산화물(108)의 형성 시의 온도 및 산소 유량비를 아래의 표 8에 나타내었다.
Figure pat00019
시료 8A는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 금속 산화물(108)은 금속 산화물 타깃(In:Ga:Zn=5:1:7[원자수비])을 사용하여 형성하였다.
트랜지스터(150)는 채널 길이가 3μm이고 채널 폭이 50μm(이후 L/W=3/50μm이라고도 함)이었다.
<트랜지스터의 I d-V g 특성>
다음으로, 시료 8A의 트랜지스터(L/W=3/50μm)의 I d-V g 특성을 측정하였다. 트랜지스터의 I d-V g 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이후 이 전압을 게이트 전압(V g)이라고도 함) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이후 이 전압을 백 게이트 전압(V bg)이라고도 함)을 -10V에서 +10V까지 0.25V의 증분으로 변화시켰다. 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이 전압을 드레인 전압(V d)이라고도 함)을 0.1V 및 20V로 하였다.
도 51에는, 시료 8A의 I d-V g 특성의 결과 및 전계 효과 이동도를 나타내었다. 실선 및 일점쇄선은 각각 V d=20V에서의 I d 및 V d=0.1V에서의 I d를 나타낸다. 파선은 전계 효과 이동도를 나타낸다. 도 51에서는, 제 1 세로축이 I d[A]를 나타내고, 제 2 세로축이 전계 효과 이동도(μFE)[cm2/Vs]를 나타내고, 가로축이 V g[V]를 나타낸다. 전계 효과 이동도는 V d=20V에서 측정한 값으로부터 산출하였다.
또한 도 51의 결과는 측정 시의 I d의 상한을 1mA로 설정하여 얻었다. 도 51에서, V d가 20V인 경우, V g=7.5V에서 I d가 이 상한을 넘는다. 이러한 이유로, 도 51에는 이러한 I d-V g 특성으로부터 추정한 전계 효과 이동도로서 V g가 7.5V 이하인 범위의 전계 효과 이동도를 나타내었다.
도 51에 나타낸 바와 같이, 본 실시예의 트랜지스터는 전기 특성이 양호하다. 여기서, 표 9에는 도 51에 나타낸 트랜지스터 특성을 나타내었다.
Figure pat00020
상술한 바와 같이, 본 실시예의 트랜지스터의 전계 효과 이동도는 100cm2/Vs를 넘는다. 이 전계 효과 이동도는 저온 폴리실리콘을 포함하는 트랜지스터와 동등하고, 금속 산화물(108)을 사용한 트랜지스터에 대해서는 놀라운 특성인 것을 의미한다.
표 9에 나타낸 바와 같이, 시료 8A는, 게이트 전압이 0V보다 크고 10V 이하일 때 트랜지스터의 전계 효과 이동도의 최대값이 60cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역과, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역과, S값이 0.3V/decade 미만인 제 3 영역과, 오프 상태 전류가 1×10-12A/cm2 미만인 제 4 영역을 포함하고, μFE(max)가 트랜지스터의 전계 효과 이동도의 최대값을 나타내고 μFE(V g=2V)가 게이트 전압이 2V일 때의 트랜지스터의 전계 효과 이동도의 값을 나타내는 경우, μFE(max)/μFE(V g=2V)는 1 이상 2 미만이다.
상기 트랜지스터의 특성은, 상술한 금속 산화물(108)을 사용함으로써 얻을 수 있다. 금속 산화물(108)을 반도체층에 포함하는 트랜지스터는 높은 캐리어 이동도 및 우수한 스위칭 특성의 양쪽을 가질 수 있다.
본 실시예의 적어도 일부는 본 명세서에 기재하는 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
001: 영역, 002: 영역, 100: 트랜지스터, 102: 기판, 104: 절연막, 106: 도전막, 108: 금속 산화물, 108a: 금속 산화물, 108n: 영역, 110: 절연막, 110_0: 절연막, 112: 도전막, 112_0: 도전막, 112_1: 도전막, 112_2: 도전막, 116: 절연막, 118: 절연막, 120a: 도전막, 120b: 도전막, 122: 절연막, 140: 마스크, 141a: 개구, 141b: 개구, 143: 개구, 150: 트랜지스터, 160: 트랜지스터, 300A: 트랜지스터, 300B: 트랜지스터, 300C: 트랜지스터, 300D: 트랜지스터, 302: 기판, 304: 도전막, 306: 절연막, 307: 절연막, 308: 금속 산화물, 312a: 도전막, 312b: 도전막, 314: 절연막, 316: 절연막, 318: 절연막, 320a: 도전막, 320b: 도전막, 341a: 개구, 341b: 개구, 342a: 개구, 342b: 개구, 342c: 개구, 600: 표시 패널, 601: 트랜지스터, 604: 접속부, 605: 트랜지스터, 606: 트랜지스터, 607: 접속부, 612: 액정층, 613: 도전막, 617: 절연막, 620: 절연막, 621: 절연막, 623: 도전막, 631: 착색층, 632: 차광막, 633a: 배향막, 633b: 배향막, 634: 착색층, 635: 도전막, 640: 액정 소자, 641: 접착층, 642: 접착층, 643: 도전막, 644: EL층, 645a: 도전막, 645b: 도전막, 646: 절연막, 647: 절연막, 648: 도전막, 649: 접속층, 651: 기판, 652: 도전막, 653: 반도체막, 654: 도전막, 655: 개구, 656: 편광판, 659: 회로, 660: 발광 소자, 661: 기판, 662: 표시부, 663: 도전막, 666: 배선, 672: FPC, 673: IC, 681: 절연막, 682: 절연막, 683: 절연막, 684: 절연막, 685: 절연막, 686: 커넥터, 687: 접속부, 700: 모델, 702: 국소 구조, 704: 국소 구조, 706: 국소 구조, 708: 국소 구조, 710: 국소 구조, 712: 국소 구조, 901: 영역, 902: 영역, 903: 영역, 904: 영역, 905: 영역, 906: 영역, 907: 영역, 908: 영역, 909: 영역, 910: 영역, 911: 영역, 912: 영역, 913: 영역, 914: 영역, 915: 영역, 920: 영역, 921: 영역, 922: 영역, 923: 영역, 924: 영역, 925: 영역, 926: 영역, 927: 영역, 928: 영역, 929: 영역, 930: 영역, 931: 영역, 932: 영역, 933: 영역, 934: 영역, 및 935: 영역.
본 출원은 2016년 10월 21일에 일본 특허청에 출원된 일련 번호 2016-206732의 일본 특허 출원 및 2016년 11월 30일에 일본 특허청에 출원된 일련 번호 2016-231956의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (6)

  1. 적어도 2개의 영역을 포함한 복합 산화물로서,
    상기 2개의 영역 중 하나는 In, Zn, 및 원소 M1을 포함하고,
    상기 원소 M1은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상이고,
    상기 2개의 영역 중 다른 하나는 In, Zn, 및 원소 M2를 포함하고,
    상기 원소 M2는 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr,Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 및 Cu 중 하나 이상이고,
    EDX(energy dispersive X-ray spectroscopy)에 의한 상기 복합 산화물의 분석에서, 상기 2개의 영역 중 상기 하나에서의 상기 원소 M1의 검출 농도는 상기 2개의 영역 중 상기 다른 하나에서의 원소 M2의 검출 농도보다 낮고,
    관찰된 EDX 매핑 이미지에서, 상기 2개의 영역 중 상기 하나의 주변부는 불명확한, 복합 산화물.
  2. 제 1 항에 있어서,
    상기 2개의 영역 각각은 마이크로 그레인을 포함하는, 복합 산화물.
  3. 제 2 항에 있어서,
    상기 마이크로 그레인의 크기는 0.5nm 이상 3nm 이하인, 복합 산화물.
  4. 제 1 항에 따른 복합 산화물을 포함한 트랜지스터로서,
    상기 트랜지스터는 게이트, 소스, 및 드레인을 포함하고,
    상기 복합 산화물은 상기 트랜지스터의 채널 영역으로서 사용되는, 트랜지스터.
  5. 제 2 항에 따른 복합 산화물을 포함한 트랜지스터로서,
    상기 트랜지스터는 게이트, 소스, 및 드레인을 포함하고,
    상기 복합 산화물은 상기 트랜지스터의 채널 영역으로서 사용되는, 트랜지스터.
  6. 제 3 항에 따른 복합 산화물을 포함한 트랜지스터로서,
    상기 트랜지스터는 게이트, 소스, 및 드레인을 포함하고,
    상기 복합 산화물은 상기 트랜지스터의 채널 영역으로서 사용되는, 트랜지스터.
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