KR20220033512A - 메모리 서브어레이에 대한 병렬 액세스 - Google Patents

메모리 서브어레이에 대한 병렬 액세스 Download PDF

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KR20220033512A
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그라지아노 미리치그니
에프렘 볼랜드리나
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마이크론 테크놀로지, 인크
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Abstract

본원에서의 기술들은 프리차지 동작이 동일한 뱅크에서의 메모리 셀들의 이전에 개방된 로우에 대해 완료되기 전에 메모리 디바이스의 뱅크에서의 서브어레이의 로우가 활성화될 수 있게 할 수 있다. 뱅크 내의 각 서브어레이는 각 로컬 래칭 회로와 연관될 수 있으며, 이는 동일한 뱅크에 대한 후속 커맨드들에 독립적으로 서브어레이에서의 위상들을 유지시키기 위해 사용될 수 있다. 예를 들어, 래칭 회로는 제1 로우의 프리차지 동작이 완료되기 전의 시간에 동일한 뱅크에서의 상이한 서브어레이에 대해 활성화 커맨드가 수신되는 경우, 프리차지 커맨드에 의해 트리거되는 타이밍 신호들이 래칭 회로를 사용하여 서브어레이에서 로컬로 유지될 수 있음에 따라, 제1 로우가 폐쇄될 때까지 프리차지 동작이 계속될 수 있도록, 제1 로우에 대한 프리차지 커맨드에 의해 트리거되는 타이밍 신호들을 내재화할 수 있다.

Description

메모리 서브어레이에 대한 병렬 액세스
교차 참조
본 특허 출원은 2019년 7월 18일자로 출원된 Mirichigni 외(이는 이의 양수인에게 양도됨)의 "PARALLEL ACCESS FOR MEMORY SUBARRAYS"라는 명칭의 미국 특허 출원 제16/515,629호의 우선권을 주장하며, 이는 본원에 그 전문이 참고로 명시적으로 통합된다.
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템 그리고 보다 구체적으로는 메모리 서브어레이들에 대한 병렬 액세스에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스들은 대개, 보통 논리 1 또는 논리 0에 의해 표기되는 두 개의 상태들 중 하나를 저장할 수 있다. 다른 디바이스들에서는, 두 가지보다 많은 상태들이 저장될 수도 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기입, 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 자신들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원으로부터 연결이 끊길 때 자신들의 저장된 상태를 잃을 수 있다.
메모리 디바이스는 뱅크들로 조직화될 수 있으며, 이어서 뱅크들은 메모리 셀들의 로우들을 각각 포함하는 서브어레이들로 조직화될 수 있다. 액세스 동작들은 뱅크의 서브어레이 내의 메모리 셀들의 로우를 개방시키기 위한 활성화 커맨드, 개방된 로우 내의 데이터에 액세스(예를 들어, 판독 또는 기입)하기 위한 액세스 커맨드(예를 들어, 판독 커맨드 또는 기입 커맨드), 및 개방된 로우를 폐쇄시키기 위한 프리차지 커맨드를 수반할 수 있는 메모리 셀들 상에 저장된 데이터에 액세스하기 위해 사용될 수 있다.
도 1은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 시스템의 예를 도시한다.
도 2는 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 메모리 다이의 예를 도시한다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 메모리 저장 시스템의 예를 도시한다.
도 4 내지 도 7은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 커맨드 타임 라인들의 예들을 도시한다.
도 8은 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 메모리 디바이스의 블록도를 도시한다.
도 9는 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 호스트 디바이스의 블록도를 도시한다.
도 10 내지 도 13은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 방법 또는 방법들을 도시한 흐름도들을 도시한다.
메모리 디바이스(예를 들어, 랜덤 액세스 메모리(RAM) 디바이스)의 뱅크 내의 서브어레이의 로우 내의 메모리 셀에 액세스하기 위해, 메모리 디바이스에 대한 (예를 들어, 호스트 디바이스 또는 호스트 디바이스의 제어기에 의해 발송된) 별개의 대응하는 커맨드들에 의해 트리거될 수 있는 별개의 동작들이 수행될 수 있다. 예를 들어, 메모리 디바이스는 활성화 동작을 트리거할 수 있는 메모리 셀들의 로우에 대한 활성화 커맨드를 수신할 수 있다. 활성화 동작은 소정의 뱅크의 소정의 서브어레이 내의 메모리 셀들의 로우를 개방할 수 있다. 활성화 커맨드 후에, 메모리 디바이스는 개방된 로우에 관한 액세스 커맨드(예를 들어, 판독, 기입, 프로그램, 재기입 등)를 수신할 수 있다. 액세스 커맨드에 기초하여, 메모리 디바이스는 개방된 로우의 하나 이상의 메모리 셀로부터 데이터를 판독하거나 또는 그 메모리 셀들에 데이터를 기입할 수 있다. 그 후, 메모리 디바이스는 개방된 로우에 관한 프리차지 커맨드를 수신할 수 있다. 프리차지 커맨드에 기초하여, 메모리 디바이스는 개방된 로우를 폐쇄할 수 있으며, 이는 액세스 동작의 완료로 이어질 수 있다.
메모리 디바이스의 뱅크 내의 서브어레이들은 메모리의 각 서브어레이에 저장된 데이터에 액세스하기 위해 로컬 로우 버퍼들을 이용할 수 있다(예를 들어, 뱅크에서의 각 서브어레이는 대응하는 로컬 로우 버퍼를 가질 수 있다). 그러나, 일부 메모리 디바이스들은 뱅크마다 단일 능동 위상 세트만을 지원할 수 있으며, 여기서 위상들은 활성화, 액세스, 및 프리차지 커맨드들과 같은 커맨드들을 실행하는 것과 연관된 내부(예를 들어, 뱅크 내부) 동작들을 제어하는 타이밍 신호들 또는 다른 제어 신호들을 지칭할 수 있다. 일부 경우들에서, 뱅크 단위로 위상들이 유지되는 경우, 뱅크에서의 후속 로우에 액세스하는 것은, 이전에 액세스된 로우 및 후속 로우가 뱅크 내의 동일한 서브어레이에 있는지 또는 상이한 서브어레이들에 있는지에 관계없이, 동일한 뱅크에서의 이전에 액세스된 로우에 대한 프리차지 동작이 완료된 이후까지 발생하지 않을 수 있다. 예를 들어, 후속 로우의 개방과 연관된 위상들 및 이전에 액세스된 로우의 폐쇄와 연관된 위상들은 동시에 유지될 수 없을 수 있다(예를 들어, 새롭게 생성되는 위상들이 뱅크에 대한 이전에 생성된 위상들을 덮어쓰기하거나 그 외 파기할 수 있다). (예를 들어, 메모리 셀들의 하나 이상의 로우를 폐쇄하는) 프리차지 동작의 완료와, 메모리 셀들의 후속 로우에 대한 활성화 커맨드 사이의 지연은 레이턴시를 야기할 수 있으며, 이는 메모리 디바이스 내의 메모리 셀들에 액세스하기 위한 시간량을 증가시킬 수 있다.
본원에서의 양태들에 따르면, 두 개의 로우들이 뱅크 내의 상이한 서브어레이들에 있는 경우, 프리차지 동작이 동일한 뱅크에서의 메모리 셀들의 이전에 개방된 로우에 대해 완료되기 전에 뱅크에서의 서브어레이의 로우가 활성화될 수 있다. 이는 동일한 뱅크 내의 상이한 서브어레이들의 병렬 액세스들을 가능하게 할 수 있으며(예를 들어, 뱅크에서의 하나의 서브어레이의 액세스가 뱅크에서의 또 다른 서브어레이의 액세스와 시간적으로 적어도 부분적으로 중첩될 수 있음), 이는 당업자에 의해 이해될 수 있는 바와 같은 다른 성능 이점들 중에서, 감소된 레이턴시를 제공할 수 있다.
예를 들어, 자체적인 로우 버퍼를 갖는 뱅크 내의 각 서브어레이와 함께, 뱅크 내의 각 서브어레이는 또한, 다른 서브어레이들, 심지어 동일한 뱅크 내의 다른 서브어레이들에 대한 커맨드들과 연관된 임의의 위상들에 독립적으로, 서브어레이에 대한 커맨드들과 연관된 위상들(예를 들어, 활성화 커맨드들, 액세스 커맨드들, 또는 프리차지 커맨드들에 대한 위상들)을 유지(보존, 저장)할 수 있는 각 로컬 래칭 회로와 연관될 수 있다(예를 들어, 이를 포함할 수 있거나 이와 커플링될 수 있다). 일부 경우들에서, 래칭은 (예를 들어, 서브어레이에 특정되지 않은 메모리 제어기 또는 다른 구성요소에 의해) 서브어레이 또는 뱅크 외부에서 생성될 수 있는 서브어레이에 대한 위상들의 복제로 볼 수 있다 - 그 후, 래칭 회로는 외부에서 생성된 위상들의 복제 버전들을 유지할 수 있고, 로컬 복제본들은 새로운 커맨드들이 다른 서브어레이들에 대한 메모리 디바이스(래칭 회로에 의해 유지되는 바 이외의 위상들을 파기할 수 있는 - 예를 들어, 서브어레이 또는 뱅크 외부에서 생성된 바와 같은 원래의 위상들을 파기할 수 있는)에 의해 수신되는 경우에도, 관련 커맨드들을 실행하기 위해 사용될 수 있다.
예를 들어, (예를 들어, 단축된 로우 프리차지 시간(tRP_S)을 사용하여 제1 로우의 프리차지 동작이 완료되기 전에 활성화 신호가 동일한 뱅크에 대해(예를 들어, 상이한 서브어레이에 대해)수신되는 경우, 프리차지 동작은 그럼에도 불구하고 제1 로우가 폐쇄될 때까지 계속될 수 있는데, 이는 래칭 회로를 사용하여 프리차지 위상들이 서브어레이에서 로컬로 유지될 수 있기 때문이다. 그러나, 일부 경우들에서, 각 서브어레이는 하나의 대응하는 래칭 회로와 연관될 수 있기 때문에, 동일한 서브어레이에서의 두 개의 로우들과 연관된 위상들은 래칭 회로부에 의해 동시에 유지되지 않을 수 있다. 이러한 경우들에서, 동일한 서브어레이에서의 제2 로우에 대한 활성화 신호는 (예를 들어, tRP_S보다 길 수 있는 디폴트 로우 프리차지 시간(tRP)을 사용하여) 동일한 서브어레이에서의 제1 로우의 프리차지 동작의 완료 후에 수신될 수 있다. 일부 경우들에서, tRP(디폴트 tRP이든 또는 tRP_S이든)는, 이전에 개방된 로우에 대한 프리차지 커맨드의 발행과 후속하여(예를 들어, 바로 연속하여) 개방된 로우에 대한 활성화 커맨드 사이에서 발생하는(예를 들어, 호스트 디바이스에 의해 관측되는) 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음 - 을 나타낼 수 있다.
본 개시의 특징들은 처음에 도 1 및 도 2를 참조하여 설명되는 바에 따른 메모리 시스템 및 메모리 다이와 관련하여 설명된다. 본 개시의 특징들은 도 3 내지 도 7을 참조하여 설명되는 바와 같은 커맨드 타임 라인들과 관련하여 설명된다. 또한 본 개시의 이들 그리고 다른 특징들은 도 8 내지 도 13을 참조하여 설명되는 바에 따른 메모리 서브어레이들에 대한 병렬 액세스와 관련된 장치 도해 및 흐름도들에 의해 도시되고 이것들을 참조하여 설명된다.
도 1은 본 명세서에서 개시된 바와 같은 예들에 따른 하나 이상의 메모리 디바이스들을 이용하는 시스템(100)의 일례를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)를 메모리 디바이스(110)와 커플링하는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 용이함을 위해 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 전자 디바이스, 이를테면 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스의 부분들을 포함할 수 있다. 시스템(100)은 휴대형 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷에 접속된 디바이스 등의 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다.
시스템(100)의 적어도 부분들은 호스트 디바이스의 예들일 수 있다. 이러한 호스트 디바이스는 메모리를 사용하여 프로세스들을 실행하는 디바이스, 이를테면 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷 접속 디바이스, 일부 다른 고정식 또는 휴대형 전자 디바이스 등의 예일 수 있다. 일부 경우들에서, 호스트 디바이스는 외부 메모리 제어기(105) 의 기능들을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 지칭할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)를 호스트 또는 호스트 디바이스라고 지칭할 수 있다. 일부 예들에서, 시스템(100)은 그래픽 카드이다.
일부 예들에서, 호스트 디바이스는 다수의 활성화 커맨드들을 (예를 들어, 외부 메모리 제어기(105)를 통해) 메모리 디바이스(110)로 전송할 수 있다. 예를 들어, 호스트 디바이스는 메모리 디바이스(110) 내(예를 들어, 메모리 디바이스(110)의 동일하거나 상이한 서브어레이들 내, 메모리 디바이스(110)의 동일하거나 상이한 뱅크들 내)의 메모리 셀들의 하나 이상의 로우에 액세스하기로 결정할 수 있고, 메모리 셀들의 제1 로우에 액세스하기 위한 활성화 커맨드 및 메모리 셀들의 제2 로우에 액세스하기 위한 제2 활성화 커맨드를 전송할 수 있다. 제1 및 제2 로우는 동일한 뱅크에 있을 수 있고, 호스트 디바이스는 메모리 셀들의 제1 및 제2 로우들이 또한 뱅크의 동일한 서브어레이에 있는지 또는 상이한 서브어레이들에 있는지에 기초하여 제2 활성화 커맨드를 전송할 시간을 결정할 수 있다. 일부 양태들에 따르면, 호스트 디바이스는 제2 활성화 커맨드의 전송을 위한 시간을 결정할 때 디폴트 tRP 또는 tRP_S 중에서 선택할 수 있다. 선택된 디폴트 tRP 또는 tRP_S는 제1 활성화 커맨드의 전송 후에 발생할 수 있는, 메모리 셀들의 제1 로우를 폐쇄하기 위한 호스트 디바이스로부터의 프리차지 커맨드의 전송 사이의 지연을 표시(특정)할 수 있다. 호스트 디바이스는 선택된 디폴트 tRP 또는 tRP_S에 대응하는 지연(두 커맨드들 사이의 지속 시간)으로, 제1 로우에 대한 프리차지 커맨드의 전송에 후속하여 제2 활성화 커맨드를 전송할 수 있다.
일부 경우들에서, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소들과 통신하고, 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스들/공간을 제공하도록 구성된 독립형 디바이스 또는 구성요소일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템들(100)과 협력하도록 구성 가능할 수 있다. 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 시그널링은 신호들을 변조하기 위한 변조 방식들, 신호들을 전달하기 위한 상이한 핀 설계들, 시스템(100)과 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 협약들, 및/또는 다른 요인들을 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소들에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 시스템(100)에 대한 슬레이브 타입 디바이스 역할을 할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 커맨드들에 응답하고 이를 실행함). 이러한 커맨드들은 액세스 동작을 위한 액세스 커맨드, 이를테면 기입 동작을 위한 기입 커맨드, 판독 동작을 위한 판독 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 다른 커맨드들을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장에 대해 요구되거나 지정된 용량을 지원하기 위해 두 개 이상의 메모리 다이들(160)(예를 들어, 메모리 칩들)을 포함할 수 있다. 두 개 이상의 메모리 다이들을 포함하는 메모리 디바이스(110)는 멀티 다이 메모리 또는 패키지로서 지칭될 수 있다(또한 멀티 칩 메모리 또는 패키지로서도 지칭됨).
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(basic input/output system, BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 추가로 포함할 수 있다. 시스템(100)의 구성요소들은 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 부분들을 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 현장 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들일 수 있거나, 또는 이는 이러한 유형들의 구성요소들의 조합일 수 있다. 이러한 경우들에서, 프로세서(120)는 다른 예들 중에서도, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 범용 그래픽 처리 장치(GPGPU), 또는 시스템 온 칩(SoC)의 예일 수 있다.
BIOS 구성요소(125)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 시스템(100)의 다양한 하드웨어 구성요소들을 초기화하고 실행할 수 있다. BIOS 구성요소(125)는 또한 프로세서(120)와 시스템(100)의 다양한 구성요소들, 예를 들어, 주변 구성요소들(130), I/O 제어기(135) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장되는 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있으며, 이는 시스템(100)에 또는 이와 통합될 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 특수 그래픽 포트들과 같은 주변 카드 슬롯들을 포함할 수 있다. 주변 구성요소(들)(130)는 또한 해당 기술분야의 통상의 기술자들에 의해 주변 장치들로서 이해되는 다른 구성요소들일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력 디바이스들(145), 또는 출력 디바이스들(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 또는 이와 통합되지 않는 주변 장치들을 관리할 수 있다. 일부 경우들에서, I/O 제어기(135)는 외부 주변 구성요소들에 대한 물리적 접속부 또는 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 이의 구성요소들에 정보, 신호들, 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 이들 사이의 인터페이스를 포함할 수 있다. 일부 경우들에서, 입력(145)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 또는 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 이의 구성요소들 중 어느 하나로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 또 다른 프로세서 등을 포함할 수 있다. 일부 경우들에서, 출력(150)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 또는 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소들은 이들의 기능들을 수행하도록 설계된 범용 또는 전용 회로부로 구성될 수 있다. 이는 본 명세서에서 설명되는 기능들을 수행하도록 구성된 다양한 회로 요소들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 능동 또는 수동 요소들을 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 컬렉션(예를 들어, 그리드)일 수 있으며, 각 메모리 셀은 적어도 하나의 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이들(170) 및/또는 메모리 셀들의 특징들은 도 2를 참조하여 보다 상세하게 설명된다.
일부 예들에서, 메모리 어레이(170)는 다수의 메모리 뱅크들을 포함할 수 있고, 각 메모리 뱅크는 다수의 서브어레이들을 포함할 수 있다. 일부 경우들에서, 각 서브어레이는 메모리 셀들의 다수의 로우들을 포함하며, 이들은 외부 디바이스(예를 들어, 호스트 디바이스, 외부 메모리 제어기(105))에 의해 액세스 가능할 수 있다. 소정의 서브어레이는 대응하는 래칭 회로를 포함하거나 이용할 수 있으며, 이는 메모리 디바이스(110)가 다른 서브어레이들, 심지어 동일한 뱅크에서의 다른 서브어레이들에서의 메모리 셀들의 로우들에 대한 위상들에 독립적으로, 소정의 서브어레이의 메모리 셀들의 로우에 대한 위상들(예를 들어, 프리차지 커맨드와 같은 액세스 동작과 연관된 타이밍 신호들)을 유지할 수 있게 할 수 있다.
메모리 디바이스(110)는 메모리 셀들의 2차원(2D) 어레이의 예일 수 있거나 또는 메모리 셀들의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 두 개 이상의 메모리 다이들(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수량의 메모리 다이들(160-N))을 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이들(160-N)은 서로 위아래로 적층될 수 있다. 일부 경우들에서, 3D 메모리 디바이스에서의 메모리 다이들(160-N)은 데크들, 레벨들, 층들, 또는 다이들이라고 지칭될 수 있다. 3D 메모리 디바이스는 임의의 수량의 적층된 메모리 다이(160-N)(예를 들어, 2단, 3단, 4단, 5단, 6단, 7단, 8단)를 포함할 수 있다. 이는 단일 2D 메모리 디바이스와 비교할 때 기판 상에 위치될 수 있는 메모리 셀들의 수량을 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다일 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크들은 일부 데크들이 워드 라인, 디지트 라인, 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로들 또는 구성요소들을 포함할 수 있다. 이에 따라, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 커맨드들을 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고, 메모리 디바이스(110)와 관련된 커맨드들, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 커맨드들을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예를 들어, 프로세서(120))를 위해 특정 데이터를 저장해야 함을 나타내는 기입 커맨드, 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예를 들어, 프로세서(120))에 제공해야 함을 나타내는 판독 커맨드를 수신할 수 있다. 일부 경우들에서, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본 명세서에서 설명되는 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함되는 구성요소들의 예들은 외부 메모리 제어기(105)로부터 수신되는 신호들을 복조하기 위한 수신기들, 신호들을 변조하고 외부 메모리 제어기(105)로 송신하기 위한 디코더들, 논리, 디코더들, 증폭기들, 필터들 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬인)는 메모리 다이(160)의 동작들을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예를 들어, 데이터 및/또는 커맨드들을 수신 및 송신)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에서 설명되는 바와 같은 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 본 명세서에서 설명되는 다양한 기능들을 수행할 수 있다. 이에 따라, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기들(165)과, 또는 직접 외부 메모리 제어기(105) 또는 프로세서(120)와 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소들(예를 들어, 프로세서(120))와 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 커맨드들의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들이 메모리 디바이스의 동작에 대한 세목들을 알 필요가 없을 수 있도록 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 연결 역할을 할 수 있다. 시스템(100)의 구성요소들은 외부 메모리 제어기(105)가 만족시키는 요청들(예를 들어, 판독 커맨드들 또는 기입 커맨드들을 포함하는 액세스 커맨드들)을 외부 메모리 제어기(105)에 제시할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이에서 교환되는 통신 정보들을 전환 또는 변환할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
외부 메모리 제어기(105)는 호스트 디바이스의 일부이거나 이와 연관될 수 있고, 메모리 디바이스(110)로 하나 이상의 커맨드를 발송할 수 있다. 일부 예들에서, 외부 메모리 제어기는 서브어레이에서의 메모리 셀들의 로우를 개방하기 위한 활성화 커맨드에 이어서 서브어레이에서의 메모리 셀들의 로우에 액세스하기 위한 액세스 커맨드를 메모리 디바이스(110)로 발송할 수 있다. 외부 메모리 제어기(105)는 (예를 들어, 동일하거나 상이한 서브어레이에서의) 메모리 셀들의 제2 로우에 액세스하기로 결정할 수 있고, tRP 또는 tRP_S - 이들 각각은 제1 로우에 대한 프리차지 커맨드와 제2 활성 커맨드 사이의 지연(예를 들면, 대기 지속 시간)에 대응할 수 있음 - 에 기초하여 메모리 디바이스(110)로 제2 활성화 커맨드를 발송하기 위한 시간을 선택할 수 있다. 예를 들어, 외부 메모리 제어기(105)는 메모리 셀들의 제2 로우가 메모리 셀들의 제1 로우와 상이한 서브어레이에 있는 경우, tRP_S에 따라 메모리 셀들의 1 로우에 대한 프리차지 커맨드에 후속하여 메모리 셀들의 2 로우를 개방하기 위한 제2 활성화 커맨드를 발송할 것을 결정할 수 있다. 다른 경우들에서, 외부 메모리 제어기(105)는 메모리 셀들의 제2 로우가 동일한 서브어레이에 있는 경우, tRP에 따라 메모리 셀들의 1 로우에 대한 프리차지 커맨드에 후속하여 메모리 셀들의 2 로우를 개방하기 위한 제2 활성화 커맨드를 발송할 것을 결정할 수 있다.
일부 경우들에서, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 본 명세서에서 설명되는 이의 기능들은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110)의 외부에 있는 것으로서 도시되지만, 일부 경우들에서, 외부 메모리 제어기(105), 또는 본 명세서에서 설명되는 이의 기능들은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 부분들이 프로세서(120)에 의해 구현되고 다른 부분들이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우들에서, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우들에서 (프로세서(120)와 별개이거나 이에 포함되는 것으로서) 외부 메모리 제어기(105)에 의해 수행될 수 있다.
시스템(100)의 구성요소들은 복수의 채널들(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예들에서, 채널들(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 구성요소들과 연관된 단자들 사이의 하나 이상의 신호 경로 또는 전송 매체(예를 들어, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)의 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)의 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 일례일 수 있고, 핀은 채널의 일부로서의 역할을 하도록 구성될 수 있다.
일부 경우들에서, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 추가적인 신호 경로들이 시스템(100)의 구성요소 내에서 신호들을 라우팅하기 위해 채널의 단자와 커플링될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소들(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이들(160), 로컬 메모리 제어기들(165), 메모리 어레이들(170))로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 디바이스(110) 또는 이의 구성요소들 내부, 이를테면 메모리 다이(160) 내부의 신호 경로들)을 포함할 수 있다.
채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형들의 정보를 통신하는 것에 전용될 수 있다. 일부 경우들에서, 채널(115)은 집합 채널일 수 있고 이에 따라 다수의 개별적인 채널들을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 네 개의 신호 경로들을 포함함), x8(예를 들어, 여덟 개의 신호 경로들을 포함함), x16(열 여섯 개의 신호 경로들을 포함함) 등일 수 있다. 채널들을 통해 통신되는 신호들은 이중 데이터 레이트(double data rate, DDR) 타이밍 스킴을 사용할 수 있다. 예를 들어, 신호의 일부 심볼들은 클록 신호의 상승 에지 상에 정합될 수 있고, 신호의 다른 심볼들은 클록 신호의 하강 에지 상에 정합될 수 있다. 채널들을 통해 통신되는 신호들은 단일 데이터 레이트(single data rate, SDR) 시그널링을 사용할 수 있다. 예를 들어, 신호의 하나의 심볼이 각 클록 사이클에 대해 정합될 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 커맨드 및 어드레스(command and address, CA) 채널(186)을 포함할 수 있다. CA 채널들(186)은 커맨드들과 연관된 제어 정보(예를 들어, 어드레스 정보)를 포함하여 커맨드들을 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 요구되는 데이터의 어드레스를 갖는 판독 커맨드를 포함할 수 있다. 일부 경우들에서, CA 채널들(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지 상에 정합될 수 있다. 일부 경우들에서, CA 채널(186)은 어드레스 및 커맨드 데이터를 디코딩하기 위한 임의의 수량의 신호 경로(예를 들어, 여덟 개 또는 아홉 개의 신호 경로들)를 포함할 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널들(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각 클록 신호는 하이 상태와 로우 상태 사이에서 진동하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 동작들을 조정하도록 구성될 수 있다. 일부 경우들에서, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고 이에 따라 CK 채널들(188)의 신호 경로들이 구성될 수 있다. 일부 경우들에서, 클록 신호는 단일 종단형일 수 있다. CK 채널(188)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우들에서, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 커맨드 및 어드레싱 동작들, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반 동작들에 대한 타이밍 기준을 제공할 수 있다. 이에 따라, 클록 신호(CK)는 제어 클록 신호(CK), 커맨드 클록 신호(CK), 또는 시스템 클록 신호(CK)라고 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널들(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 디바이스(110)에 기입될 정보 또는 메모리 디바이스(110)로부터 판독되는 정보를 통신(예를 들어, 양방향)할 수 있다.
일부 경우들에서, 채널들(115)은 다른 목적들에 전용될 수 있는 하나 이상의 기타 채널(192)을 포함할 수 있다. 이러한 기타 채널들(192)은 임의의 수량의 신호 경로를 포함할 수 있다.
채널들(115)은 다양한 상이한 아키텍처들을 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 커플링할 수 있다. 다양한 아키텍처들의 예들은 버스, 점대점 접속, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널들 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우들에서, 신호 경로들은 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널들(115)을 통해 통신되는 신호들은 다양한 상이한 변조 방식들을 사용하여 변조될 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호들을 변조하기 위해 이진 심볼(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 심볼 변조 방식은 M진 변조 방식(여기서 M은 2와 같음)의 예일 수 있다. 이진 심볼 변조 방식의 각 심볼은 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 1 또는 논리 0을 나타낼 수 있다). 이진 심볼 변조 기법들의 예들은 비제로 복귀(non-return-to-zero, NRZ), 단극 인코딩, 양극 인코딩, 맨체스터 인코딩, 두 개의 심볼들을 갖는 펄스 진폭 변조(pulse amplitude modulation, PAM)(예를 들어, PAM2), 및/또는 기타를 포함하지만, 이에 제한되지는 않는다.
일부 경우들에서, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호들을 변조하기 위해 다중 심볼(또는 다중 레벨) 변조 방식이 사용될 수 있다. 다중 심볼 변조 방식은 M진 변조 방식(여기서 M은 3 이상임)의 예일 수 있다. 다중 심볼 변조 방식의 각 심볼은 1 초과 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 00, 논리 01, 논리 10, 또는 논리 11을 나타낼 수 있다). 다중 심볼 변조 기법들의 예들은 PAM3, PAM4, PAM8 등, 직교 진폭 변조(quadrature amplitude modulation, QAM), 직교 상 편이 키잉(quadrature phase shift keying, QPSK), 및/또는 기타를 포함하지만, 이에 제한되지는 않는다. 다중 심볼 신호(예를 들어, PAM3 신호 또는 PAM4 신호)는 1 초과 비트의 정보를 인코딩하기 위해 적어도 세 개의 레벨들을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 다중 심볼 변조 방식들 및 심볼들은 대안적으로 비이진(non-binary), 다중 비트, 또는 고차(higher-order) 변조 방식들 및 심볼들이라고 지칭될 수 있다.
도 2는 본 명세서에서 개시된 바와 같은 예들에 따른 메모리 다이(200)의 예를 도시한다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 다이들(160)의 예일 수 있다. 일부 경우들에서, 메모리 디바이스(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치라고 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각 메모리 셀(205)은 두 개 이상의 상태들을 저장하도록 프로그래밍 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 디지털 논리(예를 들어, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우들에서, 단일 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1 초과 비트의 디지트 논리(예를 들어, 논리 00, 논리 01, 논리 10, 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 프로그래밍 가능한 상태들을 나타내는 전하를 커패시터에 저장할 수 있다. DRAM 아키텍처들은 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위한 유전체 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처들에서는, 다른 저장 디바이스들 및 구성요소들이 가능하다. 예를 들어, 비선형 유전체 재료들이 채용될 수 있다(예를 들어, 강유전체 재료들).
판독 및 기입과 같은 동작들은 액세스 라인들 이를테면 워드 라인(210) 및/또는 디지트 라인(215)을 활성화 또는 선택함으로써 메모리 셀들(205)에 대해 수행될 수 있다. 일부 경우들에서, 디지트 라인들(215)은 비트 라인들이라고도 지칭될 수 있다. 액세스 라인들, 워드 라인들 및 디지트 라인들, 또는 이들의 유사물들에 대한 언급들은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화하거나 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210) 및 디지트 라인들(215))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210)과 디지트 라인들(215)의 교차점들에 위치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)함으로써, 이들의 교차점의 단일 메모리 셀(205)이 액세스될 수 있다.
메모리 셀들(205)에 액세스하는 것은 로우 디코더(220) 또는 컬럼 디코더(225)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(220)는 로컬 메모리 제어기(260)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 컬럼 디코더(225)는 로컬 메모리 제어기(260)로부터 컬럼 어드레스를 수신할 수 있고 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 따른다. 이에 따라, 워드 라인(210) 및 디지트 라인(215), 예를 들어, WL_1 및 DL_3를 활성화시킴으로써, 이들의 교차점의 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성 중 어느 하나에서, 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스라고 지칭될 수 있다.
메모리 셀(205)은 커패시터(230) 및 스위칭 구성요소(235)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 예일 수 있다. 커패시터(230)의 제1 노드는 스위칭 구성요소(235)와 커플링될 수 있고 커패시터(230)의 제2 노드는 전압원(240)과 커플링될 수 있다. 일부 경우들에서, 전압원(240)은 셀 플레이트 기준 전압, 이를테면 Vpl일 수 있거나, 접지, 이를테면 Vss일 수 있다. 일부 경우들에서, 전압원(240)은 플레이트 라인 드라이버와 커플링되는 플레이트 라인의 예일 수 있다. 스위칭 구성요소(235)는 두 개의 구성요소들 사이의 전자 통신을 선택적으로 설정하거나 설정 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
일부 예들에서, 메모리 셀들(205)의 일부분은 메모리 뱅크의 서브어레이의 메모리 셀들(205)의 로우의 일부일 수 있다. 메모리 셀들(205)의 로우는 하나 이상의 커맨드를 통해 (예를 들어, 호스트 디바이스에 의해) 액세스될 수 있다. 예를 들어, 메모리 셀들(205)의 로우는 활성화 커맨드에 기초하여 개방될 수 있고, 액세스 커맨드(예를 들어, 판독 커맨드 또는 기입 커맨드)는 메모리 셀들(205)의 로우 상에 저장된 데이터에 액세스하거나 그것에 데이터를 기입할 수 있으며, 메모리 셀들(205)에 대한 로우는 프리차지 커맨드에 기초하여 폐쇄될 수 있다. 동일한 서브어레이 내의 메모리 셀들(205)의 제2 로우에 대한 액세스는 프리차지 커맨드에 후속하여 제1 지연(예를 들어, tRP에 대응함) 후에 활성화 커맨드를 통해 수행될 수 있다. 상이한 서브어레이 내의 메모리 셀들(205)의 제2 로우에 대한 액세스는 프리차지 커맨드에 후속하여 더 짧은 제2 지연(예를 들어, tRP_S에 대응함) 후에 활성화 커맨드를 통해 수행될 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 스위칭 구성요소(235)를 활성화하거나 비활성화함으로써 실현될 수 있다. 커패시터(230)는 스위칭 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 스위칭 구성요소(235)가 비활성화될 때 커패시터는(230) 디지트 라인(215)과 격리될 수 있고, 스위칭 구성요소(235)가 활성화될 때 커패시터(230)는 디지트 라인(215)과 커플링될 수 있다. 일부 경우들에서, 스위칭 구성요소(235)는 트랜지스터이고 이의 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어될 수 있으며, 이때 트랜지스터 게이트와 트랜지스터 소스 사이의 전압차는 트랜지스터의 임계 전압보다 크거나 적을 수 있다. 일부 경우들에서, 스위칭 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(235)를 활성화/비활성화시킬 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작들을 수행하기 위해 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 구성요소를 포함하지 않을수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 접속시키는 전도성 라인일 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 액세스 동작의 부분들 동안 디지트 라인(215)과 선택적으로 커플링될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성요소(235)는 메모리 셀(205)의 커패시터(230) 및 디지트 라인(215)를 커플링 및/또는 격리시키도록 구성될 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 디지트 라인(215)과 (예를 들어, 일정한) 전자 통신할 수 있다.
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230) 상에 저장된 상태(예를 들어, 전하)를 검출하고, 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 일부 경우들에서, 메모리 셀(205)에 의해 저장되는 전하는 매우 작을 수 있다. 이에 따라, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력되는 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기들은 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화들을 검출할 수 있고, 검출된 전하에 기초하여 논리 상태 0 또는 논리 상태 1에 대응하는 신호들을 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 자신의 대응하는 디지트 라인(215)에 신호를 출력할 수 있다(예를 들어, 전하를 방전시킬 수 있다). 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 구성요소(245)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에 있어서, 디지트 라인(215)이 기준 전압(250)보다 높은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(215)이 기준 전압(250)보다 낮은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(245)는 다양한 트랜지스터들 또는 증폭기들을 포함하여 신호들의 차이를 검출 및 증폭시킬 수 있다. 메모리 셀(205)의 검출된 논리 상태는 감지 구성요소(245)의 출력으로서 (예를 들어, 입력/출력(255)에) 제공될 수 있고, 메모리 다이(200)를 포함하는 메모리 디바이스(110)의 또 다른 구성요소, 이를테면 디바이스 메모리 제어기(155)에 (예를 들어, 직접 또는 로컬 메모리 제어기(260)를 사용하여) 검출된 논리 상태를 표시할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소들(예를 들어, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245))을 통해 메모리 셀들(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 일례일 수 있다. 일부 경우들에서, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245) 중 하나 이상은 메모리 제어기(260)와 함께 위치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 커맨드들 및/또는 데이터를 수신하고, 커맨드들 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작을 수행하며, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화시키기 위한 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 로컬 메모리 제어기(260)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 논의되는 인가되는 전압 또는 전류의 진폭, 형상 또는 지속 기간은 조정 또는 변경될 수 있고 메모리 다이(200)를 동작시키는 것에서 논의되는 다양한 동작들에 대해 상이할 수 있다.
일부 경우들에서, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기입 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기입 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 요구되는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우들에서, 복수의 메모리 셀들(205)이 단일 기입 동작 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기입 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화시켜(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가하여) 타겟 메모리 셀(205)에 액세스할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장하기 위해 기입 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가할 수 있으며, 특정 상태(예를 들어, 전하)는 요구되는 논리 상태를 나타낼 수 있다.
일부 경우들에서, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우들에서, 복수의 메모리 셀들(205)이 단일 판독 동작 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화시켜(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가하여) 타겟 메모리 셀(205)에 액세스할 수 있다. 타겟 메모리 셀(205)은 액세스 라인들을 바이어싱하는 것에 응답하여 신호를 감지 구성요소(245)로 전달할 수 있다. 감지 구성요소(245)는 신호를 증폭시킬 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 파이어링(예를 들어, 감지 구성요소를 래칭)시킬 수 있고 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 이 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205) 상에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 판독 동작의 일부로서 메모리 셀(205) 상에 저장된 논리 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 통신할 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 열화 또는 훼손시킬 수 있다. 예를 들어, DRAM 아키텍처들에서 수행되는 판독 동작은 타겟 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 이의 원래의 논리 상태로 복귀시키기 위해 재기입 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후에 타겟 메모리 셀에 논리 상태를 재기입할 수 있다. 일부 경우들에서, 재기입 동작은 판독 동작의 일부로서 고려될 수 있다. 추가적으로, 단일 액세스 라인, 이를테면 워드 라인(210)을 활성화하는 것은 해당 액세스 라인과 전자 통신하는 일부 메모리 셀들에 저장된 상태를 교란시킬 수 있다. 이에 따라, 재기입 동작 또는 리프레시 동작이 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 메모리 저장 시스템(300)의 예를 도시한다. 메모리 저장 시스템(300)은 호스트 디바이스(305) 및 메모리 디바이스(310)를 포함할 수 있다. 호스트 디바이스(305)는 CA 버스(320) 및/또는 데이터 버스(325)를 통해 메모리 디바이스(310)(이는 도 1을 참조하여 설명된 바와 같은 메모리 디바이스(110)의 예일 수 있음)와 통신할 수 있는 메모리 제어기(315)(이는 도 1을 참조하여 설명된 바와 같은 외부 메모리 제어기의 예일 수 있음)를 포함할 수 있다. 메모리 디바이스(310)는 DRAM, FeRAM, 또는 다른 유형들의 메모리를 이용하여 메모리 디바이스(310)에 데이터를 저장할 수 있다. 메모리 디바이스(310)에 저장된 데이터는 메모리 제어기(315)에 의해 액세스 가능할 수 있고, 메모리 제어기(315)에 의해 메모리 디바이스(310)에 저장된 데이터에 액세스하는 프로세스는 액세스 동작으로서 지칭될 수 있다.
액세스 동작, 이를테면 판독 또는 기입 동작은 일련의 커맨드들(예를 들어, 커맨드 시퀀스)로서 메모리 디바이스(310)에 전달될 수 있다(예를 들어, 호스트 디바이스(305)에 의해 발송될 수 있다). 커맨드들은 CA 버스(320)(이는 CA 버스(186)의 예임)를 통해 메모리 제어기(315)에 의해 메모리 디바이스(310)에 전달될 수 있다. 커맨드들은 메모리 디바이스(310)에 의해 수신될 수 있고, (예를 들어, 메모리 디바이스(310)의 하나 이상의 메모리 셀에서) 메모리 디바이스(310)에 의해 저장된 데이터를 판독, 기입, 또는 그 외 액세스하기 위해 메모리 디바이스(310)에서 대응하는 동작들을 트리거할 수 있다. 메모리 디바이스(310)에 저장되거나 이에 기입된 데이터는데이터 버스(325)(이는 DQ 버스(190)의 예임)를 통해 호스트 디바이스(305)와 메모리 디바이스(310) 사이에서 전달될 수 있다.
메모리 디바이스(310)는 다수의 서브어레이들(335)을 포함할 수 있다. 서브어레이들(335)은 메모리 디바이스(310)에 포함되는 데이터를 저장할 수 있다. 서브어레이들(335)은 뱅크들(330)로 그룹화될 수 있다. 일부 예들에서, 메모리 디바이스(310)는 32개의 뱅크들(330)을 포함할 수 있으며, 이들 각각은 메모리 셀들의 다수의 서브어레이들(335)을 포함할 수 있다. 예를 들어, 하나 이상의 뱅크(330)는 16개의 서브어레이들(335)을 포함할 수 있다. 제1 서브어레이(335-a) 및 제2 서브어레이(335-b)는 서브어레이들(335)의 예들일 수 있고, 이러한 예에서 도시된 바와 같이, 메모리 디바이스(310)의 두 개의 상이한 뱅크들(330)에 위치된다. 서브어레이들(335)은 각각, 메모리 디바이스(310)와 연관된 데이터를 저장할 수 있거나 이에 기입된 데이터를 가질 수 있는 로우(340)와 같은 메모리 셀들의 개별 로우들을 포함할 수 있다.
일부 경우들에서, 메모리 디바이스(310)에 의해 수신되는 커맨드는 메모리 디바이스(310)가 (예를 들어, 위상 생성기(350)를 사용하여) 하나 이상의 관련 위상을 생성하게 할 수 있다. 예를 들어, 메모리 디바이스(310)에 의해 수신되는 각 활성화, 액세스, 또는 프리차지 커맨드에 대해, 메모리 디바이스(310)의 위상 생성기(350)는 관련 위상 세트를 생성할 수 있다. 관련 위상 세트는 서브어레이(335) 내의 내부 동작들의 시퀀스들을 집합적으로 트리거하거나 그 외 제어하는 타이밍 신호들을 지칭할 수 있거나 이들을 포함할 수 있다 - 지시된 동작을 실행하는 것은 이러한 내부 동작들의 집합을 실행하는 것을 포함할 수 있음(예를 들어, 서브어레이(335)에서 활성화 동작을 실행하는 것은 위상 제어 내부 동작들의 제1 집합을 실행하는 것을 포함할 수 있고, 서브레이(335)에서 판독 또는 기입 동작과 같은 액세스 동작을 실행하는 것은 위상 제어 내부 동작들의 제2 집합을 실행하는 것을 포함할 수 있으며, 서브어레이(335)에서 프리차지 동작을 실행하는 것은 위상 제어 내부 동작들의 제3 집합을 실행하는 것을 포함할 수 있다). 이에 따라, 위상들은 커맨드들이 지향되는 소정의 서브어레이(335)의 소정의 로우의 액세스 동작들의 내부 타이밍을 관리할 수 있다. 일부 예들에서, 위상들은 소정의 로우(340)의 메모리 셀들에 액세스하기 위해 개별 로우 단위로 지시된 동작들에 대응하는 전기적 동작들(예를 들어, 물리적 전기적 동작들)을 트리거하는 내부 타이밍 신호들일 수 있다.
메모리 디바이스(310)는 임의의 수의 위상 생성기들(350)(예를 들어, 서브어레이(335)당 하나, 뱅크(330)당 하나, 메모리 다이 당 하나, 또는 메모리 디바이스(310)당 하나)을 포함할 수 있다. 일 예로서, 위상 생성기(350)는 메모리 디바이스(310)에 포함되는 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 포함되거나 이들의 양태들을 포함할 수 있다. 또 다른 예로서, 위상 생성기(350)는 대응하는 커맨드에 의해 타겟이 되는 뱅크(330)에 포함되거나, 이와 커플링되거나, 또는 그 외 이와 연관될 수 있는(예를 들어, 각 뱅크(330)가 각 위상 생성기(350)를 포함하거나, 이와 커플링되거나, 또는 그 외 이와 연관될 수 있다) 논리 또는 다른 특수 목적 회로부를 포함할 수 있다 - 즉, 위상들은 뱅크(330) 단위로 생성될 수 있다. 메모리 디바이스(310) 내에서 그러나 대응하는 서브어레이(335) 외부에서 생성되는 위상들 및 다른 신호들은 전역(global) 위상들 또는 신호들로서 지칭될 수 있다. 또 다른 예로서, 각 서브어레이(335)가 각 위상 생성기(350)를 포함하거나, 이와 커플링되거나, 또는 그 외 이와 연관될 수 있고, 위상들은 각 서브어레이(335)에 대한 로컬로 생성될 수 있다.
전역 위상들은 뱅크(330)마다 생성될 수 있다. 이는 상이한 뱅크들(330)이 동시에(상이한 뱅크들(330)에서의 로우들에 대한 액세스들은 시간적으로 적어도 부분적으로 중첩되며, 병렬로) 액세스되는 것을 지원할 수 있다. 일부 예들에서, 뱅크(330)에서의 로우(340)에 대한 활성화 및/또는 프리차지 동작이 일어나면서, 메모리 디바이스(310)에서의 상이한 뱅크(330)에서의 로우(340)에 대한 활성화 및/또는 프리차지 동작이 일어날 수 있다.
일부 예들에서, 각 서브어레이(335)는 서브어레이(335)에 저장된 데이터에 액세스하기 위해 대응하는(예를 들어, 하나의 대응하는) 로우 버퍼를 포함하거나, 이를 사용하거나, 또는 그 외 이와 연관될 수 있다. 추가적으로 또는 대안적으로, 뱅크(330) 내의 각 서브어레이(335)는 대응하는 래칭 회로(345)를 포함하거나, 이를 사용하거나, 또는 그 외 이와 연관될 수 있으며, 이는 서브어레이(335)와 연관된 위상들을 복제할 수 있고 뱅크(330) 또는 메모리 디바이스(310)에서의 나머지 서브어레이들(335)과 연관된 위상들에 독립적으로 위상들을 유지(보존, 저장)시킬 수 있다. 예를 들어, 래칭 회로(345)는 대응하는 서브어레이(335)와 연관된(이에 대한 동작들을 실행하기 위한) 전역 위상들 또는 다른 신호들의 복제 버전들(복사본들)을 저장할 수 있다. 래칭 회로들(345)은 본원에서 설명되는 예들에 따라 메모리 저장 시스템(300)의 최적화를 가능하게 할 수 있다. 예를 들어, 이는 동일한 뱅크(330)의 상이한 서브어레이들(335)이 동시에(동일한 뱅크(330)의 상이한 서브어레이들(335)에서의 로우들에 대한 액세스들은 시간적으로 적어도 부분적으로 중첩되며, 병렬로) 액세스되는 것을 지원할 수 있다. 일부 예들에서, 뱅크(330)의 제1 서브어레이(335)에서의 로우(340)에 대한 활성화 및/또는 프리차지 동작이 일어나면서, 메모리 디바이스(310)에서의 뱅크(330)의 제2 서브어레이에서의 로우(340)에 대한 활성화 및/또는 프리차지 동작이 일어날 수 있다.
로우(340)에 액세스하는 것은 하나 이상의 동작을 수반할 수 있고, 각 동작은 로우에 액세스하는 것의 전체 레이턴시에 기여할 수 있다. 이러한 동작들은 메모리 제어기(315)에 의해 메모리 디바이스(310)에 전달될 수 있는 대응하는 커맨드들에 기초(응답)할 수 있다. 뱅크(330)에서의 서브어레이(335) 내의 로우(340)에 액세스하기 위한 커맨드들은 활성화 커맨드(활성화 동작에 대응함), 액세스 커맨드(예를 들어, 판독 동작, 기입 동작, 프로그램 동작, 리셋 동작, 재기입 동작에 대응함), 및 프리차지 커맨드(프리차지 동작에 대응함)를 포함할 수 있다. 활성화 동작은 메모리 셀들의 로우(340)를 개방할 수 있다. 액세스 동작은 (예를 들어, 판독 동작의 경우) 개방된(예를 들어, 활성화된) 로우(340)에 포함된 데이터에 액세스할 수 있거나, 또는 (예를 들어, 기입 동작의 경우) 개방된 로우(340)에 데이터를 기입할 수 있다. 프리차지 동작은 개방된 로우(340)을 폐쇄할 수 있다.
세 동작들 모두는 메모리 디바이스(310)의 뱅크(330)에서의 서브어레이(335) 내의 메모리 셀들의 로우(340)에 액세스하도록 실행될 수 있다. 일부 예들에서, 활성화 동작은 로우(340)을 개방하기 위한 액세스 동작 전에 수행될 수 있다. 또한, 프리차지 동작은 활성화된 로우(340)을 폐쇄하기 위한 액세스 동작 후에 수행될 수 있다. 일부 경우들에서, 프리차지 동작은 동일한 뱅크(330)에서의 로우(340)의 후속 액세스 동작 전에 수행될 수 있다. 대응하는 커맨드들은 일련의 커맨드들로서(예를 들어, 커맨드 시퀀스로서) 메모리 제어기(315)로부터 메모리 디바이스(310)로 전달될 수 있다. 커맨드들은 활성화 커맨드, 액세스 커맨드, 및 프리차지 커맨드를 포함할 수 있고, 대응하는 동작들이 수행되는 순서로 수신될 수 있다.
도 4는 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 커맨드 타임 라인(400)의 예를 도시한다. 도 4는 메모리 디바이스의 상이한 뱅크들 내의 두 개의 상이한 서브어레이들에서의 두 개의 로우들의 예시적인 액세스들을 도시하며, 이는 도 3에 대하여 설명된 바와 같은 대응하는 디바이스들의 예들일 수 있다. 예를 들어, 제1 뱅크(405) 및 제2 뱅크(435)는 메모리 디바이스 내의 두 개의 개별 뱅크들일 수 있다.
제1 뱅크(405) 및 제2 뱅크(435)를 포함하는 메모리 디바이스는 도 3의 메모리 제어기(315)와 같은 호스트 디바이스로부터 커맨드들을 수신할 수 있다. 호스트 디바이스는 커맨드들을 CA 버스(320-a)를 통해 메모리 디바이스에 전달할 수 있다. 제1 뱅크(405) 및 제2 뱅크(435)와 연관된 커맨드들은 동일한 CA 버스(320-a)를 통해 수신될 수 있지만, 두 개의 뱅크들(405, 435)과 연관된 개별 커맨드들을 도시하는 것에 있어서의 명료성을 위해 도 4에 CA 버스(320-a)의 두 개의 인스턴스들이 나타날 수 있다.
메모리 디바이스는 CA 버스(320-a)를 통해, 제1 뱅크(405)에서의 (예를 들어, 서브어레이에서의) 메모리 셀들의 로우에 대한 제1 활성화 커맨드(415)를 수신할 수 있다. 제1 활성화 커맨드(415)는 제1 뱅크(405)에서의 로우를 개방하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 활성화 위상들을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-a)를 통해, 제1 뱅크(405)에서의 로우 내의 하나 이상의 메모리 셀에 대한 제1 액세스 커맨드(420)를 수신할 수 있다. 제1 액세스 커맨드(420)는 제1 뱅크(405)에서의 개방 로우 내의 메모리 셀들을 판독, 이들에 기입, 또는 액세스하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 추가적인 위상들(미도시)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-a)를 통해, 제1 뱅크(405)에서의 로우에 대한 제1 프리차지 커맨드(425)를 수신할 수 있다. 제1 프리차지 커맨드(425)는 제1 뱅크(405)에서의 로우를 폐쇄하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 프리차지 위상들(도시되지 않음)을 트리거할 수 있다.
또한, 메모리 디바이스는 CA 버스(320-a)를 통해, 제2 뱅크(435)에서의 (예를 들어, 서브어레이에서의) 메모리 셀들의 로우에 대한 제2 활성화 커맨드(445)를 수신할 수 있다. 제2 활성화 커맨드(445)는 제2 뱅크(435)에서의 로우를 개방하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 활성화 위상들(도시되지 않음)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-a)를 통해, 제2 뱅크(435)에서의 로우 내의 하나 이상의 메모리 셀에 대한 제2 액세스 커맨드(450)를 수신할 수 있다. 제2 액세스 커맨드(450)는 제2 뱅크(435)에서의 개방 로우 내의 메모리 셀들을 판독, 이들에 기입, 또는 액세스하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 추가적인 위상들(미도시)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-a)를 통해, 제2 뱅크(435)에서의 로우에 대한 제2 프리차지 커맨드(455)를 수신할 수 있다. 제2 프리차지 커맨드(455)는 제2 뱅크(435)에서의 로우를 폐쇄하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 프리차지 위상들(도시되지 않음)을 트리거할 수 있다.
그러나, 본원에서 설명되는 바와 같은 일부 예들에서, 제1 뱅크(405) 및 제2 뱅크(435)를 포함하는 메모리 디바이스는 서브어레이 레벨의 입도(granularity)에서 동작하는 서브어레이 특정 구조들 또는 프로세스들(예를 들어, 도 3을 참조하여 설명된 바와 같은, 서브어레이 특정 래칭 회로들(345))을 사용하여 위상들을 유지시킬 수 있다. 예를 들어, 메모리 디바이스는 제1 뱅크(405)에 특정된(예를 들어, 전용된, 포함된) 구조들 또는 프로세스들을 사용하여 위상들을 유지시킬 수 있다.
시간 tRRD(430)(예를 들어, 로우 대 로우 액세스 시간 지연)는 메모리 디바이스가 제1 뱅크(405)에서의 서브어레이의 로우에 대한 제1 활성화 커맨드(415)를 수신하는 것과, 메모리 디바이스가 제2 뱅크(435)에서의 서브어레이의 로우에 대한 제2 활성화 커맨드(445)를 수신하는 것 사이에서 경과된 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다.
일부 경우들에서, tRRD(430)는 제1 뱅크(405) 내부의 개방 로우에 액세스하기 위해 제1 활성화 커맨드(415)에 의해 트리거되는 위상들에 의해 통제되는 내부 동작들에 대한 시간 미만일 수 있다. 제1 뱅크(405)에서의 로우의 후속 액세스 및/또는 프리차지 동작들 전에 제2 뱅크(435)에서의 로우를 활성화하는 것은 제1 뱅크(405) 및 제2 뱅크(435)가 개별 뱅크들에 포함되는 로우들에 저장된 데이터에 액세스하기 위해 각 로우 버퍼들을 갖는 것으로 인해 가능할 수 있다. 일부 예들에서, 본원에서 설명되는 메모리 디바이스에 대해, 제1 뱅크(405) 및 제2 뱅크(435) 내의 서브어레이들은 CA 버스(320-a)를 통해 발송된 커맨드들에 의해 트리거되는 메모리 디바이스 내부에 위상들을 유지시키도록 구성된 각 래칭 회로들(예를 들어, 도 3의 래칭 회로들(345))을 가질 수 있다. 래칭 회로들은 로우들이 동일한 뱅크(예를 들어, 제1 뱅크(405) 또는 제2 뱅크(435) 중 하나) 내의 동일하거나 상이한 서브어레이에 있는지 여부에 기초하여 상이한 시간 지연들(예를 들어, tRP 또는 tRP_S)에 따라 호스트 디바이스가 하나의 뱅크(예를 들어, 제1 뱅크(405) 또는 제2 뱅크(435) 중 하나) 내의 메모리 셀들의 로우들에 액세스할 수 있게 할 수 있다.
도 5는 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 커맨드 타임 라인(500)의 예를 도시한다. 도 5는 메모리 디바이스의 동일한 뱅크 내의 두 개의 상이한 서브어레이들에서의 두 개의 로우들의 예시적인 액세스들을 도시하며, 이는 도 3 및 도 4에 대하여 설명된 바와 같은 대응하는 디바이스들의 예들일 수 있다. 예를 들어, 제1 서브어레이(505) 및 제2 서브어레이(580)는 메모리 디바이스의 동일한 뱅크 내의 두 개의 개별 서브어레이들일 수 있다.
제1 서브어레이(505) 및 제2 서브어레이(580)를 포함하는 메모리 디바이스는 도 3의 메모리 제어기(315)와 같은 호스트 디바이스로부터 커맨드들을 수신할 수 있다. 호스트 디바이스는 커맨드들을 CA 버스(320-b)를 통해 메모리 디바이스에 전달할 수 있다. 제1 서브어레이(505) 및 제2 서브어레이(580)와 연관된 커맨드들은 동일한 CA 버스(320-b)를 통해 수신될 수 있지만, 두 개의 서브어레이들(505, 580)과 연관된 개별 커맨드들을 도시하는 것에 있어서의 명료성을 위해 도 5에 CA 버스(320-b)의 두 개의 인스턴스들이 나타날 수 있다. 제1 서브어레이(505)와 연관된 커맨드들은 위상들(545)을 트리거할 수 있고, 제2 서브어레이(580)와 연관된 커맨드들은 위상들(590)을 트리거할 수 있다.
메모리 디바이스는 CA 버스(320-b)를 통해, 제1 서브어레이(505)에서의 메모리 셀들의 로우에 대한 제1 활성화 커맨드(515)를 수신할 수 있다. 제1 활성화 커맨드(515)는 제1 서브어레이(505)에서의 로우를 개방하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 제1 활성화 위상들(550)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-b)를 통해, 제1 서브어레이(505)에서의 로우 내의 하나 이상의 메모리 셀에 대한 제1 액세스 커맨드(520)를 수신할 수 있다. 제1 액세스 커맨드(520)는 제1 서브어레이(505)에서의 개방 로우 내의 메모리 셀들을 판독, 이들에 기입, 또는 액세스하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 추가적인 위상들(미도시)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-b)를 통해, 제1 서브어레이(505)에서의 로우에 대한 제1 프리차지 커맨드(525-a)를 수신할 수 있다. 제1 프리차지 커맨드(525-a)는 제1 서브어레이(505)에서의 로우를 폐쇄하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 프리차지 위상들(555)을 트리거할 수 있다.
또한, 메모리 디바이스는 CA 버스(320-b)를 통해, 제2 서브어레이(580)에서의 메모리 셀들의 로우에 대한 제2 활성화 커맨드(595-a)를 수신할 수 있다. 제2 활성화 커맨드(595-a)는 제2 서브어레이(580)에서의 로우를 개방하기 위해 사용되는 내부 동작들을 위한 타이밍 또는 다른 신호들을 포함할 수 있는 제2 활성화 위상들(599)을 트리거할 수 있다.
후속하여, 메모리 디바이스는 CA 버스(320-b)를 통해, 추가적인 커맨드들(도시되지 않음)(예를 들어, 제2 서브어레이(580)에서의 개방 로우에 액세스시키기 위한 액세스 커맨드, 제2 서브어레이(580)에서의 로우를 폐쇄시키기 위한 프리차지 커맨드)을 수신할 수 있다.
메모리 디바이스 상의 로우들에 액세스하는 것의 레이턴시는 다양한 전역 동작 타이밍들에 기초할 수 있으며, 이들의 예들이 도 5에 도시되어 있다. 예를 들어, 시간 tRCD(530)(예를 들어, 로우 어드레스 대 컬럼 어드레스 지연)는 메모리 디바이스가 제1 활성화 커맨드(515)를 수신하는 것과, 메모리 디바이스가 제1 액세스 커맨드(520)를 수신하는 것 사이에서 경과된 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 이에 따라, tRCD(530)는 제1 서브어레이(505) 내부의 로우를 개방하기 위해 제1 활성화 위상들(550)에 의해 통제되는 내부 동작들에 대한 시간이거나 이를 포함할 수 있다.
예를 들어, 시간 tRTP(535)(예를 들어, 판독 대 프리차지 지연)는 메모리 디바이스가 제1 액세스 커맨드(520)를 수신하는 것과, 메모리 디바이스가 프리차지 커맨드(525-a)를 수신하는 것 사이에서 경과된 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 이에 따라, tRTP(535)는 제1 서브어레이(505) 내부의 개방 로우에 액세스하기 위한 제1 액세스 커맨드(520)에 의해 트리거되는 위상들에 의해 통제되는 내부 동작들에 대한 시간이거나 이를 포함할 수 있다.
예를 들어, 시간 tRAS(540)(예를 들어, 로우 활성 시간)는 메모리 디바이스가 제1 액세스 커맨드(515)를 수신하는 것과, 메모리 디바이스가 활성화 커맨드(525-a)를 수신하는 것 사이에서 경과된 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 이에 따라, 시간 tRAS(540)는 시간 tRTP(530)와 시간 tRTP(535)의 합이거나 이를 포함할 수 있다.
시간 tRP(570)(예를 들어, 로우 프리차지 시간)는 메모리 디바이스가 프리차지 커맨드(525)를 수신하는 것과, 제1 서브어레이(505) 내부의 개방 로우의 프리차지 동작의 완료 사이에서 경과된 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 이에 따라, tRP(570)는 제1 서브어레이(505) 내부의 로우를 폐쇄하기 위해 프리차지 위상들(555)에 의해 통제되는 내부 동작들에 대한 시간이거나 이를 포함할 수 있다.
시간 tRC(560)(예를 들어, 로우 사이클 시간)는 메모리 디바이스가 제1 활성화 커맨드(515)를 수신하는 것과, 제1 서브어레이(505) 내부의 개방 로우의 프리차지 동작의 완료 사이에서 경과된 시간일 수 있다. 이에 따라, tRC(560)는 로우에 대한 액세스 동작을 수행하기 위한 총 시간이거나 이를 포함할 수 있다(예를 들어, 시간 tRAS(540)와 tRP(570)의 합이거나 이를 포함할 수 있음).
일부 메모리 디바이스들에 대해, 메모리 제어기(315)는 프리차지 커맨드(525-a)와 연관된 로우와 후속하여 개방될 로우가 뱅크의 동일한 서브어레이에 있는지 또는 상이한 서브어레이들에 있는지에 관계없이, 프리차지 커맨드들(525-a)과 연관된 로우와 동일한 뱅크 내의 또 다른 로우에 대한 후속 활성화 커맨드를 메모리 디바이스에 발행하기 전에 적어도 tRP(570)의 지속 시간 동안 대기해야 할 수 있다. 예를 들어, 일부 메모리 디바이스들은 (예를 들어, 서브어레이 레벨의 입도에서 동작하는 서브어레이 특정 구조들 또는 프로세스들보다는, 뱅크 레벨의 입도에서 동작하는 뱅크 특정 구조들 또는 프로세스들을 사용하여) 뱅크 레벨에서만 위상들을 생성하고 유지시킬 수 있다. 이러한 예들에서, 메모리 디바이스가 tRP(570)의 종료(이는 또한 tRC(560)의 종료일 수도 있음) 전에 (동일한 뱅크에서의 제2 로우에 대한) 제2 활성화 커맨드(595-a)를 수신하는 경우, 제1 서브어레이(505)와 연관된 위상들(545) - 이를테면 프리차지 위상들(555) - 은 덮어쓰기되거나, 대체되거나, 또는 그 외 파기 또는 손실될 수 있고, 이에 따라 제1 로우에 대한 액세스 동작의 하나 이상의 양태(예를 들어, 프리차지 커맨드(525-a)에 의해 트리거되는 프리차지 동작)가 적절하게 실행되지 않거나 완료되지 않을 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스가 tRP(570)의 종료 전에 (동일한 뱅크에서의 제2 로우에 대한) 제2 활성화 커맨드(595-a)를 수신하는 경우, 동일한 뱅크에서의 제2 로우의 활성화(예를 들어, 개방)는 적절하게 실행되지 않거나 완료되지 않을 수 있거나, 또는 일부 다른 에러 상황이 발생할 수 있다.
그러나, 본원에서 설명되는 바와 같은 일부 예들에서, 제1 서브어레이(505) 및 제2 서브어레이(580)(이 둘 모두는 메모리 디바이스의 동일한 뱅크 내에 있을 수 있음)를 포함하는 메모리 디바이스는 서브어레이 레벨의 입도(granularity)에서 동작하는 서브어레이 특정 구조들 또는 프로세스들(예를 들어, 도 3을 참조하여 설명된 바와 같은, 서브어레이 특정 래칭 회로들(345))을 사용하여 위상들(예를 들어, 위상들(545) 또는 위상들(590))을 유지시킬 수 있다. 예를 들어, 메모리 디바이스는 제1 서브어레이(505)에 특정된(예를 들어, 전용된, 포함된) 구조들 또는 프로세스들을 사용하여 위상들(545)을 유지시킬 수 있다. 이에 따라, 제2 활성화 커맨드(595-a)가 tRP(570)의 종료 전에(예를 들어, 제1 서브어레이(505)에서의 제1 로우가 폐쇄되기 전에) 수신되더라도, 프리차지 위상들(555) 또는 다른 위상들(545)은 제1 로우에 대한 액세스 동작의 프리차지 동작 또는 다른 양태들이 실행되고 완료될 때까지 계속(지속, 유지)될 수 있다. 즉, 위상들(545)은 제1 서브어레이(505)와 동일한 뱅크 내에 있더라도, 다른 서브어레이들에 대한 임의의 위상들 또는 관련 커맨드들에 독립적인 관련 동작들의 완료까지 유지될 수 있다.
일부 경우들에서, 위상들(545)은 전역적으로(예를 들어, 메모리 디바이스 내에서, 그러나 제1 서브어레이(505)의 외부에서, 이를테면, 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 위상 생성기(350), 또는 동일한 뱅크 내의 다수의 서브어레이들에 의해 공유되는(다수의 서브어레이들에 대한 위상들을 생성하도록 구성되는) 일부 다른 논리 또는 다른 회로부에 의해) 생성될 수 있지만, 제1 서브어레이(505)에 특정되는 구성요소에 의해 복제되고 유지될 수 있다. 다른 경우들에서, 위상들(545)은 로컬로(예를 들어, 제1 서브어레이(505) 내에서) 생성되고 또한 유지될 수 있다.
이에 따라, 본원에서 설명되는 바와 같은 메모리 디바이스에 대해, 메모리 제어기(315)는 프리차지 커맨드(525-a)를 발송하는 것과 제2 활성화 커맨드(595-a)를 발송하는 것 사이에 tRP_S(예를 들어, 단축된 로우 프리차지 시간)에 대응하는 지속 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음) 동안 대기할 수 있을 수 있다. 이에 따라, tRP_S(575)는 메모리 디바이스가 프리차지 커맨드(525-a)를 수신하는 것과 메모리 디바이스가 제2 활성화 커맨드(595-a)를 수신하는 것 사이의 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 도 5에 도시된 바와 같이, tRP_S(575)는 tRP(570)보다 짧을 수 있다. 이에 따라, 예를 들어, 일부 경우들에서, tRP(570)는 메모리 제어기(315)가 동일한 서브어레이에서의 로우들에 대한 프리차지 커맨드와 바로 연속적인 활성화 커맨드를 발송하는 것 사이에서 대기해야 하는 최소 시간(예를 들어, 최소 클록 사이클 수)일 수 있는 반면, 이에 따라, 예를 들어, tRP_S(575)는 메모리 제어기(315)가 동일한 뱅크의 상이한 서브어레이들에서의 로우들에 대한 프리차지 커맨드와 바로 연속적인 활성화 커맨드를 발송하는 것 사이에서 대기해야 하는 최소 시간(예를 들어, 최소 클록 사이클 수)일 수 있다.
추가적으로 또는 대안적으로, 본원에서 설명되는 바와 같은 메모리 디바이스에 대해, 메모리 제어기(315)는 제1 활성화 커맨드(515)를 발송하는 것과 제2 활성화 커맨드(595-a)를 발송하는 것 사이에 tRC_S(예를 들어, 단축된 로우 사이클 시간)에 대응하는 지속 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음) 동안 대기할 수 있을 수 있다. 이에 따라, tRC_S(565)는 메모리 디바이스가 제1 활성화 커맨드(515)를 수신하는 것과 메모리 디바이스가 제2 활성화 커맨드(595-a)를 수신하는 것 사이의 시간(예를 들어, 클록 사이클 수 - 이는 최소 클록 사이클 수일 수 있음)일 수 있다. 도 5에 도시된 바와 같이, tRC_S(565)는 tRC(560)보다 짧을 수 있다. 이에 따라, 예를 들어, 일부 경우들에서, tRC(560)는 메모리 제어기(315)가 동일한 서브어레이에서의 로우들에 대한 연속적인 활성화 커맨드들을 발송하는 것 사이에서 대기해야 하는 최소 시간(예를 들어, 최소 클록 사이클 수)일 수 있는 반면, 이에 따라, 예를 들어, tRC_S(565)는 메모리 제어기(315)가 동일한 뱅크의 상이한 서브어레이들에서의 로우들에 대한 연속적인 활성화 커맨드들을 발송하는 것 사이에서 대기해야 하는 최소 시간(예를 들어, 최소 클록 사이클 수)일 수 있다.
제1 서브어레이(505)에 대한 위상들(545)을 참조하여 설명된 바와 같이, 제2 서브어레이(580)에 대한 위상들(590)(제2 활성화 위상들(599)을 포함함)은 제2 서브어레이(580)에 특정되는 구조들 또는 프로세스들(예를 들어, 래칭 회로(345))을 사용하여 유지될 수 있다. 유사하게, 위상들(590)은 전역적으로 생성되고 복제되거나 그렇지 않으면 로컬로 유지될 수 있거나, 또는 일부 경우들에서는 로컬로 생성될 수도 있다.
일부 경우들에서, 본원에서 설명되는 바와 같은 tRP_S를 지원하는 메모리 디바이스에 대해, 메모리 제어기(315)는 프리차지 커맨드(525-a)와 연관된 로우 및 제2 활성화 커맨드(595-a)와 연관된 로우가 동일한 뱅크 내의 동일한 서브어레이에 있는지 또는 상이한 서브어레이에 있는지에 기초하여 제2 활성화 커맨드(595-a)를 발행하기 위한 시간을 결정할 수 있다. 예를 들어, 메모리 제어기(315)는 프리차지 커맨드(525-a)와 연관된 로우 및 제2 활성화 커맨드(595-a)와 연관된 로우가 동일한 서브어레이에 있는지 또는 상이한 서브어레이에 있는지에 기초하여, 프리차지 커맨드(525-a)를 발행하는 것과 제2 활성 커맨드(595-a)를 발행하는 것 사이의 지연을 결정할 수 있다. 이는 예를 들어, tRP(570)와 tRP_S(575) 중에서 선택하는 것을 포함할 수 있다. 도 5에 도시된 예에서, 프리차지 커맨드(525-a)과 연관된 로우는 제1 서브어레이(505)에 있고, 제2 활성화 커맨드(595-a)와 연관된 로우는 제2 서브어레이(580)에 있으며, 이에 따라 메모리 제어기(315)는 tRP_S(575)를 선택할 수 있다. 다른 예들에서, 프리차지 커맨드와 연관된 로우 및 후속 활성화 커맨드와 연관된 로우는 동일한 서브어레이에 있을 수 있고, 메모리 제어기(315)는 tRP(570)를 선택할 수 있으며, 이는 일부 경우들에서 디폴트 tRP로서 지칭될 수 있다.
도 6은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 커맨드 타임 라인(600)의 예를 도시한다. 도 6은 메모리 디바이스의 동일한 뱅크 내의 두 개의 상이한 서브어레이들에서의 두 개의 로우들에 대한 액세스 동작들 동안, 위상들 및 관련 지연들(예를 들어, 관련 커맨드에 관한 내부 동작들에 대한 트리거들)을 포함하여, 예시적인 커맨드 시그널링뿐만 아니라 예시적인 로컬 및 전역 시그널링을 도시한다.
메모리 디바이스는 메모리 제어기로부터 커맨드들을 수신할 수 있다. 도 4 및 도 5와 관련하여 논의된 바와 같은 커맨드들의 예들은 액세스 동작 커맨드들일 수 있으며, 이들은 활성화 커맨드들, 액세스 커맨드들, 및 프리차지 커맨드들을 포함할 수 있다. 커맨드들은 CA 버스(320-c)를 통해 메모리 디바이스에 전달될 수 있다.
커맨드들은 메모리 디바이스가 전역 신호들(605)을 생성하도록 트리거(예를 들어, 야기)할 수 있으며, 이들은 뱅크 내의 서브어레이 세트의 어느 서브어레이가 활성화되는지(예를 들어, 임의의 현재 진행 중인 전역 위상들이 어느 것에 대응하는지) 나타낼 수 있다. 이에 따라, 예를 들어, 메모리 디바이스가 프리차지 커맨드(525-b)를 수신할 때, 메모리 디바이스는 프리차지 커맨드(525-b)가 지향되는 서브어레이에 대한 이전의 활성화 커맨드에 기초하여 이전에 전역 신호(610-a)를 생성했을 수 있다. 전역 신호(610-a)가 하이 상태에 있을 때, 이는 활성화되는(프리차지 커맨드(525-b)가 지향되는) 제1 서브어레이를 나타내거나 그 외 이에 대응할 수 있다. 프리차지 커맨드(525-b)는 도 5를 참조하여 설명된 프리차지 커맨드(525-a)를 나타낼 수 있고, 이에 따라 제1 서브어레이는 제1 서브어레이(505)일 수 있다.
또 다른 예로서, 메모리 디바이스가 제2 활성화 커맨드(595-b)를 수신할 때, 메모리 디바이스는 전역 신호(615-a)를 생성할 수 있다. 전역 신호(615-a)가 하이 상태에 있을 때, 이는 활성화되는(제2 활성화 커맨드(595-b)가 지향되는) 서브어레이를 나타내거나 그 외 이에 대응할 수 있다. 제2 활성화 커맨드(595-b)는 도 5를 참조하여 설명된 제2 활성화 커맨드(595)를 나타낼 수 있고, 이에 따라 제2 서브어레이는 제2 서브어레이(580)일 수 있다.
일부 경우들에서, 메모리 디바이스는 뱅크 단위로(예를 들어, 뱅크 레벨의 입도로) 전역 신호들(605)(예를 들어, 전역 위상들)을 유지시킬 수 있다. 이에 따라, 전역 신호(615-a)가 트리거될 때(예를 들어, 하이가 될 때), 전역 신호들(610-a)은 파기되거나 그 외 조기에 중단될 수 있다(예를 들어, 로우가 될 수 있다). 예를 들어, 프리차지 커맨드(525-b)는 대응하는 프리차지 위상 세트(예를 들어, 프리차지 위상들(555))와 연관될 수 있으며, 이의 지속 시간은 프리차지 신호 지연(660-a)에 대응할 수 있으며, 이는 도 5를 참조하여 설명된 바와 같은 tRP(570)에 대응할 수 있다. 메모리 디바이스가 제2 활성화 커맨드(595-b)를 수신할 때, 전역 신호(610-a)는 도 5 및 도 6의 예들에서 예시된 바와 같은 tRP_S(575)에 기초하여 제2 활성 커맨드(595-b)가 수신되는 경우, 프리차지 신호 지연(660-a)의 종료 전에 로우가 될 수 있다.
그러나, 메모리 디바이스는 임의의 수의 제1 서브어레이 로컬 신호들(620)을 사용하여 로컬로(예를 들어, 래칭 회로(345)와 같은, 서브어레이 특정 구조들 또는 프로세스들을 사용하여) 전역 신호들(605)을 - 임의의 관련 위상들과 함께 - 복제하고 유지시킬 수 있다. 예를 들어, 제1 서브어레이에 대한 전역 신호(610-a)를 생성 시에 또는 생성한 후에, 메모리 디바이스는 또한 로컬화된 전역 신호(625)를 (예를 들어, 복제, 래칭을 통해) 생성할 수 있으며, 이는 전역적으로 생성된 바와 같은 전역 신호(610-a)의 복사본(복제본)일 수 있다. 메모리 디바이스는 또한 전역 신호(610-a)와 연관된 임의의 전역 위상들(도시되지 않음)의 로컬화된 버전들을 (예를 들어, 복제, 래칭을 통해) 생성할 수 있으며, 이들은 제1 위상(630-a), 제2 위상(635), 및 제3 위상(640)의 예들로 표현될 수 있다. 제1 위상(630-a)은 위상 신호의 상승 에지가 프리차지 커맨드(525-b)의 수신에 관한 제1 위상 지연(645-a)으로 대응하는 내부 동작(예를 들어, 더 광범위한 프리차지 동작에 포함되는 제1 내부 동작)을 트리거하는 위상의 예일 수 있다. 제2 위상(635)은 위상 신호의 하강 에지가 프리차지 커맨드(525-b)의 수신에 관한 제2 위상 지연(650)으로 대응하는 내부 동작(예를 들어, 더 광범위한 프리차지 동작에 포함되는 제2 내부 동작)을 트리거하는 위상의 예일 수 있다. 제3 위상(640)은 위상 신호의 (예를 들어, 상승 에지와 하강 에지를 조합하여) 펄스가 프리차지 커맨드(525-b)의 수신에 관한 제3 위상 지연(655)으로 대응하는 내부 동작(예를 들어, 더 광범위한 프리차지 동작에 포함되는 제3 내부 동작)을 트리거하는 위상의 예일 수 있다.
도 6의 예에 예시된 바와 같이, 제2 활성화 커맨드(595-b)가 메모리 디바이스에 의해 수신된 후에도, 제1 서브어레이 로컬 신호들(620)은 유지될 수 있다(예를 들어, 진화를 계속하고 그 외 완료까지 지속될 수 있다). 예를 들어, 전역 신호(610-a)가 (예를 들어, tRP_S(575)에 기초한 시간에) 제2 활성화 커맨드(595)의 수신으로 인해 조기에(예를 들어, 프리차지 신호 지연(660-a)의 종료 전에, tRP(570) 지속 시간 전에) 하강되더라도, 로컬화된 전역 신호(625)는 프리차지 신호 지연(660-a)의 종료까지 하강되지 않고, 제2 활성 커맨드(595-b)가 수신된 후에도, 대응하는 위상들(예를 들어, 위상(630-a, 645-a, 640))과 연관된 내부 동작들이 (예를 들어, 프리차지 커맨드(525-b)에 관한 적절한 지연들로) 적절한 시간들에 트리거될 수 있다.
도 7은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 커맨드 타임 라인(700)의 예를 도시한다. 도 7은 메모리 디바이스의 동일한 뱅크 내의 세 개의 상이한 서브어레이들에서의 세 개의 로우들에 대한 액세스 동작들 동안, 위상들 및 관련 지연들(예를 들어, 관련 커맨드에 관한 내부 동작들에 대한 트리거들)을 포함하여, 예시적인 커맨드 시그널링뿐만 아니라 예시적인 로컬 및 전역 시그널링을 도시한다.
CA 버스(320-d), 프리차지 커맨드(525-c), 제2 활성화 커맨드(595-c), 제1 서브어레이 전역 신호(610-b), 제2 서브어레이 전역 신호(615-b), 및 제1 서브어레이 로컬 신호들(710)은 도 6을 참조하여 설명된 바와 같은 CA 버스(320-c), 프리차지 커맨드(525-b), 제2 활성화 커맨드(595-b), 전역 신호(610-a), 전역 신호(615-a), 및 제1 서브어레이 로컬 신호들(620)과 유사하거나 동일할 수 있다.
도 7은 제2 활성화 커맨드(595-c)에 후속하여, 제2 프리차지 커맨드(715)가 제1 프리차지 신호 지연(660-b)의 종료 전에(예를 들어, 프리차지 커맨드(525-c)와 연관될 tRP(570) 시간 전에) 메모리 디바이스에 의해 수신되는 예를 도시할 수 있다.
도 7에 도시된 바와 같이, 제2 활성화 커맨드(595-c)가 메모리 디바이스에 의해 수신될 때, 제2 서브어레이 전역 신호(615-b)가 트리거될 수 있고(예를 들어, 하이가 될 수 있고), 전역 신호(610-a)는 파기되거나 그 외 조기에 중단될 수 있다(예를 들어, 로우가 될 수 있다). 그러나, 제1 서브어레이 로컬 신호들(710)은 지속될 수 있다(예를 들어, 제1 서브어레이 내에 또는 제1 서브어레이에 대한 로컬에 유지될 수 있다). 유사하게, 제2 프리차지 커맨드(715)가 수신될 때, 제1 서브어레이 로컬 신호들(710)은 지속될 수 있다(예를 들어, 제1 서브어레이 내에 또는 제1 서브어레이에 대한 로컬에 유지될 수 있다). 이에 따라, 제1 서브어레이 로컬 신호들(710)은 동일한 뱅크에서의 제2 서브어레이에 대한 제2 활성화 커맨드(595-c) 및 제2 프리차지 커맨드(715) 둘 모두가 관련 프리차지 동작의 완료 전에(예를 들어, 제1 서브어레이에서의 로우가 폐쇄되기 전에) 수신되는 경우에도, 제1 프리차지 신호 지연(660-b) 전체 동안 지속될 수 있다.
또한, 제2 서브어레이 전역 신호(615-b)를 생성 시에 또는 생성한 후에, 메모리 디바이스는 또한 (예를 들어, 복제, 래칭을 통해) 제2 로컬화된 전역 신호(717)를 생성할 수 있으며, 이는 전역적으로 생성된 바와 같은 제2 서브어레이 전역 신호(615)의 복사본(복제본)일 수 있다. 메모리 디바이스는 또한 제2 서브어레이 전역 신호(615-b)와 연관된 임의의 전역 위상들(도시되지 않음)의 로컬화된 버전들을 (예를 들어, 복제, 래칭을 통해) 생성할 수 있으며, 이는 제2 서브어레이 로컬 신호들(735)에 포함된 임의의 수의 위상들 중 하나일 수 있는 제2 위상(720)의 예로 표현될 수 있다. 제2 위상(720)은 위상 신호의 상승 에지가 제2 프리차지 커맨드(715)의 수신에 관한 제2 위상 지연(725)으로 대응하는 내부 동작(예를 들어, 더 광범위한 프리차지 동작에 포함되는 내부 동작)을 트리거하는 위상의 예일 수 있다.
도 7의 예에 예시된 바와 같이, 제3 활성화 커맨드(740)가 메모리 디바이스에 의해 수신된 후에도, 제2 서브어레이 로컬 신호들(735)은 유지될 수 있다(예를 들어, 진화를 계속하고 그 외 완료까지 지속될 수 있다). 예를 들어, 제2 서브어레이 전역 신호(615-a)가 (예를 들어, tRP_S(575)에 기초한 시간에) 제3 활성화 커맨드(740)의 수신으로 인해 조기에(예를 들어, 제2 프리차지 신호 지연(730)의 종료 전에, 제2 프리차지 커맨드(715)에 관한 tRP(570) 지속 시간 전에) 하강되더라도, 제2 로컬화된 전역 신호(717)는 제2 프리차지 신호 지연(730)의 종료까지 하강되지 않고, 제3 활성 커맨드(740)가 수신된 후에도, 대응하는 위상들(예를 들어, 제2 위상(720))과 연관된 내부 동작들이 (예를 들어, 제2 프리차지 커맨드(715)에 관한 적절한 지연들로) 적절한 시간들에 트리거될 수 있다(예를 들어, 관련 위상 신호의 한 번 이상의 변화에 의해).
이에 따라, 일반적으로, 서브어레이 단위로(예를 들어, 각 서브어레이 내에 로컬로) 서브어레이 특정 동작들과 연관된 위상들을 복제하거나 그 외 유지시킴으로써, 임의의 수의 커맨드들이 수신될 수 있고, 뱅크에서의 이전에 활성화된 서브어레이에 대한 진행 중인 동작들(예를 들어, 위상들 및 연관된 내부 동작들)에 악영향을 주지 않고 다른 서브어레이들 - 심지어 동일한 뱅크 내의 다른 서브어레이들 - 에 대해 대응하는 위상들이 트리거될 수 있다.
도 8은 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 메모리 디바이스(805)의 블록도(800)를 도시한다. 메모리 디바이스(805)는 도 3 내지 도 7을 참조하여 설명된 바와 같은 메모리 디바이스의 양태들의 예일 수 있다. 메모리 디바이스(805)는 커맨드 구성요소(810), 프리차지 관리자(815), 로우 폐쇄 모듈(820), 로우 개방 모듈(825), 타이밍 신호 생성기(830), 타이밍 신호 관리자(835), 래치 구성요소(840), 및 위상 신호 관리자(845)를 포함할 수 있다. 이들 모듈들 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
커맨드 구성요소(810)는 메모리 디바이스에서, 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신할 수 있다. 일부 예들에서, 커맨드 구성요소(810)는 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우가 폐쇄되기 전에 메모리 디바이스에서, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신할 수 있다. 일부 경우들에서, 커맨드 구성요소(810)는 메모리 디바이스에서, 뱅크의 제3 서브어레이에서의 메모리 셀들의 제3 로우를 개방시키기 위한 제3 활성화 커맨드를 수신할 수 있다. 일부 경우들에서, 커맨드 구성요소(810)는 메모리 디바이스에서, 뱅크의 제3 서브어레이에서의 메모리 셀들의 제4 로우를 개방시키기 위한 제4 활성화 커맨드를 수신할 수 있으며, 여기서 제4 활성 커맨드는 제3 프리차지 커맨드가 수신된 후 제2 시간량에 수신되며, 제2 시간량은 제1 시간량보다 길다. 일부 경우들에서, 제1 시간량은 tRP_S를 포함하고, 제2 시간량은 디폴트 tRP를 포함한다.
프리차지 관리자(815)는 제1 활성화 커맨드를 수신한 후에 메모리 디바이스에서, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신할 수 있다. 일부 예들에서, 프리차지 관리자(815)는 제2 활성화 커맨드를 수신한 후에 메모리 디바이스에서, 메모리 셀들의 제2 로우를 폐쇄시키기 위한 제2 프리차지 커맨드를 수신할 수 있다. 일부 양태들에서, 프리차지 관리자(815)는 메모리 디바이스에서, 메모리 셀들의 제3 로우를 폐쇄시키기 위한 제3 프리차지 커맨드를 수신할 수 있다.
로우 폐쇄 모듈(820)은 제2 활성화 커맨드를 수신한 후에, 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄할 수 있다. 일부 예들에서, 로우 폐쇄 모듈(820)은 제2 활성화 커맨드를 수신한 후 타이밍 신호 세트를 유지하는 것에 기초하여 메모리 셀들의 제1 로우를 폐쇄할 수 있다. 일부 양태들에서, 로우 폐쇄 모듈(820)은 프리차지 커맨드의 수신 후 제2 지연 후에 메모리 셀들의 제1 로우를 폐쇄할 수 있으며, 제2 지연은 제2 위상 신호 세트에 기초한다.
로우 개방 모듈(825)은 제1 활성화 커맨드에 기초하여 메모리 셀들의 제1 로우를 개방할 수 있으며, 여기서 제2 활성화 커맨드는 메모리 셀들의 제1 로우의 개방되어 있는 동안 수신된다. 일부 예들에서, 로우 개방 모듈(825)은 제1 활성화 커맨드의 수신 후 제1 지연 후에 메모리 셀들의 제1 로우를 개방할 수 있으며, 제1 지연은 제1 위상 신호 세트에 기초한다. 일부 양태들에서, 로우 개방 모듈(825)은 제2 활성화 커맨드의 수신 후 제3 지연 후에 메모리 셀들의 제2 로우를 개방할 수 있으며, 제3 지연은 제3 위상 신호 세트에 기초한다.
타이밍 신호 생성기(830)는 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄하기 위한 타이밍 신호 세트를 생성할 수 있다.
타이밍 신호 관리자(835)는 제2 활성화 커맨드를 수신한 후 타이밍 신호 세트를 유지시킬 수 있다. 일부 예들에서, 타이밍 신호 관리자(835)는 제2 프리차지 커맨드를 수신한 후 타이밍 신호 세트를 유지시킬 수 있다.
래치 구성요소(840)는 프리차지 커맨드를 수신한 후 제1 서브어레이 내의 타이밍 신호 세트를 래칭할 수 있다.
위상 신호 관리자(845)는 제1 활성화 커맨드를 수신하는 것에 기초하여 메모리 디바이스에서 제1 위상 신호 세트를 트리거할 수 있으며, 제1 위상 신호 세트는 메모리 셀들의 제1 로우를 개방하기 위한 것이다. 일부 예들에서, 위상 신호 관리자(845)는 프리차지 커맨드를 수신하는 것에 기초하여 메모리 디바이스에서 제2 위상 신호 세트를 트리거할 수 있으며, 제2 위상 신호 세트는 메모리 셀들의 제1 로우를 폐쇄하기 위한 것이다. 일부 경우들에서, 위상 신호 관리자(845)는 제2 활성화 커맨드를 수신하는 것에 기초하여 메모리 디바이스에서 제3 위상 신호 세트를 트리거할 수 있으며, 제3 위상 신호 세트는 메모리 셀들의 제2 로우를 개방하기 위한 것이다.
도 9는 본원에서 개시되는 바와 같은 예들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 호스트 디바이스(905)의 블록도(900)를 도시한다. 호스트 디바이스(905)는 도 3 내지 도 7을 참조하여 설명된 바와 같은 호스트 디바이스의 양태들의 예일 수 있다. 호스트 디바이스(905)는 커맨드 전송기(910), 프리차지 전송기(915), 액세스 구성요소(920), 타이밍 구성요소(925), 및 선택 관리자(930)를 포함할 수 있다. 이들 모듈들 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
커맨드 전송기(910)는 메모리 디바이스로, 메모리 디바이스의 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 전송할 수 있다. 일부 예들에서, 커맨드 송신기(910)는 메모리 디바이스로, 결정된 시간에 제2 활성화 커맨드를 전송할 수 있다.
프리차지 전송기(915)는 제1 로우에 대한 제1 활성화 커맨드를 전송한 후 메모리 디바이스로, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 제1 프리차지 커맨드를 전송할 수 있다.
액세스 구성요소(920)는 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우에 액세스할 것을 결정할 수 있다.
타이밍 구성요소(925)는 제2 로우가 제2 서브어레이에 있고 제1 로우가 제1 서브어레이에 있는 것에 기초하여, 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 전송할 시간을 결정할 수 있다. 일부 예들에서, 타이밍 구성요소(925)는 동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들과 연관된 제1 시간 지연, 및 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 시간 지연에 제2 활성화 커맨드를 전송할 시간을 결정할 수 있으며, 제1 시간 지연은 제2 시간 지연보다 길다. 일부 경우들에서, 결정된 시간은 제1 서브어레이와 제2 서브어레이가 동일할 때의 디폴트 프리차지 시간에 대응한다. 일부 사례들에서, 결정된 시간은 제1 서브어레이와 제2 서브어레이가 상이할 때의 tRP_S에 대응한다.
선택 관리자(930)는 제2 활성화 커맨드에 대한 로우 tRP를 선택할 수 있으며, 여기서 선택은 동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들에 대한 제1 tRP와 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 tRP 중에서 이루어지며, 제2 tRP는 제1 tRP보다 짧다.
도 10은 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 방법 또는 방법들(1000)을 도시한 흐름도를 도시한다. 방법(1000)의 동작들은 본원에서 설명된 바와 같은 메모리 디바이스 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작들은 도 8을 참조하여 설명된 바와 같은 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 설명된 기능들을 수행하도록 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 전용 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
1005에서, 메모리 디바이스는 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신할 수 있다. 1005의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1005의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
1010에서, 메모리 디바이스는 제1 활성화 커맨드를 수신한 후 메모리 셀들의 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신할 수 있다. 1010의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1010의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 프리차지 관리자에 의해 수행될 수 있다.
1015에서, 메모리 디바이스는 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우가 폐쇄되기 전에, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신할 수 있다. 1015의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1015의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
일부 예에서, 본원에 설명된 바와 같은 장치는 방법(1000)과 같은 방법 또는 방법들을 수행할 수 있다. 본 장치는 메모리 디바이스에서, 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신하기 위한, 제1 활성화 커맨드를 수신한 후 메모리 디바이스에서, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신하기 위한, 그리고 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우가 폐쇄되기 전에 메모리 디바이스에서, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신하기 위한 특징부들, 수단들, 또는 명령어들(예를 들어, 프로세서에 의해 실행 가능한 명령어들을 저장하는 비일시적인 컴퓨터 판독 가능 매체)을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 제2 활성화 커맨드를 수신한 후, 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄하기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 제1 활성화 커맨드에 기초하여 메모리 셀들의 제1 로우를 개방시키기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있으며, 여기서 제2 활성화 커맨드는 메모리 셀들의 제1 로우가 개방될 수 있는 동안 수신될 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 타이밍 신호 세트를 생성하기 위한, 제2 활성화 커맨드를 수신한 후 타이밍 신호 세트를 유지시키기 위한; 그리고 타이밍 신호 세트를 유지시키는 것에 기초하여 제2 활성화 커맨드를 수신한 후 메모리 셀들의 제1 로우를 폐쇄하기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들에서, 타이밍 신호 세트를 유지시키는 것은 프리차지 커맨드를 수신한 후 제1 서브어레이 내의 타이밍 신호 세트를 래칭하기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 제2 활성화 커맨드를 수신한 후 메모리 디바이스에서, 메모리 셀들의 제2 로우를 폐쇄시키기 위한 제2 프리차지 커맨드를 수신하기 위한, 그리고 제2 프리차지 커맨드를 수신한 후 타이밍 신호 세트를 유지시키기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 메모리 디바이스에서, 뱅크의 제3 서브어레이에서의 메모리 셀들의 제3 로우를 개방시키기 위한 제3 활성화 커맨드를 수신하기 위한, 메모리 디바이스에서, 메모리 셀들의 제3 로우를 폐쇄시키기 위한 제3 프리차지 커맨드를 수신하기 위한, 그리고 메모리 디바이스에서, 뱅크의 제3 서브어레이에서의 메모리 셀들의 제4 로우를 개방시키기 위한 제4 활성화 커맨드를 수신하기 위한 - 제4 활성화 커맨드는 제3 프리차지 커맨드가 수신된 후 제2 시간량에 수신될 수 있으며, 제2 시간량은 제1 시간량보다 긴 시간량일 수 있음 - 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들에서, 제1 시간량은 tRP_S를 포함하고, 제2 시간량은 디폴트 tRP를 포함한다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 제1 활성화 커맨드를 수신하는 것에 메모리 디바이스에서, 제1 위상 신호 세트를 트리거하기 위한 - 제1 위상 신호 세트는 메모리 셀들의 제1 로우를 개방시키기 위한 것임 -, 프리차지 커맨드를 수신하는 것에 기초하여 메모리 디바이스에서, 제2 위상 신호 세트를 트리거하기 위한 - 제2 위상 신호 세트는 메모리 셀들의 제1 로우를 폐쇄시키기 위한 것임 -; 제2 활성화 커맨드를 수신하는 것에 기초하여 메모리 디바이스에서, 제3 위상 신호 세트를 트리거하기 위한 - 제3 위상 신호 세트는 메모리 셀들의 제2 로우를 개방시키기 위한 것임 - 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
본원에서 설명되는 방법(1000) 및 장치의 일부 예들은 또한, 제1 활성화 커맨드의 수신 이후 제1 지연 후에 메모리 셀들의 제1 로우를 개방하기 위한 - 제1 지연은 제1 위상 신호 세트에 기초함 -, 프리차지 커맨드의 수신 이후 제2 지연 후에 메모리 셀들의 제1 로우를 폐쇄하기 위한 - 제2 지연은 제2 위상 신호 세트에 기초함 -, 그리고 제2 활성화 커맨드의 수신 이후 제3 지연 후에 메모리 셀들의 제2 로우를 개방하기 위한 - 제3 지연은 제3 위상 신호 세트에 기초함 - 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있다.
도 11은 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 방법 또는 방법들(1100)을 도시한 흐름도를 도시한다. 방법(1100)의 동작들은 본원에서 설명된 바와 같은 메모리 디바이스 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 8을 참조하여 설명된 바와 같은 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 설명된 기능들을 수행하도록 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 전용 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
1105에서, 메모리 디바이스는 메모리 디바이스에서, 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신할 수 있다. 1105의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1105의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
1110에서, 메모리 디바이스는 제1 활성화 커맨드에 기초하여 메모리 셀들의 제1 로우를 개방시킬 수 있다. 1110의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1110의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 로우 개방 모듈에 의해 수행될 수 있다.
1115에서, 메모리 디바이스는 제1 활성화 커맨드를 수신한 후 메모리 디바이스에서, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신할 수 있다. 1115의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1115의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 프리차지 관리자에 의해 수행될 수 있다.
1120에서, 메모리 디바이스는 메모리 셀들의 제1 로우가 개방되어 있는 동안 메모리 디바이스에서, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신할 수 있다. 1120의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1120의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
1125에서, 메모리 디바이스는 제2 활성화 커맨드를 수신한 후, 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄할 수 있다. 1125의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1125의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 로우 폐쇄 모듈에 의해 수행될 수 있다.
도 12는 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 방법 또는 방법들(1200)을 도시한 흐름도를 도시한다. 방법(1200)의 동작들은 본 명세서에서 설명된 바와 같은 메모리 디바이스 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작들은 도 8을 참조하여 설명된 바와 같은 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 설명된 기능들을 수행하도록 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 전용 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
1205에서, 메모리 디바이스는 메모리 디바이스에서, 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신할 수 있다. 1205의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1205의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
1210에서, 메모리 디바이스는 제1 활성화 커맨드를 수신한 후 메모리 디바이스에서, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신할 수 있다. 1210의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1210의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 프리차지 관리자에 의해 수행될 수 있다.
1215에서, 메모리 디바이스는 프리차지 커맨드를 수신하는 것에 기초하여, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 타이밍 신호 세트를 생성할 수 있다. 1215의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1215의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 타이밍 신호 생성기에 의해 수행될 수 있다.
1220에서, 메모리 디바이스는 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우가 폐쇄되기 전에 메모리 디바이스에서, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신할 수 있다. 1220의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1220의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 커맨드 구성요소에 의해 수행될 수 있다.
1225에서, 메모리 디바이스는 제2 활성화 커맨드를 수신한 후 타이밍 신호 세트를 유지시킬 수 있다. 1225의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1225의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 타이밍 신호 관리자에 의해 수행될 수 있다.
1230에서, 메모리 디바이스는 타이밍 신호 세트를 유지시키는 것에 기초하여 제2 활성화 커맨드를 수신한 후 메모리 셀들의 제1 로우를 폐쇄할 수 있다. 1230의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1230의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 로우 폐쇄 모듈에 의해 수행될 수 있다.
도 13은 본 개시의 양태들에 따른 메모리 서브어레이들에 대한 병렬 액세스를 지원하는 방법 또는 방법들(1300)을 도시한 흐름도를 도시한다. 방법(1300)의 동작들은 본원에서 설명된 바와 같은 호스트 디바이스 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작들은 도 9를 참조하여 설명된 바와 같은 호스트 디바이스에 의해 수행될 수 있다. 일부 예들에서, 호스트 디바이스는 호스트 디바이스의 기능적 요소들을 설명된 기능들을 수행하도록 제어하기 위한 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 호스트 디바이스는 전용 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
1305에서, 호스트 디바이스는 메모리 디바이스로, 메모리 디바이스의 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 전송할 수 있다. 1305의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1305의 동작들의 양태들은 도 9를 참조하여 설명된 바와 같은 커맨드 송신기에 의해 수행될 수 있다.
1310에서, 호스트 디바이스는 제1 로우에 대한 제1 활성화 커맨드를 전송한 후 메모리 디바이스로, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 제1 프리차지 커맨드를 전송할 수 있다. 1310의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1310의 동작들의 양태들은 도 9를 참조하여 설명된 바와 같은 프리차지 전송기에 의해 수행될 수 있다.
1315에서, 호스트 디바이스는 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우에 액세스할 것을 결정할 수 있다. 1315의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1315의 동작들의 양태들은 도 9를 참조하여 설명된 바와 같은 액세스 구성요소에 의해 수행될 수 있다.
1320에서, 호스트 디바이스는 제2 로우가 제2 서브어레이에 있고 제1 로우가 제1 서브어레이에 있는 것에 기초하여, 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 전송할 시간을 결정할 수 있다. 1320의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1320의 동작들의 양태들은 도 9를 참조하여 설명된 바와 같은 타이밍 구성요소에 의해 수행될 수 있다.
1325에서, 호스트 디바이스는 메모리 디바이스로, 결정된 시간에 제2 활성화 커맨드를 전송할 수 있다. 1325의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1325의 동작들의 양태들은 도 9를 참조하여 설명된 바와 같은 커맨드 송신기에 의해 수행될 수 있다.
일부 예들에서, 본 명세서에서 설명되는 바에 따른 장치는 방법(1300)과 같은, 방법 또는 방법들을 수행할 수 있다. 본 장치는 메모리 디바이스로, 메모리 디바이스의 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 전송하기 위한, 제1 로우에 대한 제1 활성화 커맨드를 전송한 후 메모리 디바이스로, 메모리 셀들의 제1 로우를 폐쇄시키기 위한 제1 프리차지 커맨드를 전송하기 위한, 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우에 액세스할 것을 결정하기 위한, 제2 로우가 제2 서브어레이에 있고 제1 로우가 제1 서브어레이에 있는 것에 기초하여, 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 전송할 시간을 결정하기 위한, 그리고 메모리 디바이스로, 결정된 시간에 제2 활성화 커맨드를 전송하기 위한 특징부들, 수단들, 또는 명령어들(예를 들어, 프로세서에 의해 실행 가능한 명령어들을 저장하는 비일시적인 컴퓨터 판독 가능 매체)을 포함할 수 있다.
본원에서 설명되는 방법(1300) 및 장치의 일부 예들에서, 제2 활성화 커맨드를 전송할 시간을 결정하는 것은 제2 활성화 커맨드에 대한 tRP를 선택하기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있으며, 여기서 선택은 동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들에 대한 제1 tRP와 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 tRP 중에서 이루어질 수 있으며, 제2 tRP는 제1 tRP보다 짧다.
본원에서 설명되는 방법(1300) 및 장치의 일부 예들은 또한, 동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들과 연관된 제1 시간 지연, 및 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 시간 지연에 기초하여 제2 활성화 커맨드를 전송할 시간을 결정하기 위한 동작들, 특징부들, 수단들 또는 명령어들을 포함할 수 있으며, 제1 시간 지연은 제2 시간 지연보다 길다.
본원에서 설명되는 방법(1300) 및 장치의 일부 예들에서, 결정된 시간은 제1 서브어레이와 제2 서브어레이가 동일할 수 있을 때의 디폴트 프리차지 시간(예를 들어, tRP)에 대응하고, 결정된 시간은 제1 서브어레이와 제2 서브어레이가 상이할 수 있을 때의 단축된 프리차지 시간(예를 들어, tRP_S)에 대응한다.
상술된 방법들은 가능한 구현들을 설명한 것이고 동작들 및 단계들이 재배열되거나 달리 수정될 수 있으며 다른 구현들도 가능하다는 점을 유념해야 한다. 뿐만 아니라, 방법들 중 둘 이상으로부터의 부분들이 조합될 수 있다.
장치가 설명된다. 장치는 메모리 디바이스의 뱅크 - 뱅크는 제1 서브어레이 및 제2 서브어레이를 포함함 -, 메모리 디바이스의 커맨드 구성요소 - 커맨드 구성요소는 제1 서브어레이에 대한 커맨드들 및 제2 서브어레이에 대한 커맨드들을 수신하도록 구성되고, 제1 서브어레이에 대한 커맨드들은 제3 서브어레이에 대한 타이밍 신호들을 트리거하며, 제2 서브어레이에 대한 커맨드들은 제2 서브어레이에 대한 타이밍 신호들을 트리거함 -, 및 제2 서브어레이에 대한 커맨드들에 독립적으로 제1 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성된 제1 래칭 회로를 포함할 수 있다.
일부 예들에서, 메모리 디바이스는 동일한 서브어레이 내의 메모리 셀들의 상이한 로우들에 대한 연속적인 액세스들에 대한 제1 tRP 및 뱅크의 상이한 서브어레이들 내의 메모리 셀의 로우들에 대한 연속적인 액세스들에 대한 제2 tRP를 지원한다.
일부 예들에서, 제2 tRP는 제1 tRP보다 짧을 수 있다.
장치의 일부 예들은 메모리 디바이스에 대해, 제1 서브어레이에 대한 타이밍 신호들 및 제2 서브어레이에 대한 타이밍 신호들을 생성하도록 구성된 타이밍 구성요소를 포함할 수 있다.
일부 예들에서, 제1 서브어레이는 제1 래칭 회로를 포함한다.
장치의 일부 예들은 제1 서브어레이에 대한 커맨드들에 독립적으로 제2 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성된 제2 래칭 회로를 포함할 수 있다.
일부 예들에서, 제2 서브어레이는 제2 래칭 회로를 포함한다.
장치의 일부 예들은 제1 래칭 회로 및 제2 서브어레이에 대한 제2 래칭 회로를 포함하는 래칭 회로 세트를 포함할 수 있으며, 래칭 회로 세트의 각각은 다른 서브어레이들에 대한 커맨드들에 독립적으로 각 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성될 수 있다.
장치의 일부 예들은 뱅크를 포함하는 뱅크 세트를 더 포함할 수 있으며, 뱅크 세트의 각각은 커맨드 구성요소와 커플링될 수 있고 다수의 서브어레이들을 포함하며, 커맨드 구성요소는 뱅크 세트의 각각에 대한 커맨드들을 수신하도록 구성될 수 있다.
일부 예들에서, 메모리 디바이스는 뱅크 세트를 포함하고, 다수의 서브어레이들 각각은 각 래칭 회로를 포함한다.
일부 예들에서, 커맨드들은 활성화 커맨드들, 액세스 커맨드들(예를 들어, 판독 커맨드들, 기입 커맨드들), 프리차지 커맨드들, 또는 이들의 임의의 조합을 포함한다.
본 명세서에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다. 일부 도면들은 신호들을 단일의 신호로서 도시할 수 있지만, 당해 기술분야의 통상의 기술자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있다고 이해될 것이다.
또한, 특정 양태들이 DRAM 구조들 및 용어를 사용하여 본원에서 설명될 수 있지만, 이는 예시적인 예시일 뿐이며, 본원에서의 교시 내용은 FeRAM 메모리 디바이스들을 포함하지만 이에 제한되지 않는 임의의 유형의 메모리 디바이스에 적용될 수 있다.
"전자 통신(electronic communication)", "전도성 접촉(conductive contact)", "연결된(connected)", 및 "커플링된(coupled)"이라는 용어들은 구성요소들 사이의 신호들의 흐름을 지원하는 구성요소들 사이의 관계를 지칭할 수 있다. 구성요소들 사이에 언제든, 구성요소들 사이의 신호들의 흐름을 지원할 수 있는 임의의 전도성 경로가 있는 경우 구성요소들은 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 커플링되는) 것으로 고려된다. 임의의 소정의 시간에, 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 커플링되는) 구성요소들 사이의 전도성 경로는 연결된 구성요소들을 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 사이의 전도성 경로는 구성요소들 사이의 직접적 전도성 경로일 수 있거나, 또는 연결된 구성요소들 사이의 전도성 경로는 스위치들, 트랜지스터들, 또는 다른 구성요소들과 같은 중간 구성요소들을 포함할 수 있는 간접적 전도성 경로일 수 있다. 일부 경우들에서, 연결된 구성요소들 사이의 신호들의 흐름은 예를 들어, 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 구성요소를 사용하여, 잠시 인터럽트될 수 있다.
"커플링(coupling)"이라는 용어는 신호들이 현재 전도성 경로를 통해 구성요소들 사이에서 통신될 수 없는 구성요소들 사이의 개방 회로 관계로부터 신호들이 전도성 경로를 통해 구성요소들 사이에서 통신될 수 있는 구성요소들 사이의 폐쇄 회로 관계로 달라지는 조건을 나타낸다. 제어기와 같은 구성요소가 다른 구성요소들을 함께 커플링할 때, 구성요소들은 이전에 신호들이 흐르게 허용하지 않았던 전도성 경로를 통해 다른 구성요소들 사이에서 신호들이 흐를 수 있게 하는 변화를 개시한다.
"격리된(isolated)"이라는 용어는 구성요소들 사이에서 현재 신호들이 흐를 수 없는 구성요소들 사이의 관계를 지칭한다. 구성요소들은 자신들 사이에 개방 회로가 있는 경우 서로 격리된다. 예를 들어, 구성요소들 사이에 위치되는 스위치에 의해 분리되어 있는 두 개의 구성요소들은 스위치가 개방될 때 서로 격리된다. 제어기가 두 구성요소들을 격리시킬 때, 제어기는 이전에 신호들이 흐르도록 허용했던 전도성 경로를 사용하여 구성요소들 사이에서 신호들이 흐르지 못하게 하는 변화에 영향을 미친다.
메모리 어레이를 포함하여, 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘 온 절연체(SOI) 기판, 이를테면 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP), 또는 또 다른 기판 상의 반도체 재료들의 에피택시얼 층들일 수 있다. 기판, 또는 기판의 서브 영역들의 전도성은 인, 붕소, 또는 비소를 포함하나, 이에 제한되지는 않는 다양한 화학 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형이라면(즉, 대부분 캐리어들이 신호들이라면), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형이라면(즉, 대부분 캐리어들이 홀들이라면), FET는 p형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가하는 것은 채널을 전도성이 되게 할 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화"될 수 있다.
본 명세서에서 첨부된 도면들과 관련하여 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 나타내지 않는다. 본 명세서에서 사용된 "대표적인"이라는 용어는 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세부 사항들 없이도 실시될 수 있다. 일부 사례들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징부들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소들은 참조 라벨 다음에 유사한 구성요소들을 구별하는 대시 기호 및 보조 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용되는 경우, 구체적인 내용은 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 어느 하나에 적용 가능하다.
본 명세서에서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 본 명세서에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들, 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
본 명세서에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현들도 본 개시 및 첨부된 청구항들의 범위 내이다. 예를 들어, 소프트웨어의 특성에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수도 있다. 또한, 청구항들을 포함하여, 본 명세서에서 사용될 때, 항목들의 리스트에 사용된 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 끝나는 항목들의 리스트)은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로서 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 기술되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본 명세서에서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다.
본 명세서에서의 설명은 당해 기술분야의 통상의 기술자가 본 개시를 행하거나 사용할 수 있게 하기 위해 제공된다. 당해 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변경이 이해될 것이고, 본 명세서에서 정의된 일반적 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 이에 따라, 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되는 것이 아니라, 본 명세서에서 개시된 원리들 및 신규한 특징들에 따르는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 방법으로서,
    메모리 디바이스에서, 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 수신하는 단계;
    상기 제1 활성화 커맨드를 수신한 후 상기 메모리 디바이스에서, 메모리 셀들의 상기 제1 로우를 폐쇄시키기 위한 프리차지 커맨드를 수신하는 단계; 및
    상기 뱅크의 상기 제1 서브어레이에서의 메모리 셀들의 상기 제1 로우가 폐쇄되기 전에 상기 메모리 디바이스에서, 상기 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 수신하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 활성화 커맨드를 수신한 후, 상기 프리차지 커맨드를 수신하는 것에 적어도 부분적으로 기초하여, 메모리 셀들의 상기 제1 로우를 폐쇄하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 제1 활성화 커맨드에 적어도 부분적으로 기초하여 메모리 셀들의 상기 제1 로우를 개방시키는 단계를 더 포함하며, 상기 제2 활성화 커맨드는 메모리 셀들의 상기 제1 로우가 개방되어 있는 동안 수신되는 것인, 방법.
  4. 제1항에 있어서,
    상기 프리차지 커맨드를 수신하는 것에 적어도 부분적으로 기초하여, 메모리 셀들의 상기 제1 로우를 폐쇄시키기 위한 타이밍 신호 세트를 생성하는 단계;
    상기 제2 활성화 커맨드를 수신한 후 상기 타이밍 신호 세트를 유지시키는 단계; 및
    상기 타이밍 신호 세트를 유지시키는 것에 적어도 부분적으로 기초하여 상기 제2 활성화 커맨드를 수신한 후 메모리 셀들의 상기 제1 로우를 폐쇄하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 타이밍 신호 세트를 유지시키는 단계는:
    상기 프리차지 커맨드를 수신한 후 상기 제1 서브어레이 내의 상기 타이밍 신호 세트를 래칭하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제2 활성화 커맨드를 수신한 후 상기 메모리 디바이스에서, 메모리 셀들의 상기 제2 로우를 폐쇄시키기 위한 제2 프리차지 커맨드를 수신하는 단계; 및
    상기 제2 프리차지 커맨드를 수신한 후 상기 타이밍 신호 세트를 유지시키는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 제2 활성화 커맨드는 상기 프리차지 커맨드가 수신된 후 제1 시간량에 수신되며, 상기 방법은:
    상기 메모리 디바이스에서, 상기 뱅크의 제3 서브어레이에서의 메모리 셀들의 제3 로우를 개방시키기 위한 제3 활성화 커맨드를 수신하는 단계;
    상기 메모리 디바이스에서, 메모리 셀들의 상기 제3 로우를 폐쇄시키기 위한 제3 프리차지 커맨드를 수신하는 단계; 및
    상기 메모리 디바이스에서, 상기 뱅크의 상기 제3 서브어레이에서의 메모리 셀들의 제4 로우를 개방시키기 위한 제4 활성화 커맨드를 수신하는 단계 - 상기 제4 활성화 커맨드는 상기 제3 프리차지 커맨드가 수신된 후 제2 시간량에 수신되며, 상기 제2 시간량은 상기 제1 시간량보다 긴 시간량임 - 를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 시간량은 단축된 로우 프리차지 시간(tRP_S)을 포함하고, 상기 제2 시간량은 디폴트 로우 프리차지 시간(tRP)을 포함하는 것인, 방법.
  9. 제1항에 있어서,
    상기 제1 활성화 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스에서, 제1 위상 신호 세트를 트리거하는 단계 - 상기 제1 위상 신호 세트는 메모리 셀들의 상기 제1 로우를 개방시키기 위한 것임 -;
    상기 프리차지 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스에서, 제2 위상 신호 세트를 트리거하는 단계 - 상기 제2 위상 신호 세트는 메모리 셀들의 상기 제1 로우를 폐쇄시키기 위한 것임 -; 및
    상기 제2 활성화 커맨드를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 디바이스에서, 제3 위상 신호 세트를 트리거하는 단계 - 상기 제3 위상 신호 세트는 메모리 셀들의 상기 제2 로우를 개방시키기 위한 것임 - 를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 활성화 커맨드의 수신 이후 제1 지연 후에 메모리 셀들의 상기 제1 로우를 개방하는 단계 - 상기 제1 지연은 상기 제1 위상 신호 세트에 적어도 부분적으로 기초함 -;
    상기 프리차지 커맨드의 수신 이후 제2 지연 후에 메모리 셀들의 상기 제1 로우를 폐쇄하는 단계 - 상기 제2 지연은 상기 제2 위상 신호 세트에 적어도 부분적으로 기초함 -; 및
    상기 제2 활성화 커맨드의 수신 이후 제3 지연 후에 메모리 셀들의 상기 제2 로우를 개방하는 단계 - 상기 제3 지연은 상기 제3 위상 신호 세트에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  11. 장치로서,
    메모리 디바이스의 뱅크 - 상기 뱅크는 제1 서브어레이 및 제2 서브어레이를 포함함 -;
    상기 메모리 디바이스의 커맨드 구성요소 - 상기 커맨드 구성요소는 상기 제1 서브어레이에 대한 커맨드들 및 상기 제2 서브어레이에 대한 커맨드들을 수신하도록 구성되고, 상기 제1 서브어레이에 대한 커맨드들은 상기 제3 서브어레이에 대한 타이밍 신호들을 트리거하며, 상기 제2 서브어레이에 대한 커맨드들은 상기 제2 서브어레이에 대한 타이밍 신호들을 트리거함 -; 및
    상기 제2 서브어레이에 대한 커맨드들에 독립적으로 상기 제1 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성된 제1 래칭 회로를 포함하는, 장치.
  12. 제11항에 있어서, 상기 메모리 디바이스는 동일한 서브어레이 내의 메모리 셀들의 상이한 로우들에 대한 연속적인 액세스들에 대한 제1 로우 프리차지 시간(tRP) 및 상기 뱅크의 상이한 서브어레이들 내의 메모리 셀의 로우들에 대한 연속적인 액세스들에 대한 제2 tRP를 지원하는 것인, 장치.
  13. 제12항에 있어서, 상기 제2 tRP는 상기 제1 tRP보다 짧은 것인, 장치.
  14. 제11항에 있어서,
    상기 메모리 디바이스에 대해, 상기 제1 서브어레이에 대한 타이밍 신호들 및 상기 제2 서브어레이에 대한 타이밍 신호들을 생성하도록 구성된 타이밍 구성요소를 더 포함하는, 장치.
  15. 제11항에 있어서, 상기 제1 서브어레이는 상기 제1 래칭 회로를 포함하는 것인, 장치.
  16. 제11항에 있어서,
    상기 제1 서브어레이에 대한 커맨드들에 독립적으로 상기 제2 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성된 제2 래칭 회로를 더 포함하는, 장치.
  17. 제16항에 있어서, 상기 제2 서브어레이는 상기 제2 래칭 회로를 포함하는 것인, 장치.
  18. 제11항에 있어서,
    상기 제1 래칭 회로 및 상기 제2 서브어레이에 대한 제2 래칭 회로를 포함하는 래칭 회로 세트를 더 포함하며, 상기 래칭 회로 세트의 각각은 다른 서브어레이들에 대한 커맨드들에 독립적으로 각 서브어레이에 대한 타이밍 신호들을 유지시키도록 구성된 것인, 장치.
  19. 제11항에 있어서,
    상기 뱅크를 포함하는 뱅크 세트를 더 포함하며, 상기 뱅크 세트의 각각은 상기 커맨드 구성요소와 커플링되고 다수의 서브어레이들을 포함하며, 상기 커맨드 구성요소는 상기 뱅크 세트의 각각에 대한 커맨드들을 수신하도록 구성되는 것인, 장치.
  20. 제19항에 있어서, 상기 메모리 디바이스는 상기 뱅크 세트를 포함하고, 상기 다수의 서브어레이들 각각은 각 래칭 회로를 포함하는 것인, 장치.
  21. 제11항에 있어서, 상기 커맨드들은 활성화 커맨드들, 판독 커맨드들, 기입 커맨드들, 프리차지 커맨드들, 또는 이들의 임의의 조합을 포함하는 것인, 장치.
  22. 방법으로서,
    메모리 디바이스로, 상기 메모리 디바이스의 뱅크의 제1 서브어레이에서의 메모리 셀들의 제1 로우를 개방시키기 위한 제1 활성화 커맨드를 전송하는 단계;
    상기 제1 로우에 대한 상기 제1 활성화 커맨드를 전송한 후 상기 메모리 디바이스로, 메모리 셀들의 상기 제1 로우를 폐쇄시키기 위한 제1 프리차지 커맨드를 전송하는 단계;
    상기 뱅크의 제2 서브어레이에서의 메모리 셀들의 제2 로우에 액세스할 것을 결정하는 단계;
    상기 제2 로우가 상기 제2 서브어레이에 있고 상기 제1 로우가 상기 제1 서브어레이에 있는 것에 적어도 부분적으로 기초하여, 상기 제2 로우를 개방시키기 위한 제2 활성화 커맨드를 전송할 시간을 결정하는 단계; 및
    상기 메모리 디바이스로, 상기 결정된 시간에 상기 제2 활성화 커맨드를 전송하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 상기 제2 활성화 커맨드를 전송할 시간을 결정하는 단계는:
    상기 제2 활성화 커맨드에 대한 로우 프리차지 시간(tRP)을 선택하는 단계를 포함하되, 상기 선택은 동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들에 대한 제1 tRP와 상기 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 tRP 중에서 이루어지며, 상기 제2 tRP는 상기 제1 tRP보다 짧은 것인, 방법.
  24. 제22항에 있어서,
    동일한 서브어레이 내의 로우들에 대한 연속적인 액세스들과 연관된 제1 시간 지연, 및 상기 뱅크의 상이한 서브어레이들 내의 로우들에 대한 연속적인 액세스들에 대한 제2 시간 지연에 적어도 부분적으로 기초하여 상기 제2 활성화 커맨드를 전송할 시간을 결정하는 단계를 더 포함하며, 상기 제1 시간 지연은 상기 제2 시간 지연보다 긴 것인, 방법.
  25. 제22항에 있어서,
    상기 결정된 시간은 상기 제1 서브어레이와 상기 제2 서브어레이가 동일할 때의 디폴트 프리차지 시간에 대응하고;
    상기 결정된 시간은 상기 제1 서브어레이와 상기 제2 서브어레이가 상이할 때의 단축된 프리차지 시간에 대응하는 것인, 방법.
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