TWI746009B - 記憶體子陣列之平行存取 - Google Patents

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TWI746009B
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Abstract

本文中之技術可允許在完成一記憶體裝置之一庫中之一先前開啟記憶體胞列之一預充電操作之前啟動相同庫中之一子陣列之一列。該庫內之各子陣列可與一各自本端鎖存電路相關聯，該本端鎖存電路可用來獨立於該相同庫之後續命令而維持該子陣列處之相位。例如，該鎖存電路可內部化由一第一列之一預充電命令觸發之時序信號使得若在該第一列之該預充電操作完成之前的一時間接收該相同庫中之一不同子陣列之一啟動命令，則該預充電操作可繼續直至該第一列關閉，因為可使用該鎖存電路將由該預充電命令觸發之該等時序信號本端維持於該子陣列處。

Description

記憶體子陣列之平行存取
技術領域係關於記憶體子陣列之平行存取。
下文大體上係關於一種包含至少一個記憶體裝置之系統且更具體而言係關於記憶體子陣列之平行存取。
記憶體裝置廣泛用來將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似物。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置最通常儲存兩種狀態之一者，通常由一邏輯1或一邏輯0表示。在其他裝置中，可儲存兩種以上狀態。為了存取經儲存之資訊，該裝置之一組件可讀取或感測記憶體裝置中之至少一個經儲存狀態。為了儲存資訊，該裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(例如，FeRAM)可甚至在不存在一外部電源之情況下維持其等經儲存之邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可在與一外部電源斷開連接時丟失其等經儲存之狀態。
可將一記憶體裝置組織成庫，接著可將該等庫組織成各含有記憶體胞列之子陣列。存取操作可用來存取儲存於記憶體胞上之資料，其可能涉及開啟庫之一子陣列內之一記憶體胞列之一啟動命令、存取例如，讀取或寫入)經開啟之列中之資料之一存取命令(例如，一讀取命令或一寫入命令)及關閉經開啟之列之一預充電命令。
本專利申請案主張Mirichigni等人在2019年7月18日申請、標題為「PARALLEL ACCESS FOR MEMORY SUBARRAYS」之美國專利申請案第16/515,629號之優先權，該案已讓渡給其受讓人且其全文以引用方式明確地併入本文中。
為了存取一記憶體裝置(例如，一隨機存取記憶體(RAM)裝置)之一庫內之一子陣列之一列內之一記憶體胞，可執行可由用於記憶體裝置(例如，由一主機裝置或該主機裝置之一控制器發送)之單獨對應命令觸發之單獨操作。例如，記憶體裝置可接收一記憶體胞列之一啟動命令，該啟動命令可觸發一啟動操作。該啟動操作可開啟一給定庫之一給定子陣列內之一記憶體胞列。在啟動命令之後，記憶體裝置可接收針對經開啟之列之一存取命令(例如，一讀取、一寫入、一程式化、一重寫等)。基於存取命令，記憶體裝置可自經開啟之列之一或多個記憶體胞讀取資料或將資料寫入至經開啟之列之一或多個記憶體胞。接著，記憶體裝置可接收針對經開啟之列之一預充電命令。基於預充電命令，記憶體裝置可關閉經開啟之列，此可導致存取操作之完成。
一記憶體裝置之一庫內之子陣列可利用本端列緩衝器來存取儲存於各自記憶體子陣列中之資料(例如，庫中之各子陣列可具有一對應本端列緩衝器)。然而，一些記憶體裝置可每庫僅支援單組主動相位，其中相位可指代時序信號或控制與執行諸如啟動、存取及預充電命令之命令相關聯之內部操作(例如，在庫內部)之其他控制信號。在一些情況中，若在逐庫基礎上維持相位，則在完成一庫中之一先前存取之列之一預充電操作之後才可能發生存取相同庫中之一後續列，無關於先前存取之列及後續列是否在該庫內之相同子陣列中或在不同子陣列中。例如，可能無法同時維持與開啟後續列相關聯之相位及與關閉先前存取之列相關聯之相位(例如，新產生之相位可覆寫或以其他方式損毀該庫之先前產生之相位)。預充電操作完成(例如，關閉一或多個記憶體胞列)與一後續記憶體胞列之一啟動命令之間的延遲可引起延時，此可增加存取一記憶體裝置內之記憶體胞之時間量。
根據本文中之態樣，可在已完成一庫中之一先前開啟之記憶體胞列之一預充電操作之前存取相同庫中之一子陣列之一列，前提是兩個列在該庫內之不同子陣列中。此可允許平行存取相同庫內之不同子陣列(例如，一庫中之一個子陣列之存取在時間上可與該庫中之另一子陣列之存取至少部分地重疊)，此可提供減少的延時以及如一般技術者可明白之其他效能益處。
例如，除了該庫內之各子陣列具有其自身列緩衝器，該庫內之各子陣列亦可(例如，可包含或耦合)相關聯於一各自本端鎖存電路，該本端鎖存電路可獨立於與其他子陣列甚至相同庫內之其他子陣列之命令相關聯之任何相位而維持(保留、儲存)與該子陣列之命令相關聯之相位(例如，啟動命令、存取命令或預充電命令之相位)。在一些情況中，鎖存可被視為子陣列之相位之一複製，其可在子陣列或庫外部產生(例如，由一記憶體控制器或非特定於子陣列之其他組件)，接著，鎖存電路可維持外部產生之相位之複製版本，且可使用本端複製品來執行相關聯命令，即使記憶體裝置接收針對其他子陣列之新命令(其可損毀除如由鎖存電路維持以外之相位，例如，可損毀如在子陣列或庫外部產生之原始相位)。
例如，若在一第一列之預充電操作完成之前(例如，使用一縮短的列預充電時間(tRP_S))接收相同庫(例如，一不同子陣列)之一啟動信號，則預充電操作無論如何可繼續直至第一列關閉，因為可使用鎖存電路將預充電相位本端地維持於子陣列處。然而，在一些情況中，因為各子陣列可與一個對應鎖存電路相關聯，所以鎖存電路無法同時維持與相同子陣列中之兩個列相關聯之相位。在此等例項中，可在完成相同子陣列中之一第一列之一預充電操作之後(例如，使用一預設列預充電時間(tRP)，其可長於tRP_S)接收相同子陣列中之一第二列之一啟動信號。在一些情況中，一tRP (無論預設tRP或tRP_S)可表示在發出一先前開啟之列之一預充電命令與發出一隨後(例如，立即連續)開啟之列之一啟動命令之間發生(例如，由主機裝置觀察到)之時脈循環之一數目，其可為最小時脈循環數目。
首先，在如參考圖1及圖2所描述之一記憶體系統及記憶體晶粒之背景內容中描述本發明之特徵。在如參考圖3至圖7所描述之命令時間線之背景內容中描述本發明之特徵。參考如參考圖8至圖13所描述之與記憶體子陣列之平行存取相關之一設備圖及流程圖進一步繪示及描述本發明之此等及其他特徵。
圖1繪示根據如本文中所揭示之實例之利用一或多個記憶體裝置之一系統100之一實例。系統100可包含一外部記憶體控制器105、一記憶體裝置110及耦合外部記憶體控制器105與記憶體裝置110之複數個通道115。系統100可包含一或多個記憶體裝置，但為易於描述，一或多個記憶體裝置可被描述為單個記憶體裝置110。
系統100可包含一電子裝置之部分，諸如一運算裝置、一行動運算裝置、一無線裝置或一圖形處理裝置。系統100可為一可攜式電子裝置之一實例。系統100可為一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一穿戴式裝置、一網際網路連接裝置或類似物之一實例。記憶體裝置110可為該系統之組件，其經組態以儲存系統100之一或多個其他組件之資料。
系統100之至少部分可為一主機裝置之實例。此一主機裝置可為使用記憶體來執行程序之一裝置之一實例，諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一穿戴式裝置、一網際網路連接裝置、某個其他固定或可攜式電子裝置或類似物。在一些情況中，主機裝置可指代實施外部記憶體控制器105之功能之硬體、韌體、軟體或其等組合。在一些情況中，外部記憶體控制器105可稱為主機或主機裝置。在一些實例中，系統100係一圖形卡。
在一些實例中，主機裝置可將多個啟動命令傳輸至記憶體裝置110 (例如，經由外部記憶體控制器105)。例如，主機裝置可判定存取記憶體裝置110內之一或多個記憶體胞列(例如，在記憶體裝置110之相同或不同子陣列內，在記憶體裝置110之相同或不同庫內)且可傳輸存取一第一記憶體胞列之一啟動命令及存取一第二記憶體胞列之一第二啟動命令。第一列及第二列可在相同庫中，且主機裝置可基於第一記憶體胞列及第二記憶體胞列亦在該庫之相同子陣列中或在不同子陣列中而判定傳輸第二啟動命令之一時間。根據一些態樣，當判定傳輸第二啟動命令之一時間時，主機裝置可在一預設tRP或一tRP_S之間進行選擇。選定預設tRP或tRP_S可指示(指定)自主機裝置傳輸一預充電命令至關閉第一記憶體胞列之間的一延遲，該延遲可在傳輸第一啟動命令之後發生。主機裝置可在將預充電命令傳輸至第一列後以對應於選定預設tRP或tRP_S之一延遲(兩個命令之間的持續時間)傳輸第二啟動命令。
在一些情況中，一記憶體裝置110可為一獨立裝置或組件，其經組態以與系統100之其他組件通信且提供實體記憶體位址/空間以潛在地由系統100使用或參考。在一些實例中，一記憶體裝置110可組態以與至少一種或複數種不同類型之系統100一起工作。系統100之組件與記憶體裝置110之間的發信可操作以支援用來調變信號之調變方案、用於傳達信號之不同接針設計、系統100及記憶體裝置110之相異封裝、系統100與記憶體裝置110之間的時脈發信及同步、時序慣例及/或其他因素。
記憶體裝置110可經組態以儲存系統100之組件之資料。在一些情況中，記憶體裝置110可充當系統100之一從屬型裝置(例如，透過外部記憶體控制器105作出回應且執行由系統100提供之命令)。此等命令可包含用於一存取操作之一存取命令，諸如用於一寫入操作之一寫入命令、用於一讀取操作之一讀取命令、用於一再新操作之一再新命令或其他命令。記憶體裝置110可包含兩個或更多個記憶體晶粒160 (例如，記憶體晶片)以支援一所期望或指定資料儲存容量。包含兩個或更多個記憶體晶粒之記憶體裝置110可稱為多晶粒記憶體或封裝(亦稱為多晶片記憶體或封裝置)。
系統100可進一步包含一處理器120、一基本輸入/輸出系統(BIOS)組件125、一或多個周邊組件130及一輸入/輸出(I/O)控制器135。系統100之組件可使用一匯流排140彼此電子通信。
處理器120可經組態以控制系統100之至少部分。處理器120可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合。在此等情況下，處理器120可為一中央處理單元(CPU)、一圖形處理單元(GPU)、一通用圖形處理單元(GPGPU)或一系統單晶片(SoC)以及其他實例之一實例。
BIOS組件125可為包含作為韌體操作之一BIOS之一軟體組件，其可初始化且運行系統100之各種硬體組件。BIOS組件125亦可管理處理器120與系統100之各種組件(例如，周邊組件130、I/O控制器135等)之間的資料流。BIOS組件125可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
(若干)周邊組件130可為可整合至系統100中或與系統100整合在一起之任何輸入或輸出裝置或用於此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽，諸如周邊組件互連件(PCI)或專用圖形埠。(若干)周邊組件130可為熟習此項技術者理解為周邊裝置之其他組件。
I/O控制器135可管理處理器120與(若干)周邊組件130、輸入裝置145或輸出裝置150之間的資料通信。I/O控制器135可管理未整合至系統100中或未與系統100整合在一起之周邊裝置。在一些情況中，I/O控制器135可表示至外部周邊組件之一實體連接或埠。
輸入145可表示系統100外部之一裝置或信號，其將資訊、信號或資料提供至系統100或其組件。此可包含一使用者介面或與其他裝置介接或在其他裝置之間介接。在一些情況中，輸入145可為經由一或多個周邊組件130與系統100介接或可由I/O控制器135管理之一周邊裝置。
輸出150可表示系統100外部之一裝置或信號，其經組態以自系統100或其組件之任一者接收一輸出。輸出150之實例可包含一顯示器、音訊揚聲器、一列印裝置或印刷電路板上之另一處理器等等。在一些情況中，輸出150可為經由一或多個周邊組件130與系統100介接或可由I/O控制器135管理之一周邊裝置。
系統100之組件可由經設計以實行其等功能之通用或專用電路組成。此可包含經組態以實行本文中所描述之功能之各種電路元件，例如導電線、電晶體、電容器、電感器、電阻器、放大器或其他主動或被動元件。
記憶體裝置110可包含一裝置記憶體控制器155及一或多個記憶體晶粒160。各記憶體晶粒160可包含一本端記憶體控制器165 (例如，本端記憶體控制器165-a、本端記憶體控制器165-b及/或本端記憶體控制器165-N )及一記憶體陣列170 (例如，記憶體陣列170-a、記憶體陣列170-b及/或記憶體陣列170-N )。一記憶體陣列170可為記憶體胞之一集合(例如，一格柵)，其中各記憶體胞經組態以儲存至少一個數位資料位元。參考圖2更詳細地描述記憶體陣列170及/或記憶體胞之特徵。
在一些實例中，一記憶體陣列170可包含多個記憶體庫，且各記憶體庫可包含多個子陣列。在一些情況中，各子陣列包含多個記憶體胞列，該多個記憶體胞列可被一外部裝置(例如，一主機裝置、外部記憶體控制器105)存取。一給定子陣列可包含或利用一對應鎖存電路，該鎖存電路可允許記憶體裝置110獨立於其他子陣列甚至相同庫中之其他子陣列中之記憶體胞列之相位而維持給定子陣列之一記憶體胞列之相位(例如，與諸如一預充電命令之一存取操作相關聯之時序信號)。
記憶體裝置110可為一二維(2D)記憶體胞陣列之一實例或可為一三維(3D)記憶體胞陣列之一實例。例如，一2D記憶體裝置可包含單個記憶體晶粒160。一3D記憶體裝置可包含兩個或更多個記憶體晶粒160 (例如，記憶體晶粒160-a、記憶體晶粒160-b及/或任何數量之記憶體晶粒160-N )。在一3D記憶體裝置中，複數個記憶體晶粒160-N 可經堆疊於彼此頂部上或彼此緊鄰。在一些情況中，一3D記憶體裝置中之記憶體晶粒160-N 可稱為層疊、層級、層或晶粒。一3D記憶體裝置可包含任何數量之堆疊式記憶體晶粒160-N (例如，高至兩個、高至三個、高至四個、高至五個、高至六個、高至七個、高至八個)。與單個2D記憶體裝置相比，此可增加可經定位於一基板上之記憶體胞之數量，其繼而可降低生產成本或增加記憶體陣列之效能或兩者。在某個3D記憶體裝置中，不同層疊可分享至少一個共同存取線使得一些層疊可分享一字線、一數位線及/或一板線之至少一者。
裝置記憶體控制器155可包含經組態以控制記憶體裝置110之操作之電路或組件。因而，裝置記憶體控制器155可包含使記憶體裝置110能夠執行命令之硬體、韌體及軟體且可經組態以接收、傳輸或執行與記憶體裝置110相關之命令、資料或控制資訊。裝置記憶體控制器155可經組態以與外部記憶體控制器105、一或多個記憶體晶粒160或處理器120通信。在一些情況中，記憶體裝置110可自外部記憶體控制器105接收資料及/或命令。例如，記憶體裝置110可接收指示記憶體裝置110將代表系統100之一組件(例如，處理器120)儲存特定資料之一寫入命令或指示記憶體裝置110將儲存於一記憶體晶粒160中之特定資料提供至系統100之一組件(例如，處理器120)之一讀取命令。在一些情況中，裝置記憶體控制器155可結合記憶體晶粒160之本端記憶體控制器165控制本文中所描述之記憶體裝置110之操作。包含於裝置記憶體控制器155及/或本端記憶體控制器165中之組件之實例可包含用於解調變自外部記憶體控制器105接收之信號之接收器、用於調變且傳輸信號至外部記憶體控制器105之解碼器、邏輯、解碼器、放大器、濾波器或類似物。
本端記憶體控制器165 (例如，在一記憶體晶粒160本端)可經組態以控制記憶體晶粒160之操作。再者，本端記憶體控制器165可經組態以與裝置記憶體控制器155通信(例如，接收及傳輸資料及/或命令)。本端記憶體控制器165可支援裝置記憶體控制器155以控制如本文中所描述之記憶體裝置110之操作。在一些情況中，記憶體裝置110不包含裝置記憶體控制器155，且本端記憶體控制器165或外部記憶體控制器105可執行本文中所描述之各種功能。因而，本端記憶體控制器165可經組態以與裝置記憶體控制器155、與其他本端記憶體控制器165或直接與外部記憶體控制器105或處理器120通信。
外部記憶體控制器105可經組態以實現系統100之組件(例如，處理器120)與記憶體裝置110之間的資訊、資料及/或命令通信。外部記憶體控制器105可充當系統100之組件與記憶體裝置110之間的一聯絡者使得系統100之組件可無需知道記憶體裝置之操作之細節。系統100之組件可將外部記憶體控制器105滿意之請求呈現給外部記憶體控制器105 (例如，存取命令，包含讀取命令或寫入命令)。外部記憶體控制器105可轉換或轉譯在系統100之組件與記憶體裝置110之間交換之通信。在一些情況中，外部記憶體控制器105可包含產生一共同(源極)系統時脈信號之一系統時脈。在一些情況中，外部記憶體控制器105可包含產生一共同(源極)資料時脈信號之一共同資料時脈。
外部記憶體控制器105可為一主機裝置之部分或與一主機裝置相關聯且可將一或多個命令發送至記憶體裝置110。在一些實例中，外部記憶體控制器可將開啟一子陣列中之一記憶體胞列之一啟動命令發送至記憶體裝置110，之後將存取該子陣列中之記憶體胞列之一存取命令發送至記憶體裝置110。外部記憶體控制器105可判定存取一第二記憶體胞列(例如，在相同或不同子陣列中)且可基於一tRP或一tRP_S而選擇用於將一第二啟動命令發送至記憶體裝置110之一時間，該tRP或該tRP_S之各者可對應於第一列之一預充電命令與第二啟動命令之間的一延遲(例如，一等待持續時間)。例如，若一第二記憶體胞列在不同於一第一記憶體胞列之一子陣列中，則外部記憶體控制器105可根據tRP_S判定在第一記憶體胞列之一預充電命令後發送開啟第二記憶體胞列之第二啟動命令。在其他情況中，若一第二記憶體胞列在相同子陣列中，則外部記憶體控制器105可根據tRP判定在一第一記憶體胞列之一預充電命令後發送開啟第二記憶體胞列之第二啟動命令。
在一些情況中，外部記憶體控制器105或系統100之其他組件或本文中所描述之其功能可由處理器120來實施。例如，外部記憶體控制器105可為由處理器120或系統100之其他組件實施之硬體、韌體或軟體，或其等某個組合。雖然外部記憶體控制器105被描繪為在記憶體裝置110外部，但在一些情況中，外部記憶體控制器105或本文中所描述之其功能可由一記憶體裝置110來實施。例如，外部記憶體控制器105可為由裝置記憶體控制器155或一或多個本端記憶體控制器165實施之硬體、韌體或軟體，或其等某個組合。在一些情況中，外部記憶體控制器105可跨處理器120及記憶體裝置110分佈使得外部記憶體控制器105之部分由處理器120來實施且其他部分由一裝置記憶體控制器155或一本端記憶體控制器165來實施。同樣地，在一些情況中，本文中歸於裝置記憶體控制器155或本端記憶體控制器165之一或多個功能可由外部記憶體控制器105 (與處理器120分離或如包含於處理器120中)來執行。
系統100之組件可使用複數個通道115與記憶體裝置110交換資訊。在一些實例中，通道115可實現外部記憶體控制器105與記憶體裝置110之間的通信。各通道115可包含與系統100之組件相關聯之終端之間的一或多個信號路徑或傳輸媒體(例如，導體)。例如，一通道115可包含在外部記憶體控制器105處包含一或多個接針或襯墊且在記憶體裝置110處包含一或多個接針或襯墊之一第一終端。一接針可為系統100之一裝置之一導電輸入或輸出點，且一接針可經組態以充當一通道之部分。
在一些情況中，一終端之一接針或襯墊可為通道115之一信號路徑之部分。額外信號路徑可與一通道之一終端耦合以在系統100之一組件內路由信號。例如，記憶體裝置110可包含將一信號自一通道115之一終端路由至記憶體裝置110之各種組件(例如，一裝置記憶體控制器155、記憶體晶粒160、本端記憶體控制器165、記憶體陣列170)之信號路徑(例如，記憶體裝置110或其組件內部(諸如一記憶體晶粒160內部)之信號路徑)。
通道115 (及相關聯信號路徑及終端)可專用於傳達特定類型之資訊。在一些情況中，一通道115可為一彙總通道且因此可包含多個個別通道。例如，一資料通道190可為x4 (例如，包含四個信號路徑)、x8 (例如，包含八個信號路徑)、x16 (包含十六個信號路徑)等等。透過通道傳達之信號可使用一雙倍資料速率(DDR)時序方案。例如，一信號之一些符號可經暫存於一時脈信號之一上升邊緣上且該信號之其他符號可經暫存於該時脈信號之一下降邊緣上。透過通道傳達之信號可使用單倍資料速率(SDR)發信。例如，可針對各時脈循環暫存該信號之一個符號。
在一些情況中，通道115可包含一或多個命令及位址(CA)通道186。CA通道186可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達命令，包含與命令相關聯之控制資訊(例如，位址資訊)。例如，CA通道186可包含具有所期望資料之一位址之一讀取命令。在一些情況中，CA通道186可經暫存於一上升時脈信號邊緣及/或一下降時脈信號邊緣上。在一些情況中，一CA通道186可包含任何數量之信號路徑以解碼位址及命令資料(例如，八個或九個信號路徑)。
在一些情況中，通道115可包含一或多個時脈信號(CK)通道188。CK通道188可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達一或多個共同時脈信號。各時脈信號可經組態以在一高狀態與一低狀態之間振盪且協調外部記憶體控制器105及記憶體裝置110之動作。在一些情況中，時脈信號可為一差分輸出(例如，一CK_t信號及一CK_c信號)且CK通道188之信號路徑可對應地組態。在一些情況中，時脈信號可為單端型。一CK通道188可包含任何數量之信號路徑。在一些情況中，時脈信號CK (例如，一CK_t信號及一CK_c信號)可為命令提供一時序參考且為記憶體裝置110提供定址操作或為記憶體裝置110提供其他全系統操作。因此，時脈信號CK可不同地稱為控制時脈信號CK、命令時脈信號CK或系統時脈信號CK。系統時脈信號CK可由一系統時脈產生，其可包含一或多個硬體組件(例如，振盪器、晶體、邏輯閘、電晶體或類似物)。
在一些情況中，通道115可包含一或多個資料(DQ)通道190。資料通道190可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達資料及/或控制資訊。例如，資料通道190可傳達待寫入至記憶體裝置110之資訊(例如，雙向)或自記憶體裝置110讀取之資訊。
在一些情況中，通道115可包含可專用於其他目的之一或多個其他通道192。此等其他通道192可包含任何數量之信號路徑。
通道115可使用多種不同架構耦合外部記憶體控制器105與記憶體裝置110。各種架構之實例可包含一匯流排、一點對點連接、一交叉開關、一高密度中介層(諸如矽中介層)或形成於一有機基板中之通道或其等某個組合。例如，在一些情況中，信號路徑可至少部分地包含一高密度中介層，諸如矽中介層或玻璃中介層。
可使用多種不同調變方案調變透過通道115傳達之信號。在一些情況中，一二進位符號(或二進位層級)調變方案可用來調變在外部記憶體控制器105與記憶體裝置110之間傳達之信號。一二進位符號調變方案可為一M-ary調變方案之一實例，其中M等於2。一二進位符號調變方案之各符號可經組態以表示一個數位資料位元(例如，一符號可表示一邏輯1或一邏輯0)。二進位符號調變方案之實例包含但不限於不歸零(NRZ)、單極編碼、雙極編碼、曼徹斯特(Manchester)編碼、具有兩個符號(例如，PAM2)之脈衝振幅調變(PAM)及/或其他。
在一些情況中，一多符號(或多層級)調變方案可用來調變在外部記憶體控制器105與記憶體裝置110之間傳達之信號。一多符號調變方案可為一M-ary調變方案之一實例，其中M大於或等於3。一多符號調變方案之各符號可經組態以表示一個以上數位資料位元(例如，一符號可表示一邏輯00、一邏輯01、一邏輯10或一邏輯11)。多符號調變方案之實例包含但不限於PAM3、PAM4、PAM8等、正交振幅調變(QAM)、正交相移鍵控(QPSK)及/或其他。一多符號信號(例如，一PAM3信號或一PAM4信號)可為使用一調變方案調變之一信號，該調變方案包含至少三個層級以編碼一個以上資訊位元。多符號調變方案及符號可替代地稱為非二進位、多位元或較高階調變方案及符號。
圖2繪示根據如本文中所揭示之實例之一記憶體晶粒200之一實例。記憶體晶粒200可為參考圖1所描述之記憶體晶粒160之一實例。在一些情況中，記憶體晶粒200可稱為記憶體晶片、記憶體裝置或電子記憶體設備。記憶體晶粒200可包含可程式化以儲存不同邏輯狀態之一或多個記憶體胞205。各記憶體胞205可程式化以儲存兩種或更多種狀態。例如，記憶體胞205可經組態以每次儲存一個數位邏輯位元(例如，一邏輯0及一邏輯1)。在一些情況中，單個記憶體胞205 (例如，一多位階記憶體胞)可經組態以每次儲存一個以上數位邏輯位元(例如，一邏輯00、邏輯01、邏輯10或一邏輯11)。
一記憶體胞205可儲存代表一電容器中之可程式化狀態之一電荷。DRAM架構可包含一電容器，該電容器包含一介電材料以儲存代表可程式化狀態之一電荷。在其他記憶體架構中，其他儲存裝置及組件係可能的。例如，可採用非線性介電材料(例如，鐵電材料)。
可藉由啟動或選擇諸如一字線210及/或一數位線215之存取線而對記憶體胞205執行諸如讀取及寫入之操作。在一些情況中，數位線215亦可稱為位元線。在不損失理解或操作之情況下，對存取線、字線及數位線或其等類似物之引用可互換。啟動或選擇一字線210或一數位線215可包含將一電壓施加至各自線。
記憶體晶粒200可包含配置成一格柵狀圖案之存取線(例如，字線210及數位線215)。記憶體胞205可經定位於字線210及數位線215之交叉點處。藉由加偏壓於一字線210及一數位線215 (例如，將一電壓施加至字線210或數位線215)，可在其等之交叉點處存取單個記憶體胞205。
可透過一列解碼器220或一行解碼器225控制存取記憶體胞205。例如，一列解碼器220可自本端記憶體控制器260接收一列位址且基於經接收之列位址啟動一字線210。一行解碼器225可自本端記憶體控制器260接收一行位址且基於經接收之行位址啟動一數位線215。例如，記憶體晶粒200可包含多個字線210 (標記為WL_1至WL_M)及多個數位線215 (標記為DL_1至DL_N)，其中M及N取決於記憶體陣列之大小。因此，藉由啟動一字線210及一數位線215 (例如，WL_1及DL_3)，可存取其等交叉點處之記憶體胞205。一字線210與一數位線215之交叉點(在一二維或三維組態中)可稱為記憶體胞205之一位址。
記憶體胞205可包含一邏輯儲存組件，諸如電容器230及一切換組件235。電容器230可為一介電電容器或一鐵電電容器之一實例。電容器230之一第一節點可與切換組件235耦合且電容器230之一第二節點可與一電壓源240耦合。在一些情況中，電壓源240可為胞板參考電壓(諸如Vpl)或可接地(諸如Vss)。在一些情況中，電壓源240可為與一板線驅動器耦合之一板線之一實例。切換組件235可為一電晶體或選擇性地建立或撤銷建立兩個組件之間的電子通信之任何其他類型之切換裝置之一實例。
在一些實例中，記憶體胞205之一部分可為一記憶體庫之一子陣列之記憶體胞205之一列之部分。可透過一或多個命令存取(例如，由一主機裝置存取)記憶體胞205之列。例如，可基於一啟動命令而開啟記憶體胞205之列，一存取命令(例如，一讀取命令或一寫入命令)可存取儲存於記憶體胞205之列上之資料或將資料寫入至記憶體胞205之列，且可基於一預充電命令關閉記憶體胞205之列。在一預充電命令後之一第一延遲(例如，對應於tRP)之後，可透過一啟動命令執行存取相同子陣列內之記憶體胞205之一第二列。在一預充電命令後之一第二較短延遲(例如，對應於tRP_S)之後，可透過一啟動命令執行存取一不同子陣列內之記憶體胞205之一第二列。
選擇或撤銷選擇記憶體胞205可藉由啟動或撤銷啟動切換組件235來完成。電容器230可使用切換組件235與數位線215電子通信。例如，電容器230可在撤銷啟動切換組件235時與數位線215隔離，且電容器230可在啟動切換組件235時與數位線215耦合。在一些情況中，切換組件235係一電晶體且其操作可藉由將一電壓施加至電晶體閘極來控制，其中電晶體閘極與電晶體源極之間的電壓差可大於或小於電晶體之一臨限電壓。在一些情況中，切換組件235可為一p型電晶體或一n型電晶體。字線210可與切換組件235之閘極電子通信且可基於施加至字線210之一電壓啟動/撤銷啟動切換組件235。
一字線210可為與一記憶體胞205電子通信之一導電線，其用來對記憶體胞205執行存取操作。在一些架構中，字線210可與一記憶體胞205之一切換組件235之一閘極電子通信且可經組態以控制記憶體胞之切換組件235。在一些架構中，字線210可與記憶體胞205之電容器之一節點電子通信且記憶體胞205可不包含一切換組件。
一數位線215可為連接記憶體胞205與一感測組件245之一導電線。在一些架構中，記憶體胞205可在一存取操作之部分期間選擇性地與數位線215耦合。例如，字線210及記憶體胞205之切換組件235可經組態以耦合及/或隔離記憶體胞205之電容器230與數位線215。在一些架構中，記憶體胞205可與數位線215電子通信(例如，恆定)。
感測組件245可經組態以偵測儲存於記憶體胞205之電容器230上之一狀態(例如，一電荷)且基於經儲存之狀態判定記憶體胞205之一邏輯狀態。在一些情況中，由一記憶體胞205儲存之電荷可極其小。因而，感測組件245可包含一或多個感測放大器以放大記憶體胞205之信號輸出。感測放大器可在一讀取操作期間偵測一數位線215之電荷之小變化且可基於經偵測之電荷產生對應於一邏輯狀態0或一邏輯狀態1之信號。在一讀取操作期間，記憶體胞205之電容器230可將一信號輸出(例如，使一電荷放電)至其對應數位線215。該信號可引起數位線215之一電壓變化。感測組件245可經組態以比較跨數位線215自記憶體胞205接收之信號與一參考信號250 (例如，參考電壓)。感測組件245可基於該比較判定記憶體胞205之經儲存之狀態。例如，在二進位發信中，若數位線215具有高於參考信號250之一電壓，則感測組件245可判定記憶體胞205之經儲存狀態係一邏輯1，且若數位線215具有低於參考信號250之一電壓，則感測組件245可判定記憶體胞205之經儲存狀態係一邏輯0。感測組件245可包含各種電晶體或放大器以偵測及放大信號之一差異。記憶體胞205之經偵測之邏輯狀態可被提供為感測組件245之一輸出(例如，至一輸入/輸出組件255)，且可(例如，直接或使用本端記憶體控制器260)向包含記憶體晶粒200之一記憶體裝置110之另一組件(諸如一裝置記憶體控制器155)指示經偵測之邏輯狀態。
本端記憶體控制器260可透過各種組件(例如，列解碼器220、行解碼器225及感測組件245)控制記憶體胞205之操作。本端記憶體控制器260可為參考圖1所描述之本端記憶體控制器165之一實例。在一些情況中，列解碼器220、行解碼器225及感測組件245之一或多者可與本端記憶體控制器260共置。本端記憶體控制器260可經組態以：自一外部記憶體控制器105 (或參考圖1所描述之一裝置記憶體控制器155)接收命令及/或資料；將該等命令及/或資料轉譯為可由記憶體晶粒200使用之資訊；對記憶體晶粒200執行一或多個操作；及回應於執行一或多個操作而將資料自記憶體晶粒200傳達至外部記憶體控制器105 (或裝置記憶體控制器155)。本端記憶體控制器260可產生列及行位址信號以啟動目標字線210及目標數位線215。本端記憶體控制器260亦可產生及控制在記憶體晶粒200之操作期間使用之各種電壓或電流。一般而言，本文中所論述之一經施加電壓或電流之振幅、形狀或持續時間可經調整或改變且可針對在操作記憶體晶粒200時論述之各種操作而不同。
在一些情況中，本端記憶體控制器260可經組態以執行對記憶體晶粒200之一或多個記憶體胞205之一寫入操作(例如，一程式化操作)。在一寫入操作期間，記憶體晶粒200之一記憶體胞205可經程式化以儲存一所期望邏輯狀態。在一些情況中，可在單個寫入操作期間程式化複數個記憶體胞205。本端記憶體控制器260可識別對其執行寫入操作之一目標記憶體胞205。本端記憶體控制器260可識別與目標記憶體胞205電子通信之一目標字線210及一目標數位線215 (例如，目標記憶體胞205之位址)。本端記憶體控制器260可啟動目標字線210及目標數位線215 (例如，將一電壓施加至字線210或數位線215)以存取目標記憶體胞205。本端記憶體控制器260可在寫入操作期間將一特定信號(例如，電壓)施加至數位線215以將一特定狀態(例如，電荷)儲存於記憶體胞205之電容器230中，該特定狀態(例如，電荷)可指示一所期望邏輯狀態。
在一些情況中，本端記憶體控制器260可經組態以對記憶體晶粒200之一或多個記憶體胞205執行一讀取操作(例如，一感測操作)。在一讀取操作期間，可判定儲存於記憶體晶粒200之一記憶體胞205中之邏輯狀態。在一些情況中，可在單個讀取操作期間感測複數個記憶體胞205。本端記憶體控制器260可識別對其執行讀取操作之一目標記憶體胞205。本端記憶體控制器260可識別與目標記憶體胞205電子通信之一目標字線210及一目標數位線215 (例如，目標記憶體胞205之位址)。本端記憶體控制器260可啟動目標字線210及目標數位線215 (例如，將一電壓施加至字線210或數位線215)以存取目標記憶體胞205。目標記憶體胞205可回應於加偏壓於存取線而將一信號傳送至感測組件245。感測組件245可放大該信號。本端記憶體控制器260可起動感測組件245 (例如，鎖存感測組件245)且由此比較自記憶體胞205接收之信號與參考信號250。基於該比較，感測組件245可判定儲存於記憶體胞205上之一邏輯狀態。作為讀取操作之部分，本端記憶體控制器260可將儲存於記憶體胞205上之邏輯狀態傳達至外部記憶體控制器105 (或裝置記憶體控制器155)。
在一些記憶體架構中，存取記憶體胞205可使儲存於一記憶體胞205中之邏輯狀態降級或損毀。例如，在DRAM架構中執行之一讀取操作可使目標記憶體胞之電容器部分地或完全地放電。本端記憶體控制器260可執行一重寫操作或一再新操作以使記憶體胞返回至其原始邏輯狀態。本端記憶體控制器260可在一讀取操作之後將邏輯狀態重寫至目標記憶體胞。在一些情況中，重寫操作可被視為讀取操作之部分。另外，啟動單個存取線(諸如一字線210)可干擾儲存於與該存取線電子通信之一些記憶體胞中之狀態。因此，可對尚未被存取之一或多個記憶體胞執行一重寫操作或再新操作。
圖3繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一記憶體儲存系統300之一實例。記憶體儲存系統300可包含主機裝置305及記憶體裝置310。主機裝置305可包含記憶體控制器315 (其可為如參考圖1所描述之一外部記憶體控制器之一實例)，該記憶體控制器315可透過CA匯流排320及/或資料匯流排325與記憶體裝置310通信(其可為如參考圖1所描述之一記憶體裝置110之一實例)。記憶體裝置310可利用DRAM、FeRAM或其他類型之記憶體來將資料儲存於記憶體裝置310處。儲存於記憶體裝置310中之資料可由記憶體控制器315存取且記憶體控制器315存取儲存於記憶體裝置310處之資料之程序可稱為存取操作。
一存取操作，諸如一讀取或一寫入操作可作為一系列命令(例如，作為一命令序列)傳達(例如，由主機裝置305發送)至記憶體裝置310。可由記憶體控制器315透過CA匯流排320 (其係一CA匯流排186之一實例)將該等命令傳達至記憶體裝置310。該等命令可由記憶體裝置310接收，且可在記憶體裝置310處觸發對應操作以讀取、寫入或以其他方式存取由記憶體裝置310儲存之資料(例如，在記憶體裝置310之一或多個記憶體胞處)。可透過資料匯流排325 (其係一DQ匯流排190之一實例)在主機裝置305與記憶體裝置310之間傳達儲存於記憶體裝置310處或寫入至記憶體裝置310之資料。
記憶體裝置310可包含多個子陣列335。子陣列335可儲存記憶體裝置310中所含有之資料。子陣列335可被分群為庫330。在一些實例中，記憶體裝置310可含有三十二個庫330，該三十二個庫330之各者可包含記憶體胞之多個子陣列335。例如，一或多個庫330(例如，庫330-a及庫330-b)可含有十六個子陣列335。第一子陣列335-a及第二子陣列335-b可為子陣列335之實例且如此實例中所展示，經定位於記憶體裝置310之兩個不同庫330中。子陣列335可各含有可儲存與記憶體裝置310相關聯之資料或可將資料寫入至記憶體裝置310之個別記憶體胞列，諸如列340。
在一些情況中，由記憶體裝置310接收之一命令可引起記憶體裝置310產生一或多個相關相位(例如，使用相位產生器350)。例如，針對由記憶體裝置310接收之各啟動、存取或預充電命令，記憶體裝置310之相位產生器350可產生一相關相位集。該相關相位集可指代或可包含共同地觸發或以其他方式控制一子陣列335內之內部操作之序列之時序信號，執行一命令操作可包含執行此等內部操作之一集合(例如，在一子陣列335處執行一啟動操作可包含執行相控內部操作之一第一集合，在一子陣列335處執行諸如一讀取或寫入操作之一存取操作可包含執行相控內部操作之一第二集合，且在一子陣列335處執行一預充電操作可包含執行相控內部操作之一第三集合)。因此，該等相位可管控該等命令所針對之一給定子陣列335之一給定列之存取操作之內部時序。在一些實例中，該等相位可為內部時序信號，其等在個別列基礎上觸發對應於命令操作之電操作(例如，實體電操作)以存取一給定列340之記憶體胞。
記憶體裝置310可包含任何數目個相位產生器350 (例如，每子陣列335一個，每庫330一個，每記憶體晶粒一個或每記憶體裝置310一個)。作為一項實例，一相位產生器350可包含於記憶體裝置310中包含之一裝置記憶體控制器155或一本端記憶體控制器165之態樣中或包含該裝置記憶體控制器155或該本端記憶體控制器165之態樣。作為另一實例，一相位產生器350可包含邏輯或其他專用電路，該邏輯或其他專用電路可包含於對應命令所針對之庫330中，與其耦合或以其他方式與其相關聯(例如，各庫330可包含一各自相位產生器350，與其耦合或以其他方式與其相關聯)，即，可在每庫330基礎上產生相位。在記憶體裝置310內但在一對應子陣列335之外部產生之相位及其他信號可稱為全域相位或信號。作為另一實例，各子陣列335可包含一各自相位產生器350，與其耦合或以其他方式與其相關聯，且可本端地產生各子陣列335之相位。
可每庫330產生全域相位。此可支援同時(並列，存取不同庫330中之列在時間上至少部分重疊)存取不同庫330。在一些實例中，可在記憶體裝置310中之一庫330中之一列340上發生一啟動及/或預充電操作時，在一不同庫330中之一列340上發生一啟動及/或預充電操作。
在一些實例中，各子陣列335可包含、使用或以其他方式相關聯於一對應(例如，一個對應)列緩衝器以存取儲存於子陣列335中之資料。另外或替代地，一庫330內之各子陣列335可包含、使用或以其他方式相關聯於一對應鎖存電路345，該鎖存電路345可複製與子陣列335相關聯之相位且獨立於與庫330或記憶體裝置310中之剩餘子陣列335相關聯之相位而維持(保存、儲存)該等相位。例如，一鎖存電路345可儲存全域相位之複製版本(複本)或與對應子陣列335相關聯(用於在對應子陣列335上執行操作)之其他信號。鎖存電路345可使記憶體儲存系統300能夠根據本文中所描述之實例進行最佳化。例如，此可支援同時(並列，其中存取相同庫330之不同子陣列335中之列在時間上至少部分重疊)存取相同庫330之不同子陣列335。在一些實例中，在記憶體裝置310中之一庫330之一第一子陣列335中之一列340上發生一啟動及/或預充電操作時，可在庫330之一第二子陣列中之一列340上發生一啟動及/或預充電操作。
存取一列340可涉及一或多個操作，且各操作可促成存取該列之總延時。此等操作可基於(回應於)對應命令，該等命令可由記憶體控制器315傳達至記憶體裝置310。存取一庫330中之一子陣列335內之一列340之命令可包含一啟動命令(對應於一啟動操作)、一存取命令(對應於例如，一讀取操作、一寫入操作、一程式化操作、一重設操作、一重寫操作)及一預充電命令(對應於一預充電操作)。該啟動操作可開啟記憶體胞列340。該存取操作可存取經開啟之(例如，經啟動)之列340中所含有之資料(例如，在一讀取操作之情況中)或將資料寫入至經開啟之列340中(例如，在一寫入操作之情況中)。該預充電操作可關閉經開啟之列340。
可執行全部三個操作以存取記憶體裝置310之一庫330中之一子陣列335內之一記憶體胞列340。在一些實例中，可在一存取操作之前執行啟動操作以開啟列340。另外，可在一存取操作之後執行預充電操作以關閉經啟動之列340。在一些情況中，可在相同庫330中之一列340之一後續存取操作之前執行一預充電操作。可將對應命令自記憶體控制器315傳達至記憶體裝置310作為一系列命令(例如，作為一命令序列)。該等命令可包含一啟動命令、一存取命令及一預充電命令，且可按照執行對應操作之順序來接收。
圖4繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一命令時間線400之一實例。圖4繪示一記憶體裝置之不同庫內之兩個不同子陣列中之兩個列之實例性存取，該等庫可為如關於圖3所描述之對應裝置之實例。例如，第一庫405及第二庫435可為一記憶體裝置內之兩個個別庫。
包含第一庫405及第二庫435之一記憶體裝置可自諸如圖3之記憶體控制器315之一主機裝置接收命令。主機裝置可透過一CA匯流排320-a將命令傳達至記憶體裝置。可透過相同CA匯流排320-a接收與第一庫405及第二庫435相關聯之命令，但為了清楚地繪示與兩個庫405、435相關聯之單獨命令而在圖4中可出現CA匯流排320-a之兩個例項。
記憶體裝置可透過CA匯流排320-a接收第一庫405中之一記憶體胞列(例如，在一子陣列中)之第一啟動命令415。第一啟動命令415可觸發啟動相位，該等啟動相位可包括用來開啟第一庫405中之列之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-a接收第一庫405中之列內之一或多個記憶體胞之第一存取命令420。第一存取命令420可觸發額外相位(未展示)，該等額外相位可包括用來讀取、寫入或以其他方式存取第一庫405中之開啟列內之記憶體胞之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-a接收第一庫405中之列之一第一預充電命令425。第一預充電命令425可觸發預充電相位(未展示)，該等預充電相位可包括用來關閉第一庫405中之列之內部操作之時序或其他信號。
記憶體裝置亦可透過CA匯流排320-a接收第二庫435中之一記憶體胞列(例如，在一子陣列中)之一第二啟動命令445。第二啟動命令445可觸發啟動相位(未展示)，該等啟動相位可包括用來開啟第二庫435中之列之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-a接收第二庫435中之列內之一或多個記憶體胞之第二存取命令450。第二存取命令450可觸發額外相位(未展示)，該等額外相位可包括用來讀取、寫入或以其他方式存取第二庫435中之開啟列內之記憶體胞之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-a接收第二庫435中之列之一第二預充電命令455。第二預充電命令455可觸發預充電相位(未展示)，該等預充電相位可包括用來關閉第二庫435中之列之內部操作之時序或其他信號。
然而，在如本文中所描述之一些實例中，包含第一庫405及第二庫435之記憶體裝置可使用以子陣列粒度位準操作之子陣列特定結構或程序(例如，子陣列特定鎖存電路345，如參考圖3所描述)維持相位。例如，記憶體裝置可使用特定於第一庫405 (例如，專用於第一庫405，包含於第一庫405中)之結構或程序維持相位。
時間tRRD 430 (例如，列至列存取時間延遲)可為在記憶體裝置接收第一庫405中之一子陣列之一列之第一啟動命令415與記憶體裝置接收第二庫435中之一子陣列之一列之第二啟動命令445之間經過之時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。
在一些情況中，tRRD 430可小於由第一啟動命令415觸發之相位所管控之內部操作存取第一庫405內部之開啟列之時間。歸因於第一庫405及第二庫435具有用於存取儲存於單獨庫中所含有之列中之資料之各自列緩衝器，在第一庫405中之一列之後續存取及預充電操作之前啟動第二庫435中之一列可係可能的。在一些實例中，針對本文中所描述之一記憶體裝置，第一庫405及第二庫435內之子陣列可具有經組態以維持由透過CA匯流排320-a發送之命令觸發之記憶體裝置內部之相位之各自鎖存電路(例如，圖3之鎖存電路345)。鎖存電路可允許一主機裝置根據不同時間延遲(例如，一tRP或一tRP_S)基於一個庫(例如，第一庫405或第二庫435之一者)內之記憶體胞列是否在相同庫(例如，第一庫405或第二庫435之一者)內之相同或不同子陣列中來存取該等列。
圖5繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一命令時間線500之一實例。圖5繪示在一記憶體裝置之相同庫內之兩個不同子陣列中之兩個列之實例性存取，該等子陣列可為如關於圖3及圖4所描述之對應裝置之實例。例如，第一子陣列505及第二子陣列580可為一記憶體裝置之相同庫內之兩個個別子陣列。
包含第一子陣列505及第二子陣列580之一記憶體裝置可自諸如圖3之記憶體控制器315之一主機裝置接收命令。主機裝置可透過一CA匯流排320-b將命令傳達至記憶體裝置。可透過相同CA匯流排320-b接收與第一子陣列505及第二子陣列580相關聯之命令，但為了清楚地繪示與兩個子陣列505、580相關聯之單獨命令而在圖5中可能出現CA匯流排320-b之兩個例項。與第一子陣列505相關聯之命令可觸發相位545，且與第二子陣列580相關聯之命令可觸發相位590。
記憶體裝置可透過CA匯流排320-b接收第一子陣列505中之一記憶體胞列之第一啟動命令515。第一啟動命令515可觸發第一啟動相位550，該第一啟動相位550可包括用來開啟第一子陣列505中之列之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-b接收第一子陣列505中之列內之一或多個記憶體胞之第一存取命令520。第一存取命令520可觸發額外相位(未展示)，該等額外相位可包括用來讀取、寫入或以其他方式存取第一子陣列505中之開啟列內之記憶體胞之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-b接收第一子陣列505中之列之第一預充電命令525-a。第一預充電命令525-a可觸發預充電相位555，該預充電相位555可包括用來關閉第一子陣列505中之列之內部操作之時序或其他信號。
記憶體裝置亦可透過CA匯流排320-b接收第二子陣列580中之一記憶體胞列之一第二啟動命令595-a。第二啟動命令595-a可觸發第二啟動相位599，該第二啟動相位599可包括用來開啟第二子陣列580中之列之內部操作之時序或其他信號。
記憶體裝置可隨後透過CA匯流排320-b接收額外命令(未展示) (例如，存取第二子陣列580中之開啟列之一存取命令、關閉第二子陣列580中之列之一預充電命令)。
存取一記憶體裝置上之列之延時可基於各種全域操作時序，其等實例係在圖5中繪示。例如，時間tRCD 530 (例如，列地址至行地址延遲)可為在記憶體裝置接收第一啟動命令515與記憶體裝置接收第一存取命令520之間經過之時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRCD 530可為或包含由第一啟動相位550所管控之內部操作開啟第一子陣列505內部之列之時間。
時間tRTP 535 (例如，讀取至預充電延遲)可為在記憶體裝置接收第一存取命令520與記憶體裝置接收預充電命令525-a之間經過之時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRTP 535可為或包含由第一存取命令520觸發之相位所管控之內部操作存取第一子陣列505內部之開啟列之時間。
時間tRAS 540 (例如，列主動時間)可為在記憶體裝置接收第一啟動命令515與記憶體裝置接收預充電命令525-a之間經過之時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRAS 540可為或包含時間tRCD 530及時間tRTP 535之總和。
時間tRP 570 (例如，列預充電時間)可為在記憶體裝置接收預充電命令525-a與完成第一子陣列505內部之開啟列之預充電操作之間經過之時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRP 570可為或包含由預充電相位555所管控之內部操作關閉第一子陣列505內部之列之時間。
時間tRC 560 (例如，列循環時間)可為在記憶體裝置接收第一啟動命令515與完成第一子陣列505內部之開啟列之預充電操作之間經過之時間。因此，tRC 560可為或包含對一列執行一存取操作之總時間(例如，可為或包含時間tRAS 540及tRP 570之總和)。
針對一些記憶體裝置，一記憶體控制器315在將相同於與預充電命令525-a相關聯之列之庫內之另一列之一後續啟動命令發出至記憶體裝置之前可能必須等待至少tRP 570之一持續時間，而無關於與預充電命令525-a相關聯之列及隨後待開啟之列是否在相同子陣列中或該庫之不同子陣列中。例如，一些記憶體裝置可僅以庫位準產生及維持相位(例如，使用以庫粒度位準操作之庫特定結構或程序，而非以子陣列粒度位準操作之子陣列特定結構或程序)。在此等實例中，若記憶體裝置在tRP 570結束(其亦可為tRC 560結束)之前接收第二啟動命令595-a (用於相同庫中之一第二列)，則與第一子陣列505相關聯之相位545 (諸如預充電相位555)可經覆寫、替換或以其他方式損毀或丟失，且因此第一列之存取操作(例如，由預充電命令525-a觸發之預充電操作)之一或多個態樣可能不恰當地執行或完成。另外地或替代地，若記憶體裝置在tRP 570結束之前接收第二啟動命令595-a (用於相同庫中之一第二列)，則相同庫中之第二列之啟動(例如，開啟)可能不恰當地執行或完成，或可能出現某個其他錯誤狀況。
然而，在如本文中所描述之一些實例中，包含第一子陣列505及第二子陣列580 (兩者可在記憶體裝置之相同庫內)之記憶體裝置可使用以子陣列粒度位準操作之子陣列特定結構或程序(例如，子陣列特定鎖存電路345，如參考圖3所描述)維持相位(諸如相位545或相位590)。例如，記憶體裝置可使用特定於第一子陣列505 (例如，專用於第一子陣列505，包含於第一子陣列505中)之結構或程序維持相位545。因此，即使在tRP 570結束之前接收第二啟動命令595-a (例如，在關閉第一子陣列505中之第一列之前)，預充電相位555或其他相位545可繼續(持續，經維持)直至執行且完成預充電操作或第一列之存取操作之其他態樣。即，即使在相同於第一子陣列505之庫內，亦可維持相位545直至獨立於其他子陣列之任何相位或相關聯命令完成相關聯操作。
在一些情況中，相位545可全域地產生(例如，在記憶體裝置內，但在第一子陣列505外部，諸如藉由一裝置記憶體控制器155、一本端記憶體控制器165、一相位產生器350或由相同庫內之多個子陣列共用(經組態以產生其等相位)之某一其他邏輯或其他電路)，但可由特定於第一子陣列505之一組件複製及維持。在其他情況中，可產生且亦本端地 (例如，在第一子陣列505內) 維持相位545。
因此，針對如本文中所描述之一記憶體裝置，一記憶體控制器315可能夠等待對應於在發送預充電命令525-a與發送第二啟動命令595-a之間的tRP_S (例如，縮短的列預充電時間)之一持續時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRP_S 575可為在記憶體裝置接收預充電命令525-a與記憶體裝置接收第二啟動命令595-a之間的時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。如由圖5所展示，tRP_S 575可短於tRP 570。因此，例如，tRP 570在一些情況中可為一記憶體控制器315在發送一預充電命令與發送相同子陣列中之列之一立即連續啟動命令之間必須等待之一最小時間(例如，最小時脈循環數目)，而tRP_S 575可為記憶體控制器315在發送一預充電命令與發送相同庫之不同子陣列中之列之一立即連續啟動命令之間必須等待之一最小時間(例如，最小時脈循環數目)。
另外或替代地，針對如本文中所描述之一記憶體裝置，記憶體控制器315可能夠等待對應於在發送第一啟動命令515與發送第二啟動命令595-a之間的tRC_S (例如，縮短的列循環時間)之一持續時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。因此，tRC_S 565可為在記憶體裝置接收第一啟動命令515與記憶體裝置接收第二啟動命令595-a之間的時間(例如，時脈循環之一數目，其可為最小時脈循環數目)。如由圖5所展示，tRC_S 565可短於tRC 560。因此，例如，tRC 560在一些情況中可為一記憶體控制器315在發送相同子陣列中之列之連續啟動命令之間必須等待之一最小時間(例如，最小時脈循環數目)，而tRC_S 565可為記憶體控制器315在發送相同庫之不同子陣列中之列之連續啟動命令之間必須等待之一最小時間(例如，最小時脈循環數目)。
如參考第一子陣列505之相位545所描述，可使用特定於第二子陣列之結構或程序(例如，一鎖存電路345)維持第二子陣列580之相位590 (包含第二啟動相位599)。類似地，相位590可全域地產生且本端地複製或以其他方式維持，或在一些情況中可本端地產生。
在一些情況中，針對如本文中所描述之支援一tRP_S之一記憶體裝置，記憶體控制器315可基於與預充電命令525-a相關聯之列及與第二啟動命令595-a相關聯之列是否在相同庫內之相同子陣列或不同子陣列中而判定用於發出第二啟動命令595-a之一時間。例如，記憶體控制器315可基於與預充電命令525-a相關聯之列及與第二啟動命令595-a相關聯之列是否在相同子陣列或不同子陣列中而判定在發出預充電命令525-a與發出第二啟動命令595-a之間的一延遲。例如，此可包含在tRP 570與tRP_S 575之間進行選擇。在圖5中所繪示之實例中，與預充電命令525-a相關聯之列在第一子陣列505中，且與第二啟動命令595-a相關聯之列在第二子陣列580中，且因此記憶體控制器315可選擇tRP_S 575。在其他實例中，與一預充電命令相關聯之列及與一後續啟動命令相關聯之列可在相同子陣列中，且記憶體控制器315可選擇tRP 570，其在一些情況中可稱為預設tRP。
圖6繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一命令時間線600之一實例。圖6繪示在一記憶體裝置之相同庫內之兩個不同子陣列中之兩個列之存取操作期間之實例性命令發信以及實例性本端及全域發信，包含相位及相關聯延遲(例如，相對於一相關聯命令之內部操作之觸發)。
一記憶體裝置可自一記憶體控制器接收命令。如關於圖4及圖5所論述，命令之實例可為存取操作命令，其等可包含啟動命令、存取命令及預充電命令。可透過一CA匯流排320-c將該等命令傳達至記憶體裝置。
該等命令可觸發(例如，引起)記憶體裝置產生全域信號605，該等全域信號605可指示啟動一庫內之一組子陣列中之哪個子陣列(例如，任何當前正在進行之全域相位對應於該子陣列)。因此，例如，當記憶體裝置接收預充電命令525-b時，記憶體裝置可能先前已基於預充電命令525-b所針對之子陣列之一先前啟動命令而產生全域信號610-a。當全域信號610-a處於一高狀態時，此可指示或以其他方式對應於被啟動之一第一子陣列(預充電命令525-b針對該第一子陣列)。預充電命令525-b可代表參考圖5所描述之預充電命令525-a，且因此第一子陣列可為第一子陣列505。
作為另一實例，當記憶體裝置接收第二啟動命令595-b時，記憶體裝置可產生全域信號615-a。當全域信號615-a處於一高狀態時，此可指示或以其他方式對應於被啟動之子陣列(第二啟動命令595-b針對該子陣列)。第二啟動命令595-b可代表參考圖5所描述之第二啟動命令595，且因此第二子陣列可為第二子陣列580。
在一些情況中，記憶體裝置可在逐庫基礎上(例如，以一庫粒度位準)維持全域信號605 (例如，全域相位)。據此，當全域信號615-a被觸發(例如，變高)時，全域信號610-a可被損毀或以其他方式過早地中斷(例如，變低)。例如，預充電命令525-b可與一組對應預充電相位(例如，預充電相位555)相關聯，其之持續時間可對應於預充電信號延遲660-a，該預充電信號延遲660-a可對應於如參考圖5所描述之tRP 570。當記憶體裝置接收第二啟動命令595-b時，若基於一tRP_S 575接收第二啟動命令595-b，則全域信號610-a可在預充電信號延遲660-a結束之前變低，如圖5及圖6之實例中所繪示。
然而，記憶體裝置可使用任何數目個第一子陣列本端信號620本端地(例如，使用子陣列特定之結構或程序，諸如鎖存電路345)複製且維持全域信號60以及任何相關聯相位。例如，在產生第一子陣列之全域信號610-a時或之後，記憶體裝置亦可已產生(例如，透過複製、鎖存)局部化全域信號625，其可為如全域地產生之全域信號610-a之一複本(複製品)。記憶體裝置亦可已產生(例如，透過複製、鎖存)與全域信號610-a相關聯之任何全域相位(未展示)之局部化版本，其等可由第一相位630-a、第二相位635及第三相位640之實例表示。第一相位630-a可為相位信號之一上升邊緣以相對於接收預充電命令525-b之一第一相位延遲645-a觸發一對應內部操作(例如，一較廣泛預充電操作中包含之一第一內部操作)之一相位之一實例。第二相位635可為相位信號之一下降邊緣以相對於接收預充電命令525-b之一第二相位延遲650觸發一對應內部操作(例如，較廣泛預充電操作中包含之一第二內部操作)之一相位之一實例。第三相位640可為相位信號之一脈衝(例如，一上升邊緣及一下降邊緣之組合)以相對於接收預充電命令525-b之一第三相位延遲655觸發一對應內部操作(例如，較廣泛預充電操作中包含之一第三內部操作)之一相位之一實例。
如在圖6之實例中所繪示，即使在記憶體裝置接收第二啟動命令595-b之後，仍可維持第一子陣列本端信號620 (例如，可繼續演進且以其他方式持續直至完成)。例如，即使全域信號610-a歸因於接收第二啟動命令595-b (例如，在基於tRP_S 575之一時間)而過早地(例如，在預充電信號延遲660-a結束之前，在一tRP 570持續時間之前)下降，局部化全域信號625直至預充電信號延遲660-a結束才下降，且即使在已接收第二啟動命令595-b之後，仍可在適當時間(例如，以相對於預充電命令525-b之適當延遲)觸發(例如，藉由相關聯相位信號之一或多個變化)與對應相位(例如，相位630-a、645-a、640)相關聯之內部操作。
圖7繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一命令時間線700之一實例。圖7繪示在一記憶體裝置之相同庫內之三個不同子陣列中之三個列之存取操作期間之實例性命令發信以及實例性本端及全域發信，包含相位及相關聯延遲(例如，相對於一相關聯命令之內部操作之觸發)。
CA匯流排320-d、預充電命令525-c、第二啟動命令595-c、第一子陣列全域信號610-b及第二子陣列全域信號615-b可類似或相同於如參考圖6所描述之CA匯流排320-c、預充電命令525-b、第二啟動命令595-b、全域信號610-a及全域信號615-a。再者，第一子陣列本端信號710可類似或相同於如參考圖6所描述之第一子陣列本端信號620。即，第一局部化全域信號625-b、第一預充電信號延遲660-b、第一相位630-b及第一相位延遲645-b可類似或相同於局部化全域信號625、預充電信號延遲660-a、第一相位630-a及第一相位延遲645-a。在某些情況中，全域信號705可包含第一子陣列610-b、第二子陣列615-b及第三子陣列745。
圖7可繪示其中在第二啟動命令595-c之後由記憶體裝置在第一預充電信號延遲660-b結束之前(例如，在將與預充電命令525-c相關聯之tRP 570時間之前)接收一第二預充電命令715之一實例。
如圖7中所展示，當由記憶體裝置接收第二啟動命令595-c時，第二子陣列全域信號615-b可被觸發(例如，變高)，且全域信號610-a可被損毀或以其他方式過早地中斷(例如，變低)。然而，第一子陣列本端信號710可持續(例如，在第一子陣列內或針對第一子陣列本端地維持)。類似地，當接收第二預充電命令715時，第一子陣列本端信號710可持續(例如，在第一子陣列內或針對第一子陣列本端地維持)。因此，即使在完成相關聯預充電操作之前(例如，在關閉第一子陣列中之列之前)接收相同庫中之一第二子陣列之一第二啟動命令595-c及一第二預充電命令715兩者，第一子陣列本端信號710仍可持續達整個第一預充電信號延遲660-b。
此外，在產生第二子陣列全域信號615-b時或之後，記憶體裝置亦可產生(例如，透過複製、鎖存)第二局部化全域信號717，其可為如全域地產生之第二子陣列全域信號615-b之一複本(複製品)。記憶體裝置亦可已產生(例如，透過複製、鎖存)與第二子陣列全域信號615-b相關聯之任何全域相位(未展示)之局部化版本，其等可由第二相位720之實例表示，該第二相位720可為第二子陣列本端信號735中包含之任何數目個相位之一者。第二相位720可為相位信號之一上升邊緣以相對於接收第二預充電命令715之一第二相位延遲725觸發一對應內部操作(例如，一較廣泛預充電操作中包含之一內部操作)之一相位之一實例。
如在圖7之實例中所繪示，即使在由記憶體裝置接收第三啟動命令740之後，亦可維持第二子陣列本端信號735 (例如，可繼續演進且以其他方式持續直至完成)。例如，即使第二子陣列全域信號615-b歸因於接收第三啟動命令740 (例如，在基於tRP_S 575之一時間)而過早地(例如，在第二預充電信號延遲730結束之前，在相對於第二預充電命令715之一tRP 570持續時間之前)下降，第二局部化全域信號717直至第二預充電信號延遲730結束才下降，且即使在已接收第三啟動命令740之後，亦可在適當時間(例如，以相對於第二預充電命令715之適當延遲)觸發(例如，藉由相關聯相位信號之一或多個變化)與對應相位(例如，第二相位720)相關聯之內部操作。
因此，通常，藉由在每子陣列基礎上(例如，在各自子陣列內本端地)複製或以其他方式維持與子陣列特定操作相關聯之相位，可接收任何數目個命令且觸發其他子陣列(甚至相同庫內之其他子陣列)之對應相位而不會不利地影響該庫中之一先前啟動之子陣列之正在進行之操作(例如，相位及相關聯內部操作)。
圖8繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一記憶體裝置805之一方塊圖800。記憶體裝置805可為如參考圖3至圖7所描述之一記憶體裝置之態樣之一實例。記憶體裝置805可包含一命令組件810、一預充電管理器815、一列關閉模組820、一列開啟模組825、一時序信號產生器830、一時序信號管理器835、一鎖存器組件840及一相位信號管理器845。此等模組之各者可直接或間接地彼此通信(例如，經由一或多個匯流排)。
命令組件810可在記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令。在一些實例中，命令組件810可在關閉該庫之第一子陣列中之第一記憶體胞列之前在記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令。在一些情況中，命令組件810可在記憶體裝置處接收開啟該庫之一第三子陣列中之一第三記憶體胞列之一第三啟動命令。在一些態樣中，命令組件810可在記憶體裝置處接收開啟該庫之第三子陣列中之一第四記憶體胞列之一第四啟動命令，其中在接收第三預充電命令之後的一第二時間量內接收第四啟動命令，第二時間量長於第一時間量。在一些例項中，第一時間量包含一tRP_S且第二時間量包含一預設tRP。
預充電管理器815可在接收第一啟動命令之後在記憶體裝置處接收關閉第一記憶體胞列之一預充電命令。在一些實例中，預充電管理器815可在接收第二啟動命令之後在記憶體裝置處接收關閉第二記憶體胞列之一第二預充電命令。在一些態樣中，預充電管理器815可在記憶體裝置處接收關閉第三記憶體胞列之一第三預充電命令。
列關閉模組820可在接收第二啟動命令之後基於接收預充電命令而關閉第一記憶體胞列。在一些實例中，列關閉模組820可在接收第二啟動命令之後基於維持該組時序信號而關閉第一記憶體胞列。在一些態樣中，列關閉模組820可在接收預充電命令後之一第二延遲之後關閉第一記憶體胞列，第二延遲基於第二組相位信號。
列開啟模組825可基於第一啟動命令而開啟第一記憶體胞列，其中在第一記憶體胞列開啟時接收第二啟動命令。在一些實例中，列開啟模組825可在接收第一啟動命令後之一第一延遲之後開啟第一記憶體胞列，第一延遲基於第一組相位信號。在一些態樣中，列開啟模組825可在接收第二啟動命令後之一第三延遲之後開啟第二記憶體胞列，第三延遲基於第三組相位信號。
時序信號產生器830可基於接收預充電命令而產生用來關閉第一記憶體胞列之一組時序信號。
時序信號管理器835可在接收第二啟動命令之後維持該組時序信號。在一些實例中，時序信號管理器835可在接收第二預充電命令之後維持該組時序信號。
鎖存組件840可在接收預充電命令之後將該組時序信號鎖存於第一子陣列內。
相位信號管理器845可基於接收第一啟動命令而在記憶體裝置處觸發一第一組相位信號，該第一組相位信號用來開啟第一記憶體胞列。在一些實例中，相位信號管理器845可基於接收預充電命令而在記憶體裝置處觸發一第二組相位信號，該第二組相位信號用來關閉第一記憶體胞列。在一些例項中，相位信號管理器845可基於接收第二啟動命令而在記憶體裝置處觸發一第三組相位信號，該第三組相位信號用來開啟第二記憶體胞列。
圖9展示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一主機裝置905之一方塊圖900。主機裝置905可為如參考圖3至圖7所描述之一主機裝置之態樣之一實例。主機裝置905可包含一命令傳輸器910、一預充電傳輸器915、一存取組件920、一時序組件925及一選擇管理器930。此等模組之各者可直接或間接地彼此通信(例如，透過一或多個匯流排)。
命令傳輸器910可將開啟一記憶體裝置之一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令傳輸至記憶體裝置。在一些實例中，命令傳輸器910可在經判定之時間將第二啟動命令傳輸至記憶體裝置。
預充電傳輸器915可在傳輸第一列之第一啟動命令之後將關閉第一記憶體胞列之一第一預充電命令傳輸至記憶體裝置。
存取組件920可判定存取該庫之一第二子陣列中之一第二記憶體胞列。
時序組件925可基於第二列在第二子陣列中且第一列在第一子陣列中而判定傳輸開啟第二列之一第二啟動命令之一時間。在一些實例中，時序組件925可基於與連續存取相同子陣列內之列相關聯之一第一時間延遲及用於連續存取該庫之不同子陣列內之列之一第二時間延遲而判定傳輸第二啟動命令之時間，第一時間延遲長於第二時間延遲。在一些情況中，當第一子陣列及第二子陣列相同時，經判定之時間對應於一預設預充電時間。在一些例項中，當第一子陣列及第二子陣列不同時，經判定之時間對應於一tRP_S。
選擇管理器930可選擇第二啟動命令之一列tRP，其中該選擇係在用於連續存取相同子陣列內之列之一第一tRP與用於連續存取該庫之不同子陣列內之列之一第二tRP之間，第二tRP短於第一tRP。
圖10展示根據本發明之態樣之支援記憶體子陣列之平行存取之一方法或若干方法1000之一流程圖。方法1000之操作可由如本文中所描述之一記憶體裝置或其組件來實施。例如，方法1000之操作可由如參考圖8所描述之一記憶體裝置來執行。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。另外或替代地，一記憶體裝置可使用專用硬體執行所描述功能之態樣。
在1005處，記憶體裝置可接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令。操作1005可根據本文中所描述之方法來執行。在一些實例中，操作1005之態樣可由如參考圖8所描述之一命令組件來執行。
在1010處，記憶體裝置可在接收第一啟動命令之後接收關閉第一記憶體胞列之一預充電命令。操作1010可根據本文中所描述之方法來執行。在一些實例中，操作1010之態樣可由如參考圖8所描述之一預充電管理器來執行。
在1015處，記憶體裝置可在關閉該庫之第一子陣列中之第一記憶體胞列之前接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令。操作1015可根據本文中所描述之方法來執行。在一些實例中，操作1015之態樣可由如參考圖8所描述之一命令組件來執行。
在一些實例中，如本文中所描述之一設備可執行一方法或若干方法，諸如方法1000。該設備可包含用於以下各者之特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：在一記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令；在接收第一啟動命令之後在記憶體裝置處接收關閉第一記憶體胞列之一預充電命令；及在關閉該庫之第一子陣列中之第一記憶體胞列之前在記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令。
本文中所描述之方法1000及設備之一些實例可進一步包含用於在接收第二啟動命令之後基於接收預充電命令而關閉第一記憶體胞列之操作、特徵、構件或指令。
本文中所描述之方法1000及設備之一些實例可進一步包含基於第一啟動命令而開啟第一記憶體胞列(其中可在第一記憶體胞列可開啟時接收第二啟動命令)之操作、特徵、構件或指令。
本文中所描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：基於接收預充電命令而產生用來關閉第一記憶體胞列之一組時序信號；在接收第二啟動命令之後維持該組時序信號；及在接收第二啟動命令之後基於維持該組時序信號而關閉第一記憶體胞列。
在本文中所描述之方法1000及設備之一些實例中，維持該組時序信號可包含用於在接收預充電命令之後將該組時序信號鎖存於第一子陣列內之操作、特徵、構件或指令。
本文中所描述之方法1000及設備之一些實例可進一步包含用於在接收第二啟動命令之後在記憶體裝置處接收關閉第二記憶體胞列之一第二預充電命令且在接收第二預充電命令之後維持該組時序信號之操作、特徵、構件或指令。
本文中所描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：在記憶體裝置處接收開啟該庫之一第三子陣列中之一第三記憶體胞列之一第三啟動命令；在記憶體裝置處接收關閉第三記憶體胞列之一第三預充電命令；及在記憶體裝置處接收開啟該庫之第三子陣列中之一第四記憶體胞列之一第四啟動命令，其中可在可接收第三預充電命令之後的一第二時間量內接收第四啟動命令，第二時間量長於第一時間量。
在本文中所描述之方法1000及設備之一些實例中，第一時間量包含一tRP_S且第二時間量包含一預設tRP。
本文中所描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：在記憶體裝置處基於接收第一啟動命令而觸發一第一組相位信號，該第一組相位信號用來開啟第一記憶體胞列；在記憶體裝置處基於接收預充電命令而觸發一第二組相位信號，該第二組相位信號用來關閉第一記憶體胞列；及在記憶體裝置處基於接收第二啟動命令而觸發一第三組相位信號，第三組相位信號集用來開啟第二記憶體胞列。
本文中所描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：在接收第一啟動命令後之一第一延遲之後開啟第一記憶體胞列，該第一延遲基於第一組相位信號；在接收預充電命令後之一第二延遲之後關閉第一記憶體胞列，該第二延遲基於第二組相位信號；及在接收第二啟動命令後之一第三延遲之後開啟第二記憶體胞列，該第三延遲基於第三組相位信號。
圖11展示繪示根據本發明之態樣之支援記憶體子陣列之平行存取之一方法或若干方法1100之一流程圖。方法1100之操作可由如本文中所描述之一記憶體裝置或其組件來實施。例如，方法1100之操作可由如參考圖8所描述之一記憶體裝置來執行。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。另外或替代地，一記憶體裝置可使用專用硬體執行所描述功能之態樣。
在1105處，記憶體裝置可在一記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令。操作1105可根據本文中所描述之方法來執行。在一些實例中，操作1105之態樣可由如參考圖8所描述之一命令組件來執行。
在1110處，記憶體裝置可基於第一啟動命令而開啟第一記憶體胞列。操作1110可根據本文中所描述之方法來執行。在一些實例中，操作1110之態樣可由如參考圖8所描述之一列開啟模組來執行。
在1115處，記憶體裝置可在接收第一啟動命令之後在記憶體裝置處接收關閉第一記憶體胞列之一預充電命令。操作1115可根據本文中所描述之方法來執行。在一些實例中，操作1115之態樣可由如參考圖8所描述之一預充電管理器來執行。
在1120處，記憶體裝置可在第一記憶體胞列開啟時在記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令。操作1120可根據本文中所描述之方法來執行。在一些實例中，操作1120之態樣可由如參考圖8所描述之一命令組件來執行。
在1125處，記憶體裝置可在接收第二啟動命令之後基於接收預充電命令而關閉第一記憶體胞列。操作1125可根據本文中所描述之方法來執行。在一些實例中，操作1125之態樣可由如參考圖8所描述之一列關閉模組來執行。
圖12展示繪示根據本發明之態樣之支援記憶體子陣列之平行存取之一方法或若干方法1200之一流程圖。方法1200之操作可由如本文中所描述之一記憶體裝置或其組件來實施。例如，方法1200之操作可由如參考圖8所描述之一記憶體裝置來執行。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。另外或替代地，一記憶體裝置可使用專用硬體執行所描述功能之態樣。
在1205處，記憶體裝置可在一記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令。操作1205可根據本文中所描述之方法來執行。在一些實例中，操作1205之態樣可由如參考圖8所描述之一命令組件來執行。
在1210處，記憶體裝置可在接收第一啟動命令之後在記憶體裝置處接收關閉第一記憶體胞列之一預充電命令。操作1210可根據本文中所描述之方法來執行。在一些實例中，操作1210之態樣可由如參考圖8所描述之一預充電管理器來執行。
在1215處，記憶體裝置可基於接收預充電命令而產生用來關閉第一記憶體胞列之一組時序信號。操作1215可根據本文中所描述之方法來執行。在一些實例中，操作1215之態樣可由如參考圖8所描述之一時序信號產生器來執行。
在1220處，記憶體裝置可在關閉該庫之第一子陣列中之第一記憶體胞列之前在記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令。操作1220可根據本文中所描述之方法來執行。在一些實例中，操作1220之態樣可由如參考圖8所描述之一命令組件來執行。
在1225處，記憶體裝置可在接收第二啟動命令之後維持該組時序信號。操作1225可根據本文中所描述之方法來執行。在一些實例中，操作1225之態樣可由如參考圖8所描述之一時序信號管理器來執行。
在1230處，記憶體裝置可在接收第二啟動命令之後基於維持該組時序信號而關閉第一記憶體胞列。操作1230可根據本文中所描述之方法來執行。在一些實例中，操作1230之態樣可由如參考圖8所描述之一列關閉模組來執行。
圖13展示繪示根據本發明之態樣之支援記憶體子陣列之平行存取之一方法或若干方法1300之一流程圖。方法1300之操作可由如本文中所描述之一主機裝置或其組件來實施。例如，方法1300之操作可由如參考圖9所描述之一主機裝置來執行。在一些實例中，一主機裝置可執行一指令集以控制主機裝置之功能元件以執行所描述功能。另外或替代地，一主機裝置可使用專用硬體執行所描述功能之態樣。
在1305處，主機裝置可將開啟一記憶體裝置之一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令傳輸至記憶體裝置。操作1305可根據本文中所描述之方法來執行。在一些實例中，操作1305之態樣可由如參考圖9所描述之一命令傳輸器來執行。
在1310處，主機裝置可在傳輸第一列之第一啟動命令之後將關閉第一記憶體胞列之一第一預充電命令傳輸至記憶體裝置。操作1310可根據本文中所描述之方法來執行。在一些實例中，操作1310之態樣可由如參考圖9所描述之一預充電傳輸器來執行。
在1315處，主機裝置可判定存取該庫之一第二子陣列中之一第二記憶體胞列。操作1315可根據本文中所描述之方法來執行。在一些實例中，操作1315之態樣可由如參考圖9所描述之一存取組件來執行。
在1320處，主機裝置可基於第二列在第二子陣列中且第一列在第一子陣列中而判定傳輸開啟第二列之一第二啟動命令之一時間。操作1320可根據本文中所描述之方法來執行。在一些實例中，操作1320之態樣可由如參考圖9所描述之一時序組件來執行。
在1325處，主機裝置可在經判定之時間將第二啟動命令傳輸至記憶體裝置。操作1325可根據本文中所描述之方法來執行。在一些實例中，操作1325之態樣可由如參考圖9所描述之一命令傳輸器來執行。
在一些實例中，如本文中所描述之一設備可執行一方法或若干方法，諸如方法1300。該設備可包含用於以下各者之特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：將開啟一記憶體裝置之一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令傳輸至記憶體裝置；在傳輸第一列之第一啟動命令之後將關閉第一記憶體胞列之一第一預充電命令傳輸至記憶體裝置；判定存取該庫之一第二子陣列中之一第二記憶體胞列；基於第二列在第二子陣列中且第一列在第一子陣列中而判定傳輸開啟第二列之一第二啟動命令之一時間；及在經判定之時間將第二啟動命令傳輸至記憶體裝置。
在本文中所描述之方法1300及設備之一些實例中，判定傳輸第二啟動命令之時間可包含用於選擇用於第二啟動命令之一tRP (其中該選擇可在用於連續存取相同子陣列內之列之一第一tRP與用於連續存取該庫之不同子陣列內之列之一第二tRP之間，第二tRP短於第一tRP)之操作、特徵、構件或指令。
本文中所描述之方法1300及設備之一些實例可進一步包含用於基於與連續存取相同子陣列內之列相關聯之一第一時間延遲及用於連續存取該庫之不同子陣列內之列之一第二時間延遲而判定傳輸第二啟動命令之時間(第一時間延遲長於第二時間延遲)之操作、特徵、構件或指令。
在本文中所描述之方法1300及設備之一些實例中，當第一子陣列及第二子陣列可相同時，經判定之時間對應於一預設預充電時間(例如，tRP)，且當第一子陣列及第二子陣列可不同時，經判定之時間對應於一縮短的預充電時間(例如，tRP_S)。
應注意，上文所描述之方法描述可能的實現方案，且可重新配置或以其他方式修改操作及步驟且其他實現方案亦係可能的。此外，可組合來自兩種或更多種方法之部分。
描述一種設備。該設備可包含：一記憶體裝置之一庫，該庫包含一第一子陣列及一第二子陣列；該記憶體裝置之一命令組件，該命令組件經組態以接收該第一子陣列之命令及該第二子陣列之命令，其中該第一子陣列之該等命令觸發該第一子陣列之時序信號，且其中該第二子陣列之該等命令觸發該第二子陣列之時序信號；及一第一鎖存電路，其經組態以獨立於該第二子陣列之該等命令而維持該第一子陣列之該等時序信號。
在一些實例中，該記憶體裝置支援用於連續存取相同子陣列內之不同記憶體胞列之一第一tRP及用於連續存取該庫之不同子陣列內之記憶體胞列之一第二tRP。
在一些實例中，該第二tRP可短於該第一tRP。
該設備之一些實例可包含一時序組件，該時序組件用於該記憶體裝置且經組態以產生該第一子陣列之時序信號及該第二子陣列之時序信號。
在一些實例中，該第一子陣列包含該第一鎖存電路。
該設備之一些實例可包含一第二鎖存電路，該第二鎖存電路經組態以獨立於該第一子陣列之該等命令而維持該第二子陣列之該等時序信號。
在一些實例中，該第二子陣列包含該第二鎖存電路。
該設備之一些實例可包含一組鎖存電路，該組鎖存電路包含該第一鎖存電路及用於該第二子陣列之一第二鎖存電路，其中該組鎖存電路之各者經組態以獨立於其他子陣列之命令而維持一各自子陣列之時序信號。
該設備之一些實例可包含一組庫，該組庫包含該庫，其中該組庫之各者可與該命令組件耦合且包含多個子陣列，該命令組件經組態以接收該組庫之各者之命令。
在一些實例中，該記憶體裝置包含該組庫，且其中該多個子陣列之各者包含一各自鎖存電路。
在一些實例中，該等命令包含啟動命令、存取命令(例如，讀取命令、寫入命令)、預充電命令或其等任何組合。
本文中所描述之資訊及信號可使用多種不同科技及技術之任一者來表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等任何組合來表示。一些圖式可將信號繪示為單個信號；然而，一般技術者將理解，信號可表示一信號匯流排，其中匯流排可具有多種位元寬度。
此外，雖然本文中可使用DRAM結構及術語描述特定態樣，但此僅係闡釋性實例，且本文中之教示可應用於任何類型之記憶體裝置，包含(但不限於)FeRAM記憶體裝置。
術語「電子通信」、「導電接觸」、「經連接」及「經耦合」可指組件之間的一關係，其支援組件之間的信號流。若組件之間存在任何導電路徑以可在任何時間支援組件之間的信號流，則組件被視為彼此電子通信(或彼此導電接觸或連接或耦合)。在任何給定時間，彼此電子通信(或彼此導電接觸或連接或耦合)之組件之間的導電路徑可基於包含所連接組件之裝置之操作而為一開路或閉路。所連接組件之間的導電路徑可為組件之間的一直接導電路徑或所連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，所連接組件之間的信號流可使用一或多個中間組件(諸如開關或電晶體)中斷一段時間。
術語「耦合」指代自組件之間的一開路關係(其中信號當前無法透過一導電路徑在組件之間傳達)移動至組件之間的一閉路關係(其中信號能夠透過導電路徑在組件之間傳達)之條件。當一組件(諸如一控制器)與其他組件耦合在一起時，組件起始一變化以允許信號透過先前不允許信號流動之一導電路徑在其他組件之間流動。
術語「經隔離」指代組件之間的一關係，其中信號當前無法在組件之間流動。若組件之間存在一開路，則組件彼此隔離。例如，由定位於組件之間的一開關分離之兩個組件在開關斷開時彼此隔離。當一控制器使兩個組件隔離時，控制器產生一變化，其使用先前允許信號流動之一導電路徑防止信號在組件之間流動。
本文中所論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行摻雜。
本文中所論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之三終端裝置。該等終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係信號)，則FET可稱為n型FET。若通道係p型(即，多數載子係電洞)，則FET可稱為p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變成導電的。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「接通」或「啟動」該電晶體。當施加小於電晶體之臨限電壓之一電壓至電晶體閘極時，可「關斷」或「撤消啟動」該電晶體。
本文中陳述之描述結合隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。詳細地描述包含特定細節以提供對所描述技術之一理解。然而，可在無此等特定細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
結合本文中之揭示內容描述之各種闡釋性區塊及模組可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行。一通用處理器可為一微處理器，但在替代方案中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如DSP及微處理器之一組合、多個微處理器、結合DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中所描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中(包含在發明申請專利範圍中)使用，如一物項清單(例如，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得例如 A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。例如，在不脫離本發明之範疇之情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中使用，片語「基於」應以相同於片語「至少部分地基於」之方式來解釋。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將明白對本發明之各種修改，且在不脫離本發明之範疇之情況下，本文中定義之通用原理可應用於其他變動。因此，本發明不限於本文中所描述之實例及設計，而應符合與本文中所揭示之原則及新穎特徵一致之最廣範疇。
100:系統 105:外部記憶體控制器 110:記憶體裝置 115:通道 120:處理器 125:基本輸入/輸出系統(BIOS)組件 130:周邊組件 135:輸入/輸出(I/O)控制器 140:匯流排 145:輸入裝置/輸入 150:輸出裝置/輸出 155:裝置記憶體控制器 160-a:記憶體晶粒 160-b:記憶體晶粒 160-N:記憶體晶粒 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N:本端記憶體控制器 170-a:記憶體陣列 170-b:記憶體陣列 170-N:記憶體陣列 186:命令及位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體胞 210:字線 215:數位線 220:列解碼器 225:行解碼器 230:電容器 235:切換組件 240:電壓源 245:感測組件 250:參考信號 255:輸入/輸出組件 260:本端記憶體控制器 300:記憶體儲存系統 305:主機裝置 310:記憶體裝置 315:記憶體控制器 320:CA匯流排 320-a:CA匯流排 320-b:CA匯流排 320-c:CA匯流排 320-d:CA匯流排 325:資料匯流排 330:庫 330-a:庫 330-b:庫 335:子陣列 335-a:第一子陣列 33b-a:第二子陣列 340:列 345:鎖存電路 350:相位產生器 400:命令時間線 405:第一庫 415:第一啟動命令 420:第一存取命令 425:第一預充電命令 430:時間tRRD 435:第二庫 445:第二啟動命令 450:第二存取命令 455:第二預充電命令 500:命令時間線 505:第一子陣列 515:第一啟動命令 520:第一存取命令 525-a:第一預充電命令 525-b:預充電命令 525-c:預充電命令 530:時間tRCD 535:時間tRTP 540:時間tRAS 545:相位 550:第一啟動相位 555:預充電相位 560:時間tRC 565:tRC_S 570:tRP 575:tRP_S 580:第二子陣列 590:相位 595-a:第二啟動命令 595-b:第二啟動命令 595-c:第二啟動命令 599:第二啟動相位 600:命令時間線 605:全域信號 610-a:全域信號 610-b:第一子陣列全域信號, 第一子陣列 615-a:全域信號 615-b:第二子陣列全域信號, 第二子陣列 620:第一子陣列本端信號 625:局部化全域信號 625-b:第一局部化全域信號 630-a:第一相位 630-b:第一相位 635:第二相位 640:第三相位 645-a:第一相位延遲 645-b:第一相位延遲 650:第二相位延遲 655:第三相位延遲 660-a:預充電信號延遲 660-b:第一預充電信號延遲 700:命令時間線 705:全域信號 710:第一子陣列本端信號 715:第二預充電命令 720:第二相位 725:第二相位延遲 730:第二預充電信號延遲 735:第二子陣列本端信號 740:第三啟動命令 745:第三子陣列 800:方塊圖 805:記憶體裝置 810:命令組件 815:預充電管理器 820:列關閉模組 825:列開啟模組 830:時序信號產生器 835:時序信號管理器 840:鎖存組件 845:相位信號管理器 900:方塊圖 905:主機裝置 910:命令傳輸器 915:預充電傳輸器 920:存取組件 925:時序組件 930:選擇管理器 1000:方法 1005:操作 1010:操作 1015:操作 1100:方法 1105:操作 1110:操作 1115:操作 1120:操作 1125:操作 1200:方法 1205:操作 1210:操作 1215:操作 1220:操作 1225:操作 1230:操作 1300:方法 1305:操作 1310:操作 1315:操作 1320:操作 1325:操作
圖1繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一系統之一實例。
圖2繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一記憶體晶粒之一實例。
圖3繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一記憶體儲存系統之一實例。
圖4至圖7繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之命令時間線之實例。
圖8展示根據本發明之態樣之支援記憶體子陣列之平行存取之一記憶體裝置之一方塊圖。
圖9展示根據本發明之態樣之支援記憶體子陣列之平行存取之一主機裝置之一方塊圖。
圖10至圖13展示繪示根據如本文中所揭示之實例之支援記憶體子陣列之平行存取之一方法或若干方法之流程圖。
320-b:CA匯流排
500:命令時間線
505:第一子陣列
515:第一啟動命令
520:第一存取命令
525-a:第一預充電命令
530:時間tRCD
535:時間tRTP
540:時間tRAS
545:相位
550:第一啟動相位
555:預充電相位
560:時間tRC
565:tRC_S
570:tRP
575:tRP_S
580:第二子陣列
590:相位
595-a:第二啟動命令
599:第二啟動相位

Claims (10)

  1. 一種用於記憶體操作之方法，其包括：在一記憶體裝置處接收開啟一庫(bank)之一第一子陣列中之一第一記憶體胞列(row of memory cells)之一第一啟動命令；在接收該第一啟動命令之後，在該記憶體裝置處接收關閉該第一記憶體胞列之一預充電命令；在該第一子陣列處且至少部分地基於接收該預充電命令而產生關閉該第一記憶體胞列之一第一組時序信號；在關閉該庫之該第一子陣列中之該第一記憶體胞列之前，在該記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令；在該第二子陣列處且至少部分地基於接收該第二啟動命令而產生開啟該第二記憶體胞列之一第二組時序信號；及在接收該第二啟動命令之後，在該第一子陣列處維持該第一組時序信號。
  2. 如請求項1之方法，其進一步包括：在接收該第二啟動命令之後，至少部分地基於接收該預充電命令而關閉該第一記憶體胞列。
  3. 如請求項1之方法，其進一步包括：至少部分地基於該第一啟動命令而開啟該第一記憶體胞列，其中在 該第一記憶體胞列開啟時接收該第二啟動命令。
  4. 如請求項1之方法，其進一步包括：在接收該第二啟動命令之後，至少部分地基於在該第一子陣列處維持該第一組時序信號而關閉該第一記憶體胞列。
  5. 如請求項4之方法，其中在接收該第二啟動命令之後在該第一子陣列處維持該第一組時序信號包括：在接收該預充電命令之後將該第一組時序信號鎖存於該第一子陣列內。
  6. 如請求項5之方法，其進一步包括：在接收該第二啟動命令之後，在該記憶體裝置處接收關閉該第二記憶體胞列之一第二預充電命令；及在接收該第二預充電命令之後維持該第一組時序信號。
  7. 一種用於記憶體操作之方法，其包括：在一記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體胞列之一第一啟動命令；在接收該第一啟動命令之後，在該記憶體裝置處接收關閉該第一記憶體胞列之一預充電命令；在關閉該庫之該第一子陣列中之該第一記憶體胞列之前，在該記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟 動命令，其中在接收該預充電命令之後的一第一時間量內接收該第二啟動命令；在該記憶體裝置處接收開啟該庫之一第三子陣列中之一第三記憶體胞列之一第三啟動命令；在該記憶體裝置處接收關閉該第三記憶體胞列之一第三預充電命令；及在該記憶體裝置處接收開啟該庫之該第三子陣列中之一第四記憶體胞列之一第四啟動命令，其中在接收該第三預充電命令之後的一第二時間量內接收該第四啟動命令，該第二時間量長於該第一時間量。
  8. 如請求項7之方法，其中該第一時間量包括一縮短的列預充電時間且該第二時間量包括一預設列預充電時間。
  9. 如請求項1之方法，其進一步包括：在該記憶體裝置處至少部分地基於接收該第一啟動命令而觸發一第一組相位信號，該第一組相位信號用來開啟該第一記憶體胞列；在該記憶體裝置處至少部分地基於接收該預充電命令而觸發一第二組相位信號，該第二組相位信號用來關閉該第一記憶體胞列；及在該記憶體裝置處至少部分地基於接收該第二啟動命令而觸發一第三組相位信號，該第三組相位信號用來開啟該第二記憶體胞列。
  10. 一種用於記憶體操作之方法，其包括：在一記憶體裝置處接收開啟一庫之一第一子陣列中之一第一記憶體 胞列之一第一啟動命令；在接收該第一啟動命令之後，在該記憶體裝置處接收關閉該第一記憶體胞列之一預充電命令；在關閉該庫之該第一子陣列中之該第一記憶體胞列之前，在該記憶體裝置處接收開啟該庫之一第二子陣列中之一第二記憶體胞列之一第二啟動命令；在該記憶體裝置處至少部分地基於接收該第一啟動命令而觸發一第一組相位信號，該第一組相位信號用來開啟該第一記憶體胞列；在該記憶體裝置處至少部分地基於接收該預充電命令而觸發一第二組相位信號，該第二組相位信號用來關閉該第一記憶體胞列；在該記憶體裝置處至少部分地基於接收該第二啟動命令而觸發一第三組相位信號，該第三組相位信號用來開啟該第二記憶體胞列；在接收該第一啟動命令後之一第一延遲之後開啟該第一記憶體胞列，該第一延遲至少部分地基於該第一組相位信號；在接收該預充電命令後之一第二延遲之後關閉該第一記憶體胞列，該第二延遲至少部分地基於該第二組相位信號；及在接收該第二啟動命令後之一第三延遲之後開啟該第二記憶體胞列，該第三延遲至少部分地基於該第三組相位信號。
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