JP2022541777A - メモリサブアレイに対する並列アクセス - Google Patents

メモリサブアレイに対する並列アクセス Download PDF

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Abstract

本明細書の技術は、同じバンク内のメモリセルの以前に開放された行に対してプリチャージ動作が完了する前に、メモリデバイスのバンク内のサブアレイの行を活性化することを可能にし得る。バンク内の各サブアレイは、個別のローカルラッチ回路と関連付けられ得、それは、同じバンクへの後続のコマンドとは無関係にサブアレイにおいて位相を維持するために使用され得る。例えば、プリチャージコマンドによってトリガーされたタイミング信号は、ラッチ回路を使用してサブアレイにおいてローカルに維持され得るので、第１の行のプリチャージ動作が完了する前に一度に同じバンク内の異なるサブアレイに対して活性化コマンドが受信される場合に、第１の行が閉鎖されるまでプリチャージ動作が継続し得るように、ラッチ回路は、第１の行に対するプリチャージコマンドによってトリガーされるタイミング信号を内在化し得る。

Description

［クロスリファレンス］
本特許出願は、２０１９年７月１８日に出願された“ＰＡＲＡＬＬＥＬ ＡＣＣＥＳＳ ＦＯＲ ＭＥＭＯＲＹ ＳＵＢＡＲＲＡＹＳ”と題されたＭｉｒｉｃｈｉｇｎｉ等による米国特許出願第１６／５１５，６２９号の優先権を主張し、それは、その譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
［技術分野］
以下は、一般的に、少なくとも１つのメモリデバイスを含むシステムに関し、より具体的には、メモリサブアレイに対する並列アクセスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、ほとんどの場合、論理１又は論理０によりしばしば示される２つの状態の内の１つを蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの蓄積された論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの蓄積された状態を喪失し得る。
メモリデバイスはバンクに組織化され得、バンクは、メモリセルの行を各々含むサブアレイにその後組織化され得る。アクセス動作は、メモリセル上に蓄積されたデータにアクセスするために使用され得、それは、バンクのサブアレイ内のメモリセルの行を開放するための活性化コマンド、開放された行内のデータにアクセスする（例えば、読み出す又は書き込む）ためのアクセスコマンド（例えば、読み出しコマンド又は書き込みコマンド）、及び開放された行を閉鎖するためのプリチャージコマンドを含み得る。
本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするシステムの一例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするメモリダイの一例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするメモリストレージシステムの一例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムラインの例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムラインの例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムラインの例を説明する。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムラインの例を説明する。 本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートするメモリデバイスのブロック図を示す。 本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートするホストデバイスのブロック図を示す。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法を説明するフローチャートを示す。
メモリデバイス（例えば、ランダムアクセスメモリ（ＲＡＭ）デバイス）のバンク内のサブアレイの行内のメモリセルにアクセスするために、メモリデバイスへの（例えば、ホストデバイス又はホストデバイスのコントローラによって送信された）別個の対応するコマンドメモリデバイスによってトリガーされ得る別個の動作が実施され得る。例えば、メモリデバイスは、メモリセルの行に対する活性化コマンドを受信し得、それは、活性化動作をトリガーし得る。活性化動作は、所与のバンクの所与のサブアレイ内のメモリセルの列を開放し得る。活性化コマンドの後、メモリデバイスは、開放された行に仕向けられたアクセスコマンド（例えば、読み出し、書き込み、プログラミング、再書き込み等）を受信し得る。アクセスコマンドに基づいて、メモリデバイスは、開放された行の１つ以上のメモリセルからデータを読み出し得、又は該１つ以上のメモリセルにデータを書き込み得る。メモリデバイスは、開放された行に仕向けられたプリチャージコマンドをその後受信し得る。プリチャージコマンドに基づいて、メモリデバイスは開放された行を閉鎖し得、それは、アクセス動作の完了を導き得る。
メモリデバイスのバンク内のサブアレイは、メモリの個別のサブアレイ内に蓄積されたデータにアクセスするために、ローカル行バッファを利用し得る（例えば、該バンク内の各サブアレイは、対応するローカル行バッファを有し得る）。幾つかのメモリデバイスは、しかしながら、バンク毎に活性化位相の単一のセットのみをサポートし得、位相は、活性化、アクセス、及びプリチャージコマンド等の実行コマンドと関連付けられた（例えば、該バンクの内部の）内部動作を制御するタイミング信号又はその他の制御信号を指し得る。幾つかの場合、位相がバンク毎ベースで維持されている場合、バンク内の後続の行にアクセスすることは、以前にアクセスされた行と後続の行とが該バンク内の同じサブアレイ内にあるのか、それとも異なるサブアレイにあるのかに関わらず、同じバンク内の以前にアクセスされた行に対するプリチャージ動作が完了した後まで発生しないことがある。例えば、後続の行を開放することと関連付けられた位相と、以前にアクセスされた行を閉鎖することと関連付けられた位相とは、同時に維持することが可能ではないことがある（例えば、新たに生成された位相は、該バンクに対して以前に生成された位相を上書きし得、さもなければ破壊し得る）。プリチャージ動作の完了（例えば、メモリセルの１つ以上の行を閉鎖すること）とメモリセルの後続の行に対する活性化コマンドとの間の遅延は、レイテンシを生じさせ得、そのことは、メモリデバイス内のメモリセルにアクセスするための時間の量が増加させ得る。
本明細書の態様に従えば、２つの行がバンク内の異なるサブアレイにある場合、該バンク内のサブアレイの行は、同じバンク内のメモリセルの以前に開放された行に対してプリチャージ動作が完了される前にアクセスされ得る。このことは、同じバンク内の異なるサブアレイへの並列アクセスを可能にし得（例えば、バンク内の１つのサブアレイへのアクセスが、該バンク内の別のサブアレイへのアクセスと時間的に少なくとも部分的に重複し得）、そのことは、当業者によって理解され得るような性能上の利益の中でもとりわけ、レイテンシの減少を提供し得る。
例えば、それ自体の行バッファを有するバンク内の各サブアレイと共に、該バンク内の各サブアレイはまた、個別のローカルラッチ回路と関連付けられ得（例えば、個別のローカルラッチ回路を含み得、又は、個別のローカルラッチ回路に結合され得）、それは、他のサブアレイ、更には同じバンク内の他のサブアレイに対するコマンドと関連付けられた何れの位相とも無関係に、サブアレイに対するコマンドと関連付けられた位相（例えば、活性化コマンド、アクセスコマンド、又はプリチャージコマンドに対する位相）を維持し（保存し、蓄積し）得る。幾つかの場合、ラッチングは、（例えば、サブアレイに固有ではないメモリコントローラ又はその他のコンポーネントによって）サブアレイ又はバンクの外部で生成され得るサブアレイに対する位相の複製とみなされ得、ラッチ回路は、外部で生成された位相の複製バージョンをその後維持し得、（ラッチ回路によって維持されるもの以外の位相を破壊し得、例えば、サブアレイ又はバンクの外部で生成されるような元の位相を破壊し得る）他のサブアレイ対するメモリデバイスによって新たなコマンドが受信された場合であっても、関連するコマンドを実行するためにローカルの複製が使用され得る。
実例として、（例えば、短縮された行プリチャージ時間（ｔＲＰ＿Ｓ）を使用して）第１の行のプリチャージ動作が完了する前に、同じバンクに対して（例えば、異なるサブアレイに対して）活性化信号が受信された場合、プリチャージ位相はラッチ回路を使用してサブアレイにおいてローカルに維持されるので、プリチャージ動作は、それにもかかわらず、第１の行が閉鎖されるまで継続し得る。幾つかの場合、しかしながら、各サブアレイが１つの対応するラッチ回路と関連付けられ得るため、同じサブアレイ内の２つの行と関連付けられた位相は、ラッチ回路によって同時に維持されないことがある。そうした実例では、（例えば、ｔＲＰ＿Ｓより長くてもよいデフォルトの行プリチャージ時間（ｔＲＰ）を使用して）同じサブアレイ内の第１の行のプリチャージ動作の完了後に、同じサブアレイ内の第２の行に対する活性化信号が受信され得る。幾つかの場合、（デフォルトのｔＲＰであろうとｔＲＰ＿Ｓであろうと）ｔＲＰは、以前に開放された行に対するプリチャージコマンドの発行と、後続の（例えば、即時に連続する）開放される行に対する活性化コマンドの発行との間に発生する（例えば、ホストデバイスによって監視される）、最小数のクロックサイクルであり得る幾つかのクロックサイクルを表し得る。
開示の機構は、図１及び図２を参照して説明されるように、メモリシステム及びメモリダイの文脈で最初に説明される。開示の機構は、図３～図７を参照して説明されるように、コマンドタイムラインの文脈で説明される。開示のこれら及びその他の機構は、図８～図１３を参照して説明されるように、メモリサブアレイに対する並列アクセスに関する装置図及びフローチャートによって更に説明され、それらを参照して更に説明される。
図１は、本明細書に開示されるような例に従った１つ以上のメモリデバイスを利用するシステム１００の一例を説明する。システム１００は、外部メモリコントローラ１０５と、メモリデバイス１１０と、外部メモリコントローラ１０５をメモリデバイス１１０と結合する複数のチャネル１１５とを含み得る。システム１００は、１つ以上のメモリデバイスを含み得るが、説明を容易にするために、１つ以上のメモリデバイスは、単一のメモリデバイス１１０として説明され得る。
システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、無線デバイス、又はグラフィックス処理デバイス等の電子デバイスの一部分を含み得る。システム１００は、携帯型電子デバイスの一例であり得る。システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、又はインターネット接続デバイス等の一例であり得る。メモリデバイス１１０は、システム１００の１つ以上の他のコンポーネントに対するデータを蓄積するように構成されたシステムのコンポーネントであり得る。
システム１００の少なくとも一部分はホストデバイスの例であり得る。そうしたホストデバイスは、コンピューティングデバイス、モバイルコンピューティングデバイス、無線デバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又はその他の何らかの固定型若しくは携帯型電子デバイス等のプロセスを実行するためにメモリを使用するデバイスの一例であり得る。幾つかの場合、ホストデバイスは、外部メモリコントローラ１０５の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの場合、外部メモリコントローラ１０５は、ホスト又はホストデバイスと称され得る。幾つかの例では、システム１００はグラフィックスカードである。
幾つかの例では、ホストデバイスは、複数の活性化コマンドを（例えば、外部メモリコントローラ１０５を介して）メモリデバイス１１０へ送信し得る。実例として、ホストデバイスは、メモリデバイス１１０内の（例えば、メモリデバイス１１０の同じ又は異なるサブアレイ内の、メモリデバイス１１０の同じ又は異なるバンク内の）メモリセルの１つ以上の行にアクセスすると判定し得、メモリセルの第１の行にアクセスするための活性化コマンドと、メモリセルの第２の行にアクセスするための第２の活性化コマンドとを送信し得る。第１及び第２の行は同じバンク内にあり得、ホストデバイスは、メモリセルの第１及び第２の行がまた同じサブアレイ内にあるのか、それとも該バンクの異なるサブアレイ内にあるのかに基づいて、第２の活性化コマンドを送信するための時間を判定し得る。幾つかの態様に従えば、ホストデバイスは、第２の活性化コマンドの送信のための時間を判定する場合に、デフォルトのｔＲＰ又はｔＲＰ＿Ｓの間で選択し得る。選択されるデフォルトのｔＲＰ又はｔＲＰ＿Ｓは、第１の活性化コマンドの送信後に発生し得る、メモリセルの第１の行を閉鎖するためのホストデバイスからのプリチャージコマンドの送信の間の遅延を指し示し（指定し）得る。ホストデバイスは、選択されたデフォルトのｔＲＰ又はｔＲＰ＿Ｓに対応する遅延（２つのコマンド間の継続時間）を用いて、第１の行へのプリチャージコマンドの送信に続いて第２の活性化コマンドを送信し得る。
幾つかの場合、メモリデバイス１１０は、システム１００の他のコンポーネントと通信し、システム１００によって潜在的に使用又は参照される物理メモリアドレス／空間を提供するように構成された独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、少なくとも１つの又は複数の異なるタイプのシステム１００と連動するように構成可能であり得る。システム１００のコンポーネントとメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための異なるピン設計、システム１００及びメモリデバイス１１０の別個のパッケージング、システム１００とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、並びに／又は他の要因をサポートするように動作可能であり得る。
メモリデバイス１１０は、システム１００のコンポーネントに対するデータを蓄積するように構成され得る。幾つかの場合、メモリデバイス１１０は、（例えば、外部メモリコントローラ１０５を通じてシステム１００により提供されたコマンドに応答して実行する）システム１００に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又は他のコマンド等のアクセス動作のためのアクセスコマンドを含み得る。メモリデバイス１１０は、データ蓄積のための所望の又は指定された容量をサポートするために、２つ以上のメモリダイ１６０（例えば、メモリチップ）を含み得る。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ又はパッケージと称され（マルチチップメモリ又はパッケージとも称され）得る。
システム１００は、プロセッサ１２０、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１２５、１つ以上の周辺コンポーネント１３０、及び入力／出力（Ｉ／Ｏ）コントローラ１３５を更に含み得る。システム１００のコンポーネントは、バス１４０を使用して相互に電子通信し得る。
プロセッサ１２０は、システム１００の少なくとも一部分を制御するように構成され得る。プロセッサ１２０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネントであり得、又はこれらのタイプのコンポーネントの組み合わせであり得る。そうした場合、プロセッサ１２０は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用グラフィックス処理装置（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。
ＢＩＯＳコンポーネント１２５は、システム１００の様々なハードウェアコンポーネントを初期化及び実行し得るファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント１２５はまた、プロセッサ１２０とシステム１００の様々なコンポーネント、例えば、周辺コンポーネント１３０、Ｉ／Ｏコントローラ１３５等との間のデータフローを管理し得る。ＢＩＯＳコンポーネント１２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の任意の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント１３０は、システム１００中に又はシステム１００と共に統合され得る、任意の入力デバイス若しくは出力デバイス、又はそうしたデバイスのためのインターフェースであり得る。例には、ディスクコントローラ、音声コントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインターコネクト（ＰＣＩ）若しくは専用グラフィックスポート等のペリフェラルカードスロットが含まれ得る。周辺コンポーネント１３０は、周辺装置として当業者により理解されるその他のコンポーネントであり得る。
Ｉ／Ｏコントローラ１３５は、プロセッサ１２０と周辺コンポーネント１３０、入力デバイス１４５、又は出力デバイス１５０との間のデータ通信を管理し得る。Ｉ／Ｏコントローラ１３５は、システム１００中に又はシステム１００と共に統合されない周辺装置を管理し得る。幾つかの場合、Ｉ／Ｏコントローラ１３５は、外部周辺コンポーネントへの物理的接続又はポートを表し得る。
入力１４５は、システム１００又はそのコンポーネントに情報、信号、又はデータを提供する、システム１００の外部のデバイス又は信号を表し得る。これは、ユーザーインターフェース、又は他のデバイスとのインターフェース若しくは他のデバイスとの間のインターフェースを含み得る。幾つかの場合、入力１４５は、１つ以上の周辺コンポーネント１３０を介してシステム１００とインターフェースする周辺装置であり得、又はＩ／Ｏコントローラ１３５によって管理され得る。
出力１５０は、システム１００又はそのコンポーネント内の何れかからの出力を受信するように構成された、システム１００の外部のデバイス又は信号を表し得る。出力１５０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、又はプリント回路基板上の別のプロセッサ等を含み得る。幾つかの場合、出力１５０は、１つ以上の周辺コンポーネント１３０を介してシステム１００とインターフェースする周辺装置であり得、又はＩ／Ｏコントローラ１３５によって管理され得る。
システム１００のコンポーネントは、それらの機能を実行するように設計された汎用又は専用回路から構成され得る。これは、本明細書に説明する機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又は他の能動若しくは受動素子を含み得る。
メモリデバイス１１０は、デバイスメモリコントローラ１５５及び１つ以上のメモリダイ１６０を含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、及び／又はローカルメモリコントローラ１６５－Ｎ）と、メモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、及び／又はメモリアレイ１７０－Ｎ）とを含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、グリッド）であり得、各メモリセルは、少なくとも１ビットのデジタルデータを蓄積するように構成される。メモリアレイ１７０及び／又はメモリセルの機構は、図２を参照してより詳細に説明される。
幾つかの例では、メモリアレイ１７０は複数のメモリバンクを含み得、各メモリバンクは複数のサブアレイを含み得る。幾つかの場合、各サブアレイは、外部デバイス（例えば、ホストデバイス、外部メモリコントローラ１０５）によってアクセス可能であり得るメモリセルの複数の行を含む。所与のサブアレイは、対応するラッチ回路を含み得、又は利用し得、該ラッチ回路は、他のサブアレイ、更には同じバンク内の他のサブアレイ内のメモリセルの行に対する位相とは無関係に、所与のサブアレイのメモリセルの行に対する位相（例えば、プリチャージコマンド等のアクセス動作と関連付けられたタイミング信号）をメモリデバイス１１０が維持することを可能にし得る。
メモリデバイス１１０は、メモリセルの２次元（２Ｄ）アレイの一例であり得、又はメモリセルの３次元（３Ｄ）アレイの一例であり得る。例えば、２Ｄメモリデバイスは、単一のメモリダイ１６０を含み得る。３Ｄメモリデバイスは、２つ以上のメモリダイ１６０（例えば、メモリダイ１６０－ａ、メモリダイ１６０－ｂ、及び／又は任意の量のメモリダイ１６０－Ｎ）を含み得る。３Ｄメモリデバイスでは、複数のメモリダイ１６０－Ｎは、相互に積み重ねられ得、又は相互に隣り合い得る。幾つかの場合、３Ｄメモリデバイス内のメモリダイ１６０－Ｎは、デッキ、レベル、レイヤ、又はダイと称され得る。３Ｄメモリデバイスは、任意の量（例えば、２つの高さ、３つの高さ、４つの高さ、５つの高さ、６つの高さ、７つの高さ、８つの高さ）の積み重ねられたメモリダイ１６０－Ｎを含み得る。このことは、単一の２Ｄメモリデバイスと比較して、基板上に位置付けられ得るメモリセルの量を増加させ得、順に、製造コストを削減し得、若しくはメモリアレイの性能を向上させ得、又はそれら両方であり得る。幾つかの３Ｄメモリデバイスでは、幾つかのデッキがワード線、デジット線、及び／又はプレート線の内の少なくとも１つを共有し得るように、異なるデッキは少なくとも１つの共通のアクセス線を共有し得る。
デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように構成された回路又はコンポーネントを含み得る。したがって、デバイスメモリコントローラ１５５は、メモリデバイス１１０がコマンドを実施することを可能にするハードウェア、ファームウェア、及びソフトウェアを含み得、メモリデバイス１１０に関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように構成され得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１０５、１つ以上のメモリダイ１６０、又はプロセッサ１２０と通信するように構成され得る。幾つかの場合、メモリデバイス１１０は、外部メモリコントローラ１０５からデータ及び／又はコマンドを受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がシステム１００のコンポーネント（例えば、プロセッサ１２０）に代わってある一定のデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたある一定のデータをシステム１００のコンポーネント（例えば、プロセッサ１２０）に提供することを指し示す読み出しコマンドを受信し得る。幾つかの場合、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と連動して、本明細書に説明するメモリデバイス１１０の動作を制御し得る。デバイスメモリコントローラ１５５及び／又はローカルメモリコントローラ１６５内に含まれるコンポーネントの例は、外部メモリコントローラ１０５から受信した信号を復調するための受信機、信号を変調して外部メモリコントローラ１０５へ送信するためのデコーダ、ロジック、デコーダ、アンプ、又はフィルタ等を含み得る。
（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように構成され得る。また、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ及び／又はコマンドを受信及び送信する）ように構成され得る。ローカルメモリコントローラ１６５は、本明細書に説明するようなメモリデバイス１１０の動作を制御するようにデバイスメモリコントローラ１５５をサポートし得る。幾つかの場合、メモリデバイス１１０は、デバイスメモリコントローラ１５５を含まず、ローカルメモリコントローラ１６５又は外部メモリコントローラ１０５は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、又は直接、外部メモリコントローラ１０５若しくはプロセッサ１２０と通信するように構成され得る。
外部メモリコントローラ１０５は、システム１００のコンポーネント（例えば、プロセッサ１２０）とメモリデバイス１１０との間の情報、データ、及び／又はコマンドの通信を可能にするように構成され得る。外部メモリコントローラ１０５は、システム１００のコンポーネントがメモリデバイスの動作の詳細を知る必要がなくてもよいように、システム１００のコンポーネントとメモリデバイス１１０との間の連絡係として機能し得る。システム１００のコンポーネントは、外部メモリコントローラ１０５が満足するリクエスト（例えば、読み出しコマンド又は書き込みコマンドを含むアクセスコマンド）を外部メモリコントローラ１０５に提示し得る。外部メモリコントローラ１０５は、システム１００のコンポーネントとメモリデバイス１１０との間で交換される通信を転換又は変換し得る。幾つかの場合、外部メモリコントローラ１０５は、共通の（ソースの）システムクロック信号を生成するシステムクロックを含み得る。幾つかの場合、外部メモリコントローラ１０５は、共通の（ソースの）データクロック信号を生成する共通のデータクロックを含み得る。
外部メモリコントローラ１０５は、ホストデバイスの一部であり得、又はホストデバイスと関連付けられ得、１つ以上のコマンドをメモリデバイス１１０へ送信し得る。幾つかの例では、外部メモリコントローラは、サブアレイ内のメモリセルの行を開放するための活性化コマンドを、続いて、サブアレイ内のメモリセルの行にアクセスするためのアクセスコマンドをメモリデバイス１１０へ送信し得る。外部メモリコントローラ１０５は、（例えば、同じ又は異なるサブアレイ内の）メモリセルの第２の行にアクセスすると判定し得、ｔＲＰ又はｔＲＰ＿Ｓに基づいて、第２の活性化コマンドをメモリデバイス１１０へ送信するための時間を選択し得、ｔＲＰ及びｔＲＰ＿Ｓの各々は、第１の行に対するプリチャージコマンドと第２の活性化コマンドとの間の遅延（例えば、待機するための継続時間）に対応し得る。実例として、外部メモリコントローラ１０５は、メモリセルの第２の行がメモリセルの第１の行とは異なるサブアレイ内にある場合、ｔＲＰ＿Ｓに従って、メモリセルの第１の行に対するプリチャージコマンドに続いて、メモリセルの第２の行を開放するための第２の活性化コマンドを送信すると判定し得る。他の場合、外部メモリコントローラ１０５は、メモリセルの第２の行が同じサブアレイ内にある場合、ｔＲＰに従って、メモリセルの第１の行に対するプリチャージコマンドに続いて、メモリセルの第２の行を開放するための第２の活性化コマンドを送信すると判定し得る。
幾つかの場合、外部メモリコントローラ１０５若しくはシステム１００のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２０によって実装され得る。例えば、外部メモリコントローラ１０５は、プロセッサ１２０又はシステム１００のその他のコンポーネントによって実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１０５は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの場合、外部メモリコントローラ１０５、又は本明細書に説明するその機能は、メモリデバイス１１０によって実装され得る。例えば、外部メモリコントローラ１０５は、デバイスメモリコントローラ１５５又は１つ以上のローカルメモリコントローラ１６５によって実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。幾つかの場合、外部メモリコントローラ１０５の一部分がプロセッサ１２０により実装され、他の部分がデバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５により実装されるように、外部メモリコントローラ１０５は、プロセッサ１２０及びメモリデバイス１１０に渡って分散され得る。同様に、幾つかの場合、デバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５に対する本明細書に説明する１つ以上の機能は、幾つかの場合、（プロセッサ１２０とは別個に、又はプロセッサ１２０内に含まれるように）外部メモリコントローラ１０５によって実施され得る。
システム１００のコンポーネントは、複数のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。幾つかの例では、チャネル１１５は、外部メモリコントローラ１０５とメモリデバイス１１０との間の通信を可能にし得る。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。例えば、チャネル１１５は、外部メモリコントローラ１０５における１つ以上のピン又はパッドと、メモリデバイス１１０における１つ以上のピン又はパッドと含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように構成され得る。
幾つかの場合、端子のピン又はパッドは、チャネル１１５の信号経路の一部であり得る。追加の信号経路は、システム１００のコンポーネント内で信号をルーティングするためにチャネルの端子と結合され得る。例えば、メモリデバイス１１０は、チャネル１１５の端子からメモリデバイス１１０の様々なコンポーネント（例えば、デバイスメモリコントローラ１５５、メモリダイ１６０、ローカルメモリコントローラ１６５、メモリアレイ１７０）に信号をルーティングする信号経路（例えば、メモリダイ１６０の内部等の、メモリデバイス１１０又はそのコンポーネントの内部の信号経路）を含み得る。
チャネル１１５（及び関連する信号経路及び端子）は、特定のタイプの情報を通信することに専用であり得る。幾つかの場合、チャネル１１５は、集約されたチャネルであり得、したがって、複数の個々のチャネルを含み得る。例えば、データチャネル１９０は、（例えば、４つの信号経路を含む）ｘ４、（例えば、８つの信号経路を含む）ｘ８、及び（１６個の信号経路を含む）ｘ１６等であり得る。チャネルを介して通信される信号は、ダブルデータレート（ＤＤＲ）タイミング方式を使用し得る。例えば、信号の幾つかのシンボルは、クロック信号の立ち上がりエッジ上に記録され得、信号の他のシンボルは、クロック信号の立ち下がりエッジ上に記録され得る。チャネルを介して通信される信号は、シングルデータレート（ＳＤＲ）シグナリングを使用し得る。例えば、信号の１つのシンボルはクロックサイクル毎に記録され得る。
幾つかの場合、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６を含み得る。ＣＡチャネル１８６は、外部メモリコントローラ１０５とメモリデバイス１１０との間で、コマンドと関連付けられた制御情報（例えば、アドレス情報）を含むコマンドを通信するように構成され得る。例えば、ＣＡチャネル１８６は、所望のデータのアドレスを有する読み出しコマンドを含み得る。幾つかの場合、ＣＡチャネル１８６は、クロック信号の立ち上がりエッジ及び／又はクロック信号の立ち下がりエッジ上に記録され得る。幾つかの場合、ＣＡチャネル１８６は、アドレス及びコマンドデータを復号するための任意の量の信号経路（例えば、８つ又は９つの信号経路）を含み得る。
幾つかの場合、チャネル１１５は、１つ以上のクロック信号（ＣＫ）チャネル１８８を含み得る。ＣＫチャネル１８８は、外部メモリコントローラ１０５とメモリデバイス１１０との間で１つ以上の共通クロック信号を通信するように構成され得る。各クロック信号は、ハイ状態とロー状態との間で振動し、外部メモリコントローラ１０５及びメモリデバイス１１０の活動を調整するように構成され得る。幾つかの場合、クロック信号は、差動出力（例えば、ＣＫ＿ｔ信号及びＣＫ＿ｃ信号）であり得、ＣＫチャネル１８８の信号経路は、それに応じて構成され得る。幾つかの場合、クロック信号はシングルエンドされ得る。ＣＫチャネル１８８は、任意の量の信号経路を含み得る。幾つかの場合、クロック信号ＣＫ（例えば、ＣＫ＿ｔ信号及びＣＫ＿ｃ信号）は、メモリデバイス１１０に対するコマンド及びアドレッシング動作、又はメモリデバイス１１０に対するその他のシステム全体の動作のためのタイミングリファレンスを提供し得る。クロック信号ＣＫは、それ故、制御クロック信号ＣＫ、コマンドクロック信号ＣＫ、又はシステムクロック信号ＣＫと様々に称され得る。システムクロック信号ＣＫは、１つ以上のハードウェアコンポーネント（例えば、発振器、水晶、論理ゲート、又はトランジスタ等）を含み得るシステムクロックによって生成され得る。
幾つかの場合、チャネル１１５は、１つ以上のデータ（ＤＱ）チャネル１９０を含み得る。データチャネル１９０は、外部メモリコントローラ１０５とメモリデバイス１１０との間でデータ及び／又は制御情報を通信するように構成され得る。例えば、データチャネル１９０は、メモリデバイス１１０に書き込まれる（例えば、双方向性の）情報又はメモリデバイス１１０から読み出された情報を通信し得る。
幾つかの場合、チャネル１１５は、他の目的に専用であり得る１つ以上のその他のチャネル１９２を含み得る。これらのその他のチャネル１９２は、任意の量の信号経路を含み得る。
チャネル１１５は、様々な異なるアーキテクチャを使用して、外部メモリコントローラ１０５をメモリデバイス１１０と結合し得る。様々なアーキテクチャの例は、バス、ポイントツーポイント接続、クロスバー、シリコンインターポーザ等の高密度インターポーザ、若しくは有機基板内に形成されたチャネル、又はそれらの何らかの組み合わせを含み得る。例えば、幾つかの場合、信号経路は、シリコンインターポーザ又はガラスインターポーザ等の高密度インターポーザを少なくとも部分的に含み得る。
チャネル１１５を介して通信される信号は、様々な異なる変調方式を使用して変調され得る。幾つかの場合、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調するために、バイナリシンボル（又はバイナリレベル）変調方式が使用され得る。バイナリシンボル変調方式は、Ｍが２に等しいＭ－ａｒｙ変調方式の一例であり得る。バイナリシンボル変調方式の各シンボルは、デジタルデータの１ビットを表すように構成され得る（例えば、シンボルは論理１又は論理０を表し得る）。バイナリシンボル変調方式の例は、非ゼロ復帰（ＮＲＺ）、ユニポーラエンコーディング、バイポーラエンコーディング、マンチェスターエンコーディング、及び／又は２つのシンボルを有するパルス振幅変調（ＰＡＭ）（例えば、ＰＡＭ２）等を含むが、これらに限定されない。
幾つかの場合、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調するために、マルチシンボル（又はマルチレベル）変調方式が使用され得る。マルチシンボル変調方式は、Ｍが３以上のＭ－ａｒｙ変調方式の一例であり得る。マルチシンボル変調方式の各シンボルは、複数のビットのデジタルデータを表すように構成され得る（例えば、シンボルは、論理００、論理０１、論理１０、又は論理１１を表し得る）。マルチシンボル変調方式の例は、ＰＡＭ３、ＰＡＭ４、ＰＡＭ８等、直交振幅変調（ＱＡＭ）、及び／又は直交位相シフトキーイング（ＱＰＳＫ）等を含むが、これらに限定されない。マルチシンボル信号（例えば、ＰＡＭ３信号又はＰＡＭ４信号）は、複数ビットの情報を符号化するために少なくとも３つのレベルを含む変調方式を使用して変調される信号であり得る。マルチシンボル変調方式及びシンボルは、非バイナリ、マルチビット、又は高次の変調方式及びシンボルと代替的に称され得る。
図２は、本明細書に開示されるような例に従ったメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの場合、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態を蓄積するようにプログラミング可能な１つ以上のメモリセル２０５を含み得る。各メモリセル２０５は、２つ以上の状態を蓄積するようにプログラミング可能であり得る。例えば、メモリセル２０５は、一度に１ビットのデジタル論理（例えば、論理０及び論理１）を蓄積するように構成され得る。幾つかの場合、単一のメモリセル２０５（例えば、マルチレベルメモリセル）は、一度に複数ビットのデジット論理（例えば、論理００、論理０１、論理１０、又は論理１１）を蓄積するように構成され得る。
メモリセル２０５は、プログラミング可能な状態を表す電荷をコンデンサ内に蓄積し得る。ＤＲＡＭアーキテクチャは、プログラミング可能な状態を表す電荷を蓄積するための誘電体材料を含むコンデンサを含み得る。他のメモリアーキテクチャでは、他のストレージデバイス及びコンポーネントが可能である。例えば、非線形誘電体材料（例えば、強誘電体材料）が用いられ得る。
読み出し及び書き込み等の動作は、ワード線２１０及び／又はデジット線２１５等のアクセス線を活性化又は選択することによってメモリセル２０５上で実施され得る。幾つかの場合、デジット線２１５はビット線とも称され得る。アクセス線、ワード線、及びデジット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線２１０又はデジット線２１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。
メモリダイ２００は、グリッド状のパターンで配列されたアクセス線（例えば、ワード線２１０及びデジット線２１５）を含み得る。メモリセル２０５は、ワード線２１０とデジット線２１５との交点に位置付けられ得る。ワード線２１０及びデジット線２１５にバイアスをかけること（例えば、ワード線２１０又はデジット線２１５に電圧を印加すること）によって、それらの交点において単一のメモリセル２０５がアクセスされ得る。
メモリセル２０５にアクセスすることは、行デコーダ２２０又は列デコーダ２２５を通じて制御され得る。例えば、行デコーダ２２０は、ローカルメモリコントローラ２６０から行アドレスを受信し得、受信した行アドレスに基づいてワード線２１０を活性化し得る。列デコーダ２２５は、ローカルメモリコントローラ２６０から列アドレスを受信し得、受信した列アドレスに基づいてデジット線２１５を活性化し得る。例えば、メモリダイ２００は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付された複数のワード線２１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルが付された複数のデジット線２１５とを含み得、Ｍ及びＮは、メモリアレイのサイズに依存する。したがって、ワード線２１０及びデジット線２１５、例えば、ＷＬ＿１及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル２０５がアクセスされ得る。２次元又は３次元構成の何れかにおけるワード線２１０とデジット線２１５との交点は、メモリセル２０５のアドレスと称され得る。
メモリセル２０５は、コンデンサ２３０及びスイッチングコンポーネント２３５等の論理蓄積コンポーネントを含み得る。コンデンサ２３０は、誘電体コンデンサ又は強誘電体コンデンサの一例であり得る。コンデンサ２３０の第１のノードは、スイッチングコンポーネント２３５と結合され得、コンデンサ２３０の第２のノードは、電圧源２４０と結合され得る。幾つかの場合、電圧源２４０は、Ｖｐｌ等のセルプレートリファレンス電圧であり得、又はＶｓｓ等のグランドであり得る。幾つかの場合、電圧源２４０は、プレート線ドライバと結合されたプレート線の一例であり得る。スイッチングコンポーネント２３５は、２つのコンポーネント間の電子通信を選択的に確立又は非確立するトランジスタ又は任意のその他のタイプのスイッチデバイスの一例であり得る。
幾つかの例では、メモリセル２０５の一部分は、メモリバンクのサブアレイのメモリセル２０５の行の一部であり得る。メモリセル２０５の行は、１つ以上のコマンドを通じて（例えば、ホストデバイスによって）アクセスされ得る。例えば、メモリセル２０５の行は、活性化コマンドに基づいて開放され得、アクセスコマンド（例えば、読み出しコマンド又は書き込みコマンド）は、メモリセル２０５の行上に蓄積されたデータにアクセスし得、又は該行にデータを書き込み得、メモリセル２０５の行は、プリチャージコマンドに基づいて閉鎖され得る。同じサブアレイ内のメモリセル２０５の第２の行へのアクセスは、プリチャージコマンドに続く（例えば、ｔＲＰに対応する）第１の遅延後に、活性化コマンドを通じて実施され得る。異なるサブアレイ内のメモリセル２０５の第２の行へのアクセスは、プリチャージコマンドに続く（例えば、ｔＲＰ＿Ｓに対応する）第２のより短い遅延後に、活性化コマンドを通じて実施され得る。
メモリセル２０５を選択又は選択解除することは、スイッチングコンポーネント２３５を活性化又は不活性化することによって達成され得る。コンデンサ２３０は、スイッチングコンポーネント２３５を使用してデジット線２１５と電子通信し得る。例えば、スイッチングコンポーネント２３５が不活性化された場合に、コンデンサ２３０はデジット線２１５から絶縁され得、スイッチングコンポーネント２３５が活性化された場合に、コンデンサ２３０はデジット線２１５と結合され得る。幾つかの場合、スイッチングコンポーネント２３５はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され得、トランジスタのゲートとトランジスタのソースとの間の電圧差は、トランジスタの閾値電圧よりも大きくてもよく、小さくてもよい。幾つかの場合、スイッチングコンポーネント２３５は、ｐ型トランジスタ又はｎ型トランジスタであり得る。ワード線２１０は、スイッチングコンポーネント２３５のゲートと電子通信し得、ワード線２１０に印加される電圧に基づいてスイッチングコンポーネント２３５を活性化／不活性化し得る。
ワード線２１０は、メモリセル２０５上でアクセス動作を実施するために使用される、メモリセル２０５と電子通信する導電線であり得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のスイッチングコンポーネント２３５のゲートと電子通信し得、メモリセルのスイッチングコンポーネント２３５を制御するように構成され得る。幾つかのアーキテクチャでは、ワード線２１０は、メモリセル２０５のコンデンサのノードと電子通信し得、メモリセル２０５は、スイッチングコンポーネントを含まなくてもよい。
デジット線２１５は、メモリセル２０５をセンスコンポーネント２４５と接続する導電線であり得る。幾つかのアーキテクチャでは、メモリセル２０５は、アクセス動作の一部分の間にデジット線２１５と選択的に結合され得る。例えば、ワード線２１０及びメモリセル２０５のスイッチングコンポーネント２３５は、メモリセル２０５のコンデンサ２３０とデジット線２１５とを結合及び／又は絶縁するように構成され得る。幾つかのアーキテクチャでは、メモリセル２０５は、デジット線２１５と（例えば、不断に）電子通信し得る。
センスコンポーネント２４５は、メモリセル２０５のコンデンサ２３０上に蓄積された状態（例えば、電荷）を検出し、蓄積された状態に基づいてメモリセル２０５の論理状態を判定するように構成され得る。メモリセル２０５により蓄積される電荷は、幾つかの場合、非常に小さいことがある。したがって、センスコンポーネント２４５は、メモリセル２０５によって出力された信号を増幅するための１つ以上のセンスアンプを含み得る。センスアンプは、読み出し動作の間にデジット線２１５の電荷の小さな変化を検出し得、検出された電荷に基づいて論理状態０又は論理状態１に対応する信号を生み出し得る。読み出し動作の間、メモリセル２０５のコンデンサ２３０は、その対応するデジット線２１５に信号を出力し（例えば、電荷を放電し）得る。信号は、デジット線２１５の電圧を変化させ得る。センスコンポーネント２４５は、デジット線２１５を介してメモリセル２０５から受信した信号をリファレンス信号２５０（例えば、リファレンス電圧）と比較するように構成され得る。センスコンポーネント２４５は、比較に基づいてメモリセル２０５の蓄積された状態を判定し得る。例えば、バイナリシグナリングでは、デジット線２１５がリファレンス信号２５０よりも高い電圧を有する場合、センスコンポーネント２４５は、メモリセル２０５の蓄積された状態が論理１であると判定し得、デジット線２１５がリファレンス信号２５０よりも低い電圧を有する場合、センスコンポーネント２４５は、メモリセル２０５の蓄積された状態が論理０であると判定し得る。センスコンポーネント２４５は、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２４５の出力として（例えば、入力／出力２５５に）提供され得、（例えば、直接、又はローカルメモリコントローラ２６０を使用して）デバイスメモリコントローラ１５５等の、メモリダイ２００を含むメモリデバイス１１０の別のコンポーネントに検出された論理状態を指し示し得る。
ローカルメモリコントローラ２６０は、様々なコンポーネント（例えば、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２４５）を通じてメモリセル２０５の動作を制御し得る。ローカルメモリコントローラ２６０は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの場合、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２４５の内の１つ以上は、ローカルメモリコントローラ２６０と共同設置され得る。ローカルメモリコントローラ２６０は、外部メモリコントローラ１０５（又は図１を参照して説明したデバイスメモリコントローラ１５５）からコマンド及び／又はデータを受信することと、コマンド及び／又はデータをメモリダイ２００により使用され得る情報に変換することと、メモリダイ２００上で１つ以上の動作を実施し、１つ以上の動作を実施することに応答して、メモリダイ２００から外部メモリコントローラ１０５（又はデバイスメモリコントローラ１５５）にデータを通信すすることをするように構成され得る。ローカルメモリコントローラ２６０は、対象のワード線２１０及び対象のデジット線２１５を活性化するために行及び列のアドレス信号を生成し得る。ローカルメモリコントローラ２６０はまた、メモリダイ２００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は、調節又は変更され得、メモリダイ２００の動作において論じる様々な動作に対して異なり得る。
幾つかの場合、ローカルメモリコントローラ２６０は、メモリダイ２００の１つ以上のメモリセル２０５上で書き込み動作（例えば、プログラミング動作）を実施するように構成され得る。書き込み動作の間、メモリダイ２００のメモリセル２０５は、所望の論理状態を蓄積するようにプログラミングされ得る。幾つかの場合、複数のメモリセル２０５が単一の書き込み動作の間にプログラミングされ得る。ローカルメモリコントローラ２６０は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５と電子通信する対象のワード線２１０及び対象のデジット線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５にアクセスするために、対象のワード線２１０及び対象のデジット線２１５を（例えば、ワード線２１０又はデジット線２１５に電圧を印加して）活性化し得る。ローカルメモリコントローラ２６０は、メモリセル２０５のコンデンサ２３０内に特定の状態（例えば、電荷）を蓄積するための書き込み動作の間にデジット線２１５に特定の信号（例えば、電圧）を印加し得、特定の状態（例えば、電荷）は、所望の論理状態を指し示し得る。
幾つかの場合、ローカルメモリコントローラ２６０は、メモリダイ２００の１つ以上のメモリセル２０５上で読み出し動作（例えば、センシング動作）を実施するように構成され得る。読み出し動作の間、メモリダイ２００のメモリセル２０５内に蓄積された論理状態が判定され得る。幾つかの場合、複数のメモリセル２０５が単一の読み出し動作の間にセンシングされ得る。ローカルメモリコントローラ２６０は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５と電子通信する対象のワード線２１０及び対象のデジット線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２６０は、対象のメモリセル２０５にアクセスするために、対象のワード線２１０及び対象のデジット線２１５を（例えば、ワード線２１０又はデジット線２１５に電圧を印加して）活性化し得る。対象のメモリセル２０５は、アクセス線にバイアスをかけることに応答して信号をセンスコンポーネント２４５へ転送し得る。センスコンポーネント２４５は信号を増幅し得る。ローカルメモリコントローラ２６０は、センスコンポーネント２４５を発動し（例えば、センスコンポーネントをラッチングし）得、それによって、メモリセル２０５から受信した信号をリファレンス信号２５０と比較し得る。該比較に基づいて、センスコンポーネント２４５は、メモリセル２０５上に蓄積された論理状態を判定し得る。ローカルメモリコントローラ２６０は、読み出し動作の一部として、メモリセル２０５上に蓄積された論理状態を外部メモリコントローラ１０５（又はデバイスメモリコントローラ１５５）に通信し得る。
幾つかのメモリアーキテクチャでは、メモリセル２０５にアクセスすることは、メモリセル２０５内に蓄積された論理状態を劣化又は破壊し得る。例えば、ＤＲＡＭアーキテクチャで実施される読み出し動作は、対象のメモリセルのコンデンサを部分的に又は完全に放電し得る。ローカルメモリコントローラ２６０は、メモリセルをその元の論理状態に戻すために、再書き込み動作又はリフレッシュ動作を実施し得る。ローカルメモリコントローラ２６０は、読み出し動作の後に論理状態を対象のメモリセルに再書き込みし得る。幾つかの場合、再書き込み動作は読み出し動作の一部とみなされ得る。また、ワード線２１０等の単一のアクセス線を活性化することは、該アクセス線と電子通信する幾つかのメモリセル内に蓄積された状態をディスターブし得る。したがって、アクセスされていないことがある１つ以上のメモリセル上で再書き込み動作又はリフレッシュ動作が実施され得る。
図３は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするメモリストレージシステム３００の一例を説明する。メモリストレージシステム３００は、ホストデバイス３０５及びメモリデバイス３１０を含み得る。ホストデバイス３０５は、ＣＡバス３２０及び／又はデータバス３２５を通じて（図１を参照して説明したようなメモリデバイス１１０の一例であり得る）メモリデバイス３１０と通信し得る（図１を参照して説明したような外部メモリコントローラの一例であり得る）メモリコントローラ３１５を含み得る。メモリデバイス３１０は、メモリデバイス３１０にデータを蓄積するために、ＤＲＡＭ、ＦｅＲＡＭ、又はその他のタイプのメモリを利用し得る。メモリデバイス３１０内に蓄積されたデータは、メモリコントローラ３１５によってアクセス可能であり得、メモリコントローラ３１５によってメモリデバイス３１０に蓄積されたデータにアクセスするプロセスは、アクセス動作と称され得る。
読み出し又は書き込み動作等のアクセス動作は、一連のコマンドとして（例えば、コマンドシーケンスとして）メモリデバイス３１０に通信され（例えば、ホストデバイス３０５によって送信され）得る。コマンドは、（ＣＡバス１８６の一例である）ＣＡバス３１０を介してメモリコントローラ３１５によってメモリデバイス３１０に通信され得る。コマンドは、メモリデバイス３１０によって受信され得、（例えば、メモリデバイス３１０の１つ以上のメモリセルに）メモリデバイス３１０によって蓄積されたデータを読み出し、書き込み、さもなければ該データにアクセスするために、メモリデバイス３１０において対応する動作をトリガーし得る。メモリデバイス３１０に蓄積され又は書き込まれたデータは、（ＤＱバス１９０の一例である）データバス３２５を介して、ホストデバイス３０５とメモリデバイス３１０との間で通信され得る。
メモリデバイス３１０は複数のサブアレイ３３５を含み得る。サブアレイ３３５は、メモリデバイス３１０内に含まれるデータを蓄積し得る。サブアレイ３３５はバンク３３０にグループ化され得る。幾つかの例では、メモリデバイス３１０は、３２個のバンク３５０を含み得、その各々は、メモリセルの複数のサブアレイ３３５を含み得る。実例として、１つ以上のバンク３３０は、１６個のサブアレイ３３５を含み得る。第１のサブアレイ３３５－ａ及び第２のサブアレイ３３５－ｂはサブアレイ３３５の例であり得、この例に示されるように、メモリデバイス３１０の２つの異なるバンク３３０内に設置される。サブアレイ３３５は、メモリデバイス３１０と関連付けられたデータを蓄積し得、又はそれに書き込まれるデータを有し得る、行３４０等のメモリセルの個々の行を各々含み得る。
幾つかの場合、メモリデバイス３１０によって受信されたコマンドは、メモリデバイス３１０に１つ以上の関連する位相を（例えば、位相ジェネレータ３５０を使用して）生成させ得る。例えば、メモリデバイス３１０によって受信された活性化、アクセス、又はプリチャージコマンド毎に、メモリデバイス３１０の位相ジェネレータ３５０は、位相の関連するセットを生成し得る。位相の関連するセットは、サブアレイ３３５内の内部動作のシーケンスを集合的にトリガーし、さもなければ制御するタイミング信号を指し得、又は該タイミング信号を含み得、コマンド動作を実行することは、そうした内部動作の集合を実行することを含み得る（例えば、サブアレイ３３５において活性化動作を実行することは、位相制御された内部動作の第１の集合を実行することを含み得、サブアレイ３３５において読み出し又は書き込み動作等のアクセス動作を実行することは、位相制御された内部動作の第２の集合を実行することを含み得、サブアレイ３３５においてプリチャージ動作を実行することは、位相制御された内部動作の第３の集合を実行することを含み得る）。したがって、位相は、コマンドが仕向けられる所与のサブアレイ３３５の所与の行のアクセス動作の内部タイミングを支配し得る。幾つかの例では、位相は、所与の行３４０のメモリセルにアクセスするための、個々の行ベースでのコマンド動作に対応する電気動作（例えば、物理的電気動作）をトリガーする内部タイミング信号であり得る。
メモリデバイス３１０は、任意の数の位相ジェネレータ３５０（例えば、サブアレイ３３５毎に１つ、バンク３３０毎に１つ、メモリダイ毎に１つ、又はメモリデバイス３１０毎に１つ）を含み得る。一例として、位相ジェネレータ３５０は、メモリデバイス３１０内に含まれるデバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５内に含まれ得、又はその態様を含み得る。別の例として、位相ジェネレータ３５０は、論理又はその他の専用回路を含み得、それは、対応するコマンドにより対象とされるバンク３３０内に含まれ得、該バンク３３０と結合され得、さもなければ関連付けられ得（例えば、各バンク３３０は、個別の位相ジェネレータ３５０を含み得、該位相ジェネレータ３５０と結合され得、さもなければ関連付けられ得）、すなわち、位相は、バンク３３０毎ベースで生成され得る。メモリデバイス３１０内ではあるが対応するサブアレイ３３５の外部で生成される位相及びその他の信号は、グローバル位相又は信号と称され得る。別の例として、各サブアレイ３３５は、個別の位相ジェネレータ３５０を含み得、該位相ジェネレータ３５０と結合され得、さもなければ関連付けられ得、位相は、サブアレイ３３５毎にローカルに生成され得る。
グローバル位相はバンク３３０毎に生成され得る。このことは、（異なるバンク３３０内の行へのアクセスが時間的に少なくとも部分的に重複することと並行して）異なるバンク３３０が同時にアクセスされることをサポートし得る。幾つかの例では、バンク３３０内の行３４０上の活性化及び／又はプリチャージ動作は、メモリデバイス３１０内の異なるバンク３３０内の行３４０上で活性化及び／又はプリチャージ動作が発生している間に発生し得る。
幾つかの例では、各サブアレイ３３５は、サブアレイ３３５内に蓄積されたデータにアクセスするための対応する（例えば、１つの対応する）行バッファを含み得、使用し得、さもなければ該行バッファと関連付けられ得る。追加的に又は代替的に、バンク３３０内の各サブアレイ３３５は、対応するラッチ回路３４５を含み得、使用し得、さもなければ該ラッチ回路３４５と関連付けられ得、それは、サブアレイ３３５と関連付けられた位相を複製し得、該バンク３３０又はメモリデバイス３１０内の残余のサブアレイ３３５と関連付けられた位相とは無関係に位相を維持（保存、蓄積）し得る。例えば、ラッチ回路３４５は、対応するサブアレイ３３５と関連付けられた（該サブアレイ上で動作を実行するための）グローバル位相又はその他の信号の複製バージョン（コピー）を蓄積し得る。ラッチ回路３４５は、本明細書に説明する例に従って、メモリストレージシステム３００の最適化を可能にし得る。例えば、このことは、（同じバンク３３０の異なるサブアレイ３３５内の行へのアクセスが時間的に少なくとも部分的に重複することと並列して）同じバンク３３０の異なるサブアレイ３３５が同時にアクセスされることをサポートし得る。幾つかの例では、バンク３３０の第１のサブアレイ３３５内の行３４０上での活性化及び／又はプリチャージ動作は、メモリデバイス３１０内の該バンク３３０の第２のサブアレイ内の行３４０上で活性化及び／又はプリチャージ動作が発生している間に発生し得る。
行３４０にアクセスすることは１つ以上の動作を含み得、各動作は、行にアクセスする全体的なレイテンシに寄与し得る。そうした動作は、メモリコントローラ３１５によってメモリデバイス３１０に通信され得る対応するコマンドに基づき（応答し）得る。バンク３３０内のサブアレイ３３５内の行３４０にアクセスするためのコマンドは、（活性化動作に対応する）活性化コマンド、（例えば、読み出し動作、書き込み動作、プログラミング動作、リセット動作、再書き込み動作に対応する）アクセスコマンド、及び（プリチャージ動作に対応する）プリチャージコマンドを含み得る。活性化動作は、メモリセルの行３４０を開放し得る。アクセス動作は、（例えば、読み出し動作の場合に）開放された（例えば、活性化された）行３４０内に含まれるデータにアクセスし得、又は（例えば、書き込み動作の場合に）開放された行３４０中にデータを書き込み得る。プリチャージ動作は、開放された行３４０を閉鎖し得る。
３つの全ての動作は、メモリデバイス３１０のバンク３３０内のサブアレイ３３５内のメモリセルの行３４０にアクセスするために実行され得る。幾つかの例では、活性化動作は、行３４０を開放するためのアクセス動作の前に実施され得る。また、プリチャージ動作は、活性化された行３４０を閉鎖するためのアクセス動作の後に実施され得る。幾つかの場合、プリチャージ動作は、同じバンク３３０内の行３４０の後続のアクセス動作の前に実施され得る。対応するコマンドは、一連のコマンドとして（例えば、コマンドシーケンスとして）メモリコントローラ３１５からメモリデバイス３１０に通信され得る。コマンドは、活性化コマンド、アクセスコマンド、及びプリチャージコマンドを含み得、対応する動作が実施される順序で受信され得る。
図４は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムライン４００の一例を説明する。図４は、図３に関して説明したような対応するデバイスの例であり得るメモリデバイスの異なるバンク内の２つの異なるサブアレイ内の２つの行の例示的なアクセスを説明する。実例として、第１のバンク４０５及び第２のバンク４３５は、メモリデバイス内の２つの個々のバンクであり得る。
第１のバンク４０５及び第２のバンク４３５を含むメモリデバイスは、図３のメモリコントローラ３１５等のホストデバイスからコマンドを受信し得る。ホストデバイスは、ＣＡバス３２０－ａを介してコマンドをメモリデバイスに通信し得る。第１のバンク４０５及び第２のバンク４３５と関連付けられたコマンドは、同じＣＡバス３２０－ａを介して受信され得るが、２つのバンク４０５、４３５と関連付けられた別個のコマンドを明確に説明するために、ＣＡバス３２０－ａの２つのインスタンスが図４に現れ得る。
メモリデバイスは、ＣＡバス３１０－ａを介して、第１のバンク４０５内の（例えば、サブアレイ内の）メモリセルの行に対する第１の活性化コマンド４１５を受信し得る。第１の活性化コマンド４１５は、活性化位相をトリガーし得、それは、第１のバンク４０５内の行を開放するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３２０－ａを介して、第１のバンク４０５内の行内の１つ以上のメモリセルに対する第１のアクセスコマンド４２０を受信し得る。第１のアクセスコマンド４２０は、追加の位相（図示せず）をトリガーし得、それは、第１のバンク４０５内の開放された行内のメモリセルを読み出し、書き込み、さもなければ該メモリセルにアクセスするために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３１０－ａを介して、第１のバンク４０５の行に対する第１のプリチャージコマンド４２５を受信し得る。第１のプリチャージコマンド４２５は、プリチャージ位相（図示せず）をトリガーし得、それは、第１のバンク４０５内の行を閉鎖するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスはまた、ＣＡバス３１０－ａを介して、第２のバンク４３５内の（例えば、サブアレイ内の）メモリセルの行に対する第２の活性化コマンド４４５を受信し得る。第２の活性化コマンド４４５は、活性化位相（図示せず）をトリガーし得、それは、第２のバンク４３５内の行を開放するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３１０－ａを介して、第２のバンク４３５内の行内の１つ以上のメモリセルに対する第２のアクセスコマンド４５０を受信し得る。第２のアクセスコマンド４５０は、追加の位相（図示せず）をトリガーし得、それは、第２のバンク４３５内の開放された行内のメモリセルを読み出し、書き込み、さもなければ該メモリセルにアクセスするために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３１０－ａを介して、第２のバンク４３５内の行に対する第２のプリチャージコマンド４５５を受信し得る。第２のプリチャージコマンド４５５は、プリチャージ位相（図示せず）をトリガーし得、それは、第２のバンク４３５内の行を閉鎖するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
本明細書に説明するような幾つかの例では、しかしながら、第１のバンク４０５及び第２のバンク４３５を含むメモリデバイスは、サブアレイレベルの粒度で動作するサブアレイ固有の構造又はプロセス（例えば、図３を参照して説明したようなサブアレイ固有のラッチ回路３４５）を使用して位相を維持し得る。例えば、メモリデバイスは、第１のバンク４０５に固有の（例えば、第１のバンク４０５専用の、第１のバンク４０５内に含まれる）構造又はプロセスを使用して位相を維持し得る。
時間ｔＲＲＤ４３０（例えば、行から行へのアクセス時間遅延）は、第１のバンク４０５内のサブアレイの行に対する第１の活性化コマンド４１５をメモリデバイスが受信することと、第２のバンク４３５内のサブアレイの行に対する第２の活性化コマンドをメモリデバイスが受信することとの間の経過時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。
幾つかの場合、ｔＲＲＤ４３０は、第１のバンク４０５の内部の開放された行にアクセスするために第１の活性化コマンド４１５によりトリガーされる位相によって支配される内部動作に対する時間よりも短くてもよい。第１のバンク４０５内の行の後続のアクセス及び／又はプリチャージ動作の前に第２のバンク４３５内の行を活性化することは、第１のバンク４０５及び第２のバンク４３５が、別個のバンク内に含まれる行内に蓄積されたデータにアクセスするための個別の行バッファを有することに起因して可能であり得る。幾つかの例では、本明細書に説明するメモリデバイスに対しては、第１のバンク４０５及び第２のバンク４３５内のサブアレイは、ＣＡバス３２０－ａを介して送信されたコマンドによりトリガーされたメモリデバイスの内部の位相を維持するように構成された個別のラッチ回路（例えば、図３のラッチ回路３４５）を有し得る。ラッチ回路は、行が同じバンク（例えば、第１バンク４０５又は第２バンク４３５の内の１つ）内の同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに基づいて、ホストデバイスが異なる時間遅延（例えば、ｔＲＰ又はｔＲＰ＿Ｓ）に従って１つのバンク（例えば、第１のバンク４０５又は第２のバンク４３５の内の１つ）内のメモリセルの行にアクセスすることを可能にし得る。
図５は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムライン５００の一例を説明する。図５は、図３及び図４に関して説明したような対応するデバイスの例であり得るメモリデバイスの同じバンク内の２つの異なるサブアレイ内の２つの行の例示的アクセスを説明する。実例として、第１のサブアレイ５０５及び第２のサブアレイ５８０は、メモリデバイスの同じバンク内の２つの個々のサブアレイであり得る。
第１のサブアレイ５０５及び第２のサブアレイ５８０を含むメモリデバイスは、図３のメモリコントローラ３１５等のホストデバイスからコマンドを受信し得る。ホストデバイスは、ＣＡバス３２０－ｂを介してコマンドをメモリデバイスに通信し得る。第１のサブアレイ５０５及び第２のサブアレイ５８０と関連付けられたコマンドは、同じＣＡバス３２０－ｂを介して受信され得るが、２つのサブアレイ５０５、５８０と関連付けられた別個のコマンドを明確に説明するために、ＣＡバス３２０－ｂの２つのインスタンスが図５に現れ得る。第１のサブアレイ５０５と関連付けられたコマンドは位相５４５をトリガーし得、第２のサブアレイ５８０と関連付けられたコマンドは位相５９０をトリガーし得る。
メモリデバイスは、ＣＡバス３１０－ｂを介して、第１のサブアレイ５０５内のメモリセルの行に対する第１の活性化コマンド５１５を受信し得る。第１の活性化コマンド５１５は、第１の活性化位相５５０をトリガーし得、それは、第１のサブアレイ５０５内の行を開放するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３２０－ｂを介して、第１のサブアレイ５０５内の行内の１つ以上のメモリセルに対する第１のアクセスコマンド５２０を受信し得る。第１のアクセスコマンド５２０は、追加の位相（図示せず）をトリガーし得、それは、第１のサブアレイ５０５内の開放された行内のメモリセルを読み出し、書き込み、さもなければ該メモリセルにアクセスするために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３２０－ｂを介して、第１のサブアレイ５０５内の行に対する第１のプリチャージコマンド５２５－ａを受信し得る。第１のプリチャージコマンド５２５－ａはプリチャージ位相５５５をトリガーし得、それは、第１のサブアレイ５０５の行を閉鎖するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスはまた、ＣＡバス３２０－ｂを介して、第２のサブアレイ５８０内のメモリセルの行に対する第２の活性化コマンド５９５を受信し得る。第２の活性化コマンド５９５は第２の活性化位相５９９をトリガーし得、それは、第２のサブアレイ５８０内の行を開放するために使用される内部動作のためのタイミング又はその他の信号を含み得る。
メモリデバイスは、続いて、ＣＡバス３２０－ｂを介して、追加のコマンド（図示せず）（例えば、第２のサブアレイ５８０内の開放された行にアクセスするためのアクセスコマンド、第２のサブアレイ５８０内の行を閉鎖するためのプリチャージコマンド）を受信し得る。
メモリデバイス上の行にアクセスするレイテンシは、様々なグローバル動作タイミングに基づき得、それらの例は図５に説明されている。例えば、時間ｔＲＣＤ５３０（例えば、行アドレスから列アドレスへの遅延）は、メモリデバイスが第１の活性化コマンド５１５を受信することと、メモリデバイスが第１のアクセスコマンド５２０を受信することとの間の経過時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。したがって、ｔＲＣＤ５３０は、第１のサブアレイ５０５の内部の行を開放するための第１の活性化位相５５０により支配される内部動作に対する時間であり得、又は該時間を含み得る。
時間ｔＲＴＰ５３５（例えば、読み出しからプリチャージまでの遅延）は、メモリデバイスが第１のアクセスコマンド５２０を受信することと、メモリデバイスがプリチャージコマンド５２５－ａを受信することとの間の経過時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。したがって、ｔＲＴＰ５３５は、第１のサブアレイ５０５の内部の開放された行にアクセスする第１のアクセスコマンド５２０によってトリガーされる位相により支配される内部動作に対する時間であり得、又は該時間を含み得る。
時間ｔＲＡＳ５４０（例えば、行活性化時間）は、メモリデバイスが第１の活性化コマンド５１５を受信することと、メモリデバイスがプリチャージコマンド５２５－ａを受信することとの間の経過時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。したがって、ｔＲＡＳ５４０は、時間ｔＲＣＤ５３０及び時間ｔＲＴＰ５３５の合計であり得、又は該合計を含み得る。
時間ｔＲＰ５７０（例えば、行プリチャージ時間）は、メモリデバイスがプリチャージコマンド５２５－ａを受信することと、第１のサブアレイ５０５の内部の開放された行のプリチャージ動作の完了との間の経過時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。したがって、ｔＲＰ５７０は、第１のサブアレイ５０５の内部の行を閉鎖するためのプリチャージ位相５５５により支配される内部動作に対する時間であり得、又は該時間を含み得る。
時間ｔＲＣ５６０（例えば、行サイクル時間）は、メモリデバイスが第１の活性化コマンド５１５を受信することと、第１のサブアレイ５０５の内部の開放された行のプリチャージ動作の完了との間の経過時間であり得る。したがって、ｔＲＣ５６０は、行上でアクセス動作を実施するための合計時間であり得、又は該合計時間を含み得る（例えば、時間ｔＲＡＳ５４０及びｔＲＰ５７０の合計であり得、又は該合計を含み得る）。
幾つかのメモリデバイスに対しては、プリチャージコマンド５２５－ａと関連付けられた行及びその後に開放される行とがバンクの同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに関係なく、プリチャージコマンド５２５－ａと関連付けられた行と同じバンク内の別の行に対する後続の活性化コマンドをメモリデバイスに発行する前に、メモリコントローラ３１５は、少なくともｔＲＰ５７０の継続時間待機しなければならないことがある。例えば、幾つかのメモリデバイスは、（例えば、サブアレイレベルの粒度で動作するサブアレイ固有の構造又はプロセスではなく、バンクレベルの粒度で動作するバンク固有の構造又はプロセスを使用して）バンクレベルでのみ位相を生成及び維持し得る。そうした例では、メモリデバイスが（ｔＲＣ５６０の終了でもあり得る）ｔＲＰ５７０の終了前に、（同じバンク内の第２の行に対する）第２の活性化コマンド５９５を受信する場合、プリチャージ位相５５５等の、第１のサブアレイ５０５と関連付けられた位相５４５は、上書きされ得、置換され得、さもなければ破壊又喪失され得、したがって、第１の行に対するアクセス動作（例えば、プリチャージコマンド５２５－ａによりトリガーされるプリチャージ動作）の１つ以上の態様が正確に実行又は完了されないことがある。追加的に又は代替的に、メモリデバイスがｔＲＰ５７０の終了前に（同じバンク内の第２の行に対する）第２の活性化コマンド５９５を受信した場合、同じバンク内の第２の行の活性化（例えば、開放）は、正確に実行又は完了されないことがあり、何らかのその他のエラー状態が発生し得る。
本明細書に説明するような幾つかの例では、しかしながら、第１のサブアレイ５０５及び第２のサブアレイ５８０（それらの両方ともメモリデバイスの同じバンク内にあり得る）を含むメモリデバイスは、サブアレイレベルの粒度で動作するサブアレイ固有の構造又はプロセス（例えば、図３を参照して説明したようなサブアレイ固有のラッチ回路３４５）を使用して位相（位相５４５又は位相５９０等）を維持し得る。例えば、メモリデバイスは、第１のサブアレイ５０５に固有の（例えば、第１のサブアレイ５０５専用の、第１のサブアレイ５０５内に含まれる）構造又はプロセスを使用して位相５４５を維持し得る。したがって、第２の活性化コマンド５９５がｔＲＰ５７０の終了前に（例えば、第１のサブアレイ５０５内の第１の行が閉鎖される前に）受信された場合であっても、プリチャージ位相５５５又は他の位相５４５は、第１の行に対するプリチャージ動作又はアクセス動作の他の態様が実行及び完了されるまで継続（持続、維持）され得る。すなわち、位相５４５は、たとえ第１のサブアレイ５０５と同じバンク内にあっても、他のサブアレイに対する何れの位相又は関連するコマンドとは無関係に、関連する動作の完了まで維持され得る。
幾つかの場合、位相５４５は、（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５、位相ジェネレータ３５０、又は同じバンク内の複数のサブアレイにより共有される（該複数のサブアレイに対する位相を生成するように構成された）その他の何らかの論理若しくは他の回路による等して、メモリデバイス内にはあるが第１のサブアレイ５０５の外部で）グローバルに生成され得るが、第１のサブアレイ５０５に固有のコンポーネントによって複製及び維持され得る。他の場合、位相５４５は、（例えば、第１のサブアレイ５０５内で）ローカルに生成され得、維持もされ得る。
したがって、本明細書に説明するようなメモリデバイスに対しては、メモリコントローラ３１５は、プリチャージコマンド５２５－ａを送信することと、第２の活性化コマンド５９５を送信することとの間のｔＲＰ＿Ｓ（例えば、短縮された行プリチャージ時間）に対応する継続時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）待機することが可能であり得る。したがって、ｔＲＰ＿Ｓ５７５は、メモリデバイスがプリチャージコマンド５２５－ａを受信することと、メモリデバイスが第２の活性化コマンド５９５を受信することとの間の時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。図５により示されるように、ｔＲＰ＿Ｓ５７５はｔＲＰ５７０よりも短くてもよい。したがって、例えば、ｔＲＰ５７０は、幾つかの場合、ｔＲＰ５７０は、プリチャージコマンドを送信することと、同じサブアレイ内の行に対して即時に連続した活性化コマンドを送信することとの間にメモリデバイスが待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る一方で、ｔＲＰ＿Ｓ５７５は、プリチャージコマンドを送信することと、同じバンクの異なるサブアレイ内の行に対して即時に連続した活性化コマンドを送信することとの間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る。
追加的に又は代替的に、本明細書に説明するようなメモリデバイスに対しては、メモリコントローラ３１５は、第１の活性化コマンド５１５を送信することと、第２の活性化コマンド５９５を送信することとの間のｔＲＣ＿Ｓ（例えば、短縮された行サイクル時間）に対応する継続時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）待機することが可能であり得る。したがって、ｔＲＣ＿Ｓ５６５は、メモリデバイスが第１の活性化コマンド５１５を受信することと、メモリデバイスが第２の活性化コマンド５９５を受信することとの間の時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。図５により示されるように、ｔＲＣ＿Ｓ５６５はｔＲＣ５６０よりも短くてもよい。したがって、例えば、ｔＲＣ５６０は、幾つかの場合、同じサブアレイ内の行に対する連続した活性化コマンドを送信している間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）である一方で、ｔＲＣ＿Ｓ５６５は、同じバンクの異なるサブアレイ内の行に対する連続した活性化コマンドを送信している間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る。
第１のサブアレイ５０５に対する位相５４５を参照して説明したように、第２のサブアレイ５８０に対する位相５９０（第２の活性化位相５９９を含む）は、第２のサブアレイ５８０に固有の構造又はプロセス（例えば、ラッチ回路３４５）を使用して維持され得る。同様に、位相５９０は、グローバルに生成され得、ローカルに複製され得、さもなければ維持され得、又は幾つかの場合ローカルに生成され得る。
幾つかの場合、本明細書に説明するようなｔＲＰ＿Ｓをサポートするメモリデバイスに対しては、メモリコントローラ３１５は、プリチャージコマンド５２５－ａと関連付けられた行及び第２の活性化コマンド５９５と関連付けられた行が同じバンク内の同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに基づいて、第２の活性化コマンド５９５を発行するための時間を判定し得る。例えば、メモリコントローラ３１５は、プリチャージコマンド５２５－ａと関連付けられた行及び第２の活性化コマンド５９５と関連付けられた行が同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに基づいて、プリチャージコマンド５２５－ａを発行することと、第２の活性化コマンド５９５を発行することとの間の遅延を判定し得る。このことは、例えば、ｔＲＰ５７０とｔＲＰ＿Ｓ５７５との間で選択することを含み得る。図５に説明する例では、プリチャージコマンド５２５－ａと関連付けられた行は第１のサブアレイ５０５内にあり、第２の活性化コマンド５９５と関連付けられた行は第２のサブアレイ５８０内にあり、したがって、メモリコントローラ３１５はｔＲＰ＿Ｓ５７５を選択し得る。他の例では、プリチャージコマンドと関連付けられた行と後続の活性化コマンドと関連付けられた行とは、同じサブアレイ内にあり得、メモリコントローラ３１５は、幾つかの場合デフォルトのｔＲＰと称され得るｔＲＰ５７０を選択し得る。
図６は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムライン６００の一例を説明する。図６は、メモリデバイスの同じバンク内の２つの異なるサブアレイ内の２つの行に対するアクセス動作の間の、位相及び関連する遅延（例えば、関連するコマンドに関連する内部動作に対するトリガー）を含む、例示的なコマンドシグナリング、並びに例示的なローカル及びグローバルシグナリングを説明する。
メモリデバイスは、メモリコントローラからコマンドを受信し得る。図４及び図５に関連して論じたように、コマンドの例は、アクセス動作コマンドであり得、それは、活性化コマンド、アクセスコマンド、及びプリチャージコマンドを含み得る。コマンドは、ＣＡバス３２０－ｃを介してメモリデバイスに通信され得る。
コマンドは、バンク内のサブアレイのセットの何れのサブアレイが活性化されるかを指し示し得る（例えば、現在進行中の任意のグローバル位相に対応し得る）グローバル信号６０５を生成するようにメモリデバイスをトリガー（例えば、メモリデバイスに生じさせ）得る。したがって、例えば、メモリデバイスがプリチャージコマンド５２５－ｂを受信する場合、メモリデバイスは、プリチャージコマンド５２５－ｂが仕向けられるサブアレイに対する以前の活性化コマンドに基づいて以前に生成されたグローバル信号６１０－ａを有し得る。グローバル信号６１０－ａがハイ状態にある場合、このことは、活性化されている（プリチャージコマンド５２５－ｂが仕向けられている）第１のサブアレイを指し示し得、さもなければ該第１のサブアレイに対応し得る。プリチャージコマンド５２５－ｂは、図５を参照して説明したプリチャージコマンド５２５－ａを表し得、したがって、第１のサブアレイは第１のサブアレイ５０５であり得る。
別の例として、メモリデバイスが第２の活性化コマンド５９５－ｂを受信する場合、メモリデバイスはグローバル信号６１５－ａを生成し得る。グローバル信号６１５－ａがハイ状態にある場合、このことは、活性化されている（第２の活性化コマンド５９５－ｂが仕向けられている）サブアレイを指し示し得、さもなければ該サブアレイに対応し得る。第２の活性化コマンド５９５－ｂは、図５を参照して説明した第２の活性化コマンド５９５を表し得、したがって、第２のサブアレイは第２のサブアレイ５８０であり得る。
幾つかの場合、メモリデバイスは、バンク毎ベースで（例えば、バンクレベルの粒度で）グローバル信号６０５（例えば、グローバル位相）を維持し得る。したがって、グローバル信号６１５－ａがトリガーされる（例えば、ハイになる）場合、グローバル信号６１０－ａは、破壊され得、さもなければ時期尚早に中止され得る（例えば、ローになり得る）。例えば、プリチャージコマンド５２５－ｂは、プリチャージ位相（例えば、プリチャージ位相５５５）の対応するセットと関連付けられ得、その継続時間は、図５を参照して説明したようなｔＲＰ５７０に対応し得るプリチャージ信号遅延６６０－ａに対応し得る。メモリデバイスが第２の活性化コマンド５９５－ｂを受信する場合、図５及び図６の例に説明するようなｔＲＰ＿Ｓ５７５に基づいて第２の活性化コマンド５９５－ｂが受信される場合に、グローバル信号６１０－ａは、プリチャージ信号遅延６６０－ａが終了する前にローになり得る。
メモリデバイスは、しかしながら、任意の数の第１のサブアレイローカル信号６２０を使用して、ローカルに（例えば、ラッチ回路３４５等のサブアレイ固有の構造又はプロセスを使用して）グローバル信号６０５を、関連する任意の位相と共に複製及び維持し得る。例えば、第１のサブアレイに対するグローバル信号６１０－ａを生成するとき又は生成した後、メモリデバイスはまた、グローバルに生成されたようなグローバル信号６１０－ａのコピー（複製）であり得る局所化されたグローバル信号６２５を（例えば、複製、ラッチングを通じて）生成し得る。メモリデバイスはまた、グローバル信号６１０－ａと関連付けられた任意のグローバル位相（図示せず）の局所化されたバージョンを（例えば、複製、ラッチングを通じて）を生成し得、それは、第１の位相６３０－ａ、第２の位相６３５、及び第３の位相６４０の例によって表され得る。第１の位相６３０－ａは、位相信号の立ち上がりエッジが、プリチャージコマンド５２５－ｂの受信に関連する第１の位相遅延６４５－ａを伴う対応する内部動作（例えば、より広いプリチャージ動作内に含まれる第１の内部動作）をトリガーする位相の一例であり得る。第２の位相６３５は、位相信号の立ち下がりエッジが、プリチャージコマンド５２５－ｂの受信に関連する第２の位相遅延６５０を伴う対応する内部動作（例えば、より広いプリチャージ動作内に含まれる第２の内部動作）をトリガーする位相の一例であり得る。第３の位相６４０は、位相信号のパルス（例えば、立ち上がりエッジと立ち下がりエッジとの組み合わせ）が、プリチャージコマンド５２５－ｂの受信に関連する第３の位相遅延６５５を伴う対応する内部動作（例えば、より広いプリチャージ動作内に含まれる第３の内部動作）をトリガーする位相の一例であり得る。
図６の例に説明するように、第２の活性化コマンド５９５－ｂがメモリデバイスによって受信された後であっても、第１のサブアレイローカル信号６２０は維持され得る（例えば、進展し続け得、さもなければ完了まで持続し得る）。例えば、グローバル信号６１０－ａが、（例えば、ｔＲＰ＿Ｓ５７５に基づく時間での）第２の活性化コマンド５９５の受信に起因して、時期尚早に（例えば、プリチャージ信号遅延６６０－ａの終了前、ｔＲＰ５７０継続時間の前に）立ち下がったとしても、局所化されたグローバル信号６２５は、プリチャージ信号遅延６６０－ａの終了まで立ち下がらず、対応する位相（例えば、位相６３０－ａ、６４５－ａ、６４０）と関連付けられた内部動作は、第２の活性化コマンド５９５－ｂが受信された後であっても、（例えば、プリチャージコマンド５２５－ｂに関連する適切な遅延を伴って）適切な時間に（例えば、関連する位相信号内の１つ以上の変化によって）トリガーされ得る。
図７は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするコマンドタイムライン７００の一例を説明する。図７は、メモリデバイスの同じバンク内の３つの異なるサブアレイ内の３つの行に対するアクセス動作の間の、位相及び関連する遅延（例えば、関連するコマンドに関連する内部動作のトリガー）を含む、例示的なコマンドシグナリング、並びに例示的なローカル及びグローバルシグナリングを説明する。
ＣＡバス３２０－ｄ、プリチャージコマンド５２５－ｃ、第２の活性化コマンド５９５－ｃ、第１のサブアレイグローバル信号６１０－ｂ、第２のサブアレイグローバル信号６１５－ｂ、及び第１のサブアレイローカル信号７１０は、図６を参照して説明したようなＣＡバス３２０－ｃ、プリチャージコマンド５２５－ｂ、第２の活性化コマンド５９５－ｂ、グローバル信号６１０－ａ、グローバル信号６１５－ａ、及び第１のサブアレイローカル信号６２０と類似し得、又は同一であり得る。
図７は、第２の活性化コマンド５９５－ｃに続いて、第２のプリチャージコマンド７１５が、第１のプリチャージ信号遅延６６０－ｂの終了前に（例えば、プリチャージコマンド５２５－ｃと関連付けられるであろうｔＲＰ５７０時間の前に）メモリデバイスによって受信される一例を説明し得る。
図７に示すように、第２の活性化コマンド５９５－ｃがメモリデバイスによって受信される場合、第２のサブアレイグローバル信号６１５－ｂはトリガーされ得（例えば、ハイになり得）、グローバル信号６１０－ａは破壊され得、さもなければ時期尚早に中止され得る（例えば、ローになり得る）。しかしながら、第１のサブアレイローカル信号７１０は持続し得る（例えば、第１のサブアレイ内で又は第１のサブアレイに対してローカルに維持され得る）。同様に、第２のプリチャージコマンド７１５が受信される場合、第１のサブアレイローカル信号７１０は持続し得る（例えば、第１のサブアレイ内で又は第１のサブアレイに対してローカルに維持され得る）。したがって、同じバンク内の第２のサブアレイに対する第２の活性化コマンド５９５－ｃ及び第２のプリチャージコマンド７１５の両方が、関連するプリチャージ動作の完了前に（例えば、第１のサブアレイ内の行が閉鎖される前に）受信されたとしても、第１のサブアレイローカル信号７１０は、第１のプリチャージ信号遅延６６０－ｂの全体に渡って持続し得る。
更に、第２のサブアレイグローバル信号６１５－ｂを生成するとき又は生成した後、メモリデバイスはまた、グローバルに生成されたような第２のサブアレイグローバル信号６１５－ｂのコピー（複製）であり得る第２の局所化されたグローバル信号７１７を（例えば、複製、ラッチングを通じて）生成し得る。メモリデバイスはまた、第２のサブアレイグローバル信号６１５－ｂと関連付けられた任意のグローバル位相（図示せず）の局所化されたバージョンを（例えば、複製、ラッチングを通じて）を生成し得、それは、第２のサブアレイローカル信号７３５内に含まれる任意の数の位相の内の１つであり得る第２の位相７２０の例によって表され得る。第２の位相７２０は、位相信号の立ち上がりエッジが、第２のプリチャージコマンド７１５の受信に関連する第２の位相遅延７２５を伴う対応する内部動作（例えば、より広いプリチャージ動作内に含まれる内部動作）をトリガーする位相の一例であり得る。
図７の例に説明するように、第３の活性化コマンド７４０がメモリデバイスによって受信された後であっても、第２のサブアレイローカル信号７３５は維持され得る（例えば、進展し続け得、さもなければ完了まで持続し得る）。例えば、第２のサブアレイグローバル信号６１５－ｂが、（例えば、ｔＲＰ＿Ｓ５７５に基づく時間における）第３の活性化コマンド７４０の受信に起因して時期尚早に（例えば、第２のプリチャージ信号遅延７３０の終了前、第２のプリチャージコマンド７１５に関連するｔＲＰ５７０継続時間の前に）立ち下がったとしても、第２の局所化されたグローバル信号７１７は、第２のプリチャージ信号遅延７３０の終了まで立ち下がらず、対応する位相（例えば、第２の位相７２０）と関連付けられた内部動作は、第３の活性化コマンド７４０が受信された後であっても、（例えば、第２のプリチャージコマンド７１５に関連する適切な遅延を伴って）適切な時間において（例えば、関連する位相信号の１つ以上の変化によって）トリガーされ得る。
したがって、一般的に、（例えば、個別のサブアレイ内でローカルに）サブアレイ毎ベースでのサブアレイ固有の動作と関連付けられた位相を複製する、さもなければ維持することによって、任意の数のコマンドが受信され得、対応する位相は、バンク内で以前に活性化されたサブアレイに対する進行中の動作（例えば、位相及び関連する内部動作）に悪影響を与えることなく、同じバンク内の他のサブアレイでさえ、他のサブアレイに対してトリガーされ得る。
図８は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするメモリデバイス８０５のブロック図８００を示す。メモリデバイス８０５は、図３～図７を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス８０５は、コマンドコンポーネント８１０、プリチャージマネージャ８１５、行閉鎖モジュール８２０、行開放モジュール８２５、タイミング信号ジェネレータ８３０、タイミング信号マネージャ８３５、ラッチコンポーネント８４０、及び位相信号マネージャ８４５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。
コマンドコンポーネント８１０は、バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスにおいて受信し得る。幾つかの例では、コマンドコンポーネント８１０は、該バンクの第１のサブアレイ内のメモリセルの第１の行が閉鎖される前に、該バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドをメモリデバイスにおいて受信し得る。幾つかの場合、コマンドコンポーネント８１０は、該バンクの第３のサブアレイ内のメモリセルの第３の行を開放するための第３の活性化コマンドをメモリデバイスにおいて受信し得る。幾つかの態様では、コマンドコンポーネント８１０は、該バンクの第３のサブアレイ内のメモリセルの第４の行を開放するための第４の活性化コマンドをメモリデバイスにおいて受信し得、第４の活性化コマンドには、第３のプリチャージコマンドが受信された後に第２の量の時間が受信され、第２の量の時間は第１の量の時間よりも長い。幾つかの実例では、第１の量の時間はｔＲＰ＿Ｓを含み、第２の量の時間はデフォルトのｔＲＰを含む。
プリチャージマネージャ８１５は、第１の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖するためのプリチャージコマンドをメモリデバイスにおいて受信し得る。幾つかの例では、プリチャージマネージャ８１５は、第２の活性化コマンドを受信した後に、メモリセルの第２の行を閉鎖するための第２のプリチャージコマンドをメモリデバイスおいて受信し得る。幾つかの態様では、プリチャージマネージャ８１５は、メモリセルの第３の行を閉鎖するための第３のプリチャージコマンドをメモリデバイスにおいて受信し得る。
行閉鎖モジュール８２０は、第２の活性化コマンドを受信した後に、プリチャージコマンドを受信することに基づいてメモリセルの第１の行を閉鎖し得る。幾つかの例では、行閉鎖モジュール８２０は、タイミング信号のセットを維持することに基づいて、第２の活性化コマンドを受信した後にメモリセルの第１の行を閉鎖し得る。幾つかの態様では、行閉鎖モジュール８２０は、プリチャージコマンドの受信に続く第２の遅延であって、位相信号の第２のセットに基づく該第２の遅延後に、メモリセルの第１の行を閉鎖し得る。
行開放モジュール８２５は、第１の活性化コマンドに基づいてメモリセルの第１の行を開放し得、第２の活性化コマンドは、メモリセルの第１の行が開放されている間に受信される。幾つかの例では、行開放モジュール８２５は、第１の活性化コマンドの受信に続く第１の遅延であって、位相信号の第１のセットに基づく該第１の遅延後に、メモリセルの第１の行を開放し得る。幾つかの態様では、行開放モジュール８２５は、第２の活性化コマンドの受信に続く第３の遅延であって、位相信号の第３のセットに基づく該第３の遅延後に、メモリセルの第２の行を開放し得る。
タイミング信号ジェネレータ８３０は、プリチャージコマンドを受信することに基づいて、メモリセルの第１の行を閉鎖するためのタイミング信号のセットを生成し得る。
タイミング信号マネージャ８３５は、第２の活性化コマンドを受信した後にタイミング信号のセットを維持し得る。幾つかの例では、タイミング信号マネージャ８３５は、第２のプリチャージコマンドを受信した後にタイミング信号のセットを維持し得る。
ラッチコンポーネント８４０は、プリチャージコマンドを受信した後に、第１のサブアレイ内でタイミング信号のセットをラッチングし得る。
位相信号マネージャ８４５は、第１の活性化コマンドを受信することに基づいて、位相信号の第１のセットであって、メモリセルの第１の行を開放するための位相信号の該第１のセットをメモリデバイスにおいてトリガーし得る。幾つかの例では、位相信号マネージャ８４５は、プリチャージコマンドを受信することに基づいて、位相信号の第２のセットであって、メモリセルの第１の行を閉鎖するための位相信号の該第２のセットをメモリデバイスにおいてトリガーし得る。幾つかの実例では、位相信号マネージャ８４５は、第２の活性化コマンドを受信することに基づいて、位相信号の第３のセットであって、メモリセルの第２の行を開放するための位相信号の該第３のセットをメモリデバイスにおいてトリガーし得る。
図９は、本明細書に開示されるような例に従ったメモリサブアレイに対する並列アクセスをサポートするホストデバイス９０５のブロック図９００を示す。ホストデバイス９０５は、図３～図７を参照して説明したようなホストデバイスの態様の一例であり得る。ホストデバイス９０５は、コマンド送信機９１０、プリチャージ送信機９１５、アクセスコンポーネント９２０、タイミングコンポーネント９２５、及び選択マネージャ９３０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。
コマンド送信機９１０は、メモリデバイスのバンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスへ送信し得る。幾つかの例では、コマンド送信機９１０は、判定された時間において第２の活性化コマンドをメモリデバイスへ送信し得る。
プリチャージ送信機９１５は、第１の行に対する第１の活性化コマンドを送信した後に、メモリセルの第１の行を閉鎖するための第１のプリチャージコマンドをメモリデバイスへ送信し得る。
アクセスコンポーネント９２０は、該バンクの第２のサブアレイ内のメモリセルの第２の行にアクセスすると判定し得る。
タイミングコンポーネント９２５は、第２の行が第２のサブアレイ内にあること及び第１の行が第１のサブアレイ内にあることに基づいて、第２の行を開放するための第２の活性化コマンドを送信するための時間を判定し得る。幾つかの例では、タイミングコンポーネント９２５は、同じサブアレイ内の行への連続アクセスと関連付けられた第１の時間遅延と、該バンクの異なるサブアレイ内の行への連続アクセスのための第２の時間遅延とに基づいて、第２の活性化コマンドを送信するための時間を判定し得、第１の時間遅延は第２の時間遅延よりも長い。幾つかの場合、判定された時間は、第１及び第２のサブアレイが同じである場合にデフォルトのプリチャージ時間に対応する。幾つかの実例では、判定された時間は、第１及び第２のサブアレイが異なる場合にｔＲＰ＿Ｓに対応する。
選択マネージャ９３０は、第２の活性化コマンドに対する行ｔＲＰを選択し得、該選択することは、同じサブアレイ内の行への連続アクセスのための第１のｔＲＰと、該バンクの異なるサブアレイ内の行への連続アクセスのための第２のｔＲＰとの間であり、第２のｔＲＰは第１のｔＲＰよりも短い。
図１０は、本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明される機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的に又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明される機能の態様を実施し得る。
１００５において、メモリデバイスは、バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドを受信し得る。１００５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１００５の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
１０１０において、メモリデバイスは、第１の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖するためのプリチャージコマンドを受信し得る。１０１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１０の動作の態様は、図８を参照して説明したようなプリチャージマネージャによって実施され得る。
１０１５において、メモリデバイスは、該バンクの第１のサブアレイ内のメモリセルの第１の行が閉鎖される前に、該バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドを受信し得る。１０１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１５の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法１０００等の１つ以上の方法を実施し得る。装置は、バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスにおいて受信することと、第１の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖するためのプリチャージコマンドをメモリデバイスにおいて受信することと、該バンクの第１のサブアレイ内のメモリセルの第１の行が閉鎖される前に、該バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドをメモリデバイスにおいて受信することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第２の活性化コマンドを受信した後に、プリチャージコマンドを受信することに基づいて、メモリセルの第１の行を閉鎖することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第１の活性化コマンドに基づいてメモリセルの第１の行を開放することであって、第２の活性化コマンドは、メモリセルの第１の行が開放され得る間に受信され得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、プリチャージコマンドを受信することに基づいて、メモリセルの第１の行を閉鎖するためのタイミング信号のセットを生成することと、第２の活性化コマンドを受信した後にタイミング信号のセットを維持することと、タイミング信号のセットを維持することに基づいて、第２の活性化コマンドを受信した後にメモリセルの第１の行を閉鎖することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例では、タイミング信号のセットを維持することは、プリチャージコマンドを受信した後に、第１のサブアレイ内でタイミング信号のセットをラッチングすることのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第２の活性化コマンドを受信した後に、メモリセルの第２の行を閉鎖するための第２のプリチャージコマンドをメモリデバイスにおいて受信することと、第２のプリチャージコマンドを受信した後にタイミング信号のセットを維持することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、該バンクの第３のサブアレイ内のメモリセルの第３の行を開放するための第３の活性化コマンドをメモリデバイスにおいて受信することと、メモリセルの第３の行を閉鎖するための第３のプリチャージコマンドをメモリデバイスにおいて受信することと、該バンクの第３のサブアレイ内のメモリセルの第４の行を開放するための第４の活性化コマンドをメモリデバイスにおいて受信することであって、第４の活性化コマンドには、第３のプリチャージコマンドが受信され得る後に第２の量の時間が受信され得、第２の量の時間は第１の量の時間よりも長いことのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例では、第１の量の時間はｔＲＰ＿Ｓを含み、第２の量の時間はデフォルトのｔＲＰを含む。
本明細書に説明する方法１０００及び装置の幾つかの例は、第１の活性化コマンドを受信することに基づいて、位相信号の第１のセットであって、メモリセルの第１の行を開放するための位相信号の該第１のセットをメモリデバイスにおいてトリガーすることと、プリチャージコマンドを受信することに基づいて、位相信号の第２のセットであって、メモリセルの第１の行を閉鎖するための位相信号の該第２のセットをメモリデバイスにおいてトリガーすることと、第２の活性化コマンドを受信することに基づいて、位相信号の第３のセットであって、メモリセルの第２の行を開放するための位相信号の該第３のセットをメモリデバイスにおいてトリガーすることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１０００及び装置の幾つかの例は、第１の活性化コマンドの受信に続く第１の遅延であって、位相信号の第１のセットに基づく該第１の遅延後にメモリセルの第１の行を開放することと、プリチャージコマンドの受信に続く第２の遅延であって、位相信号の第２のセットに基づく該第２の遅延後にメモリセルの第１の行を閉鎖することと、第２の活性化コマンドの受信に続く第３の遅延であって、位相信号の第３のセットに基づく該第３の遅延後にメモリセルの第２の行を開放することのための動作、機構、手段、又は命令を更に含み得る。
図１１は、本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法１１００を説明するフローチャートを示す。方法１１００の動作は、本明細書に記載するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１１００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明される機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的に又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明される機能の態様を実施し得る。
１１０５において、メモリデバイスは、バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスにおいて受信し得る。１１０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１１０５の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
１１１０において、メモリデバイスは、第１の活性化コマンドに基づいてメモリセルの第１の行を開放し得る。１１１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１１１０の動作の態様は、図８を参照して説明したような行開放モジュールによって実施され得る。
１１１５において、メモリデバイスは、第１の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖するためのプリチャージコマンドをメモリデバイスにおいて受信し得る。１１１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１１１５の動作の態様は、図８を参照して説明したようなプリチャージマネージャによって実施され得る。
１１２０において、メモリデバイスは、メモリセルの第１の行が開放されている間に、該バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドをメモリデバイスにおいて受信し得る。１１２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１１２０の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
１１２５において、メモリデバイスは、第２の活性化コマンドを受信した後に、プリチャージコマンドを受信することに基づいて、メモリセルの第１の行を閉鎖し得る。１１２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１１２５の動作の態様は、図８を参照して説明したような行閉鎖モジュールによって実施され得る。
図１２は、本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法１２００を説明するフローチャートを示す。方法１２００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１２００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明される機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的に又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明される機能の態様を実施し得る。
１２０５において、メモリデバイスは、バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスにおいて受信し得る。１２０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２０５の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
１２１０において、メモリデバイスは、第１の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖するためのプリチャージコマンドをメモリデバイスにおいて受信し得る。１２１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２１０の動作の態様は、図８を参照して説明したようなプリチャージマネージャによって実施され得る。
１２１５において、メモリデバイスは、プリチャージコマンドを受信することに基づいて、メモリセルの第１の行を閉鎖するためのタイミング信号のセットを生成し得る。１２１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２１５の動作の態様は、図８を参照して説明したようなタイミング信号ジェネレータによって実施され得る。
１２２０において、メモリデバイスは、該バンクの第１のサブアレイ内のメモリセルの第１の行が閉鎖される前に、該バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドをメモリデバイスにおいて受信し得る。１２２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２２０の動作の態様は、図８を参照して説明したようなコマンドコンポーネントによって実施され得る。
１２２５において、メモリデバイスは、第２の活性化コマンドを受信した後に、タイミング信号のセットを維持し得る。１２２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２２５の動作の態様は、図８を参照して説明したようなタイミング信号マネージャによって実施され得る。
１２３０において、メモリデバイスは、タイミング信号のセットを維持することに基づいて、第２の活性化コマンドを受信した後に、メモリセルの第１の行を閉鎖し得る。１２３０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１２３０の動作の態様は、図８を参照して説明したような行閉鎖モジュールによって実施され得る。
図１３は、本開示の態様に従ったメモリサブアレイに対する並列アクセスをサポートする１つ以上の方法１３００を説明するフローチャートを示す。方法１３００の動作は、本明細書に説明するようなホストデバイス又はそのコンポーネントによって実装され得る。例えば、方法１３００の動作は、図９を参照して説明したようなホストデバイスによって実施され得る。幾つかの例では、ホストデバイスは、説明される機能を実施するためにホストデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的に又は代替的に、ホストデバイスは、専用のハードウェアを使用して、説明される機能の態様を実施し得る。
１３０５において、ホストデバイスは、メモリデバイスのバンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスへ送信し得る。１３０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１３０５の動作の態様は、図９を参照して説明したようなコマンド送信機によって実施され得る。
１３１０において、ホストデバイスは、第１の行に対する第１の活性化コマンドを送信した後に、メモリセルの第１の行を閉鎖するための第１のプリチャージコマンドをメモリデバイスへ送信し得る。１３１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１３１０の動作の態様は、図９を参照して説明したようなプリチャージ送信機によって実装され得る。
１３１５において、ホストデバイスは、該バンクの第２のサブアレイ内のメモリセルの第２の行にアクセスすると判定し得る。１３１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１３１５の動作の態様は、図９を参照して説明したようなアクセスコンポーネントによって実施され得る。
１３２０において、ホストデバイスは、第２の行が第２のサブアレイ内にあること及び第１の行が第１のサブアレイ内にあることに基づいて、第２の行を開放するための第２の活性化コマンドを送信するための時間を判定し得る。１３２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１３２０の動作の態様は、図９を参照して説明したようなタイミングコンポーネントによって実施され得る。
１３２５において、ホストデバイスは、判定された時間において第２の活性化コマンドをメモリデバイスへ送信し得る。１３２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１３２５の動作の態様は、図９を参照して説明したようなコマンド送信機によって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法１３００等の１つ以上の方法を実施し得る。装置は、メモリデバイスのバンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスへ送信することと、第１の行に対する第１の活性化コマンドを送信した後に、メモリセルの第１の行を閉鎖するための第１のプリチャージコマンドをメモリデバイスへ送信することと、該バンクの第２のサブアレイ内のメモリセルの第２の行にアクセスすると判定することと、第２の行が第２のサブアレイ内にあること及び第１の行が第１のサブアレイ内にあることに基づいて、第２の行を開放するための第２の活性化コマンドを送信するための時間を判定することと、判定された時間において第２の活性化コマンドをメモリデバイスへ送信することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法１３００及び装置の幾つかの例では、第２の活性化コマンドを送信するための時間を判定することは、第２の活性化コマンドに対するｔＲＰを選択することであって、該選択することは、同じサブアレイ内の行への連続アクセスのための第１のｔＲＰと、該バンクの異なるサブアレイ内の行への連続アクセスのための第２のｔＲＰとの間であり得、第２のｔＲＰは第１のｔＲＰよりも短いことのための動作、機構、手段、又は命令を含み得る。
本明細書に説明する方法１３００及び装置の幾つかの例は、同じサブアレイ内の行への連続アクセスと関連付けられた第１の時間遅延と、該バンクの異なるサブアレイ内の行への連続アクセスのための第２の時間遅延とに基づいて、第２の活性化コマンドを送信するための時間を判定することであって、第１の時間遅延は第２の時間遅延よりも長いことのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法１３００及び装置の幾つかの例では、判定された時間は、第１及び第２のサブアレイが同じであり得る場合にデフォルトのプリチャージ時間（例えば、ｔＲＰ）に対応し、判定された時間は、第１及び第２のサブアレイが異なり得る場合に短縮されたプリチャージ時間（例えば、ｔＲＰ＿Ｓ）に対応する。
上で説明した方法は可能な実装を説明すること、並びに動作及びステップは、再配置され得、さもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。
装置を説明する。装置は、メモリデバイスのバンクであって、第１のサブアレイ及び第２のサブアレイを含む該バンクと、メモリデバイスのコマンドコンポーネントであって、第１のサブアレイに対するコマンド及び第２のサブアレイに対するコマンドを受信するように構成された該コマンドコンポーネントであって、第１のサブアレイに対するコマンドは、第１のサブアレイに対するタイミング信号をトリガーし、第２のサブアレイに対するコマンドは、第２のサブアレイに対するタイミング信号をトリガーする、該コマンドコンポーネントと、第２のサブアレイに対するコマンドとは無関係に第１のサブアレイに対するタイミング信号を維持するように構成された第１のラッチ回路とを含み得る。
幾つかの例では、メモリデバイスは、同じサブアレイ内のメモリセルの異なる行への連続アクセスのための第１のｔＲＰと、該バンクの異なるサブアレイ内のメモリセルの行への連続アクセスのための第２のｔＲＰとをサポートする。
幾つかの例では、第２のｔＲＰは第１のｔＲＰよりも短くてもよい。
装置の幾つかの例は、メモリデバイスに対するタイミングコンポーネントであって、第１のサブアレイに対するタイミング信号及び第２のサブアレイに対するタイミング信号を生成するように構成された該タイミングコンポーネントを含み得る。
幾つかの例では、第１のサブアレイは第１のラッチ回路を含む。
装置の幾つかの例は、第１のサブアレイに対するコマンドとは無関係に第２のサブアレイに対するタイミング信号を維持するように構成された第２のラッチ回路を含み得る。
幾つかの例では、第２のサブアレイは第２のラッチ回路を含む。
装置の幾つかの例は、第１のラッチ回路と第２のサブアレイに対する第２のラッチ回路とを含むラッチ回路のセットであって、ラッチ回路のセットの各々は、他のサブアレイに対するコマンドとは無関係に個別のサブアレイに対するタイミング信号を維持するように構成され得る、ラッチ回路の該セットを含み得る。
装置の幾つかの例は、該バンクを含むバンクのセットであって、バンクのセットの各々は、コマンドコンポーネントと結合され得、複数のサブアレイを含み、コマンドコンポーネントは、バンクのセット毎にコマンドを受信するように構成される、バンクの該セットを含み得る。
幾つかの例では、メモリデバイスはバンクのセットを含み、複数のサブアレイの各々は、個別のラッチ回路を含む。
幾つかの例では、コマンドは、活性化コマンド、アクセスコマンド（例えば、読み出しコマンド、書き込みコマンド）、プリチャージコマンド、又はそれらの任意の組み合わせを含む。
本明細書に説明する情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
更に、幾つかの態様は、ＤＲＡＭの構造及び用語を使用して本明細書に説明され得るが、これは説明される例にすぎず、本明細書の教示は、ＦｅＲＡＭメモリデバイスを含むがこれに限定されない任意のタイプのメモリデバイスに適用され得る。
用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。
用語“結合する”は、信号が導電経路を介して（ｏｖｅｒ）コンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れること可能にする変化を開始する。
用語“絶縁される”は、信号がコンポーネント間を現在流れることができないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許可していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。
メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上で形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書で説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラミング可能論理デバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、状態の閉集合への言及として解釈されないであろう。例えば、“状態Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致する。
［クロスリファレンス］
本特許出願は、２０１９年７月１８日に出願された“ＰＡＲＡＬＬＥＬ ＡＣＣＥＳＳ ＦＯＲ ＭＥＭＯＲＹ ＳＵＢＡＲＲＡＹＳ”と題されたＭｉｒｉｃｈｉｇｎｉ等による米国特許出願第１６／５１５，６２９号の優先権を主張する、２０２０年６月１１日に出願された“ＰＡＲＡＬＬＥＬ ＡＣＣＥＳＳ ＦＯＲ ＭＥＭＯＲＹ ＳＵＢＡＲＲＡＹＳ”と題されたＭｉｒｉｃｈｉｇｎｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３７２２１号の優先権を主張するものであり、当該米国特許出願及びＰＣＴ出願の各々は、その譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
メモリデバイス３１０は複数のサブアレイ３３５を含み得る。サブアレイ３３５は、メモリデバイス３１０内に含まれるデータを蓄積し得る。サブアレイ３３５はバンク３３０にグループ化され得る。第１のバンク３３０－ａ及び第２のバンク３３０－ｂは、バンク３３０の例であり得る。幾つかの例では、メモリデバイス３１０は、３２個のバンク３５０を含み得、その各々は、メモリセルの複数のサブアレイ３３５を含み得る。実例として、１つ以上のバンク３３０は、１６個のサブアレイ３３５を含み得る。第１のサブアレイ３３５－ａ及び第２のサブアレイ３３５－ｂはサブアレイ３３５の例であり得、この例に示されるように、メモリデバイス３１０の２つの異なるバンク３３０内に設置される。サブアレイ３３５は、メモリデバイス３１０と関連付けられたデータを蓄積し得、又はそれに書き込まれるデータを有し得る、行３４０等のメモリセルの個々の行を各々含み得る。
幾つかのメモリデバイスに対しては、プリチャージコマンド５２５－ａと関連付けられた行及びその後に開放される行とがバンクの同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに関係なく、プリチャージコマンド５２５－ａと関連付けられた行と同じバンク内の別の行に対する後続の活性化コマンドをメモリデバイスに発行する前に、メモリコントローラ３１５は、少なくともｔＲＰ５７０の継続時間待機しなければならないことがある。例えば、幾つかのメモリデバイスは、（例えば、サブアレイレベルの粒度で動作するサブアレイ固有の構造又はプロセスではなく、バンクレベルの粒度で動作するバンク固有の構造又はプロセスを使用して）バンクレベルでのみ位相を生成及び維持し得る。そうした例では、メモリデバイスが（ｔＲＣ５６０の終了でもあり得る）ｔＲＰ５７０の終了前に、（同じバンク内の第２の行に対する）第２の活性化コマンド５９５－ａを受信する場合、プリチャージ位相５５５等の、第１のサブアレイ５０５と関連付けられた位相５４５は、上書きされ得、置換され得、さもなければ破壊又喪失され得、したがって、第１の行に対するアクセス動作（例えば、プリチャージコマンド５２５－ａによりトリガーされるプリチャージ動作）の１つ以上の態様が正確に実行又は完了されないことがある。追加的に又は代替的に、メモリデバイスがｔＲＰ５７０の終了前に（同じバンク内の第２の行に対する）第２の活性化コマンド５９５－ａを受信した場合、同じバンク内の第２の行の活性化（例えば、開放）は、正確に実行又は完了されないことがあり、何らかのその他のエラー状態が発生し得る。
本明細書に説明するような幾つかの例では、しかしながら、第１のサブアレイ５０５及び第２のサブアレイ５８０（それらの両方ともメモリデバイスの同じバンク内にあり得る）を含むメモリデバイスは、サブアレイレベルの粒度で動作するサブアレイ固有の構造又はプロセス（例えば、図３を参照して説明したようなサブアレイ固有のラッチ回路３４５）を使用して位相（位相５４５又は位相５９０等）を維持し得る。例えば、メモリデバイスは、第１のサブアレイ５０５に固有の（例えば、第１のサブアレイ５０５専用の、第１のサブアレイ５０５内に含まれる）構造又はプロセスを使用して位相５４５を維持し得る。したがって、第２の活性化コマンド５９５－ａがｔＲＰ５７０の終了前に（例えば、第１のサブアレイ５０５内の第１の行が閉鎖される前に）受信された場合であっても、プリチャージ位相５５５又は他の位相５４５は、第１の行に対するプリチャージ動作又はアクセス動作の他の態様が実行及び完了されるまで継続（持続、維持）され得る。すなわち、位相５４５は、たとえ第１のサブアレイ５０５と同じバンク内にあっても、他のサブアレイに対する何れの位相又は関連するコマンドとは無関係に、関連する動作の完了まで維持され得る。
したがって、本明細書に説明するようなメモリデバイスに対しては、メモリコントローラ３１５は、プリチャージコマンド５２５－ａを送信することと、第２の活性化コマンド５９５－ａを送信することとの間のｔＲＰ＿Ｓ（例えば、短縮された行プリチャージ時間）に対応する継続時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）待機することが可能であり得る。したがって、ｔＲＰ＿Ｓ５７５は、メモリデバイスがプリチャージコマンド５２５－ａを受信することと、メモリデバイスが第２の活性化コマンド５９５－ａを受信することとの間の時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。図５により示されるように、ｔＲＰ＿Ｓ５７５はｔＲＰ５７０よりも短くてもよい。したがって、例えば、ｔＲＰ５７０は、幾つかの場合、ｔＲＰ５７０は、プリチャージコマンドを送信することと、同じサブアレイ内の行に対して即時に連続した活性化コマンドを送信することとの間にメモリデバイスが待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る一方で、ｔＲＰ＿Ｓ５７５は、プリチャージコマンドを送信することと、同じバンクの異なるサブアレイ内の行に対して即時に連続した活性化コマンドを送信することとの間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る。
追加的に又は代替的に、本明細書に説明するようなメモリデバイスに対しては、メモリコントローラ３１５は、第１の活性化コマンド５１５を送信することと、第２の活性化コマンド５９５－ａを送信することとの間のｔＲＣ＿Ｓ（例えば、短縮された行サイクル時間）に対応する継続時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）待機することが可能であり得る。したがって、ｔＲＣ＿Ｓ５６５は、メモリデバイスが第１の活性化コマンド５１５を受信することと、メモリデバイスが第２の活性化コマンド５９５－ａを受信することとの間の時間（例えば、最小数のクロックサイクルであり得る幾つかのクロックサイクル）であり得る。図５により示されるように、ｔＲＣ＿Ｓ５６５はｔＲＣ５６０よりも短くてもよい。したがって、例えば、ｔＲＣ５６０は、幾つかの場合、同じサブアレイ内の行に対する連続した活性化コマンドを送信している間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）である一方で、ｔＲＣ＿Ｓ５６５は、同じバンクの異なるサブアレイ内の行に対する連続した活性化コマンドを送信している間にメモリコントローラ３１５が待機しなければならない最小時間（例えば、最小数のクロックサイクル）であり得る。
幾つかの場合、本明細書に説明するようなｔＲＰ＿Ｓをサポートするメモリデバイスに対しては、メモリコントローラ３１５は、プリチャージコマンド５２５－ａと関連付けられた行及び第２の活性化コマンド５９５－ａと関連付けられた行が同じバンク内の同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに基づいて、第２の活性化コマンド５９５－ａを発行するための時間を判定し得る。例えば、メモリコントローラ３１５は、プリチャージコマンド５２５－ａと関連付けられた行及び第２の活性化コマンド５９５－ａと関連付けられた行が同じサブアレイ内にあるのか、それとも異なるサブアレイ内にあるのかに基づいて、プリチャージコマンド５２５－ａを発行することと、第２の活性化コマンド５９５－ａを発行することとの間の遅延を判定し得る。このことは、例えば、ｔＲＰ５７０とｔＲＰ＿Ｓ５７５との間で選択することを含み得る。図５に説明する例では、プリチャージコマンド５２５－ａと関連付けられた行は第１のサブアレイ５０５内にあり、第２の活性化コマンド５９５－ａと関連付けられた行は第２のサブアレイ５８０内にあり、したがって、メモリコントローラ３１５はｔＲＰ＿Ｓ５７５を選択し得る。他の例では、プリチャージコマンドと関連付けられた行と後続の活性化コマンドと関連付けられた行とは、同じサブアレイ内にあり得、メモリコントローラ３１５は、幾つかの場合デフォルトのｔＲＰと称され得るｔＲＰ５７０を選択し得る。
図６の例に説明するように、第２の活性化コマンド５９５－ｂがメモリデバイスによって受信された後であっても、第１のサブアレイローカル信号６２０は維持され得る（例えば、進展し続け得、さもなければ完了まで持続し得る）。例えば、グローバル信号６１０－ａが、（例えば、ｔＲＰ＿Ｓ５７５０に基づく時間での）第２の活性化コマンド５９５－ｂの受信に起因して、時期尚早に（例えば、プリチャージ信号遅延６６０－ａの終了前、ｔＲＰ５７０継続時間の前に）立ち下がったとしても、局所化されたグローバル信号６２５は、プリチャージ信号遅延６６０－ａの終了まで立ち下がらず、対応する位相（例えば、位相６３０－ａ、６３５、６４０）と関連付けられた内部動作は、第２の活性化コマンド５９５－ｂが受信された後であっても、（例えば、プリチャージコマンド５２５－ｂに関連する適切な遅延を伴って）適切な時間に（例えば、関連する位相信号内の１つ以上の変化によって）トリガーされ得る。
ＣＡバス３２０－ｄ、プリチャージコマンド５２５－ｃ、第２の活性化コマンド５９５－ｃ、第１のサブアレイグローバル信号６１０－ｂ、第２のサブアレイグローバル信号６１５－ｂ、第３のサブアレイグローバル信号７４５等のグローバル信号７０５、並びに第１のサブアレイローカル信号７１０は、図６を参照して説明したようなＣＡバス３２０－ｃ、プリチャージコマンド５２５－ｂ、第２の活性化コマンド５９５－ｂ、グローバル信号６１０－ａ及びグローバル信号６１５－ａ等のグローバル信号６０５、並びに第１のサブアレイローカル信号６２０と類似し得、又は同一であり得る。幾つかの例では、第１のサブアレイに対するグローバル信号６１０－ｂを生成するとき又は生成した後に、メモリデバイスはまた、グローバルに生成されたようなグローバル信号６１０－ｂのコピー（複製）であり得る第１の局所化されたグローバル信号６２５－ｂを（例えば、複製、ラッチングを通じて）生成し得る。
図７に示すように、第２の活性化コマンド５９５－ｃがメモリデバイスによって受信される場合、第２のサブアレイグローバル信号６１５－ｂはトリガーされ得（例えば、ハイになり得）、グローバル信号６１０－ｂは破壊され得、さもなければ時期尚早に中止され得る（例えば、ローになり得る）。しかしながら、第１のサブアレイローカル信号７１０は持続し得る（例えば、第１のサブアレイ内で又は第１のサブアレイに対してローカルに維持され得る）。同様に、第２のプリチャージコマンド７１５が受信される場合、第１のサブアレイローカル信号７１０は持続し得る（例えば、第１のサブアレイ内で又は第１のサブアレイに対してローカルに維持され得る）。したがって、同じバンク内の第２のサブアレイに対する第２の活性化コマンド５９５－ｃ及び第２のプリチャージコマンド７１５の両方が、関連するプリチャージ動作の完了前に（例えば、第１のサブアレイ内の行が閉鎖される前に）受信されたとしても、第１のサブアレイローカル信号７１０は、第１のプリチャージ信号遅延６６０－ｂの全体に渡って持続し得る。例えば、グローバル信号６１０－ｂが第２の活性化コマンド５９５－ｃの受信に起因して時期尚早に（例えば、プリチャージ信号遅延６６０－ｂの終了前に）立ち下がったとしても、局所化されたグローバル信号６２５－ｂは、プリチャージ信号遅延６６０－ｂの終了まで立ち下がらず、対応する位相（例えば、第１の位相６３０－ｂ）と関連付けられた内部動作は、第２の活性化コマンド５９５－ｃが受信された後であっても、（例えば、プリチャージコマンド５２５－ｃに関連する適切な遅延を伴って）適切な時間に（例えば、関連する位相信号の１つ以上の変化によって）トリガーされ得る。例えば、第１の位相６３０－ｂは、位相信号の立ち上がりエッジが、プリチャージコマンド５２５－ｃの受信に関連する第１の位相遅延６４５－ｂを伴う対応する内部動作（例えば、より広いプリチャージ動作内に含まれる第１の内部動作）をトリガーする位相の一例であり得る。

Claims (25)

  1. バンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドをメモリデバイスにおいて受信することと、
    前記第１の活性化コマンドを受信した後に、メモリセルの前記第１の行を閉鎖するためのプリチャージコマンドを前記メモリデバイスにおいて受信することと、
    前記バンクの前記第１のサブアレイ内のメモリセルの前記第１の行が閉鎖される前に、前記バンクの第２のサブアレイ内のメモリセルの第２の行を開放するための第２の活性化コマンドを前記メモリデバイスにおいて受信すること
    を含む方法。
  2. 前記第２の活性化コマンドを受信した後に、前記プリチャージコマンドを受信することに少なくとも部分的に基づいて、メモリセルの前記第１の行を閉鎖すること
    を更に含む、請求項１に記載の方法。
  3. 前記第１の活性化コマンドに少なくとも部分的に基づいてメモリセルの前記第１の行を開放することであって、前記第２の活性化コマンドは、メモリセルの前記第１の行が開放されている間に受信されること
    を更に含む、請求項１に記載の方法。
  4. 前記プリチャージコマンドを受信することに少なくとも部分的に基づいて、メモリセルの前記第１の行を閉鎖するためのタイミング信号のセットを生成することと、
    前記第２の活性化コマンドを受信した後にタイミング信号の前記セットを維持することと、
    タイミング信号の前記セットを維持することに少なくとも部分的に基づいて、前記第２の活性化コマンドを受信した後にメモリセルの前記第１の行を閉鎖すること
    を更に含む、請求項１に記載の方法。
  5. タイミング信号の前記セットを維持することは、
    前記プリチャージコマンドを受信した後に、前記第１のサブアレイ内でタイミング信号の前記セットをラッチングすること
    を含む、請求項４に記載の方法。
  6. 前記第２の活性化コマンドを受信した後に、メモリセルの前記第２の行を閉鎖するための第２のプリチャージコマンドを前記メモリデバイスにおいて受信することと、
    前記第２のプリチャージコマンドを受信した後にタイミング信号の前記セットを維持すること
    を更に含む、請求項５に記載の方法。
  7. 前記第２の活性化コマンドには、前記プリチャージコマンドが受信された後に第１の量の時間が受信され、
    前記バンクの第３のサブアレイ内のメモリセルの第３の行を開放するための第３の活性化コマンドを前記メモリデバイスにおいて受信することと、
    メモリセルの前記第３の行を閉鎖するための第３のプリチャージコマンドを前記メモリデバイスにおいて受信することと、
    前記バンクの前記第３のサブアレイ内のメモリセルの第４の行を開放するための第４の活性化コマンドを前記メモリデバイスにおいて受信することであって、前記第４の活性化コマンドには、前記第３のプリチャージコマンドが受信された後に第２の量の時間が受信され、前記第２の量の時間は前記第１の量の時間よりも長いこと
    を更に含む、請求項１に記載の方法。
  8. 前記第１の量の時間は、短縮された行プリチャージ時間（ｔＲＰ＿Ｓ）を含み、前記第２の量の時間は、デフォルトの行プリチャージ時間（ｔＲＰ）を含む、請求項７に記載の方法。
  9. 前記第１の活性化コマンドを受信することに少なくとも部分的に基づいて、位相信号の第１のセットであって、メモリセルの前記第１の行を開放するための位相信号の前記第１のセットを前記メモリデバイスにおいてトリガーすることと、
    前記プリチャージコマンドを受信することに少なくとも部分的に基づいて、位相信号の第２のセットであって、メモリセルの前記第１の行を閉鎖するための位相信号の前記第２のセットを前記メモリデバイスにおいてトリガーすることと、
    前記第２の活性化コマンドを受信することに少なくとも部分的に基づいて、位相信号の第３のセットであって、メモリセルの前記第２の行を開放するための位相信号の前記第３のセットを前記メモリデバイスにおいてトリガーすること
    を更に含む、請求項１に記載の方法。
  10. 前記第１の活性化コマンドの受信に続く第１の遅延であって、位相信号の前記第１のセットに少なくとも部分的に基づく前記第１の遅延後にメモリセルの前記第１の行を開放することと、
    前記プリチャージコマンドの受信に続く第２の遅延であって、位相信号の前記第２のセットに少なくとも部分的に基づく前記第２の遅延後にメモリセルの前記第１の行を閉鎖することと、
    前記第２の活性化コマンドの受信に続く第３の遅延であって、位相信号の前記第３のセットに少なくとも部分に基づく前記第３の遅延後にメモリセルの前記第２の行を開放すること
    を更に含む、請求項９に記載の方法。
  11. メモリデバイスのバンクであって、第１のサブアレイ及び第２のサブアレイを含む前記バンクと、
    前記メモリデバイスのコマンドコンポーネントであって、前記第１のサブアレイに対するコマンド及び前記第２のサブアレイに対するコマンドを受信するように構成された前記コマンドコンポーネントであって、前記第１のサブアレイに対する前記コマンドは前記第１のサブアレイに対するタイミング信号をトリガーし、前記第２のサブアレイに対する前記コマンドは前記第２のサブアレイに対するタイミング信号をトリガーする、前記コマンドコンポーネントと、
    前記第２のサブアレイに対する前記コマンドとは無関係に前記第１のサブアレイに対する前記タイミング信号を維持するように構成された第１のラッチ回路と
    を含む、装置。
  12. 前記メモリデバイスは、同じサブアレイ内のメモリセルの異なる行への連続アクセスのための第１の行プリチャージ時間（ｔＲＰ）と、前記バンクの異なるサブアレイ内のメモリセルの行への連続アクセスのための第２のｔＲＰとをサポートする、請求項１１に記載の装置。
  13. 前記第２のｔＲＰは前記第１のｔＲＰよりも短い、請求項１２に記載の装置。
  14. 前記メモリデバイスに対するタイミングコンポーネントであって、前記第１のサブアレイに対する前記タイミング信号及び前記第２のサブアレイに対する前記タイミング信号を生成するように構成された前記タイミングコンポーネント
    を更に含む、請求項１１に記載の装置。
  15. 前記第１のサブアレイは前記第１のラッチ回路を含む、請求項１１に記載の装置。
  16. 前記第１のサブアレイに対する前記コマンドとは無関係に前記第２のサブアレイに対する前記タイミング信号を維持するように構成された第２のラッチ回路
    を更に含む、請求項１１に記載の装置。
  17. 前記第２のサブアレイは前記第２のラッチ回路を含む、請求項１６に記載の装置。
  18. 前記第１のラッチ回路及び前記第２のサブアレイに対する第２のラッチ回路を含むラッチ回路のセットであって、ラッチ回路の前記セットの各々は、他のサブアレイに対するコマンドとは無関係に個別のサブアレイに対するタイミング信号を維持するように構成される、ラッチ回路の前記セット
    を更に含む、請求項１１に記載の装置。
  19. 前記バンクを含むバンクのセットであって、バンクの前記セットの各々は、前記コマンドコンポーネントと結合され、複数のサブアレイを含み、前記コマンドコンポーネントは、バンクの前記セット毎にコマンドを受信するように構成される、バンクの前記セット
    を更に含む、請求項１１に記載の装置。
  20. 前記メモリデバイスはバンクの前記セットを含み、前記複数のサブアレイの各々は個別のラッチ回路を含む、請求項１９に記載の装置。
  21. 前記コマンドは、活性化コマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンド、又はそれらの任意の組み合わせを含む、請求項１１に記載の装置。
  22. メモリデバイスのバンクの第１のサブアレイ内のメモリセルの第１の行を開放するための第１の活性化コマンドを前記メモリデバイスへ送信することと、
    前記第１の行に対する前記第１の活性化コマンドを送信した後に、メモリセルの前記第１の行を閉鎖するための第１のプリチャージコマンドを前記メモリデバイスへ送信することと、
    前記バンクの第２のサブアレイ内のメモリセルの第２の行にアクセスすると判定することと、
    前記第２の行が前記第２のサブアレイ内にあること及び前記第１の行が前記第１のサブアレイ内にあることに少なくとも部分的に基づいて、前記第２の行を開放するための第２の活性化コマンドを送信するための時間を判定することと、
    判定された前記時間において前記第２の活性化コマンドを前記メモリデバイスへ送信すること
    を含む方法。
  23. 前記第２の活性化コマンドを送信するための前記時間を判定することは、
    前記第２の活性化コマンドに対する行プリチャージ時間（ｔＲＰ）を選択することであって、前記選択することは、同じサブアレイ内の行への連続アクセスのための第１のｔＲＰと、前記バンクの異なるサブアレイ内の行への連続アクセスのための第２のｔＲＰとの間であり、前記第２のｔＲＰは前記第１のｔＲＰよりも短いこと
    を含む、請求項２２に記載の方法。
  24. 同じサブアレイ内の行への連続アクセスと関連付けられた第１の時間遅延と、前記バンクの異なるサブアレイ内の行への連続アクセスのための第２の時間遅延とに少なくとも部分的に基づいて、前記第２の活性化コマンドを送信するための前記時間を判定することであって、前記第１の時間遅延は前記第２の時間遅延よりも長いこと
    を更に含む、請求項２２に記載の方法。
  25. 判定された前記時間は、前記第１及び第２のサブアレイが同じである場合にデフォルトのプリチャージ時間に対応し、
    判定された前記時間は、前記第１及び第２のサブアレイが異なる場合に短縮されたプリチャージ時間に対応する、
    請求項２２に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11860782B2 (en) * 2019-08-13 2024-01-02 Neuroblade Ltd. Compensating for DRAM activation penalties
US20210303215A1 (en) * 2020-03-27 2021-09-30 Etron Technology, Inc. Memory controller, memory, and related memory system
US11887688B2 (en) * 2021-10-26 2024-01-30 Micron Technology, Inc. Techniques for indicating row activation
US20230162767A1 (en) * 2021-11-24 2023-05-25 Micron Technology, Inc. Modification of a command timing pattern
TWI825636B (zh) * 2022-03-25 2023-12-11 南亞科技股份有限公司 電子測試系統及電子測試方法
US20230368856A1 (en) * 2022-05-10 2023-11-16 Micron Technology , Inc. Techniques for initializing memory error correction
US20240072772A1 (en) * 2022-08-31 2024-02-29 Global Unichip Corporation Interface device and signal transceiving method thereof
CN116913343B (zh) * 2023-09-13 2023-12-26 浙江力积存储科技有限公司 一种激活预充电反馈电路和存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014220025A (ja) * 2013-05-08 2014-11-20 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20150309743A1 (en) * 2014-04-28 2015-10-29 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same
US9236112B1 (en) * 2014-09-12 2016-01-12 Micron Technology, Inc. Apparatuses and methods for reducing cycle times in successive memory accesses

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462998B1 (en) 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
US6661721B2 (en) * 2001-12-13 2003-12-09 Infineon Technologies Ag Systems and methods for executing precharge commands using posted precharge in integrated circuit memory devices with memory banks each including local precharge control circuits
US7167946B2 (en) * 2003-09-30 2007-01-23 Intel Corporation Method and apparatus for implicit DRAM precharge
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US9361955B2 (en) 2010-01-28 2016-06-07 Hewlett Packard Enterprise Development Lp Memory access methods and apparatus
JP2013073654A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
KR20140043560A (ko) 2012-09-24 2014-04-10 삼성전자주식회사 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법
KR102646847B1 (ko) 2016-12-07 2024-03-12 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
US10522210B2 (en) * 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10825509B2 (en) 2018-09-28 2020-11-03 Intel Corporation Full-rail digital read compute-in-memory circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014220025A (ja) * 2013-05-08 2014-11-20 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20150309743A1 (en) * 2014-04-28 2015-10-29 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same
US9236112B1 (en) * 2014-09-12 2016-01-12 Micron Technology, Inc. Apparatuses and methods for reducing cycle times in successive memory accesses

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