KR20220024797A - 광회로 기판 및 그것을 사용한 전자 부품 실장 구조체 - Google Patents

광회로 기판 및 그것을 사용한 전자 부품 실장 구조체 Download PDF

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KR20220024797A
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요시노리 나카토미
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교세라 가부시키가이샤
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Abstract

본 개시에 의한 광회로 기판(1)은 배선 기판(2)과, 배선 기판(2)의 표면에 위치하고 있는 광도파로(3)를 포함한다. 광도파로(3)는 배선 기판(2)측으로부터 순서대로 위치하는 하부 클래드층(31), 코어(32), 및 상부 클래드층(33)을 갖고 있다. 하부 클래드층(31)이 개구부(311)를 갖는 제 1 영역(313)과, 제 1 영역(313)에 인접함과 아울러, 코어(32) 및 상부 클래드층(33)이 순서대로 위치하는 제 2 영역(314)을 갖고 있으며, 코어(32)는 제 1 영역(313)에 있어서 상부 클래드층(33)이 위치하고 있지 않는 노출부(322)를 갖고 있다. 또한, 하부 클래드층(33)의 제 1 영역(313)에 개구부(311)의 둘레 가장자리부에 위치하는 지지체(35)를 적어도 1개 갖고 있으며, 지지체(35)의 높이와 코어(32)에 있어서의 노출부(322)의 높이의 차가 5% 이내이다.

Description

광회로 기판 및 그것을 사용한 전자 부품 실장 구조체
본 발명은 광회로 기판 및 그것을 사용한 전자 부품 실장 구조체에 관한 것이다.
최근 대용량의 데이터를 고속으로 통신 가능한 광통신망이 확대되어 있으며, 이러한 광통신망을 이용한 여러 가지의 광통신 기기가 존재한다. 이러한 기기로서는, 예를 들면 특허문헌 1에 기재되는 바와 같이 실리콘 포토닉스 기술이 채용된 기기를 들 수 있다.
일본 특허 제6290742호 공보
본 개시에 의한 광회로 기판은 배선 기판과, 배선 기판의 표면에 위치하고 있는 광도파로를 포함한다. 광도파로는 배선 기판측으로부터 순서대로 위치하는 하부 클래드층, 코어, 및 상부 클래드층을 갖고 있다. 하부 클래드층이 평면으로부터 봤을 경우에 개구부를 갖는 제 1 영역과, 제 1 영역에 인접함과 아울러, 코어 및 상부 클래드층이 순서대로 위치하는 제 2 영역을 갖고 있으며, 코어는 제 1 영역에 있어서 상부 클래드층이 위치하고 있지 않은 노출부를 갖고 있다. 또한, 하부 클래드층의 제 1 영역에 개구부의 둘레 가장자리부에 위치하는 지지체를 적어도 1개 갖고 있으며, 지지체의 높이와 코어에 있어서의 노출부의 높이의 차가 5% 이내이다.
본 개시에 의한 전자 부품 실장 구조체는 상기 광회로 기판과 실리콘 포토닉스 디바이스를 포함한다. 실리콘 포토닉스 디바이스는 실리콘 도파로, 광원부, 및 광검출부를 갖고, 광회로 기판과 전기적으로 접속되어 있으며, 실리콘 도파로와 광도파로의 코어의 노출부가 대향해서 접촉하고 있다.
도 1은 본 개시의 일실시형태에 의한 광회로 기판에 실리콘 포토닉스 디바이스가 실장된 전자 부품 실장 구조체를 나타내는 평면도이다.
도 2(A)는 도 1에 나타내는 영역(X)의 단면을 설명하는 확대 설명도이며, 도 2(B)는 도 1에 나타내는 영역(X)의 평면도(단, 실리콘 포토닉스 디바이스, 상부 클래드층을 제외한다)이다.
도 3은 본 개시의 일실시형태에 의한 광회로 기판에 포함되는 광로 부재의 변형예를 나타내는 설명도이다.
도 4는 본 개시의 일실시형태에 의한 광회로 기판에 포함되는 광도파로와 실리콘 포토닉스 디바이스의 커플링 상태를 확인하기 위한 방법을 설명하는 설명도이다.
도 5는 본 개시의 일실시형태에 의한 광회로 기판에 형성되는 개구부의 변형예를 나타내는 설명도이다.
광회로 기판에 실리콘 포토닉스 디바이스를 실장할 경우 광학적인 신뢰성을 손상하지 않도록 하기 위해서 실리콘 포토닉스 디바이스는 광회로 기판에 대하여 대략 평행하게 되도록 실장하는 것이 좋다. 이렇게 실리콘 포토닉스 디바이스가 광회로 기판에 대하여 대략 평행하게 되도록 실장하기 위해서, 예를 들면 실리콘 포토닉스 디바이스와 광회로 기판을 전기적으로 접속하기 위한 땜납의 양(높이) 등을 조정한다. 그러나 땜납의 양(높이) 등을 조정했다고 해도 광회로 기판에 실리콘 포토닉스 디바이스를 실장할 때에 실리콘 포토닉스 디바이스가 기울어져 버리는 경우가 많다.
본 개시에 의한 광회로 기판은 광도파로에 포함되는 하부 클래드층의 개구부의 둘레 가장자리부에 코어와 대략 동일한 높이를 갖는 지지체가 적어도 1개소에 구비되어 있다. 그 때문에 본 개시에 의한 광회로 기판은 실리콘 포토닉스 디바이스를 실장할 때에 실리콘 포토닉스 디바이스의 경사를 저감할 수 있다. 따라서, 실리콘 포토닉스 디바이스가 광회로 기판에 대하여 대략 평행하게 되도록 실장되어 얻어지는 전자 부품 실장 구조체의 광학적 신뢰성이 손상되기 어려워진다.
본 개시의 일실시형태에 의한 광회로 기판을 도 1 및 2에 의거하여 설명한다. 도 1은 본 개시의 일실시형태에 의한 광회로 기판(1)에 실리콘 포토닉스 디바이스(4)가 실장된 전자 부품 실장 구조체(10)를 나타내는 평면도이다.
본 개시의 일실시형태에 의한 광회로 기판(1)은 배선 기판(2)과 광도파로(3)를 포함한다. 일실시형태에 의한 광회로 기판(1)에 포함되는 배선 기판(2)으로서는 일반적으로 광회로 기판에 사용되는 배선 기판을 들 수 있다.
이러한 배선 기판(2)으로서는, 예를 들면 코어 기판과, 코어 기판의 양면에 적층된 빌드업층을 포함한다. 코어 기판은 절연성을 갖는 소재로 형성되어 있으면 특별히 한정되지 않는다. 절연성을 갖는 소재로서는, 예를 들면 에폭시 수지, 비스말레이미드-트리아진 수지, 폴리이미드 수지, 폴리페닐렌에테르 수지 등의 수지를 들 수 있다. 이들 수지는 2종 이상을 혼합해서 사용해도 좋다. 코어 기판에는 통상 코어 기판의 상하면을 전기적으로 접속하기 위해서 스루홀 도체가 형성되어 있다.
코어 기판에는 보강재가 포함되어 있어도 좋다. 보강재로서는, 예를 들면 유리 섬유, 유리 부직포, 아라미드 부직포, 아라미드 섬유, 폴리에스테르 섬유 등의 절연성 포재를 들 수 있다. 보강재는 2종 이상을 병용해도 좋다. 또한, 코어 기판에는 실리카, 황산 바륨, 탤크, 클레이, 유리, 탄산 칼슘, 산화티탄 등의 무기 절연성 필러가 분산되어 있어도 좋다.
빌드업층은 절연층과 도체층이 교대로 적층된 구조를 갖고 있다. 빌드업층에 포함되는 절연층은 코어 기판과 마찬가지로 절연성을 갖는 소재로 형성되어 있으면 특별히 한정되지 않는다. 절연성을 갖는 소재로서는, 예를 들면 에폭시 수지, 비스말레이미드-트리아진 수지, 폴리이미드 수지, 폴리페닐렌에테르 수지 등의 수지를 들 수 있다. 이들 수지는 2종 이상을 혼합해서 사용해도 좋다. 빌드업층에 절연층이 2층 이상 존재할 경우 각각의 절연층은 동일한 수지로 형성되어 있어도 좋고, 상이한 수지로 형성되어 있어도 좋다. 빌드업층에 포함되는 절연층과 코어 기판은 동일한 수지로 형성되어 있어도 좋고, 상이한 수지로 형성되어 있어도 좋다. 빌드업층에 포함되는 절연층에는 통상 층간을 전기적으로 접속하기 위한 비아 홀 도체가 형성되어 있다.
또한, 빌드업층에 포함되는 절연층에는 실리카, 황산 바륨, 탤크, 클레이, 유리, 탄산 칼슘, 산화티탄 등의 무기 절연성 필러가 분산되어 있어도 좋다.
배선 기판(2)의 양 표면의 일부에는 솔더 레지스트가 형성되어 있어도 좋다. 솔더 레지스트는, 예를 들면 아크릴 변성 에폭시 수지로 형성되어 있다.
일실시형태에 의한 광회로 기판(1)에 포함되는 광도파로(3)는 배선 기판(2)의 표면에 위치하고 있다. 광도파로(3)는 도 2(A)에 나타내는 바와 같이 배선 기판(2)측으로부터 하부 클래드층(31), 코어(32), 및 상부 클래드층(33)의 순서대로 적층된 구조를 갖고 있다. 도 2(A)는 도 1에 나타내는 영역(X)의 단면을 설명하는 확대 설명도이다.
광도파로(3)에 포함되는 하부 클래드층(31)은 배선 기판(2)의 표면에 위치하고 있다. 하부 클래드층(31)을 형성하고 있는 재료는 한정되지 않고, 예를 들면 에폭시 수지, 실리콘 수지 등을 들 수 있다.
광도파로(3)에 포함되는 상부 클래드층(33)에 대해서도 하부 클래드층(31)과 마찬가지의 재료로 형성되어 있다. 하부 클래드층(31)과 상부 클래드층(33)은 마찬가지의 재료로 형성되어 있어도 좋고, 상이한 재료로 형성되어 있어도 좋다. 또한, 하부 클래드층(31) 및 상부 클래드층(33)은 동일한 두께를 갖고 있어도 좋고, 상이한 두께를 갖고 있어도 좋다. 하부 클래드층(31) 및 상부 클래드층(33)은, 예를 들면 각각 10~50㎛ 정도의 두께를 갖는다.
광도파로(3)에 포함되는 코어(32)는 광도파로(3)에 침입한 광이 전파하는 부분이다. 코어(32)를 형성하고 있는 재료는 한정되지 않고, 예를 들면 광의 투과성이나 전파하는 광의 파장 특성 등을 고려해서 적당히 설정된다. 재료로서는, 예를 들면 에폭시 수지, 실리콘 수지 등을 들 수 있다. 코어(32)는, 예를 들면 2~10㎛ 정도의 두께를 갖는다.
코어(32)에 있어서 후술하는 개구부(311)에 가까운 측의 단부(321)가 상부 클래드층(33)에 의해 피복되어 있지 않은 노출부(322)를 갖고 있다. 도 2(A)에 있어서 노출부(322)는 광도파로(3)에 포함되는 코어(32)와, 후술하는 실리콘 포토닉스 디바이스(4)에 포함되는 실리콘 도파로(Si 도파로)(41)가 대향하고 있는 부분이다. 즉, 이 노출부(322)에 있어서 코어(32)의 상부와 Si 도파로(41)의 하부가 접촉하고 있으며, 양자 간에서 광신호의 수수가 행해진다.
광도파로(3)에는 반사 미러부(34)가 더 포함되어 있다. 반사 미러부(34)는 코어(32)를 전파하는 광의 방향을 바꾸기 위해서 구비되어 있다. 반사 미러부(34)는 하부 클래드층(31), 코어(32), 및 상부 클래드층(33)을 두께 방향으로 관통하도록 형성되어 있다. 반사 미러부(34)는 광도파로(3)의 두께 방향과 평행하게 형성되어 있지 않고, 두께 방향에 대하여 경사를 갖도록 형성되어 있다. 경사 각도는 광도파로(3)에 접속되는 광파이버나 광소자 등에 따라 적당히 설정된다.
도 2(B)는 도 1에 나타내는 영역(X)의 평면도이다. 광도파로(3)에 포함되는 하부 클래드층(31)에는 도 2(B)에 나타내는 바와 같이 개구부(311)가 형성되어 있다. 하부 클래드층(31)에 있어서 이 개구부(311)를 갖는 영역이 「제 1 영역(313)」이며, 제 1 영역(313)에 인접함과 아울러, 광도파로(3)의 두께 방향으로 코어(32) 및 상부 클래드층(33)이 순서대로 위치하고 있는 영역이 「제 2 영역(314)」이다. 도 2(B)에서는 도 1에 나타내는 실리콘 포토닉스 디바이스(4) 및 광도파로(3)에 포함되는 상부 클래드층(33)을 제외한 상태를 기재하고 있다. 실제로는 실리콘 포토닉스 디바이스(4)는 실리콘 포토닉스 디바이스 실장부(312)에 실장되어 있다. 개구부(311)는 광회로 기판(1)과 실리콘 포토닉스 디바이스(4)를 전기적으로 접속하는 전극(21)을 노출하기 위해서 형성되어 있다. 즉, 실리콘 포토닉스 디바이스 실장부(312)를 포함하는 영역이 제 1 영역(313)이다. 그리고 제 1 영역(313)에 인접하고 있으며, 상부 클래드층(33)을 포함하는 광전송 경로가 위치하고 있는 영역이 제 2 영역(314)이다. 전극(21)은 배선 기판(2)의 표면에 금속 등의 도체로 형성되어 있다.
개구부(311)는 하부 클래드층(31)의 상면으로부터 하면까지 관통하고 있다. 개구부(311)의 크기는 한정되지 않고, 실장되는 실리콘 포토닉스 디바이스(4)의 크기에 따라 적당히 설정된다.
광도파로(3)에 포함되는 하부 클래드층(31)의 개구부(311)의 둘레 가장자리부에는 지지체(35)가 구비되어 있다. 지지체(35)의 높이와, 광도파로(3)에 포함되는 코어(32)에 있어서의 노출부(322)의 높이의 차는 5% 이내이며, 0.5% 이내이어도 좋다. 지지체(35)는 에폭시 수지, 아크릴, 실록산, 실리콘, 폴리이미드, 폴리실란, 폴리노보넨, 불소 수지 등의 수지로 형성되어 있다. 지지체(35)와 광도파로(3)에 포함되는 코어(32)는 동일한 재료로 형성되어 있어도 좋다.
일실시형태에 의한 광회로 기판(1)은 지지체(35)를 구비하고 있기 때문에 실리콘 포토닉스 디바이스(4)의 하부를 지지체(35)의 상부에 접촉해서 실장함으로써 실리콘 포토닉스 디바이스(4)의 경사를 저감할 수 있다. 또한, 지지체(35)는 코어(32)와 대략 동일한 높이를 갖고 있기 때문에 노출부(322)에 있어서의 코어(32)의 상부와 Si 도파로(41)의 하부의 접촉 상태를 유지하기 쉬워지는 점에서 유리하다.
일실시형태에 의한 광회로 기판(1)에는 입광부 및 출광부를 포함하는 광로 부재(36)가 더 구비되어 있다. 도 2(B)에 나타내는 바와 같이 광로 부재(36)는 평면으로부터 봤을 경우에 광도파로(3)에 포함되는 하부 클래드층(31)의 상면에 있어서의 코어(32)의 노출부(322)와, 하부 클래드층(31)의 개구부(311) 사이의 영역에 구비되어 있다. 광로 부재(36)의 높이와, 광도파로(3)에 포함되는 코어(32)에 있어서의 노출부(322)의 높이의 차는 5% 이내이며, 0.5% 이내이어도 좋다. 광로 부재(36)는 에폭시 수지, 아크릴, 실록산, 실리콘, 폴리이미드, 폴리실란, 폴리노보넨, 불소 수지 등의 수지로 형성되어 있다. 광로 부재(36)와 지지체(35)는 동일한 재료로 형성되어 있어도 좋다. 또한, 광로 부재(36)와, 지지체(35)와, 광도파로(3)에 포함되는 코어(32)가 동일한 재료로 형성되어 있어도 좋다.
일실시형태에 의한 광회로 기판(1)은 광로 부재(36)를 구비함으로써 실리콘 포토닉스 디바이스(4)를 실장할 때에 실리콘 포토닉스 디바이스(4)의 경사를 보다 저감할 수 있다. 즉, 지지체(35)의 상부와 함께 코어(32)와 동일한 높이를 갖는 광로 부재(36)의 상부에 실리콘 포토닉스 디바이스(4)의 하부를 접촉해서 실장함으로써 실리콘 포토닉스 디바이스(4)를 지지하는 영역을 증가하는 것이 가능하게 되어 경사를 보다 저감할 수 있다.
또한, 실리콘 포토닉스 디바이스(4)를 실장할 때에 후술하는 언더 필(8)을 사용해도 광로 부재(36)가 댐으로서의 기능을 발휘한다. 그 때문에 광도파로(3)에 포함되는 코어(32)와 실리콘 포토닉스 디바이스(4)에 포함되는 Si 도파로(41) 사이에서 광신호의 수수가 행해지는 부분(커플링부)에 언더 필(8)이 유입되는 것을 저감할 수 있다. 커플링부에 언더 필(8)이 유입되면 실리콘 포토닉스 디바이스(4)가 기울어지기 쉬워질 뿐만 아니라 광신호의 전파에도 영향을 미친다.
일실시형태에 의한 광회로 기판(1)은 입광부 및 출광부를 포함하는 광로 부재(36)를 구비함으로써 광파이버(5)를 실장하기 전에 커플링 상태를 확인할 수 있다. 구체적으로는 광도파로(3)에 포함되는 코어(32)와 실리콘 포토닉스 디바이스(4)에 포함되는 Si 도파로(41) 사이에서 커플링 불량이 발생하고 있는지의 여부를 광파이버(5)를 실장하기 전에 확인할 수 있다. 상세에 대해서는 후술한다.
광로 부재(36)의 형상은 한정되지 않는다. 광로 부재(36)는 도 2(B)에 나타내는 바와 같이 평면으로부터 봤을 경우에 직선형상을 갖고 있어도 좋고, 도 3에 나타내는 바와 같이 평면으로부터 봤을 경우에 단부가 만곡한 형상을 갖고 있어도 좋다.
광도파로(3)에 포함되는 코어(32)와 실리콘 포토닉스 디바이스(4)에 포함되는 Si 도파로(41) 사이에서 커플링 불량이 발생하고 있는지의 여부를 확인하는 방법을 도 4에 의거하여 설명한다. 우선, 실리콘 포토닉스 디바이스(4)는 도 2(A) 및 도 4에 나타내는 바와 같이 Si 도파로(41), 보호막(패시베이션막)(42), 광원부(43), 및 광검출부(44)를 포함하고 있다. Si 도파로(41)는 신호 전파용의 Si 도파로(41a)와 위치 정밀도 검출용의 Si 도파로(41b)를 갖고 있다. 도 4는 실리콘 포토닉스 디바이스(4)에 포함되는 패시베이션막(42)을 제거하고, 커플링부를 상면으로부터 투시한 도면이다. 이러한 신호 전파용의 Si 도파로(41a) 및 위치 정밀도 검출용의 Si 도파로(41b)는 각각 광도파로(3)에 위치하는 코어(32) 및 광로 부재(36')에 접속할 수 있도록 소정 위치에 배치되어 있다. 즉, 광도파로(3)에 위치하는 코어(32) 및 광로 부재(36')의 배치에 대응하도록 실리콘 포토닉스 디바이스(4)에 신호 전파용의 Si 도파로(41a) 및 위치 정밀도 검출용의 Si 도파로(41b)가 배치되어 있다.
실리콘 포토닉스 디바이스(4)는 도 2(A)에 나타내는 바와 같이 배선 기판(2)과 땜납(7)을 통해 전기적으로 접속되어 있다. 배선 기판(2)으로부터의 전기 신호가 땜납(7)을 통해 실리콘 포토닉스 디바이스(4)에 포함되는 광원부(43)에 전파된다. 전파된 전기 신호를 수신한 광원부(43)는 발광한다. 발광한 광신호가 신호 전파용의 Si 도파로(41a) 및 광도파로(3)의 코어(32)를 경유해서 광파이버(5)에 전파된다. 또한, 별도의 광원부(43)에서 발광한 광신호는 위치 정밀도 검출용의 Si 도파로(41b) 및 광도파로(3)의 하부 클래드층(31)에 구비된 광로 부재(36')를 경유해서 광검출부(44)에 전파된다. 이때 광검출부(44)가 광신호를 검출할 수 없거나 또는 검출한 광신호가 약할 경우 실리콘 포토닉스 디바이스(4)와 광도파로(3)의 위치 정밀도가 나쁜 것을 확인할 수 있다. 즉, 위치 정밀도 검출용의 Si 도파로(41b)와 광로 부재(36')의 위치 정밀도가 나쁜 것을 확인할 수 있다. 이 때문에 신호 전파용의 Si 도파로(41a)와 코어(32)의 위치 정밀도가 나쁜 것도 확인할 수 있다. 이렇게 해서 광파이버(5)를 실장해서 실제로 광신호의 전송을 행하기 전에 신호 전파용의 Si 도파로(41a)와 코어(32) 사이의 커플링 불량이 발생하고 있는지의 여부를 확인할 수 있다.
예를 들면, 도 3에 나타내는 광로 부재(36')와 같이 단부가 만곡한 형상을 가질 경우 커플링 불량이 발생하고 있는지의 여부를 보다 정확하게 확인할 수 있다. 도 4에 나타내는 파선이 둘러싼 부분과 같이 검출 부분이 실제의 광신호 접속 부분인 신호 전파용의 Si 도파로(41a)와 코어(32)의 커플링부에 가깝기 때문이다.
이어서, 본 개시의 전자 부품 실장 구조체에 대해서 설명한다. 본 개시의 일실시형태에 의한 전자 부품 실장 구조체(10)는 일실시형태에 의한 광회로 기판(1)에 실리콘 포토닉스 디바이스(4)가 실장된 구조를 갖고 있다. 본 개시의 일실시형태에 의한 전자 부품 실장 구조체(10)는 전자 부품(6)을 더 구비하고 있으며, 광파이버(5)에 접속되어 있다. 전자 부품(6)으로서는, 예를 들면 ASIC(Application Specific Integrated Circuit), 드라이버 IC 등을 들 수 있다.
실리콘 포토닉스 디바이스(4)는, 예를 들면 규소(Si)를 코어로 하고, 이산화규소(SiO2)를 클래드로 하는 광도파로의 1종이며, 상술한 바와 같이 Si 도파로(41), 패시베이션막(42), 광원부(43), 및 광검출부(44)를 포함하고 있다.
도 2(A) 및 도 2(B)에 나타내는 바와 같이 실리콘 포토닉스 디바이스(4)는 실리콘 포토닉스 디바이스 실장부(312)에 하부 클래드층(31)에 형성된 개구부(311) 및 지지체(35)를 피복하도록 배선 기판(2)과 땜납(7)을 통해 전기적으로 접속되어 있다. 하부 클래드층(31)에 형성된 개구부(311)에는 언더 필(8)이 충전되어 있다. 언더 필(8)은 일반적으로 밀봉 수지로서 사용할 수 있는 수지이면 한정되지 않는다. 이러한 수지로서는, 예를 들면 에폭시 수지, 아크릴, 실록산, 실리콘, 폴리이미드, 폴리실란, 폴리노보넨, 불소 수지 등의 수지를 들 수 있다.
일실시형태에 의한 전자 부품 실장 구조체(10)에 있어서 Si 도파로(41)와 광도파로(3)의 코어(32)의 노출부(322)는 대향하고 있으며, 실리콘 포토닉스 디바이스(4)의 광원부(43) 및 광로 부재(36')의 입광부, 및 실리콘 포토닉스 디바이스(4)의 광검출부(44) 및 광로 부재(36')의 출광부가 광학적으로 접속되어 있다.
이러한 구성에 의해 일실시형태에 의한 전자 부품 실장 구조체(10)에 있어서 실리콘 포토닉스 디바이스(4)는 거의 기울어져 있지 않고, 광회로 기판(1)에 대하여 대략 평행하게 되도록 실장되어 있다. 그 결과, 일실시형태에 의한 전자 부품 실장 구조체(10)는 전기적 신뢰성이 손상되기 어려워진다. 또한, 상술한 바와 같이 광파이버(5)를 실장하기 전에 커플링 불량이 발생하고 있는지의 여부를 확인할 수 있다.
본 개시의 광회로 기판은 상술한 일실시형태에 한정되지 않는다. 예를 들면, 상술한 광회로 기판(1)에 있어서 개구부(311)는 도 2(B)에 나타내는 바와 같이 광도파로(3)에 포함되는 하부 클래드층(31)을 소위 「コ의 글자형」이 되도록 노치하고 있다. 또한, 도 2(B)에서는 하부 클래드층(31)의 제 1 영역(313)에는 개구부(311)를 사이에 두고 대향해서 위치하도록 2개의 지지체(35)가 형성되어 있다.
그러나 본 개시의 광회로 기판에 있어서 하부 클래드층(31)은 반드시 「コ의 글자형」이 되도록 노치되어 있지 않아도 좋다. 예를 들면, 도 5에 나타내는 바와 같이 하부 클래드층(31)이, 소위 「ロ의 글자형」이 되도록 개구부(311)가 형성되어 있어도 좋다. 즉, 본 명세서에 있어서 「개구부」는 하부 클래드층(31)을 「コ의 글자형」이 되도록 노치하는 형상뿐만 아니라 하부 클래드층(31)에 관통부를 형성하는 것 같은 형상도 포함된다.
도 5에 나타내는 바와 같이 개구부(311)가 하부 클래드층(31)에 관통부를 형성하는 것 같은 형상일 경우 하부 클래드층(31)의 제 1 영역(313)에는 개구부(311)의 둘레 가장자리부 각각의 변에 근접해서 위치하도록 복수의 지지체(35)가 형성되어 있어도 좋다. 지지체(35)는 개구부(311)의 둘레 가장자리부의 적어도 1개소에 구비되어 있으면 좋다.
또한, 도 2(B) 및 도 5에 있어서 지지체(35)는 개구부(311)의 둘레 가장자리부의 변을 따라 각각 1개 형성되어 있다. 그러나 지지체(35)는 반드시 1개가 아니어도 좋다. 예를 들면, 평면으로부터 봤을 경우에 비교적 짧은 지지체가 개구부의 둘레 가장자리부 각각의 변에 근접해서 복수 형성되어 있어도 좋다.
1: 광회로 기판 2: 배선 기판
21: 전극 3: 광도파로
31: 하부 클래드층 311: 개구부
312: 실리콘 포토닉스 디바이스 실장부 313: 제 1 영역
314: 제 2 영역 32: 코어
321: 단부 322: 노출부
33: 상부 클래드층 34: 반사 미러부
35: 지지체 36: 광로 부재
4: 실리콘 포토닉스 디바이스 41: 실리콘 도파로(Si 도파로)
42: 보호막(패시베이션막) 43: 광원부
44: 광검출부 5: 광파이버
6: 전자 부품 7: 땜납
8: 언더 필 10: 전자 부품 실장 구조체

Claims (8)

  1. 배선 기판과, 상기 배선 기판의 표면에 위치하고 있는 광도파로를 포함하고,
    상기 광도파로가 상기 배선 기판측으로부터 순서대로 위치하는 하부 클래드층, 코어, 및 상부 클래드층을 갖고 있으며,
    상기 하부 클래드층이 개구부를 갖는 제 1 영역과, 상기 제 1 영역에 인접함과 아울러, 상기 코어 및 상기 상부 클래드층이 순서대로 위치하는 제 2 영역을 갖고 있으며,
    상기 코어는 상기 제 1 영역에 있어서 상기 상부 클래드층이 위치하고 있지 않는 노출부를 갖고 있으며,
    또한, 상기 하부 클래드층의 상기 제 1 영역에 상기 개구부의 둘레 가장자리부에 위치하는 지지체를 적어도 1개 갖고 있으며,
    상기 지지체의 높이와 상기 코어에 있어서의 상기 노출부의 높이의 차가 5% 이내인 광회로 기판.
  2. 제 1 항에 있어서,
    상기 하부 클래드층의 상기 제 1 영역에 상기 개구부를 사이에 두고 대향해서 상기 지지체가 2개 위치하는 광회로 기판.
  3. 제 1 항에 있어서,
    상기 하부 클래드층의 상기 제 1 영역에 평면으로부터 볼 때에 있어서의 상기 개구부의 변을 따라 상기 지지체가 복수 위치하는 광회로 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 지지체의 재료와 상기 코어의 재료가 동일한 광회로 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 영역에 있어서의 상기 코어의 상기 노출부와 상기 개구부 사이의 위치에 입광부 및 출광부를 포함하는 광로 부재를 더 갖고 있으며, 상기 광로 부재의 높이와 상기 코어에 있어서의 상기 노출부의 높이의 차가 5% 이내인 광회로 기판.
  6. 제 5 항에 있어서,
    상기 광로 부재의 재료와 상기 코어의 재료가 동일한 광회로 기판.
  7. 제 6 항에 있어서,
    상기 지지체의 재료와, 상기 광로 부재의 재료와, 상기 코어의 재료가 동일한 광회로 기판.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 광회로 기판과 실리콘 포토닉스 디바이스를 포함하고,
    상기 실리콘 포토닉스 디바이스는 실리콘 도파로, 광원부, 및 광검출부를 갖고, 상기 광회로 기판의 지지체 및 코어의 노출부 상에 탑재되어 상기 광회로 기판과 전기적으로 접속되어 있으며,
    상기 실리콘 도파로와 상기 광도파로의 상기 코어의 노출부가 대향해서 접촉하고 있는 전자 부품 실장 구조체.
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