KR20210156774A - 도핑된 층을 이용한 게이트 인터페이스 엔지니어링 - Google Patents

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아비셱 듀브
아비™r 듀브
셍-친 쿵
패트리샤 엠. 리우
말콤 제이. 베반
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Abstract

반도체 구조들을 생성하기 위한 프로세싱 방법들이 수행될 수 있다. 방법들은, 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 형성하는 단계는, 도펀트를 포함하는 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 기판과 접촉하는, 실리콘 층의 일부분을 유지하면서, 실리콘 층의 일부분을 산화시키는 단계를 포함할 수 있다. 산화시키는 단계는, 실리콘 층을 통해 반도체 기판 내로 도펀트의 일부분을 드라이빙할 수 있다.

Description

도핑된 층을 이용한 게이트 인터페이스 엔지니어링{GATE INTERFACE ENGINEERING WITH DOPED LAYER}
[0001] 본 출원은, "GATE INTERFACE ENGINEERING WITH DOPED LAYER"란 명칭으로 2020년 6월 17일자로 출원된 미국 특허 출원 번호 제63/040,107호를 우선권으로 주장하며, 이로써 이 미국 특허 출원은 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 시스템들, 프로세스들 및 장비에 관한 것이다. 더욱 구체적으로, 본 기술은 게이트 구조들을 향상시키기 위한 처리들에 관한 것이다.
[0003] 논리 게이트 성능은 사용된 재료들의 특성들 뿐만 아니라 구조적 층들의 두께 및 면적(area)과 관련된다. 그러나, 디바이스 스케일링을 수용하기 위해 일부 게이트 특성들이 조정됨에 따라, 난제들이 발생한다. 예컨대, 실리콘 옥사이드 게이트 유전체의 경우, 두께가 감소됨에 따라 커패시턴스가 개선될 수 있으며, 이는 더 높은 채널 이동성 및 더 빠른 디바이스 성능으로 이어질 수 있다. 그러나, 두께가 계속 감소함에 따라, 게이트 누설이 디바이스에 영향을 미칠 수 있고, 디바이스 수율의 감소들을 유발할 수 있다. 부가적으로, 두께가 감소된 옥사이드들은 저품질일 수 있고 단락(shorting)을 유발할 수 있다. 게이트 누설에 대한 영향을 제한하면서 유효 옥사이드 두께를 감소시키기 위해, 게이트 유전체에 대해 하이(high)-k 재료들이 채택되어왔다. 특정 하이-k 재료들을 최대화하려는 노력들은 하이-k 재료들의 형성과 관련된 형태론(morphology) 이슈들에 기인하여 제한되어왔다.
[0004] 따라서, 하이-k 재료들의 성능을 최대화하고 고품질 디바이스들 및 구조들의 생성을 가능하게 하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 그리고 다른 요구들이 본 기술에 의해 해결된다.
[0005] 반도체 구조들을 생성하기 위한 프로세싱 방법들이 수행될 수 있다. 방법들은, 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 형성하는 단계는, 도펀트를 포함하는 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 기판과 접촉하는, 실리콘 층의 일부분을 유지하면서, 실리콘 층의 일부분을 산화시키는 단계를 포함할 수 있다. 산화시키는 단계는, 실리콘 층을 통해 반도체 기판 내로 도펀트의 일부분을 드라이빙(drive)할 수 있다.
[0006] 일부 실시예들에서, 실리콘 층은 원자 층 증착 또는 에피택셜 성장에 의해 형성될 수 있다. 도펀트는 질소, 인 또는 불소 중 하나 이상이거나 또는 질소, 인 또는 불소 중 하나 이상을 포함할 수 있다. 실리콘 층은 약 5 nm 이하의 두께로 형성될 수 있다. 실리콘 층의 일부분을 산화시키는 단계는 희생 옥사이드를 형성할 수 있고, 방법은 또한, 희생 옥사이드를 제거하는 단계를 포함할 수 있다. 제거하는 단계는 인-시투(in-situ) 건식 화학 프로세스를 포함할 수 있다. 제거하는 단계는 제1 프로세싱 챔버에서 수행될 수 있고, 방법들은 또한, 산소 함유 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 반도체 기판을 이송하는 단계를 포함할 수 있다. 방법들은, 산소 함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다. 하이-k 유전체 재료를 형성하는 단계 전에, 방법들은, 질소 함유 전구체 또는 산소 함유 전구체를 사용하여 산소 함유 재료 상에 반응성 리간드(ligand)들을 도입하는 단계를 포함할 수 있다.
[0007] 질소 함유 전구체는 암모니아이거나 또는 암모니아를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄 또는 스트론튬을 포함하는 그룹으로부터 선택된 적어도 하나의 원소이거나 또는 이러한 적어도 하나의 원소를 포함할 수 있다. 방법은, 반도체 기판을 대기(atmosphere)에 노출시키지 않고, 하나 이상의 프로세싱 챔버들에서 수행될 수 있다. 실리콘 층은 반도체 기판 위에 에피택셜 방식으로 형성될 수 있고, 반도체 기판은 실리콘 게르마늄이거나 또는 실리콘 게르마늄을 포함할 수 있다. 실리콘 층의 일부분을 산화시키는 단계는 희생 옥사이드를 형성할 수 있고, 희생 옥사이드를 형성하는 것은 제1 산화 프로세스를 포함할 수 있다. 방법 동안, 반도체 기판과 접촉하는, 실리콘 층의 일부분을 산화시키는 단계는 제1 산화 프로세스와 상이한 제2 산화 프로세스를 포함할 수 있다. 반도체 기판과 접촉하는, 실리콘 층의 일부분을 산화시키는 단계는 질소 및 산소 함유 전구체를 반도체 기판으로 전달하는 단계를 포함할 수 있다. 반도체 기판과 접촉하는, 실리콘 층의 일부분을 산화시키는 단계는 약 750 ℃ 이하의 온도에서 발생할 수 있다.
[0008] 본 기술의 일부 실시예들은 반도체 구조를 형성하는 방법들을 포괄할 수 있다. 방법들은, 반도체 프로세싱 챔버에 포함된 기판의 표면으로부터 옥사이드를 제거하는 단계를 포함할 수 있다. 기판은 실리콘 게르마늄 핀이거나 또는 실리콘 게르마늄 핀을 포함할 수 있다. 방법들은, 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 형성하는 단계는, 도펀트로서 질소, 불소 또는 인을 포함하는 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은, 희생 옥사이드를 형성하기 위해 실리콘 층을 산화시키는 단계를 포함할 수 있다. 산화시키는 단계는, 실리콘 층을 통해 반도체 기판 내로 도펀트의 일부분을 확산(diffuse)시킬 수 있다. 방법들은, 희생 옥사이드를 제거하는 단계를 포함할 수 있다. 방법들은, 산소 함유 재료를 형성하기 위해 나이트러스 옥사이드(nitrous oxide)를 기판으로 전달하는 단계를 포함할 수 있다. 방법들은, 기판을 질소 함유 전구체와 접촉시킴으로써 산소 함유 재료를 전처리하는 단계를 포함할 수 있다. 방법들은, 전처리된 산소 함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다.
[0009] 일부 실시예들에서, 제거하는 단계는 인-시투 건식 화학 프로세스를 포함할 수 있다. 제거하는 단계는 제1 프로세싱 챔버에서 수행될 수 있다. 방법은 또한, 하이-k 유전체 재료를 형성하는 단계 전에, 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 기판을 이송하는 단계를 포함할 수 있다. 실리콘 층은 원자 층 증착 또는 에피택셜 성장에 의해 형성될 수 있고, 실리콘 층은 약 5 nm 이하의 두께로 형성될 수 있다. 희생 옥사이드를 형성하는 것은, 산소 함유 재료를 형성하기 위해 산소 함유 전구체 및 수소 함유 전구체를 기판으로 전달하는 것을 포함할 수 있다.
[0010] 본 기술의 일부 실시예들은 반도체 구조를 형성하는 방법들을 포괄할 수 있다. 방법들은, 반도체 프로세싱 챔버에 포함된 기판의 표면으로부터 천연(native) 옥사이드를 제거하는 단계를 포함할 수 있다. 기판은 실리콘 게르마늄을 포함할 수 있다. 방법들은, 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 형성하는 단계는, 도펀트를 포함하는 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 기판과 접촉하는, 실리콘 층의 일부분을 유지하면서, 희생 옥사이드를 형성하기 위해 실리콘 층의 일부분을 산화시키는 단계를 포함할 수 있다. 산화시키는 단계는, 실리콘 층을 통해 반도체 기판 내로 도펀트의 일부분을 드라이빙할 수 있다. 방법들은, 희생 옥사이드를 제거하는 단계를 포함할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비하여 많은 이익들을 제공할 수 있다. 예컨대, 프로세스들은 반도체 구조의 채널 구역 내로의 도펀트 주입(dopant incorporation)을 가능하게 할 수 있고, 게이트 옥사이드를 위한 고품질 옥사이드 층을 생성할 수 있다. 부가적으로, 게이트 옥사이드의 생성은 하부(underlying) 층들 내로 연장되는 산화를 제한할 수 있다. 이들 그리고 다른 실시예들은, 이들의 많은 장점들 및 특징들과 함께, 아래의 설명 및 첨부된 도면들과 관련하여 더욱 상세히 설명된다.
[0012] 도면들 및 본 명세서의 나머지 부분들을 참조함으로써, 개시된 기술의 본질 및 장점들의 추가적인 이해가 실현될 수 있다.
[0013] 도 1은 본 기술의 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0014] 도 2는 본 기술의 실시예들에 따른, 반도체 구조를 형성하는 방법에서의 선택된 동작들을 도시한다.
[0015] 도 3a-도 3i는 본 기술의 실시예들에 따른 예시적인 기판들의 개략적인 단면도들을 도시한다.
[0016] 도면들 중 몇몇은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 진술되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되고, 실제적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하는 것은 아닐 수 있으며, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처(feature)들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은 참조 라벨 다음에 유사한 컴포넌트들 사이를 구별하는 문자에 의해 구별될 수 있다. 제1 참조 라벨만이 본 명세서에서 사용되는 경우, 설명은 문자와는 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0018] 논리 게이트 구조들이 더 작은 치수들로 스케일링됨에 따라, 개선들을 제공하기 위해 새로운 재료 구조들이 추구되고 있다. 하이-k 유전체들의 사용은, 실리콘 옥사이드와 같은 재료들을 활용하는 종래의 게이트 스택들에 비하여 게이트 스택의 유전 상수를 증가시킨다. 그러나, 실리콘 옥사이드와 유사하게, 재료 두께들이 감소됨에 따라, 게이트 누설이 증가한다. 예컨대, 유효 옥사이드 두께가 감소함에 따라, 게이트 누설이 증가한다. 따라서, 게이트 누설과 유효 옥사이드 두께 사이의 역관계는 생성되는 트랜지스터 및 디바이스의 성능에 대한 한계를 형성할 수 있다.
[0019] FinFET 구조들의 경우, 핀들 위에 놓이는 게이트 옥사이드는 다수의 기능들을 수행할 수 있다. 예컨대, 게이트 옥사이드는 게이트 아래에 전도성 채널 구역을 형성할 수 있다. 이를테면 저품질 옥사이드로 인한, 게이트 옥사이드 내의 결함들 또는 홀들은 구조에 단락 및 손상을 초래할 수 있다. 부가적으로, 게이트 옥사이드는 디바이스의 PFET 또는 P-MOS 구역들에서 게르마늄 확산을 차단할 수 있다. 종래의 기술들은 대개, chemox와 같은 습식 산화 기법을 사용하여 다른 산화 방법들과 함께 게이트 옥사이드를 형성한다. 종래의 기법들은 저품질 옥사이드 층들을 생성하고, 잘 제어되지 않을 수 있으며, 이는 핀 내로 과잉 산화(over-oxidize)될 수 있다. 이는 덜 견고한(robust) 게르마늄 옥사이드 재료들을 생성할 수 있고, 이러한 덜 견고한 게르마늄 옥사이드 재료들은 열적 또는 전기적 응력들 하에서 고장날 가능성이 더욱 높을 수 있다. 본 기술은, 정의된 실리콘 함유 재료들로 제어된 게이트 옥사이드 층들을 형성함으로써 이들 이슈들을 극복한다. 이들 게이트 옥사이드 층들은 SiGe 핀 재료의 과잉 산화를 제한할 수 있으며, 종래의 기법들에 비하여 개선된 전기적 및 열적 성능을 제공할 수 있다. 본 기술은 또한, 위에 놓이는 층들을 활용하여 채널 구역들 및 다른 기판 구조들 내로 도펀트들을 주입시키기 위한 메커니즘들을 제공한다.
[0020] 나머지 개시내용은 개시된 기술을 활용하여 특정 증착 및 처리 프로세스들을 일상적으로 확인할 것이지만, 시스템들 및 방법들은 설명된 챔버들에서 발생할 수 있는 다양한 다른 프로세스들에 동일하게 적용가능하다는 것이 용이하게 이해될 것이다. 이에 따라서, 본 기술은, 단독으로 설명되는 처리 및 증착 프로세스들과 함께 사용하기 위한 것으로 그렇게 제한되는 것으로 간주되어서는 안된다. 본 개시내용은 본 기술에 따른 예시적인 프로세스 시퀀스의 동작들을 설명하기 전에 증착 또는 처리 동작들의 특정 엘리먼트들을 수행하기 위해 본 기술과 함께 사용될 수 있는 하나의 가능한 시스템을 논의할 것이다. 본 기술은 설명되는 장비로 제한되지 않으며, 논의되는 프로세스들이 임의의 수의 프로세싱 챔버들 및 시스템들에서 수행될 수 있다는 것이 이해되어야 한다.
[0021] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹 및/또는 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도 1에서 묘사된 툴 또는 프로세싱 시스템(100)은 복수의 프로세스 챔버들(114A-114D), 이송 챔버(110), 서비스 챔버(116), 통합 계측 챔버(117) 및 한 쌍의 로드 록(load lock) 챔버들(106A-106B)을 포함할 수 있다. 프로세스 챔버들은 임의의 수의 구조들 또는 컴포넌트들 뿐만 아니라 임의의 수의 프로세싱 챔버들 또는 프로세싱 챔버들의 조합을 포함할 수 있다. 시스템(100)은 아래에서 설명되는 프로세스들을 수행하기 위해 챔버들이 통합될 수 있는 툴들을 제한하는 것으로 의도되지 않는다는 것이 이해되어야 한다. 임의의 수의 챔버들을 포함하는 임의의 툴이 또한, 본 기술의 일부 실시예들에 따라 사용될 수 있다.
[0022] 챔버들 사이에서 기판들을 수송하기 위해, 이송 챔버(110)는 로봇 수송 메커니즘(113)을 포함할 수 있다. 수송 메커니즘(113)은, 연장가능한 아암들(113B)의 원위 단부(distal end)들에 각각 부착된 한 쌍의 기판 수송 블레이드들(113A)을 가질 수 있다. 블레이드들(113A)은 프로세스 챔버들로 그리고 프로세스 챔버들로부터 개별적인 기판들을 운반하기 위해 사용될 수 있다. 동작 중에, 수송 메커니즘(113)의 블레이드(113A)와 같은 기판 수송 블레이드들 중 하나는 챔버들(106A-106B)과 같은 로드 록 챔버들 중 하나로부터 기판(W)을 회수(retrieve)하고 기판(W)을 제1 프로세싱 스테이지, 예컨대, 챔버들(114A-114D)에서의, 아래에서 설명되는 바와 같은 처리 프로세스로 운반할 수 있다. 챔버들은 설명되는 기술의 개별적인 또는 조합된 동작들을 수행하기 위해 포함될 수 있다. 예컨대, 하나 이상의 챔버들이 증착 또는 형성 동작을 수행하도록 구성될 수 있지만, 하나 이상의 다른 챔버들이, 설명되는 전처리 동작 및/또는 전처리 동작들 중 하나 이상을 수행하도록 구성될 수 있다. 임의의 수의 구성들이 본 기술에 의해 포괄되며, 본 기술은 또한, 반도체 프로세싱에서 통상적으로 수행되는 임의의 수의 부가적인 제작 동작들을 수행할 수 있다.
[0023] 챔버가 점유된 경우, 로봇은 프로세싱이 완료될 때까지 대기하고, 그런 다음, 하나의 블레이드(113A)를 이용하여 챔버로부터 프로세싱된 기판을 제거할 수 있으며, 제2 블레이드(미도시)를 이용하여 새로운 기판을 삽입할 수 있다. 그런 다음, 일단 기판이 프로세싱되면, 이 기판은 제2 프로세싱 스테이지로 이동될 수 있다. 각각의 이동에 대해, 수송 메커니즘(113)은 일반적으로, 기판을 운반하는 하나의 블레이드 그리고 기판 교환을 실행하기 위해 비어 있는 하나의 블레이드를 가질 수 있다. 수송 메커니즘(113)은 교환이 달성될 수 있을 때까지 각각의 챔버에서 대기할 수 있다.
[0024] 일단 프로세스 챔버들 내에서 프로세싱이 완료되면, 수송 메커니즘(113)은 마지막 프로세스 챔버로부터 기판(W)을 이동시키고, 로드 록 챔버들(106A-106B) 내의 카세트로 기판(W)을 수송할 수 있다. 로드 록 챔버들(106A-106B)로부터, 기판은 공장 인터페이스(104) 내로 이동할 수 있다. 공장 인터페이스(104)는 일반적으로, 대기압 클린 환경(atmospheric pressure clean environment)에서의 포드 로더(pod loader)들(105A-105D)과 로드 록 챔버들(106A-106B) 사이에서 기판들을 이송하도록 동작할 수 있다. 공장 인터페이스(104) 내의 클린 환경은 일반적으로, 예컨대 HEPA 여과와 같은 공기 여과 프로세스들을 통해 제공될 수 있다. 공장 인터페이스(104)는 또한, 프로세싱 전에 기판들을 적절하게 정렬하기 위해 사용될 수 있는 기판 배향기/정렬기(미도시)를 포함할 수 있다. 공장 인터페이스(104) 내의 다양한 포지션들/위치들 사이에서 그리고 이와 통신하는 다른 위치들로 기판들을 수송하기 위해 적어도 하나의 기판 로봇, 이를테면, 로봇들(108A-108B)이 공장 인터페이스(104)에 포지셔닝될 수 있다. 로봇들(108A-108B)은 공장 인터페이스(104)의 제1 단부로부터 제2 단부로 공장 인터페이스(104) 내의 트랙 시스템을 따라 이동하도록 구성될 수 있다.
[0025] 프로세싱 시스템(100)은, 프로세싱 챔버들에서 수행되고 있는 프로세스들 중 임의의 프로세스에 대한 적응 제어(adaptive control)를 제공할 수 있는 제어 신호들을 제공하기 위한 통합 계측 챔버(117)를 더 포함할 수 있다. 통합 계측 챔버(117)는 두께, 거칠기, 조성(composition)과 같은 다양한 막 특성들을 측정하기 위한 다양한 계측 디바이스들 중 임의의 계측 디바이스를 포함할 수 있으며, 계측 디바이스들은 추가로, 자동화된 방식으로 진공 하에서 피처(feature) 높이, 측벽 각도 및 임계 치수들과 같은 격자 파라미터들을 특징으로 할 수 있을 수 있다.
[0026] 프로세싱 챔버들(114A-114D) 각각은 반도체 구조의 제작 시 하나 이상의 프로세스 단계들을 수행하도록 구성될 수 있으며, 멀티-챔버 프로세싱 시스템(100) 상에서 임의의 수의 프로세싱 챔버들 및 프로세싱 챔버들의 조합들이 사용될 수 있다. 예컨대, 프로세싱 챔버들 중 임의의 프로세싱 챔버는, 순환 층 증착(cyclical layer deposition), 원자 층 증착, 화학 기상 증착, 물리 기상 증착을 포함하는 임의의 수의 증착 프로세스들을 비롯한 다수의 기판 프로세싱 동작들 뿐만 아니라, 에칭, 사전세정, 전처리, 후처리, 어닐링, 플라즈마 프로세싱, 가스제거, 배향 및 다른 기판 프로세스들을 포함하는 다른 동작들을 수행하도록 구성될 수 있다. 챔버들 중 임의의 챔버에서 또는 챔버들의 임의의 조합에서 수행될 수 있는 일부 특정 프로세스들은 금속 증착, 표면 세정 및 준비, 급속 열적 프로세싱과 같은 열적 어닐링, 그리고 플라즈마 프로세싱일 수 있다. 당업자에 의해 용이하게 인식될 바와 같이, 아래에서 설명되는 임의의 프로세스를 포함하여, 임의의 다른 프로세스들이 멀티-챔버 프로세싱 시스템(100)에 통합된 특정 챔버들에서 유사하게 수행될 수 있다.
[0027] 도 2는 반도체 구조를 형성하는 방법(200)을 예시하고, 방법(200)의 동작들은 예컨대 위에서 설명된 멀티-챔버 프로세싱 시스템(100) 또는 임의의 다른 멀티-챔버 시스템 상에 통합된 하나 이상의 챔버들에서 수행될 수 있다. 방법(200)은, 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함하여, 진술되는 방법 동작들의 개시 전에 하나 이상의 동작들을 포함할 수 있다. 방법은 도면에 표시된 바와 같이 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 연관되지 않을 수 있다. 예컨대, 구조적 형성 프로세스의 더 넓은 범위를 제공하기 위하여 많은 동작들이 설명되지만, 본 기술에 중요하지 않거나, 또는 아래에서 추가로 논의될 바와 같이 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은 도 3a-도 3i에 개략적으로 도시된 동작들을 설명하며, 그 예시들은 방법(200)의 동작들과 함께 설명될 것이다. 도 3은 개략적인 부분도들만을 예시하고, 기판은 도면들에 예시되는 바와 같은 양상들을 갖는 임의의 수의 트랜지스터 섹션들 및 부가적인 재료들을 포함할 수 있다는 것이 이해되어야 한다.
[0028] 방법(200)은 특정 제작 동작에 대해 반도체 구조를 발달(develop)시키기 위한 선택적인 동작들을 수반할 수 있다. 일부 실시예들에서 방법(200)은 베이스 구조에 대해 수행될 수 있지만, 일부 실시예들에서 방법은 다른 재료 형성에 후속하여 수행될 수 있다. 도 3a에 예시된 바와 같이, 반도체 구조는 특정 프로세싱이 완료된 후의 디바이스(300)를 표현할 수 있다. 예컨대, 기판(305)은, 본 기술에 의해 유사하게 포괄되는 것으로 이해될 바와 같이, 포스트들, 트렌치들 또는 다른 구조들로서 구성되거나 또는 이들을 정의하는 하나 이상의 재료들을 포함할 수 있는 구조화된 디바이스일 수 있거나 또는 평면 재료일 수 있다. 기판(305)은 실리콘, 실리콘 게르마늄, 또는 실리콘 함유 재료들, 이를테면, 실리콘의 옥사이드들, 나이트라이드들 및 카바이드들을 포함하는 임의의 수의 재료들 뿐만 아니라, 구조 내에 포함될 수 있는 임의의 다른 재료들을 포함할 수 있다. 본 기술에 의해 포괄되는 일부 실시예들에서, 기판(305)은 이를테면 FinFET 구조와 연관될 수 있는 실리콘 게르마늄 핀의 일부분일 수 있고, P-MOS 구역의 일부일 수 있다. 방법(200) 전에, 실리콘 게르마늄의 층이 실리콘 기판 또는 다른 기판 상에 형성될 수 있고, 핀 구조를 형성하도록 패터닝될 수 있다. 핀들 주위에 격리 유전체가 형성될 수 있고, 핀의 상부 부분들을 얇게 하기 위해 트리밍(trim) 동작이 수행될 수 있다. 도면은 임의의 특정 스케일로 된 것이 아님이 이해되어야 한다.
[0029] 이 프로세싱에 후속하여 또는 기판의 이송 결과로서, 도 3a에 예시된 바와 같이, 기판(305)은 실리콘 게르마늄의 표면 상에 천연 옥사이드(310) 또는 잔류 미립자 재료를 포함할 수 있다. 일부 실시예들에서, 기판(305)의 표면에 노출된 재료는 간헐적 패턴을 생성하도록 에칭되거나, 평탄화되거나 또는 달리 프로세싱될 수 있다. 단일 사례로서 예시되었지만, 디바이스(300)는, 도시된 오브젝트들과 유사하거나 또는 상이할 수 있는 임의의 수의 부가적인 섹션들을 포함할 수 있는 더 큰 프로세스 통합의 작은 섹션을 포함할 수 있다는 것이 이해되어야 한다. 예컨대, N-MOS 구역이 예시된 구조에 인접하게 포지셔닝될 수 있고, 설명된 방법과 함께 또는 별개로 수행되는 임의의 양(amount)의 패터닝 또는 동작들을 포함할 수 있다. 기판(305)은 반도체 프로세싱 챔버의 프로세싱 구역에 하우징되거나 또는 포지셔닝될 수 있고, 방법(200)은 하이-k 유전체 재료와 같은 반도체 재료를 기판 상에 생성하기 위해 수행될 수 있다.
[0030] 방법(200)은, 선택적인 동작(205)에서, 기판(305)으로부터 천연 옥사이드(310)를 제거하는 단계를 포함할 수 있다. 천연 옥사이드(310)를 제거하는 단계는 임의의 수의 프로세스들에 의해 수행될 수 있다. 예컨대, 실리콘 게르마늄의 비교적 깨끗한 표면을 보장하기 위해 옥사이드를 환원시킬 수 있는 수소 함유 전구체를 활용함으로써 환원이 발생할 수 있다. 부가적으로, 프로세스는 불소 함유 전구체 및 수소 함유 전구체를 포함할 수 있는 플라즈마 프로세스 또는 처리를 포함할 수 있다. 불소 함유 전구체들은, 삼불화질소 뿐만 아니라 임의의 다른 불소 함유 전구체이거나 또는 이를 포함할 수 있다. 수소 함유 전구체들은 아민기 [-NH2], 또는 다른 질소 함유기 또는 수소 함유기를 특징으로 할 수 있다. 예컨대, 비-제한적인 일 예로서, 수소 함유 전구체들은 암모니아와 같은 질소 및 수소 함유 전구체들이거나 또는 이들을 포함할 수 있다. 플라즈마는, 기판 프로세싱 구역과 유체적으로 커플링될 수 있는 원격 플라즈마 구역에서 또는 국부적으로 생성될 수 있다. 불소 함유 전구체의 유량 및 수소 함유 전구체의 유량은, 1:2 미만의 수소 대 불소 원자 유동 비(hydrogen-to-fluorine atomic flow ratio)를 유지하기 위해 제어될 수 있다. 옥사이드(310) 또는 잔류 재료는, 도 3b에 예시된 바와 같이 플라즈마 유출물들(315)에 의해 제거될 수 있으며, 이러한 프로세스는 또한, 에칭 프로세스로부터의 부산물들을 제거하기 위한 열 처리를 포함할 수 있다.
[0031] 동작(205)에서 천연 옥사이드를 제거하는 단계는 인-시투 건식 화학 프로세스에 의해 수행될 수 있고, 여기서, 기판 표면은 대기 또는 산소 함유 환경에 노출되지 않을 수 있다. 방법(200)의 일부 실시예들에서, 동작(205)에서 천연 옥사이드를 제거하는 단계는 제1 프로세싱 챔버에서 수행될 수 있다. 방법(200)은, 아래에서 설명될 바와 같이, 하이-k 유전체 재료를 형성하는 단계 전에, 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 기판을 이송하는 단계를 포함할 수 있다. 방법(200)은, 기판 표면을 대기 또는 공기에 노출시키지 않고, 이를테면, 방법(200)의 동작들을 위해 하나 이상의 챔버들 사이에서 기판을 이송하는 동안 시스템(100) 내에 진공을 유지함으로써, 하나 이상의 프로세싱 챔버들에서 동작들을 수행하는 것을 포함할 수 있다. 통합된 진공을 유지하는 것은 유리하게는, 표면 오염 뿐만 아니라 원하지 않는 옥사이드 형성을 감소시킬 수 있다. 이송하는 것은 단일 플랫폼 상의 하나 이상의 챔버들 사이에서 발생할 수 있거나 또는 다수의 플랫폼들 상의 챔버들 사이에서 발생할 수 있다. 그러나, 단일 플랫폼을 활용함으로써, 산소 환경에 대한 기판 노출의 회피가 더욱 잘 보장될 수 있다.
[0032] 동작(210)에서, 실리콘 함유 재료가 전처리된 또는 세정된 기판 표면 상에 형성되거나 또는 증착될 수 있다. 예컨대, 도 3c에 예시된 바와 같이, 기판(305)의 표면 위에 놓이는 층(320)을 형성하기 위해 임의의 수의 방법들에 의해 실리콘의 층, 또는 실리콘 함유 재료, 이를테면, 도핑된 실리콘, 합금된 실리콘, 또는 실리콘 및 준금속(metalloid), 또는 실리콘 및 금속 재료가 형성되거나 또는 증착될 수 있다. 비-제한적인 일부 실시예들에서, 실리콘은 실리콘 게르마늄 핀의 표면 위에 컨포멀하게, 에피택셜 방식으로 성장될 수 있다. 부가적으로, 기판 상에 컨포멀하게 증착되거나 또는 형성되는 실리콘 층을 생성하기 위해 원자 층 증착 프로세스가 수행될 수 있다. 컨포멀 형성은 종래의 증착 기법들에 비하여 두께에 대한 제어를 가능하게 할 수 있다. 층은 임의의 높이로 형성될 수 있으며, 비교적 고품질의 실리콘을 생성할 수 있다. 예컨대, 다양한 실시예들에서, 실리콘 층(320)은 높이가 수 옹스트롬 또는 수 나노미터로 형성될 수 있다. 일부 실시예들에서, 층은 약 10.0 nm 이하의 두께로 형성될 수 있고, 약 8.0 nm 이하, 약 5.0 nm 이하, 약 4.0 nm 이하, 약 3.0 nm 이하, 약 2.0 nm 이하, 약 1.0 nm 이하, 약 9 Å 이하, 약 8 Å 이하, 또는 그 미만의 두께로 형성될 수 있다.
[0033] 일부 실시예들에서, 실리콘 층은 비정질 실리콘으로서 형성될 수 있으며, 형성 프로세스 동안 도펀트 재료를 포함할 수 있다. 도 3c에 예시된 바와 같이, 도펀트 입자들(321)은 증착 동안 실리콘 층 내에 주입될 수 있다. 도펀트는, 하나 이상의 실리콘 함유 전구체들 또는 다른 증착 전구체들 또는 캐리어 가스들과 추가로 상호작용하여, 형성되고 있는 실리콘 재료 내에 도펀트 입자들을 주입시킬 수 있는 부가적인 전구체로서 전달될 수 있다. 예시적인 도펀트 재료들은 질소, 인, 불소, 또는 실리콘 구조 내에 주입될 수 있는 임의의 다른 재료일 수 있다. 재료들은 임의의 수의 형태들로 전달될 수 있지만, 재료들은 실리콘 층 내의 부가적인 재료 주입을 제한하기 위해 더욱 용이하게 해리가능한 형태들로 전달될 수 있다. 예컨대, 예시적인 전구체들은 이원자 질소, 삼불화질소, 불소, 불화수소, 포스핀, 또는 임의의 다른 질소 함유, 불소 함유 또는 인 함유 재료를 포함할 수 있다.
[0034] 실리콘 층의 형성에 후속하여, 층의 일부분이 동작(215)에서 산화될 수 있다. 산화는 임의의 수의 방식들로 수행될 수 있으며, 산화는 층을 완전히 산화시킬 수 있지만, 산화는 실리콘 층을 통해 완전히 확장되지는 않을 수 있다. 산화 동작(215)은, 실리콘의 전체 층(full layer)까지, 실리콘 층(320)의 일부분을 실리콘 옥사이드로 변환함으로써 희생 옥사이드(322)를 생성할 수 있다. 산화 동작(215)은, 반도체 기판(305)과 접촉하는, 실리콘 층(320)의 일부분을 적어도 부분적으로 유지하면서, 실리콘 층(320)의 일부분을 산화시킬 수 있다. 예컨대, 실리콘 함유 층을 통한 산화의 확장을 제한하기 위해, 제어된 산화가 수행될 수 있다. 동작(215)은 증기를 사용하는 열-기반 반응, 이를테면, 인 시투 증기 생성 프로세스를 포함할 수 있고, 이로써, 종래의 열적 기법들과 비교할 때, 산화가 더 낮은 레이트로 발생한다. 부가적으로, 산화는 부가적인 전구체들 뿐만 아니라 열적 산화 프로세스로서 수소 및 산소를 함께 활용할 수 있다. 예컨대, 일부 실시예들에서, 질소 및 산소 함유 전구체와 같은 산소 함유 전구체가 사용될 수 있다. 예컨대, 실리콘 함유 재료의 일부분을 산화시키기 위해, 나이트러스 옥사이드 또는 어떤 다른 질소 및 산소 함유 전구체, 및/또는 부가적인 전구체들, 이를테면, 예컨대, 수소가 사용될 수 있다.
[0035] 질소는 산소를 위한 캐리어 역할을 할 수 있고, 인터페이스 또는 기판의 일부가 되지 않을 수 있다. 프로세스는 또한, 느리게 발생할 수 있어서, 이는 더욱 제어된 산화를 초래할 수 있고, 기판(305)의 표면을 따라 특정 두께의 실리콘을 유지하도록 제어될 수 있다. 희생 옥사이드의 형성에 후속하여, 더미 폴리 마스크를 형성한 후 기판 상에 더미 게이트 형성을 포함하는 다수의 다른 제작 동작들이 발생할 수 있다. 프로세싱이 수행된 후에, 아래에서 추가로 설명될 바와 같이, 게이트 옥사이드 형성 프로세스가 발생할 수 있다.
[0036] 산화 프로세스는 부가적인 동작들도 또한 가능하게 하기 위해 사용될 수 있다. 예컨대, 실리콘 층 내로 도펀트들을 주입시킴으로써, 산화 프로세스는, 도 3d에 예시된 바와 같이 실리콘 층을 통해 하부 기판 내로 도펀트들(321)을 열적으로 드라이빙하기 위해 사용될 수 있다. 예컨대, 산화의 온도는, 도펀트 재료들이 실리콘 층을 통해 완전히 확산되고 하부 재료들 내에 주입될 수 있게 할 수 있다. 기판, 이를테면, 예컨대, 형성될 게이트 아래에 존재할 수 있는 하부 채널 구역 내로 불소, 질소 또는 인을 주입시키는 것은, 형성되는 디바이스의 동작 성능 및 신뢰성을 증가시킬 수 있다. 도핑이 하부 채널 구역의 발달 동안 수행될 수 있지만, 후속하여 산화 동작을 이용하여 도펀트들을 주입시키는 것은, 채널 구역을 통해 고품질 형성이 발생하는 것을 보장할 수 있다. 부가적으로, 형성은, 수소와 같은 도펀트 재료들의 다른 구성성분들, 또는 전구체 형태로 전달되는 도펀트들의 다른 성분들의 과도한 양들을 주입시키지 않고 발생할 수 있다.
[0037] 선택적인 동작(220)에서, 유지되는 실리콘(320) 위에 놓이는 희생 옥사이드를 제거하기 위해 하나 이상의 제거 동작들이 수행될 수 있다. 도 3e에 예시된 바와 같이, 유지되는 실리콘은, 실리콘 게르마늄 기판 재료 위에 커버리지를 유지하기에 충분한 두께를 특징으로 할 수 있다. 예컨대, 일부 실시예들에서, 실리콘 층(320)은 약 5 nm 이하로 유지될 수 있고, 약 4 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 약 1 nm 이하, 약 5 Å 이하, 또는 그 미만으로 유지될 수 있다. 제거 동작은 선택적 에칭, 이를테면, 옥사이드 선택적 에칭을 포함할 수 있다. 일부 실시예들에서, 이를테면 불소 함유 전구체 및 수소 함유 전구체를 이용하여 플라즈마 에칭 프로세스가 수행될 수 있다. 제거 동작은, 이를테면 부가적인 열 처리 또는 승화 동작을 또한 포함할 수 있는 삼불화질소 및 암모니아 플라즈마 에칭을 활용함으로써, 위에서 설명된 동작들 중 임의의 동작을 포함할 수 있다. 일부 실시예들에서, 부가적인 또는 대안적인 불소 및 수소 함유 전구체들이 또한 사용될 수 있다. 동작(220)에서 옥사이드 선택적 에칭 프로세스를 수행함으로써, 실리콘의 하부 부분이 유지되거나 또는 실질적으로 유지될 수 있다.
[0038] 실리콘 캡 재료가 노출된 후에, 실리콘 게르마늄 핀 위에 놓이는 재료의 남아 있는 실리콘 층을 산화시키기 위해 제2 산화 동작이 수행될 수 있다. 선택적인 동작(225)에서, 도 3f에 예시된 바와 같은 산소 함유 재료(324), 이를테면, 실리콘 옥사이드를 생성하기 위해, 이전의 산화 동작들 중 임의의 산화 동작이 수행될 수 있다. 일부 실시예들에서, 남아 있는 실리콘 재료는 실리콘 옥사이드로 완전히 변환될 수 있으며, 잔류 실리콘 층은 남아 있지 않을 수 있다. 일부 실시예들에서, 산화는 위에서 설명된 바와 같이 나이트러스 옥사이드 및 수소를 활용할 수 있다. 이는, 실리콘 게르마늄 재료로의 과잉 산화를 제한하거나 또는 방지하면서, 실리콘 재료로 실질적으로 제한되도록 산화를 엄격하게 제어할 수 있다. 그러한 열적 산화 프로세스는 위에서 설명된 바와 같은 많은 이익들을 제공할 수 있다. 예컨대, 습식 산화와 달리, 예컨대, 본 발명의 산화는 게르마늄 확산을 제한할 수 있는 고품질 옥사이드를 생성할 수 있다.
[0039] 부가적으로, 습식 및 건식 산화 프로세스들을 포함하는 일부 종래의 산화 프로세스들은 실리콘 게르마늄으로 과잉 산화될 수 있고, 이는 게르마늄 옥사이드 재료들을 생성할 수 있다. 게르마늄 옥사이드는 실리콘 옥사이드와 비교하여 덜 안정적인 결합을 특징으로 할 수 있으며, 결과적으로, 후속하는 동작들은 게르마늄 옥사이드 결합들을 끊을 수 있다. 이는 형성된 옥사이드를 손상시키거나 또는 재료들 사이의 인터페이스의 품질을 감소시킬 수 있고, 이는 트랜지스터 효율을 제한하거나 또는 디바이스를 손상시킬 수 있다. 고품질 옥사이드를 형성하는 것은, 나중의 동작들 동안에도 또한 구조를 유익하게 보호할 수 있다. 예컨대, 저밀도 옥사이드를 생성하는 종래의 프로세스들은 부가적인 제작 동작들로 추가로 저하될 수 있다. 아래에서 설명될 바와 같이, 고온 프로세스들을 포함할 수 있는 후속하는 제작 뿐만 아니라 부가적인 하이-k 유전체 동작들이 수행될 수 있다. 예컨대, 제작 시 어떤 지점에서, 플래시 어닐링은 최대 1000 ℃에서 수행될 수 있다. 저품질 또는 저밀도 옥사이드들의 경우, 이는 더욱 다공성의 옥사이드 구조에 기인하여 부가적인 게르마늄 확산을 촉진할 수 있다. 본 기술의 일부 실시예들에 따른 고밀도 열적 옥사이드 프로세스들은 후속하는 제작 동작들 동안 확산으로부터 보호할 수 있다. 본 기술의 실시예들에 따른 산화의 제어를 유지함으로써, 특정 깊이를 갖는 고품질 옥사이드 재료들이 위에서 설명된 감소된 두께들 중 임의의 감소된 두께로 제공될 수 있다.
[0040] 형성된 산소 함유 재료는 고품질이고 고도로 정렬될 수 있는데, 이는 결함들이 없거나 또는 실질적으로 결함들이 없는 결정학적(crystallographic) 구조를 의미한다. 이는, 부가적인 재료들이 채널 구역에 근접하게 접근하지 못하게 하여서 누설을 방지할 수 있는 인터페이스를 제공할 수 있다. 결과적인 산소 함유 재료(324)는 실리콘 디옥사이드를 포함할 수 있다. 형성된 산소 함유 재료(324)는 최대 또는 약 5 Å의 두께를 가질 수 있고, 약 5 Å 이상, 약 10 Å 이상, 약 15 Å 이상, 약 20 Å 이상, 약 25 Å 이상, 약 30 Å 이상, 또는 그 초과의 두께를 가질 수 있다.
[0041] 방법(200)은, 선택적인 동작(230)에서, 전처리 전구체를 기판으로 전달하는 것을 포함할 수 있다. 전처리 전구체는 질소 함유 전구체 또는 산소 함유 전구체이거나 또는 이를 포함할 수 있다. 전구체는 기판과 접촉할 수 있고, 도 3g에서 리간드들(325)로서 도시된 반응성 리간드들을 기판의 노출된 표면 상에 형성하거나 또는 도입할 수 있다. 종래의 기술들과 달리, 본 기술은, 후속하는 동작들에서 하이-k 유전체 재료의 정렬된 성장(orderly growth)을 초래하도록 구성된 전처리를 활용할 수 있다.
[0042] 전처리 전구체는 임의의 질소 함유 또는 산소 함유 전구체이거나 또는 임의의 질소 함유 또는 산소 함유 전구체를 포함할 수 있다. 산소 함유 전구체들은 기판 산소 함유 재료(324)의 표면 상에 포함될 수 있는 하이드록실기 [-OH]를 특징으로 할 수 있다. 질소 함유 전구체들은 아민기 [-NH2], 또는 다른 질소 함유기를 특징으로 할 수 있다. 예컨대, 질소 함유 전구체들은, 비-제한적인 일 예로서 암모니아와 같은 질소 및 수소 함유 전구체들, 또는 질소 및 산소 함유 전구체들, 또는 질소를 포함하는 임의의 다른 전구체이거나 또는 이를 포함할 수 있다.
[0043] 일부 실시예들에서, 표면 종결(surface termination)들은 하이드록실기 또는 아민기 종결 표면이거나 또는 하이드록실기 또는 아민기 종결 표면을 포함할 수 있다. 그런 다음, 방법(200)은, 선택적인 동작(235)에서, 산소 함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다. 본 기술은 하이-k 재료의 임의의 형성 또는 증착을 포괄할 수 있지만, 일부 실시예들에서, 형성 동작(235)은 임의의 수의 원자 층 증착 챔버를 활용할 수 있는 원자 층 증착이거나 또는 이러한 원자 층 증착을 포함할 수 있다. 형성은, 수행되는 경우, 기판 또는 산소 함유 재료 표면을 전처리한 후에 바로 수행될 수 있으며, 전처리와 동일한 챔버에서 또는 부가적인 챔버, 이를테면, 시스템(100)과 같은 동일한 시스템 상에 통합된 부가적인 챔버에서 수행될 수 있다. 일부 실시예들에서, 기판이 전처리 챔버로부터 증착 또는 형성 챔버로 이송되는 동안 진공 조건들이 유지될 수 있으며, 이는 공기에 대한 기판의 노출을 제한할 수 있다.
[0044] 하이-k 유전체 재료를 형성하기 위해 원자 층 증착 프로세스가 수행되는 경우, 금속 함유 전구체가 기판으로 전달되어, 전처리된 표면과 반응할 수 있다. 예컨대, 전이 금속 함유 전구체, 불량 금속 함유 전구체(poor-metal-containing precursor), 또는 란탄족 금속 함유 전구체가 프로세싱 챔버로 전달되어, 전처리로부터 기판 상에 노출된 반응성 리간드들과 상호작용할 수 있다. 그런 다음, 금속 함유 전구체의 후속하는 퍼지와 같은 제2 동작에서 산소 함유 전구체가 전달될 수 있다. 이는 옥사이드 층, 이를테면, 도 3h에 예시된 바와 같은 층(330a)을 원자 층 증착에 의해 생성할 수 있다. 비-제한적인 일 예에서, 하프늄 옥사이드 막을 생성하기 위해, 하프늄 함유 전구체가 제1 동작에서 전달될 수 있고 산화제가 제2 동작에서 전달될 수 있다. 부가적인 금속 함유 전구체들은 지르코늄 함유 재료들을 생성하기 위한 지르코늄 함유 전구체들 뿐만 아니라, 부가적인 금속 옥사이드 구조들을 생성하기 위한 임의의 다른 수의 금속 함유 전구체들을 포함할 수 있다. 하프늄 함유 전구체들의 경우, 그리고 유사하게, 임의의 대안적인 금속들의 경우, 전구체들은 할로겐 함유 전구체들, 산소 함유 전구체들, 수소 함유 전구체들 또는 탄소 함유 전구체들이거나 또는 이들을 포함할 수 있으며, 이들 중 임의의 전구체들에 하프늄이 포함된다.
[0045] 산화제의 경우, 금속 함유 재료들과 반응할 수 있는 임의의 산소 함유 전구체가 사용될 수 있다. 예컨대, 기판 위에 놓이는 금속 옥사이드 재료 층을 생성하기 위해, 산소 함유 전구체는 물, 이원자 산소, 오존, 하이드록실 함유 전구체 또는 알코올, 질소 및 산소 함유 전구체들, 국부적으로 또는 원격으로 강화된 산소를 포함하는 플라즈마 강화된 산소, 또는 하프늄과 같은 금속에 포함될 수 있는 산소를 포함하는 임의의 다른 재료이거나 또는 이들을 포함할 수 있다. 다시, 위에서 언급된 금속 함유 재료들 중 임의의 금속 함유 재료는 본 기술의 실시예들에서 사용될 수 있으며, 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄, 스트론튬, 또는 이들 재료들의 조합들, 이를테면, 예컨대, 하프늄 실리케이트를 포함(그러나, 이에 제한되지 않을 수 있음)할 수 있는 그룹화된 금속들 중 임의의 그룹화된 금속을 포함할 수 있다.
[0046] 본 기술의 실시예들에 따른 전처리들이 수행될 때, 금속 함유 재료의 구조는, 더욱 균일한 그레인(grain) 구조를 생성하기 위해 정렬된 방식으로 형성되거나 또는 증착될 수 있다. 이는, 더욱 구조화된 표면 재료, 이를테면, 본 기술의 실시예들에 의해 생성되는 바와 같은 고품질 실리콘 또는 실리콘 옥사이드 위에 전처리 전구체의 반응성 리간드들을 형성함으로써 생성될 수 있다. 부가적으로, 특정 조건들에서 전처리 노출을 수행함으로써, 부가적인 개선들이 가능해질 수 있다.
[0047] 전처리는 기판의 표면 및/또는 전구체를 활성화시키도록 구성된 온도에서 수행될 수 있다. 예컨대, 질소 및 수소 함유 전구체가 전처리 전구체로서 사용될 수 있는 상황에서, 전구체를 전달하는 동안 기판은 약 300 ℃ 이상의 온도에서 유지될 수 있다. 유사하게, 산소 함유 전구체를 이용하는 전처리가 또한, 약 300 ℃ 이상의 기판 온도를 유지하는 동안 수행될 수 있다. 임의의 전처리 동작을 위해, 기판은 또한, 약 400 ℃ 이상, 약 500 ℃ 이상, 약 600 ℃ 이상, 약 700 ℃ 이상, 약 800 ℃ 이상, 또는 그 초과의 온도에서 유지될 수 있다. 전처리를 위한 온도가 약 500 ℃ 이하로 하락할 때, 효과가 감소될 수 있다. 유사하게, 온도들이 약 700 ℃ 이상으로 증가될 때, 핵 형성이 개선되지 않을 수 있고, 과도 전구체가 표면 상에 포함될 수 있으며, 이는 디바이스의 이동성을 저하시킬 수 있다. 결과적으로, 일부 실시예들에서, 온도는 전처리 동안 약 500 ℃ 내지 약 700 ℃에서 유지될 수 있다.
[0048] 유사한 온도 범위들이 산화 동작들 중 하나 또는 둘 모두의 동작에 영향을 미칠 수 있으며, 이는 제1 산화에서, 유지되는 실리콘 캡 재료의 양을 주의 깊게 제어할 수 있을 뿐만 아니라, 제2 산화에서 과잉 산화를 제한할 수 있다. 실리콘 재료 내로의 산소의 느린 이입(ingression)을 제어하기 위해, 온도는 약 900 ℃ 이하에서 유지될 수 있고, 약 850 ℃ 이하, 약 800 ℃ 이하, 약 750 ℃ 이하, 약 700 ℃ 이하, 약 650 ℃ 이하, 약 600 ℃ 이하, 또는 그 미만에서 유지될 수 있다.
[0049] 유사하게, 노출 시간은 질소 함유 전구체 포함의 양에 영향을 미칠 수 있으며, 따라서, 생산되는 디바이스의 이동성 손실들을 제한하기 위해, 전구체 노출은 약 3 분 이하일 수 있고, 일부 실시예들에서, 노출 시간은 약 2.5 분 이하, 약 2 분 이하, 약 1.5 분 이하, 약 1 분 이하, 약 45 초 이하, 약 30 초 이하, 약 15 초 이하, 또는 그 미만일 수 있다. 일단 적절한 양의 아민기들이 포함되었다면, 형성이 수행될 수 있다. 원자 층 형성을 포함하는 형성은 임의의 온도에서 수행될 수 있지만, 일부 실시예들에서, 동작들이 동일한 챔버에서 수행되는지 또는 상이한 챔버들에서 수행되는지에 관계없이, 원자 층 증착은 전처리가 수행되는 온도 이하의 온도에서 수행될 수 있다. 예컨대, 원자 층 증착은 전처리 온도에 비해 제2 온도에서 수행될 수 있고, 형성 온도는 실시예들에서 약 500 ℃ 이하일 수 있고, 약 450 ℃ 이하, 약 400 ℃ 이하, 약 350 ℃ 이하, 약 300 ℃ 이하, 약 250 ℃ 이하, 또는 그 미만일 수 있다.
[0050] 하이-k 재료의 층이 형성되거나 또는 증착된 후에, 하나 이상의 후처리들이 수행될 수 있다. 일부 실시예들에서, 선택적인 동작(240)에서, 재료들을 후처리하기 위해 기판은 증착 챔버로부터 다른 챔버 또는 챔버들의 세트로 이송될 수 있다. 위에서 설명된 것과 유사하게, 이송은 다수의 챔버들을 갖는 단일 프로세싱 시스템 상에서 발생할 수 있고, 따라서, 이들 챔버들 중 임의의 챔버로부터의 또는 이들 사이의 이송은 진공 조건들을 유지하면서 수행될 수 있다. 그런 다음, 방법(200)은, 선택적인 동작(245)에 의해 언급되는 바와 같은 하나 이상의 부가적인 후처리 동작들을 포함할 수 있다. 후처리 동작들은, 동일한 클러스터 툴 상의 다수의 챔버들을 포함하여, 하나 이상의 챔버들에서 수행되는 하나 이상의 동작들을 포함할 수 있다. 후처리 동작들은 산화, 질화 및/또는 열적 어닐링을 포함할 수 있다.
[0051] 위에서 언급된 바와 같이, 전처리 동작은, 과도 전구체가 기판에 포함되는 것을 제한하면서, 위에서 설명된 균일한 성장을 획득하기에 충분한 말단 모이어티들을 제공하기 위해 수행될 수 있다. 예컨대, 포함된 질소 인터페이스가, 캐리어가 구조를 통해 신속하게 이동할 수 있는 정도 또는 생성되는 트랜지스터의 이동성을 감소시킬 수 있다. 위에서 설명된 전처리가 하이-k 막들의 스케일링을 추가로 개선시킬 수 있지만, 제어되지 않는 경우, 전처리는 실제로 디바이스 이동성을 저하시킬 수 있다. 그러나, 일부 실시예들에서, 하나의 후처리는, 전처리 동작에서 사용될 수 있는 제1 산소 함유 전구체에 비해 제2 산소 함유 전구체를 이용하여, 형성된 하이-k 재료를 산화시키는 것을 포함할 수 있다.
[0052] 예컨대, 형성 후에 막을 추가로 산화시키기 위해, 위에서 언급된 산소 함유 전구체들 중 임의의 산소 함유 전구체를 활용하는 산화 동작이 수행될 수 있다. 하이-k 막의 증착 또는 형성은 다공성 막, 또는 구조 내에 공격자점(vacancy)들을 포함하는 막을 생성할 수 있다. 산화 동작을 수행함으로써, 산소 종은 층(330b)에 의해 예시된 바와 같은, 공격자점들을 충전하는 막을 투과할 수 있을 뿐만 아니라, 위에서 설명된 이전 동작들에서 형성되지 않은 경우, 선택적인 층(320)과 같은 옥사이드 재료를 하이-k 재료의 인터페이스에서 생성할 수 있다. 이는 아민 말단기들의 하부 인터페이스를 개선시킬 수 있고, 이는 디바이스의 이동성 성능을 증가시킬 수 있다. 하부 옥사이드 층 두께의 과도한 증가를 제한하기 위해, 산화 동작은 제한된 시간 기간 동안 수행될 수 있으며, 위에서 언급된 시간 범위들 중 임의의 시간 범위 내에서 수행될 수 있다.
[0053] 후처리 동작들은 부가적으로, 사용될 때 전처리 질소 함유 전구체에 비해 제2 질소 함유 전구체와 기판을 접촉시키는 것을 더 포함할 수 있다. 제2 질소 함유 전구체는 위에서 설명된 임의의 질소 함유 전구체를 포함할 수 있고, 질소 가스 뿐만 아니라 다른 곳에서 언급된 임의의 질소 함유 전구체를 포함할 수 있다. 제2 질소 함유 전구체는 플라즈마 활성화된 또는 강화된 질소 함유 전구체, 열적으로 활성화된 질소, 또는 질소 라디칼들 또는 질소 원자들이 하이-k 구조 내에 포함될 수 있게 할 수 있는 어떤 다른 질소 전구체를 포함할 수 있으며, 이는 막을 안정화시키거나 또는 막을 평형 상태로 만들 수 있다. 산화 동작과 달리, 질화는 실리콘 옥사이드와 같은 하부 층의 두께를 증가시키지 않을 수 있고, 또한, 생성되는 막의 k-값을 약간 증가시킬 수 있다.
[0054] 구조적 및 전기적 특성들을 유지하기 위하여, 막으로의 포함을 제한하도록 질소 포함이 제어될 수 있다. 일부 실시예들에서, 후처리 질화는 하이-k 막의 표면 구역에서 약 20 원자% 이하의 질소를 포함시킬 수 있고, 약 15 원자% 이하의 질소, 약 10 원자% 이하의 질소, 약 8 원자% 이하의 질소, 약 6 원자% 이하의 질소, 약 4 원자% 이하의 질소, 약 2 원자% 이하의 질소, 또는 그 미만을 포함시킬 수 있다. 일부 실시예들에서, 약 3 원자% 내지 약 7 원자%의 포함이, 더 높은 질소 포함보다 더 높은 k-값을 유지할 수 있고, 더 낮은 질소 포함보다 막을 더욱 잘 안정화시킬 수 있다. 표면 구역은 재료의 노출된 표면으로 여겨질 수 있지만, 질소 포함은 막 내의 임의의 거리로 확장될 수 있으며, 일관성이 있을 수 있거나 또는 재료를 통해 감소하는 구배(reducing gradient)를 형성할 수 있다.
[0055] 후처리 산화 또는 질화가 위에서 언급된 온도들 중 임의의 온도에서 수행될 수 있지만, 일부 실시예들에서, 후처리 산화 및/또는 질화는 약 500 ℃ 이하의 온도 범위에서 수행될 수 있고, 수행되고 있는 동작에 따라, 약 400 ℃ 이하, 약 300 ℃ 이하, 약 200 ℃ 이하, 약 100 ℃ 이하, 또는 그 미만의 온도 범위에서 수행될 수 있다.
[0056] 언급된 후처리 동작들 중 임의의 언급된 후처리 동작을 포함하여, 동작들 중 임의의 동작에 후속하여 후처리 어닐링이 수행될 수 있다. 후처리 어닐링은, 이전 동작이 수행된 임의의 챔버에서 수행될 수 있거나, 또는 상이한 챔버, 이를테면, 예컨대 급속 열적 어닐링 프로세스를 수행하도록 구성된 챔버로의 이송을 수반할 수 있다. 다시, 챔버는 다른 챔버들과 동일한 플랫폼 상에 통합될 수 있고, 이는 진공 조건들을 유지하면서 챔버들 사이의 이송을 가능하게 할 수 있다. 후처리 어닐링은 막 결합을 추가로 정렬하고, 막을 추가로 안정화시킬 수 있다. 실시예들에서, 후처리 어닐링은 일부 실시예들에서 증착 또는 산화 온도들을 초과할 수 있는 온도에서 수행될 수 있다. 예컨대, 후처리 어닐링은 약 400 ℃ 이상의 온도에서 수행될 수 있고, 실시예들에서, 약 500 ℃ 이상, 약 600 ℃ 이상, 약 700 ℃ 이상, 약 800 ℃ 이상, 약 900 ℃ 이상, 또는 그 초과의 온도에서 수행될 수 있다.
[0057] 본 기술의 실시예들에 따라 전처리, 산화들 및/또는 후처리들을 수행함으로써, 개선된 하이-k 재료들 및 반도체 구조들이 생성될 수 있다. 하이-k 재료의 층은 최대 또는 약 수 나노미터를 포함하는 임의의 두께로 생성될 수 있다. 그러나, 본 기술에 의해 생성되는 바람직한 그레인 구조에 기인하여, 게이트 누설 성능에 대한 손실 없이, 더 얇은 유효 옥사이드 두께가 생성될 수 있다. 본 기술에 따라 생성되는 하이-k 재료들은 약 10 이상의 k-값들을 특징으로 할 수 있고, 약 15 이상, 약 20 이상, 약 21 이상, 약 22 이상, 약 23 이상, 약 24 이상, 약 25 이상, 또는 그 초과의 k-값들을 특징으로 할 수 있다.
[0058] 본 기술은 추가로, 종래의 기술들과 비교하여 개선된 유전 상수들을 가능하게 한다. 부가적으로, 생성되는 그레인 구조 때문에, 막과 연관된 게이트 누설 전류들은 유사한 두께의 실리콘 옥사이드 막의 게이트 누설 전류의 약 10 분의 1 이하일 수 있으며, 게이트 누설 전류들은 유사한 두께의 실리콘 옥사이드 막의 게이트 누설 전류의 약 100 분의 1 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1000 분의 1 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1/5,000 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1/10,000 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1/20,000 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1/50,000 이하, 유사한 두께의 실리콘 옥사이드 막의 약 1/100,000 이하, 또는 그 미만일 수 있다. 본 기술의 실시예들에 따라 막들을 생성함으로써, 유익한 형태론을 갖는 형성되는 막들이 생성될 수 있으며, 이는 종래의 기술들과 비교하여 막의 전기적 특성들을 향상시킬 수 있다.
[0059] 위의 설명에서는, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위하여 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이, 이들 세부사항들 중 일부 없이 또는 부가적인 세부사항들을 이용하여 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0060] 몇몇 실시예들을 개시했지만, 실시예들의 사상을 벗어나지 않고, 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 부가적으로, 다수의 잘 알려진 프로세스들 및 엘리먼트들은 본 기술을 불필요하게 불명확하게 하는 것을 회피하기 위하여 설명되지 않았다. 이에 따라서, 위의 설명은 기술의 범위를 제한하는 것으로서 간주되지 않아야 한다.
[0061] 또한, 값들의 범위가 제공되는 경우, 문맥이 달리 명확하게 지시하지 않는 한, 그 범위의 상한치와 하한치 사이에서 각각의 중간 값은 하한치의 단위의 최소 분율(fraction)까지 특정하게 개시된다는 것이 이해된다. 진술된 범위의 임의의 진술된 값들 또는 진술되지 않은 중간 값들과, 그 진술된 범위의 임의의 다른 진술된 또는 중간 값 사이의 임의의 더 좁은 범위가 포괄된다. 그러한 더 작은 범위들의 상한치 및 하한치는 독립적으로 범위에 포함되거나 또는 제외될 수 있으며, 이러한 더 작은 범위들에 제한치들 중 어느 하나가 포함되거나, 제한치들 둘 모두가 포함되거나 또는 어떤 제한치도 포함되지 않는 각각의 범위가 또한, 진술된 범위의 임의의 특정하게 제외된 제한치에 따라, 본 기술 내에 포괄된다. 진술된 범위가 제한치들 중 하나 또는 둘 모두를 포함하는 경우, 그러한 포함된 제한치들 중 어느 하나 또는 둘 모두를 제외하는 범위들이 또한 포함된다.
[0062] 본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 문맥이 달리 명확하게 지시하지 않는 한, 단수 형태들은 복수의 언급들을 포함한다. 따라서, 예컨대, "층"에 대한 언급은 복수의 그러한 층들을 포함하고, "전구체"에 대한 언급은 당업자들에게 알려진 하나 이상의 전구체들 및 이들의 등가물들에 대한 언급을 포함하는 식이다.
[0063] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함하다(comprise)", "포함하는(comprising)", "함유하다(contain)", "함유하는(containing)", "포함하다(include)" 및 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행동들 또는 그룹들의 존재 또는 부가를 배제하지 않는다.

Claims (20)

  1. 반도체 구조를 형성하는 방법으로서,
    반도체 기판 위에 실리콘 층을 형성하는 단계 ―상기 형성하는 단계는 도펀트를 포함하는 실리콘 층을 형성하는 단계를 포함함―; 및
    상기 실리콘 층의 일부분을 산화시키는 단계
    를 포함하며,
    상기 산화시키는 단계는, 상기 실리콘 층을 통해 상기 반도체 기판 내로 상기 도펀트의 일부분을 드라이빙(drive)하는,
    반도체 구조를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 실리콘 층은 원자 층 증착 또는 에피택셜 성장에 의해 형성되는,
    반도체 구조를 형성하는 방법.
  3. 제1 항에 있어서,
    상기 도펀트는 질소, 인 또는 불소 중 하나 이상을 포함하는,
    반도체 구조를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 실리콘 층은 약 5 nm 이하의 두께로 형성되는,
    반도체 구조를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 실리콘 층의 일부분을 산화시키는 단계는 희생 옥사이드를 형성하고, 상기 방법은, 상기 희생 옥사이드를 제거하는 단계를 더 포함하며, 상기 제거하는 단계는 인-시투(in-situ) 건식 화학 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  6. 제5 항에 있어서,
    상기 제거하는 단계는 제1 프로세싱 챔버에서 수행되고,
    상기 방법은,
    산소 함유 재료를 형성하는 단계;
    상기 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 상기 반도체 기판을 이송하는 단계; 및
    상기 산소 함유 재료 위에 놓이는 하이(high)-k 유전체 재료를 형성하는 단계
    를 더 포함하는,
    반도체 구조를 형성하는 방법.
  7. 제6 항에 있어서,
    상기 하이-k 유전체 재료를 형성하는 단계 전에, 질소 함유 전구체 또는 산소 함유 전구체를 사용하여 상기 산소 함유 재료 상에 반응성 리간드(ligand)들을 도입하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 질소 함유 전구체는 암모니아를 포함하는,
    반도체 구조를 형성하는 방법.
  9. 제6 항에 있어서,
    상기 하이-k 유전체 재료는 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄 및 스트론튬으로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함하는,
    반도체 구조를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 방법은, 상기 반도체 기판을 대기(atmosphere)에 노출시키지 않고, 하나 이상의 프로세싱 챔버들에서 수행되는,
    반도체 구조를 형성하는 방법.
  11. 제1 항에 있어서,
    상기 실리콘 층은 상기 반도체 기판 위에 에피택셜 방식으로 형성되고, 상기 반도체 기판은 실리콘 게르마늄을 포함하는,
    반도체 구조를 형성하는 방법.
  12. 제1 항에 있어서,
    상기 실리콘 층의 일부분을 산화시키는 단계는 희생 옥사이드를 형성하고, 상기 희생 옥사이드를 형성하는 것은 제1 산화 프로세스를 포함하며, 상기 방법은, 상기 반도체 기판과 접촉하는, 상기 실리콘 층의 일부분을 산화시키는 단계를 더 포함하고, 상기 반도체 기판과 접촉하는, 상기 실리콘 층의 일부분을 산화시키는 단계는 상기 제1 산화 프로세스와 상이한 제2 산화 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 반도체 기판과 접촉하는, 상기 실리콘 층의 일부분을 산화시키는 단계는 질소 및 산소 함유 전구체를 상기 반도체 기판으로 전달하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 반도체 기판과 접촉하는, 상기 실리콘 층의 일부분을 산화시키는 단계는 약 750 ℃ 이하의 온도에서 발생하는,
    반도체 구조를 형성하는 방법.
  15. 반도체 구조를 형성하는 방법으로서,
    반도체 프로세싱 챔버에 포함된 기판의 표면으로부터 옥사이드를 제거하는 단계 ―상기 기판은 실리콘 게르마늄 핀을 포함함―;
    반도체 기판 위에 실리콘 층을 형성하는 단계 ―상기 형성하는 단계는 도펀트로서 질소, 불소 또는 인을 포함하는 실리콘 층을 형성하는 단계를 포함함―;
    희생 옥사이드를 형성하기 위해 상기 실리콘 층을 산화시키는 단계 ―상기 산화시키는 단계는, 상기 실리콘 층을 통해 상기 반도체 기판 내로 상기 도펀트의 일부분을 확산(diffuse)시킴―;
    상기 희생 옥사이드를 제거하는 단계;
    산소 함유 재료를 형성하기 위해 나이트러스 옥사이드(nitrous oxide)를 상기 기판으로 전달하는 단계;
    상기 기판을 질소 함유 전구체와 접촉시킴으로써 상기 산소 함유 재료를 전처리하는 단계; 및
    상기 전처리된 산소 함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계
    를 포함하는,
    반도체 구조를 형성하는 방법.
  16. 제15 항에 있어서,
    상기 제거하는 단계는 인-시투 건식 화학 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  17. 제16 항에 있어서,
    상기 제거하는 단계는 제1 프로세싱 챔버에서 수행되고, 상기 방법은, 상기 하이-k 유전체 재료를 형성하는 단계 전에, 상기 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 상기 기판을 이송하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  18. 제15 항에 있어서,
    상기 실리콘 층은 원자 층 증착 또는 에피택셜 성장에 의해 형성되고, 상기 실리콘 층은 약 5 nm 이하의 두께로 형성되는,
    반도체 구조를 형성하는 방법.
  19. 제15 항에 있어서,
    상기 희생 옥사이드를 형성하는 것은, 산소 함유 재료를 형성하기 위해 산소 함유 전구체 및 수소 함유 전구체를 상기 기판으로 전달하는 것을 포함하는,
    반도체 구조를 형성하는 방법.
  20. 반도체 구조를 형성하는 방법으로서,
    반도체 프로세싱 챔버에 포함된 기판의 표면으로부터 천연(native) 옥사이드를 제거하는 단계 ―상기 기판은 실리콘 게르마늄을 포함함―;
    반도체 기판 위에 실리콘 층을 형성하는 단계 ―상기 형성하는 단계는 도펀트를 포함하는 실리콘 층을 형성하는 단계를 포함함―;
    상기 반도체 기판과 접촉하는, 상기 실리콘 층의 일부분을 유지하면서, 희생 옥사이드를 형성하기 위해 상기 실리콘 층의 일부분을 산화시키는 단계 ―상기 산화시키는 단계는, 상기 실리콘 층을 통해 상기 반도체 기판 내로 상기 도펀트의 일부분을 드라이빙함―; 및
    상기 희생 옥사이드를 제거하는 단계
    를 포함하는,
    반도체 구조를 형성하는 방법.
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