CN115702476A - 使用掺杂层的栅极界面工程 - Google Patents

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本杰明·科伦坡
阿布舍克·杜贝
龚圣钦
帕特里夏·M·刘
马尔科姆·J·贝文
约翰内斯·斯温伯格
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Abstract

可执行处理方法以产生半导体结构。这些方法可包括在半导体基板之上形成硅层。此形成可包括形成并入掺杂剂的硅层。这些方法可包括使此硅层的一部分氧化，同时保持此硅层的一部分与此半导体基板接触。此氧化可驱使此掺杂剂的一部分通过此硅层且进入此半导体基板。

Description

使用掺杂层的栅极界面工程
相关申请的交叉引用
本申请要求享有于2020年6月17日递交的名称为“GATE INTERFACE ENGINEERINGWITH DOPED LAYER(使用掺杂层的栅极界面工程)”的美国专利申请第63/040,107号的优先权，由此通过引用并入上述申请的全部内容。
技术领域
本技术涉及半导体系统、工艺和设备。更具体地，本技术系涉及增强栅极结构的工艺。
背景技术
逻辑门性能与所用材料的特性以及结构层的厚度和面积有关。然而，随着一些栅极特性经调整以适应器件按比例缩小(scaling)，挑战出现了。例如，对于氧化硅栅介质，电容可随着厚度的减小而改善，这可带来更高的通道迁移率(channel mobility)和更快的器件性能。然而，随着厚度的继续减小，栅极漏电流(gate leakage)可能会影响器件，且可能引起器件良率下降。另外，厚度减小的氧化物可能品质较低且引起短路。已经针对栅介质采用了高k材料，以减小有效氧化物厚度，同时限制对栅极漏电流的影响。由于与高k材料形成相关的形态问题，使特定高k材料最大化的努力已受到限制。
因此，需要可用于最大化高k材料性能且使得能够产生高品质器件和结构的改进的系统和方法。本技术解决了这些和其他需求。
发明内容
可执行处理方法以产生半导体结构。这些方法可包括在半导体基板之上形成硅层。此形成可包括形成并入掺杂剂的硅层。这些方法可包括使此硅层的一部分氧化，同时保持此硅层的一部分与此半导体基板接触。此氧化可驱使掺杂剂的一部分通过硅层且进入半导体基板。
在一些实施方式中，硅层可由原子层沉积或外延生长形成。掺杂剂可以是或包括氮、磷或氟中的一者或多者。硅层可形成为小于或约为5nm的厚度。使硅层的一部分氧化可形成牺牲氧化物，且此方法还可包括移除牺牲氧化物。此移除可包括原位干式化学工艺。此移除可在第一处理腔室中执行，且这些方法还可包括形成含氧材料。这些方法可包括将半导体基板自第一处理腔室传送至第二处理腔室。这些方法可包括形成覆盖含氧材料的高k介电材料。在形成高k介电材料之前，这些方法可包括用含氮前驱物或含氧前驱物在含氧材料上引入反应性配体。
含氮前驱物可以是或包括氨。高k介电材料可以是或包括选自包括铪、锆、硅、镧、铝、钛或锶的群组的至少一种元素。此方法可在一个或多个处理腔室中执行，而不将半导体基板暴露于大气。硅层可外延地形成在半导体基板之上，且半导体基板可以是或包括硅锗。使硅层的一部分氧化可形成牺牲氧化物，且形成牺牲氧化物可包括第一氧化工艺。在该方法期间，使与半导体基板接触的硅层的部分氧化可包括与第一氧化工艺不同的第二氧化工艺。使与半导体基板接触的硅层的部分氧化可包括将含氮和氧的前驱物输送至半导体基板。使与半导体基板接触的硅层的部分氧化可在低于或约为750℃的温度下发生。
本技术的一些实施方式可涵盖形成半导体结构的方法。这些方法可包括自半导体处理腔室中所含有的基板的表面移除氧化物。基板可以是或包括硅锗鳍片。这些方法可包括在半导体基板之上形成硅层。此形成可包括形成并入作为掺杂剂的氮、氟或磷的硅层。这些方法可包括使硅层氧化以形成牺牲氧化物。此氧化可使掺杂剂的一部分扩散通过硅层且进入半导体基板。这些方法可包括移除牺牲氧化物。这些方法可包括将氧化亚氮输送至基板以形成含氧材料。这些方法可包括通过使基板与含氮前驱物接触来预加工含氧材料。这些方法可包括形成覆盖经预加工的含氧材料的高k介电材料。
在一些实施方式中，移除可包括原位干式化学工艺。此移除可在第一处理腔室中执行。此方法还可包括在形成高k介电材料之前将基板自第一处理腔室传送至第二处理腔室。硅层可由原子层沉积或外延生长形成，且硅层可形成为小于或约为5nm的厚度。形成牺牲氧化物可包括将含氧前驱物和含氢前驱物输送至基板以形成含氧材料。
本技术的一些实施方式可涵盖形成半导体结构的方法。这些方法可包括自半导体处理腔室中所含有的基板的表面移除本征氧化物。基板可包括硅锗。这些方法可包括在半导体基板之上形成硅层。此形成可包括形成并入掺杂剂的硅层。这些方法可包括使硅层的一部分氧化以形成牺牲氧化物，同时保持硅层的一部分与半导体基板接触。此氧化可驱使掺杂剂的一部分通过硅层且进入半导体基板。这些方法可包括移除牺牲氧化物。
这样的技术可提供优于传统系统和技术的许多好处。例如，这些工艺可允许掺杂剂并入至半导体结构的通道区域中，且可产生栅极氧化物的高品质氧化物层。另外，栅极氧化物的产生可限制氧化扩展至下面的层中。结合以下描述和附图更详细地描述这些和其他实施方式，连同它们的许多优点及特征。
附图说明
通过参考说明书的其余部分和附图，可实现对所公开技术的性质和优点的进一步理解。
图1示出根据本技术实施方式的示例性处理系统的俯视平面图。
图2示出根据本技术实施方式的形成半导体结构的方法中的选定操作。
图3A-图3I示出根据本技术实施方式的示例性基板的示意性横截面图。
包括若干图作为示意图。应当理解，这些图是为了说明的目的，且除非特别说明为按比例绘制，否则不认为是按比例绘制的。另外，作为示意图，提供这些图是为了帮助理解，且与现实表示相比可能不包括所有方面或信息，且出于说明目的可能包括夸张的材料。
在附图中，相似的部件和/或特征可具有相同的参考标记。此外，相同类型的各种部件可通过在参考标记后加上区分相似部件的字母来区分。若说明书中仅使用第一参考标记，则此描述适用于具有相同第一参考标记的相似部件中的任何一个部件，而不管字母如何。
具体实施方式
随着逻辑门结构按比例缩小至更小的尺寸，正在寻求新的材料结构以提供改进。与利用诸如氧化硅之类的材料的传统栅极堆叠结构(stack)相比，高k电介质的使用增加栅极堆叠结构的介电常数。然而，与氧化硅相似，随着材料厚度的减小，栅极漏电流增加。例如，栅极漏电流随着有效氧化物厚度的减小而增加。因此，栅极漏电流与有效氧化物厚度之间的反相关可对晶体管和所产生器件的性能造成限制。
对于FinFET结构，覆盖在鳍片上的栅极氧化物可执行多种功能。例如，栅极氧化物可在栅极下方形成导电通道区域。诸如由较低品质氧化物形成的栅极氧化物内的缺陷或孔洞可能造成短路和结构损坏。另外，栅极氧化物可能阻止器件的PFET或P-MOS区域中的锗扩散。传统技术通常使用湿式氧化技术，诸如chemox，连同其他氧化方法来形成栅极氧化物。传统技术产生较低品质的氧化物层，且无法很好地得到控制，这可能过度氧化至鳍片中。这可能产生较不稳健的氧化锗材料，这些不稳健的氧化锗材料在热应力或电应力下可能更容易失效。本技术通过由所限定的含硅材料形成受控栅极氧化物层来克服这些问题。这些栅极氧化物层可限制SiGe鳍片材料的过度氧化，且可提供优于传统技术的改进的电性能和热性能。本技术还提供利用上面的层将掺杂剂并入至通道区域和其他基板结构中的机制。
尽管其余的公开内容将例行地确定利用所公开技术的具体沉积和加工工艺，但将容易理解的是，这些系统和方法同样适用于可能在所描述腔室中发生的各种其他工艺。相应地，不应认为此技术仅限于与所描述的加工和沉积工艺一起使用。在描述根据本技术的示例性工艺序列的操作之前，本公开内容将讨论一种可与本技术一起使用以执行沉积或加工操作的某些要素的可能系统。应当理解，此技术不限于所描述的设备，且所讨论的工艺可在任何数量的处理腔室和系统中执行。
图1示出根据实施方式的沉积、蚀刻、烘烤和/或固化腔室的处理系统100的一个实施方式的俯视平面图。图1中描绘的工具或处理系统100可含有复数个工艺腔室114A-114D、传送腔室110、维护腔室116、整合计量腔室117和一对装载锁定腔室106A-106B。工艺腔室可包括任何数量的结构或部件，以及任何数量或组合的处理腔室。应当理解，系统100不旨在限制可并入腔室以用于执行下述工艺的工具。根据本技术的一些实施方式，也可使用任何工具，包括任何数量的腔室。
为了在腔室之间传输基板，传送腔室110可含有机器人传输机构113。传输机构113可具有分别附接至可延伸臂113B的远端的一对基板传输叶片113A。叶片113A可用于将个别基板运载至工艺腔室和自工艺腔室运载个别基板。在操作中，诸如传输机构113的叶片113A之类的基板传输叶片中的一者可自诸如腔室106A-106B之类的装载锁定腔室中的一者取回基板W且将基板W运载至第一处理阶段，例如，如下述在腔室114A-114D中的加工工艺。可包括腔室以执行所描述技术的个别或组合的操作。例如，尽管一个或多个腔室可经配置为执行沉积或形成操作，但是一个或多个其他腔室可经配置为执行所描述的预加工操作和/或一个或多个后加工操作。本技术涵盖任何数量的配置，本技术也可执行通常在半导体处理中执行的任何数量的附加制造操作。
若腔室被占用，则机器人可等待，直至处理完成，且随后用一个叶片113A自腔室移除经处理的基板，且可用第二叶片(未示出)插入新的基板。一旦基板被处理，基板随后可被移动至第二处理阶段。对于每次移动，传输机构113通常可具有一个承载基板的叶片和一个空的叶片以执行基板交换。传输机构113可在每个腔室处等待，直至可实现交换。
一旦在工艺腔室内完成处理，传输机构113可自最后的处理腔室移动基板W且将基板W传输至装载锁定腔室106A-106B内的盒。基板可自装载锁定腔室106A-106B移动至工厂接口104中。工厂接口104通常可操作以在大气压清洁环境中的舱装载机105A-105D与装载锁定腔室106A-106B之间传送基板。工厂接口104中的清洁环境通常可经由诸如HEPA过滤之类的空气过滤工艺提供。工厂接口104还可包括基板定向器/对准器(未示出)，基板定向器/对准器可用于在处理之前适当地对准基板。诸如机器人108A-108B之类的至少一个基板机器人可定位在工厂接口104中，以在工厂接口104内的各种定位/位置之间传输基板，和将基板传输至与工厂接口104连通的其他位置。机器人108A-108B可经配置为沿着工厂接口104内的轨道系统自工厂接口104的第一端至第二端行进。
处理系统100可进一步包括整合计量腔室117以提供控制信号，此整合计量腔室可提供对在处理腔室中执行的任何工艺的适应性控制。整合计量腔室117可包括各种计量装置中的任何一种以测量各种膜特性，诸如厚度、粗糙度、成分，且计量装置可进一步能够以自动化方式在真空下表征(characterize)诸如临界尺寸、侧壁角度和特征高度之类的光栅参数。
处理腔室114A-114D中的每一者可经配置以在半导体结构的制造中执行一个或多个工艺步骤，且可在多腔室处理系统100上使用任何数量的处理腔室和处理腔室的组合。例如，处理腔室中的任一者可经配置为执行许多基板处理操作，包括任何数量的沉积工艺，包括循环层沉积、原子层沉积、化学气相沉积、物理气相沉积，以及其他操作，包括蚀刻、预清洁、预加工、后加工、退火、等离子体处理、除气、定向和其他基板工艺。可在腔室中的任一者或腔室的任何组合中执行的一些具体工艺可为金属沉积、表面清洁和准备、诸如快速热处理之类的热退火、和等离子体处理。技术人员将容易理解，任何其他工艺可相似地在并入多腔室处理系统100中的具体腔室中执行，包括下述的任何工艺。
图2图示形成半导体结构的方法200，方法200的操作可例如在并入于如前所述的多腔室处理系统100或任何其他多腔室系统上的一个或多个腔室中执行。方法200可包括在所述方法操作开始之前的一个或多个操作，包括前端处理、沉积、蚀刻、抛光、清洁或可在所描述操作之前执行的任何其他操作。此方法可包括如图所示的多个可选操作，这些操作可以或可以不具体地与根据本技术的方法相关联。例如，描述许多操作以提供较广范围的结构形成工艺，但这些操作对此技术而言不是关键的，或如下文进一步讨论的可由替代方法来执行。方法200描述图3A-图3I中示意性示出的操作，这些图的图示将结合方法200的操作进行描述。应当理解，图3仅图示部分示意图，且基板可含有任何数量的晶体管区段和具有如图中所示方面的附加材料。
方法200可涉及可选操作，以将半导体结构发展至特定制造操作。尽管在一些实施方式中方法200可在基底结构上执行，但在一些实施方式中此方法可在其他材料形成之后执行。如图3A中所示，半导体结构可代表在某种处理已完成之后的器件300。例如，基板305可为平面材料，或可为结构化的器件，基板305可包括一种或多种被配置为或限定柱、沟槽或其他结构的材料，如由本技术相似地涵盖而将被理解的。基板305可包括任何数量的材料，包括硅、硅锗或诸如硅的氧化物、氮化物和碳化物之类的含硅材料，以及可并入结构内的任何其他材料。在本技术所涵盖的一些实施方式中，基板305可为硅锗鳍片的一部分，诸如可与FinFET结构相关联的一部分，且可为P-MOS区域的部分。在方法200之前，硅锗的层可形成在硅基板或其他基板上，且可经图案化以形成鳍片结构。可在鳍片周围形成隔离电介质，且可执行修整操作以使鳍片的上部变薄。应当理解，此图未按任何特定比例绘制。
在此处理之后或作为基板传送的结果，基板305可包括本征氧化物310或硅锗的表面上的残留颗粒材料，如图3A中所示。在一些实施方式中，可蚀刻、平面化或以其他方式处理基板305的表面处的暴露材料以产生间歇性(intermittent)图案。尽管被图示为单个实例，但应理解，器件300可包括较大工艺整合的小区段，所述较大工艺整合可包括可与所示对象相似或不同的任何数量的附加区段。例如，N-MOS区域可邻近所图示结构而定位，且可包括连同所描述方法一起或与所描述方法分开执行的任何量的图案化或操作。基板305可被容纳或定位在半导体处理腔室的处理区域中，且可执行方法200以在基板上产生半导体材料，诸如高k介电材料。
方法200可包括在可选操作205中自基板305移除本征氧化物310。移除本征氧化物310可由任何数量的工艺来执行。例如，可通过利用含氢前驱物进行还原，这可还原氧化物以确保硅锗的相对清洁表面。另外，此工艺可包括等离子体工艺或加工，所述等离子体工艺或加工可包括含氟前驱物和含氢前驱物。含氟前驱物可以是或包括三氟化氮以及任何其他含氟前驱物。含氢前驱物的特征可以在于氨基[-NH2]，或其他含氮或含氢基团。例如，含氢前驱物可以是或包括含氮和氢的前驱物，诸如作为一个非限制性实例的氨。等离子体可在本地或在可与基板处理区域流体耦合的远程等离子体区域中产生。可控制含氟前驱物的流率和含氢前驱物的流率，以保持氢与氟原子流量比小于1:2。氧化物310或残留材料可由等离子体流出物315移除，如图3B(一种也可包括热加工以自蚀刻工艺移除副产物的工艺)中所示。
在操作205中移除本征氧化物可由原位干式化学工艺进行，其中基板表面可不暴露于大气或含氧环境。在方法200的一些实施方式中，可在第一处理腔室中执行操作205中的移除本征氧化物。方法200可包括在形成高k介电材料之前将基板自第一处理腔室传送至第二处理腔室，如下文将解释的。方法200可包括诸如通过在系统100内保持真空、同时在一个或多个腔室之间传送基板以用于方法200的操作而在一个或多个处理腔室中执行操作，而不将基板表面暴露于大气或空气。保持整合的真空可有利地减少表面污染以及不想要的氧化物形成。传送可发生在单个平台上的一个或多个腔室之间，或可发生在多个平台上的腔室之间。然而，通过利用单个平台，可更好地确保避免基板暴露于氧环境。
在操作210中，可在经预加工或经清洁的基板表面上形成或沉积含硅材料。例如，可通过任何数量的方法形成或沉积硅层或诸如掺杂的硅、合金硅、或硅与准金属或硅与金属材料之类的含硅材料，以形成覆盖在基板305的表面上的层320，如图3C中所示。在一些非限制性实施方式中，硅可在硅锗鳍片的表面之上共形地外延生长。另外，可执行原子层沉积工艺以产生在基板上共形地沉积或形成的硅层。与传统沉积技术相比，共形形成可允许控制厚度。此层可形成为任何高度，且可产生相对高品质的硅。例如，在各种实施方式中，硅层320可形成为几埃或几纳米的高度。在一些实施方式中，此层可形成为小于或约为10.0nm的厚度，且可形成为小于或约为8.0nm、小于或约为5.0nm、小于或约为4.0nm、小于或约为3.0nm、小于或约为2.0nm、小于或约为1.0nm、小于或约为
Figure BDA0004002829360000081
小于或约为
Figure BDA0004002829360000082
或更小的厚度。
在一些实施方式中，硅层可形成为非晶硅，且可在形成工艺期间包括掺杂剂材料。如图3C中所示，在沉积期间可将掺杂剂颗粒321并入硅层内。掺杂剂可作为附加前驱物输送，该附加前驱物可进一步与一种或多种含硅前驱物或其他沉积前驱物或载气相互作用以将掺杂剂颗粒并入正在形成的硅材料内。示例性掺杂剂材料可为氮、磷、氟或任何其他可并入在硅结构内的材料。尽管材料可以能更容易离解的形式输送以限制硅层内的附加材料并入，但材料可以任何数量的形式输送。例如，示例性前驱物可包括双原子氮、三氟化氮、氟、氟化氢、磷化氢(phosphine)或任何其他含氮、含氟或含磷材料。
硅层形成之后，可在操作215处使此层的一部分氧化。可以任何数量的方式执行氧化，且氧化可使层完全氧化，尽管氧化可以不完全延伸通过硅层。氧化操作215可通过将硅层320的一部分转化为氧化硅，直至硅的整个层转化为氧化硅来产生牺牲氧化物322。氧化操作215可使硅层320的一部分氧化，同时至少部分地保持硅层320的一部分与半导体基板305接触。例如，可执行受控氧化以限制氧化延伸通过含硅层。操作215可包括使用蒸汽的基于热的反应，诸如原位蒸汽产生工艺，由此与传统热技术相比，氧化以更低的速率发生。另外，氧化可作为热氧化工艺一起利用氢和氧，以及利用附加前驱物。例如，在一些实施方式中，可使用含氧前驱物，诸如含氮和氧的前驱物。例如，氧化亚氮，或一些其他含氮和氧的前驱物，和/或诸如例如氢之类的附加前驱物可用于使含硅材料的部分氧化。
氮可用作氧的载体且可不成为界面或基板的部分。工艺也可缓慢发生，该工艺可产生更受控的氧化，且该工艺可经控制以沿着基板305的表面保持特定厚度的硅。牺牲氧化物形成之后，可发生若干其他制造操作，包括形成虚多晶掩模(dummy poly mask)，随后在基板上形成虚栅极。在已执行处理之后，可发生栅极氧化物形成工艺，如下文将进一步描述的。
也可使用氧化工艺来促进附加操作。例如，通过将掺杂剂并入至硅层中，氧化工艺可用于用热的方法驱使掺杂剂321通过硅层且进入下面的基板，如图3D中所示。例如，氧化温度可允许掺杂剂材料完全扩散通过硅层且并入于下面的材料内。将氟、氮或磷并入到基板中(诸如并入到可能位于要形成的栅极下方的下面的通道区域中)可提高所形成器件的操作性能和可靠度。虽然可在下面的通道区域的开发期间执行掺杂，但随后在氧化操作中并入掺杂剂可确保穿过通道区域而发生高品质的形成。另外，此形成可在不并入过量的掺杂剂材料的其他成分(诸如氢或以前驱物形式输送的掺杂剂的其他组分)的情况下发生。
可在可选的操作220处执行一个或多个移除操作，以移除覆盖在所保持的硅320上的牺牲氧化物。如图3E中所示，所保持的硅的特征可在于足以保持覆盖在硅锗基板材料上的厚度。例如，在一些实施方式中，硅层320可保持在小于或约为5nm，且可保持在小于或约为4nm、小于或约为3nm、小于或约为2nm、小于或约为1nm、小于或约为
Figure BDA0004002829360000091
或更小。移除操作可包括选择性蚀刻，诸如氧化物选择性蚀刻。在一些实施方式中，可执行等离子体蚀刻工艺，诸如用含氟前驱物和含氢前驱物的等离子体蚀刻工艺。移除操作可包括上述操作中的任何操作，诸如通过利用三氟化氮和氨等离子体蚀刻，移除操作也可包括附加热加工或升华操作。在一些实施方式中也可使用附加或替代的含氟和氢的前驱物。通过在操作220处执行氧化物选择性蚀刻工艺，可保持或大体上保持硅的下面的部分。
在暴露硅帽材料之后，可执行第二氧化操作以使覆盖在硅锗鳍片上的剩余硅材料层氧化。在可选的操作225处，可执行先前的氧化操作中的任何操作，以产生如图3F中所示的含氧材料324，诸如氧化硅。在一些实施方式中，剩余硅材料可完全转化为氧化硅，且可能没有残余硅层留下。在一些实施方式中，如上文解释的，氧化可利用氧化亚氮和氢。这可严格地将氧化控制为大体上限于硅材料，同时限制或防止过度氧化至硅锗材料中。如上文解释的，这样的热氧化工艺可提供许多好处。例如，与湿式氧化不同，例如，本案的氧化可产生高品质的氧化物，这可限制锗扩散。
另外，一些传统的氧化工艺，包括湿式和干式氧化工艺，可能过度氧化至硅锗中，这可产生氧化锗材料。与氧化硅相比，氧化锗的特征可在于键合较不稳定，且因此，后续操作可破坏氧化锗键。这可损坏所形成的氧化物，或降低材料之间界面的品质，从而可限制晶体管效率，或损坏器件。形成高品质的氧化物还可在以后的操作中有益地保护结构。例如，产生密度较低的氧化物的传统工艺可随着附加制造操作而进一步退化。如下文将解释的，可执行附加的高k电介质操作以及可包括高温工艺的后续制造。例如，在制造中的某个时刻，可在高达1000℃的温度下执行闪光退火(flash anneal)。对于品质较低或密度较低的氧化物，由于更多孔的氧化物结构，这可能会促进额外的锗扩散。根据本技术的一些实施方式，更致密的热氧化物工艺可在后续制造操作期间防止扩散。根据本技术的实施方式，通过保持对氧化的控制，可以上述任何减小的厚度提供具有特定深度的高品质氧化物材料。
形成的含氧材料可为高品质且高度有序的，这意味着没有或大体上没有缺陷的晶体结构。这可提供可防止附加材料紧密接近通道区域从而防止漏电流(leakage)的界面。所得的含氧材料324可包括二氧化硅。所形成的含氧材料324可具有高达或约为
Figure BDA0004002829360000101
的厚度，且可具有大于或约为
Figure BDA0004002829360000102
大于或约为
Figure BDA0004002829360000103
Figure BDA0004002829360000104
大于或约为
Figure BDA0004002829360000105
大于或约为
Figure BDA0004002829360000106
大于或约为
Figure BDA0004002829360000107
大于或约为
Figure BDA0004002829360000108
或更大的厚度。
方法200可包括在可选的操作230中将预加工前驱物输送至基板。预加工前驱物可以是或包括含氮前驱物或含氧前驱物。前驱物可接触基板且可在基板的暴露表面上形成或引入反应性配体，此反应性配体在图3G中示出为配体325。不同于传统技术，本技术可利用经配置为在后续操作中产生有序生长的高k介电材料的预加工。
预加工前驱物可以是或包括任何含氮或含氧的前驱物。含氧前驱物的特征可在于羟基[-OH]，羟基[-OH]可并入于基板含氧材料324的表面上。含氮前驱物的特征可在于氨基[-NH2]或其他含氮基团。例如，含氮前驱物可以是或包括含氮和氢的前驱物(诸如作为一个非限制性实例的氨)或含氮和氧的前驱物，或包括氮的任何其他前驱物。
在一些实施方式中，表面末端(surface termination)可以是或包括羟基或氨基终止的表面(a hydroxyl group or an amine-group-terminated surface)。方法200随后可包括在可选的操作235处形成覆盖含氧材料的高k介电材料。本技术可涵盖高k材料的任何形成或沉积，但在一些实施方式中，形成操作235可以是或包括原子层沉积，原子层沉积可利用任何数量的原子层沉积腔室。此形成若执行的话则可在预加工基板或含氧材料表面之后直接执行，且可在与预加工相同的腔室中或在附加腔室(诸如并入于相同系统(诸如系统100)上的附加腔室)中执行。在一些实施方式中，当将基板自预加工腔室传送至沉积或形成腔室时可保持真空条件，这可限制基板暴露于空气。
在执行原子层沉积工艺以形成高k介电材料的情况下，可将含金属前驱物输送至基板以与经预加工的表面反应。例如，可将含过渡金属的前驱物、含贫金属的前驱物或含镧系金属的前驱物输送至处理腔室，以与暴露在经预加工的基板上的反应性配体相互作用。随后可在第二操作中输送含氧前驱物，诸如在对含金属前驱物的净化之后。这可由原子层沉积产生氧化物层，诸如图3H中所示的层330a。在一个非限制性实例中，可在第一操作中输送含铪前驱物且可在第二操作中输送氧化剂以用于产生氧化铪膜。附加的含金属前驱物可包括用于产生含锆材料的含锆前驱物，以及用于产生附加金属氧化物结构的任何其他数量的含金属前驱物。对于含铪前驱物，且类似地对于任何替代金属，前驱物可以是或包括含卤素前驱物、含氧前驱物、含氢前驱物或含碳前驱物，将铪并入其中任一者中。
对于氧化剂，可使用可与含金属材料反应的任何含氧前驱物。例如，含氧前驱物可以是或包括水、双原子氧、臭氧、含羟基的前驱物或醇、含氮和氧的前驱物、包括本地或远程增强的氧的等离子体增强的氧，或包括可与金属(诸如铪)结合的氧的任何其他材料，以产生覆盖在基板上的金属氧化物材料层。同样，上述任何含金属材料可用于本技术的实施方式中，且可包括成组的金属中的任何一者，此成组的金属可包括但不限于铪、锆、硅、镧、铝、钛、锶或这些材料的组合，诸如例如硅酸铪。
当执行根据本技术的实施方式的预加工时，可以有序的方式形成或沉积含金属材料的结构，以产生更均匀的晶粒结构。这可通过在更结构化的表面材料之上形成预加工前驱物的反应性配体来产生，所述更结构化的表面材料诸如由本技术的实施方式产生的更高品质的硅或氧化硅。另外，通过在某些条件下执行预加工暴露，可提供额外的改进。
可在被配置为使前驱物和/或基板表面活化的温度下执行预加工。例如，在含氮和氢的前驱物可用作预加工前驱物的情况下，在输送前驱物时，基板可保持在高于或约为300℃的温度。类似地，也可在保持基板温度高于或约为300℃时执行使用含氧前驱物的预加工。对于任何预加工操作，基板也可保持在高于或约为400℃、高于或约为500℃、高于或约为600℃、高于或约为700℃、高于或约为800℃，或更高的温度下。随着预加工的温度降低至低于或约为500℃，有效性可能降低。类似地，当温度升高至高于或约为700℃时，可能无法改善成核，且可能在表面上引入过量前驱物，这可能降低器件的迁移率。因此，在一些实施方式中，在预加工期间温度可保持在约500℃与约700℃之间。
相似的温度范围可影响一个或两个氧化操作的操作，所述温度范围可小心地控制第一氧化中被保持的硅帽材料的量，且可限制第二氧化中的过度氧化。为了控制氧缓慢进入硅材料，温度可保持低于或约为900℃，且可保持低于或约为850℃、低于或约为800℃、低于或约为750℃、低于或约为700℃、低于或约为650℃、低于或约为600℃，或更低。
类似地，暴露时间可影响含氮前驱物的并入量，因此为了限制所产生器件的迁移率损失，前驱物暴露可少于或约为3分钟，且在一些实施方式中，暴露时间可少于或约为2.5分钟、少于或约为2分钟、少于或约为1.5分钟、少于或约为1分钟、少于或约为45秒、少于或约为30秒、少于或约为15秒，或更少。一旦已经并入了适量的氨基，则可执行形成。包括原子层形成的形成可在任何温度下执行，尽管在一些实施方式中，原子层沉积可在温度低于或约为执行预加工的温度下执行，而不管操作是在相同还是在不同的腔室中执行。例如，原子层沉积可在相对于预加工温度的第二温度下执行，且在实施方式中，形成温度可低于或约为500℃，且可低于或约为450℃、低于或约为400℃、低于或约为350℃、低于或约为300℃、低于或约为250℃，或更低。
在已经形成或沉积高k材料的层之后，可执行一个或多个后加工。在一些实施方式中，可在可选的操作240处将基板自沉积腔室传送至另一个腔室或另一组腔室以用于对材料进行后加工。与上文解释的相似，传送可在具有多个腔室的单个处理系统上发生，且因此可在保持真空条件的同时执行自这些腔室中的任一者的传送或在这些腔室中的任何腔室之间的传送。方法200随后可包括一个或多个附加的后加工操作，如可选的操作245所指出的。后加工操作可包括在一个或多个腔室中执行的一个或多个操作，所述一个或多个腔室包括在同一群集工具上的多个腔室。后加工操作可包括氧化、氮化和/或热退火。
如上所述，可执行预加工操作以提供足够的末端分子(terminal moieties)，以提供前述的均匀生长，同时限制过量前驱物与基板结合。例如，并入的氮界面可能降低所产生晶体管的迁移率，或降低载流子(carrier)能够移动通过结构的速度。虽然上述预加工可进一步改善高k膜的按比例缩放，但若不加以控制，预加工实际上可能降低器件迁移率。然而，在一些实施方式中，一个后加工可包括相对于可用于预加工操作的第一含氧前驱物，使用第二含氧前驱物来氧化所形成的高k材料。
例如，可执行利用任何上述含氧前驱物的氧化操作，以在形成之后进一步使膜氧化。高k膜的沉积或形成可产生多孔膜，或在结构中包括空穴的膜。通过执行氧化操作，氧物种可渗透膜填充空穴，如层330b所示，以及在高k材料的界面处产生氧化物材料，诸如可选的层320(若未在上述先前的操作中形成)。这可自氨末端基团(amine terminal groups)改良下面的界面，从而可提高器件的迁移性能。为了限制下面的氧化层厚度的过度增加，氧化操作可执行达受限的时间段，且可在前述时间范围中的任一者内执行。
当使用时，后加工操作可另外包括使基板与相对于预加工含氮前驱物的第二含氮前驱物进一步接触。第二含氮前驱物可包括上述任何含氮前驱物，且可包括氮气，以及在别处指出的任何含氮前驱物。第二含氮前驱物可包括等离子体活化或增强的含氮前驱物、热活化的氮或一些其他氮前驱物，这可允许氮自由基或氮原子并入于高k结构内，这可使膜稳定或使膜趋于平衡状态。与氧化操作不同，氮化可不增加下面的层(诸如氧化硅)的厚度，且还可略微增加所产生膜的k值。
可控制氮并入以限制在膜中的并入，以保持结构特性和电特性。在一些实施方式中，后加工氮化可在高k膜的表面区域处并入少于或约为20原子％的氮，且可并入少于或约为15原子％的氮、少于或约为10原子％的氮、少于或约为8原子％的氮、少于或约为6原子％的氮、少于或约为4原子％的氮、少于或约为2原子％的氮，或更少。在一些实施方式中，在约3原子％与约7原子％之间的并入可保持比更高的氮并入更高的k值，且可比更低的氮并入更好地使膜稳定。表面区域可意味着材料的暴露表面，尽管氮并入可延伸至膜内的任何距离，且可为一致的，或形成通过材料的减小的梯度。
后加工氧化或氮化可在前述任何温度下执行，但在一些实施方式中，后加工氧化和/或氮化可在低于或约为500℃的温度范围处执行，且可在低于或约为400℃、低于或约为300℃、低于或约为200℃、低于或约为100℃，或更低的温度范围处执行，这取决于正在执行的操作。
可在包括任何所述后加工操作的任何操作之后执行后加工退火。后加工退火可在其中执行先前操作的任何腔室中执行，或可涉及传送至不同腔室，诸如例如经配置为执行快速热退火工艺的腔室。同样，此腔室可并入于与其他腔室相同的平台上，这可以允许在保持真空条件的同时在腔室之间进行传送。后加工退火可进一步对准膜键合(film bonding)且进一步使膜稳定。在实施方式中，可以可在一些实施方式中的沉积或氧化温度以上的温度来执行后加工退火。例如，后加工退火可在高于或约为400℃的温度下执行，且在实施方式中可在高于或约为500℃、高于或约为600℃、高于或约为700℃、高于或约为800℃、高于或约为900℃，或更高的温度下执行。
通过根据本技术的实施方式执行预加工、氧化和/或后加工，可产生改进的高k材料和半导体结构。高k材料的层可被产生为任何厚度，包括高达或约为几纳米。然而，由于本技术产生的较佳晶粒结构，可产生更薄的有效氧化物厚度而不损失栅极漏电流性能。根据本技术产生的高k材料的特征可在于k值大于或约为10，且特征可在于k值大于或约为15、大于或约为20、大于或约为21、大于或约为22、大于或约为23、大于或约为24、大于或约为25，或更大。
与传统技术相比，本技术进一步允许提高介电常数。另外，由于产生的晶粒结构，与膜相关的栅极漏电流可小于或约为相似厚度氧化硅膜的栅极漏电流的十分之一，且栅极漏电流可小于或约为相似厚度氧化硅膜的栅极漏电流的百分之一、小于或约为相似厚度氧化硅膜的千分之一、小于或约为相似厚度氧化硅膜的1/5,000、小于或约为相似厚度氧化硅膜的1/10,000、小于或约为相似厚度氧化硅膜的1/20,000、小于或约为相似厚度氧化硅膜的1/50,000、小于或约为相似厚度氧化硅膜的1/100,000，或更小。通过根据本技术的实施方式产生膜，可产生具有有益形态的所形成的膜，与传统技术相比，这可增强膜的电特性。
在前面的描述中，出于解释的目的，已阐述了许多细节以提供对本技术的各种实施方式的理解。然而，对于本领域技术人员而言，显然可在没有这些细节中的一些细节的情况下或在具有附加细节的情况下实践某些实施方式。
已公开了若干实施方式，本领域技术人员将认识到，在不脱离实施方式精神的情况下可使用各种修改、替代构造和等效物。另外，为了避免不必要地使本技术模糊，未描述许多熟知的工艺和元件。相应地，以上描述不应被视为限制本技术的范围。
在提供值范围的情况下，应当理解，除非上下文另有明确规定，此范围的上限与下限之间的每个中间值(精确到下限的单位的最小部分)也特定地加以公开。涵盖所陈述范围内任何所陈述值或未陈述的中间值与此所陈述范围内的任何其他所陈述值或中间值之间的任何较窄范围。那些较小范围的上限和下限可独立地包括或排除在此范围内，且其中任一、没有或两个极限包括在较小范围内的每个范围也涵盖在本技术内，可以有所陈述范围内任何明确排除的极限。若所陈述范围包括一个或两个极限，则也包括排除这些包括在内的极限中的任一者或两者的范围。
如本文和所附权利要求书中所用，单数形式“一(a/an)”和“此/所述”包括复数提及，除非上下文另有明确规定。因此，例如，对“一层”的提及包括复数个这样的层，且对“此前驱物”的提及包括提及本领域技术人员已知的一种或多种前驱物及其等效物，以此类推。
而且，当在本说明书和在所附的权利要求书中使用时，词语“包含(comprise(s)/comprising)”、“含有(contain(s)/containing)”、“包括(include(s)/including)”旨在指定所述的特征、整体、部件或操作的存在，但这些词语不排除一个或多个其他特征、整体、部件、操作、动作或组的存在或添加。

Claims (20)

1.一种形成半导体结构的方法，所述方法包含以下步骤：
在半导体基板之上形成硅层，其中所述形成包含以下步骤：
形成并入掺杂剂的硅层；和
使所述硅层的一部分氧化，其中所述氧化驱使所述掺杂剂的一部分通过所述硅层且进入所述半导体基板。
2.如权利要求1所述的形成半导体结构的方法，其中所述硅层由原子层沉积或外延生长形成。
3.如权利要求1所述的形成半导体结构的方法，其中所述掺杂剂包含氮、磷或氟中的一者或多者。
4.如权利要求1所述的形成半导体结构的方法，其中所述硅层形成为小于或约为5nm的厚度。
5.如权利要求1所述的形成半导体结构的方法，其中使所述硅层的一部分氧化形成牺牲氧化物，所述方法进一步包含以下步骤：
移除所述牺牲氧化物，其中所述移除包括原位干式化学工艺。
6.如权利要求5所述的形成半导体结构的方法，其中所述移除在第一处理腔室中执行，且其中所述方法进一步包含以下步骤：
形成含氧材料；
将所述半导体基板自所述第一处理腔室传送至第二处理腔室；和
形成覆盖所述含氧材料的高k介电材料。
7.如权利要求6所述的形成半导体结构的方法，进一步包含以下步骤：在形成所述高k介电材料之前，用含氮前驱物或含氧前驱物在所述含氧材料上引入反应性配体。
8.如权利要求7所述的形成半导体结构的方法，其中所述含氮前驱物包含氨。
9.如权利要求6所述的形成半导体结构的方法，其中所述高k介电材料包含选自由铪、锆、硅、镧、铝、钛和锶组成的群组的至少一种元素。
10.如权利要求1所述的形成半导体结构的方法，其中所述方法在一个或多个处理腔室中执行，而不将所述半导体基板暴露于大气。
11.如权利要求1所述的形成半导体结构的方法，其中所述硅层外延地形成于所述半导体基板之上，且其中所述半导体基板包含硅锗。
12.如权利要求1所述的形成半导体结构的方法，其中使所述硅层的一部分氧化形成牺牲氧化物，其中形成所述牺牲氧化物包含第一氧化工艺，且其中所述方法进一步包含以下步骤：
使与所述半导体基板接触的所述硅层的所述部分氧化包含与所述第一氧化工艺不同的第二氧化工艺。
13.如权利要求1所述的形成半导体结构的方法，其中使与所述半导体基板接触的所述硅层的所述部分氧化包含将含氮和氧的前驱物输送至所述半导体基板。
14.如权利要求13所述的形成半导体结构的方法，其中使与所述半导体基板接触的所述硅层的所述部分氧化在低于或约为750℃的温度下发生。
15.一种形成半导体结构的方法，所述方法包含以下步骤：
自半导体处理腔室中所含有的基板的表面移除氧化物，其中所述基板包含硅锗鳍片；
在半导体基板之上形成硅层，其中所述形成包含以下步骤：
形成并入作为掺杂剂的氮、氟或磷的硅层；和
使所述硅层氧化以形成牺牲氧化物，其中所述氧化使所述掺杂剂的一部分扩散通过所述硅层且进入所述半导体基板；
移除所述牺牲氧化物；
将氧化亚氮输送至所述基板以形成含氧材料；
通过使所述基板与含氮前驱物接触来预加工所述含氧材料；和
形成覆盖经预加工的所述含氧材料的高k介电材料。
16.如权利要求15所述的形成半导体结构的方法，其中所述移除包括原位干式化学工艺。
17.如权利要求16所述的形成半导体结构的方法，其中所述移除在第一处理腔室中执行，且其中所述方法进一步包含以下步骤：在形成所述高k介电材料之前将所述基板自所述第一处理腔室传送至第二处理腔室。
18.如权利要求15所述的形成半导体结构的方法，其中所述硅层由原子层沉积或外延生长形成，且其中所述硅层形成为小于或约为5nm的厚度。
19.如权利要求15所述的形成半导体结构的方法，其中形成所述牺牲氧化物包含以下步骤：将含氧前驱物和含氢前驱物输送至所述基板以形成含氧材料。
20.一种形成半导体结构的方法，所述方法包含以下步骤：
自半导体处理腔室中所含有的基板的表面移除本征氧化物，其中所述基板包含硅锗；
在半导体基板之上形成硅层，其中所述形成包含以下步骤：
形成并入掺杂剂的硅层；和
使所述硅层的一部分氧化以形成牺牲氧化物，同时保持所述硅层的一部分与所述半导体基板接触，其中所述氧化驱使所述掺杂剂的一部分通过所述硅层且进入所述半导体基板；和
移除所述牺牲氧化物。
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* Cited by examiner, † Cited by third party
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WO2021257317A1 (en) * 2020-06-17 2021-12-23 Applied Materials, Inc. Gate interface engineering with doped layer
US20240145246A1 (en) * 2022-10-26 2024-05-02 Applied Materials, Inc. Oxidation enhanced doping

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255167B1 (ko) * 1997-06-20 2000-05-01 김영환 반도체 소자의 폴리실리콘 전극 형성 방법
KR20070048819A (ko) * 2005-11-07 2007-05-10 삼성전자주식회사 불순물 영역 형성 방법
US8722484B2 (en) * 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
JP6076615B2 (ja) * 2012-04-27 2017-02-08 東京エレクトロン株式会社 不純物拡散方法、基板処理装置及び半導体装置の製造方法
US9082637B2 (en) 2012-08-17 2015-07-14 The University Of Connecticut Optoelectronic integrated circuit
US9590067B2 (en) * 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
EP2770526B1 (en) * 2013-02-22 2018-10-03 IMEC vzw Oxygen monolayer on a semiconductor
DE102015121566B4 (de) 2015-12-10 2021-12-09 Infineon Technologies Ag Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
EP3252800A1 (en) * 2016-05-31 2017-12-06 Laser Systems & Solutions of Europe Deep junction electronic device and process for manufacturing thereof
JP6952620B2 (ja) * 2018-02-23 2021-10-20 東京エレクトロン株式会社 シリコン膜またはゲルマニウム膜またはシリコンゲルマニウム膜を成膜する方法および装置
WO2019206679A1 (en) 2018-04-24 2019-10-31 CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement Passivated layer stack for a light harvesting device
WO2021257317A1 (en) * 2020-06-17 2021-12-23 Applied Materials, Inc. Gate interface engineering with doped layer

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