KR102527891B1 - Finfet 형성을 위한 캡 산화 - Google Patents

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Abstract

하이-k 유전체 재료를 포함할 수 있는 반도체 구조들을 생성하기 위해 프로세싱 방법들이 수행될 수 있다. 방법들은 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 반도체 기판은 실리콘 게르마늄을 포함할 수 있다. 방법들은, 실리콘 층의 일부를 반도체 기판과 접촉시켜 유지하면서 희생 산화물을 형성하기 위해 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 희생 산화물을 제거하는 단계를 포함할 수 있다. 방법들은 산소-함유 재료를 형성하기 위해, 반도체 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다.

Description

FINFET 형성을 위한 캡 산화{CAP OXIDATION FOR FINFET FORMATION}
[0001] 본 기술은 반도체 시스템들, 프로세스들, 및 장비에 관한 것이다. 더 구체적으로, 본 기술은 게이트 구조들의 재료 형성을 향상시키기 위한 처리들에 관한 것이다.
[0002] 논리 게이트 성능은 사용된 재료들의 특징들뿐만 아니라 구조 층들의 두께 및 면적과 관련이 있다. 그러나, 디바이스 스케일링(device scaling)을 수용하기 위해 일부 게이트 특징들이 조정됨에 따라, 난제들이 발생한다. 예컨대, 실리콘 산화물 게이트 유전체를 이용하면, 두께가 감소됨에 따라 커패시턴스가 개선될 수 있으며, 이는 더 높은 채널 이동성 및 더 빠른 디바이스 성능으로 이어질 수 있다. 그러나, 두께가 계속 감소함에 따라, 게이트 누설이 디바이스에 영향을 미칠 수 있으며, 디바이스 수율 감소들을 야기할 수 있다. 추가적으로, 두께가 감소된 산화물들은 품질이 더 낮아 단락을 야기할 수 있다. 게이트 누설에 대한 영향을 제한하면서 유효 산화물 두께를 줄이기 위해, 하이-k 재료들이 게이트 유전체를 위해 채택되었다. 특정 하이-k 재료들을 최대화하려는 노력들은, 하이-k 재료들의 형성과 관련된 모폴로지 이슈들로 인해 제한되었다.
[0003] 따라서, 하이-k 재료들의 성능을 최대화하고 고품질 디바이스들 및 구조들의 생성을 가능하게 하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본 기술에 의해 다루어진다.
[0004] 하이-k 유전체 재료를 포함할 수 있는 반도체 구조들을 생성하기 위한 프로세싱 방법들이 수행될 수 있다. 방법들은 반도체 기판 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 반도체 기판은 실리콘 게르마늄을 포함할 수 있다. 방법들은 실리콘 층의 일부를 반도체 기판과 접촉한 상태로 유지하면서, 희생 산화물(sacrificial oxide)을 형성하기 위해 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 희생 산화물을 제거하는 단계를 포함할 수 있다. 방법들은 산소-함유 재료를 형성하기 위해, 반도체 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다.
[0005] 일부 실시예들에서, 제거하는 단계는 인-시튜 건식 화학 프로세스를 포함할 수 있다. 제거하는 단계는 제1 프로세싱 챔버에서 수행될 수 있고, 그리고 방법들은 하이-k 유전체 재료를 형성하기 전에 반도체 기판을 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송하는 단계를 포함할 수 있다. 방법은 반도체 기판을 대기에 노출시키지 않으면서 하나 이상의 프로세싱 챔버들에서 수행될 수 있다. 실리콘 층은 실리콘 게르마늄 위에 에피택셜방식으로(epitaxially) 형성될 수 있다. 희생 산화물을 형성하는 것은 제1 산화 프로세스를 포함할 수 있고, 그리고 반도체 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계는 제1 산화 프로세스와 상이한 제2 산화 프로세스를 포함할 수 있다. 반도체 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계는 질소-및-산소 함유 전구체를 반도체 기판에 전달하는 단계를 포함할 수 있다. 반도체 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계는 약 750℃ 이하의 온도에서 발생할 수 있다. 방법들은 또한, 하이-k 유전체 재료를 형성하기 전에, 질소-함유 전구체 또는 산소-함유 전구체를 이용하여 산소-함유 재료 상에 반응성 리간드(reactive ligand)들을 도입하는 단계를 포함할 수 있다. 질소-함유 전구체는 암모니아이거나 또는 암모니아를 포함할 수 있다. 하이-k 유전체 재료는, 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄, 또는 스트론튬을 포함하는 그룹으로부터 선택된 적어도 하나의 엘리먼트이거나 또는 그 엘리먼트를 포함할 수 있다.
[0006] 본 기술의 일부 실시예들은 반도체 구조를 형성하는 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내에 포함된 기판의 표면으로부터 산화물을 제거하는 단계를 포함할 수 있다. 기판은 실리콘 게르마늄 핀(fin)을 포함할 수 있다. 방법들은 기판의 표면 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은 실리콘 층의 일부를 기판과 접촉한 상태로 유지하면서, 희생 산화물을 형성하기 위해 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 희생 산화물을 제거하는 단계를 포함할 수 있다. 방법들은 산소-함유 재료를 형성하기 위해 아산화질소를 기판에 전달하는 단계를 포함할 수 있다. 방법들은 기판을 질소-함유 전구체와 접촉시킴으로써 산소-함유 재료를 전처리하는 단계를 포함할 수 있다. 방법들은 전처리된 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다.
[0007] 일부 실시예들에서, 제거하는 단계는 인-시튜 건식 화학 프로세스를 포함할 수 있다. 제거하는 단계는 제1 프로세싱 챔버에서 수행될 수 있고, 그리고 방법들은 하이-k 유전체 재료를 형성하기 전에 기판을 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송하는 단계를 포함할 수 있다. 희생 산화물을 형성하는 것은 산소-함유 재료를 형성하기 위해 아산화질소를 기판에 전달하는 것을 포함할 수 있다. 희생 산화물을 형성하는 것은 산소-함유 재료를 형성하기 위해 산소-함유 전구체 및 수소-함유 전구체를 기판에 전달하는 것을 포함할 수 있다. 산소-함유 재료를 형성하기 위해 아산화질소를 기판에 전달하는 단계는 약 750℃ 이하의 온도에서 발생할 수 있다. 산소-함유 재료를 전처리하는 단계는 산소-함유 재료 상에 반응성 리간드들을 형성할 수 있다. 방법들은 또한, 하이-k 유전체 재료를 후처리하는 단계를 포함할 수 있다.
[0008] 본 기술의 일부 실시예들은 반도체 구조를 형성하는 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내에 포함된 기판의 표면으로부터 자연 산화물(native oxide)을 제거하는 단계를 포함할 수 있다. 기판은 실리콘 게르마늄이거나 또는 실리콘 게르마늄을 포함할 수 있다. 방법들은 기판의 표면 위에 실리콘 층을 형성하는 단계를 포함할 수 있다. 방법들은 실리콘 층의 일부를 기판과 접촉한 상태로 유지하면서, 희생 산화물을 형성하기 위해 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 희생 산화물을 제거하는 단계를 포함할 수 있다. 방법들은 산소-함유 재료를 형성하기 위해, 기판과 접촉하는 실리콘 층의 일부를 산화시키는 단계를 포함할 수 있다. 방법들은 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다.
[0009] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 프로세스들은 게이트 산화물을 위해 고품질 산화물 층을 생성할 수 있다. 추가적으로, 게이트 산화물의 생성은 하부 층들로 확장되는 산화를 제한할 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세하게 설명된다.
[0010] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0011] 도 1은 본 기술의 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0012] 도 2는 본 기술의 실시예들에 따라 반도체 구조를 형성하는 방법의 선택된 동작들을 도시한다.
[0013] 도 3a-도 3i는 본 기술의 실시예들에 따른 예시적인 기판들의 개략적인 단면도들을 도시한다.
[0014] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0015] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자가 참조 라벨을 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0016] 논리 게이트 구조들이 더 작은 치수들로 스케일링됨에 따라, 개선들을 제공하기 위해 새로운 재료 구조들이 모색되고 있다. 하이-k 유전체들의 사용은, 실리콘 산화물과 같은 재료들을 활용하는 종래의 게이트 스택들에 비해 게이트 스택의 유전 상수를 증가시킨다. 그러나, 실리콘 산화물과 유사하게, 재료 두께들이 감소됨에 따라, 게이트 누설이 증가한다. 예컨대, 유효 산화물 두께가 감소함에 따라 게이트 누설이 증가한다. 따라서, 게이트 누설과 유효 산화물 두께 사이의 역 관계(inverse relationship)는 생성되는 디바이스 및 트랜지스터의 성능에 한계를 형성할 수 있다.
[0017] FinFET 구조들의 경우, 핀들 위에 놓이는 게이트 산화물은 다수의 기능들을 수행할 수 있다. 예컨대, 게이트 산화물은 게이트 아래에 전도성 채널 영역을 형성할 수 있다. 게이트 산화물 내의, 이를테면, 더 낮은 품질의 산화물로부터의 결함들 또는 홀들은 구조에 단락 및 손상을 초래할 수 있다. 추가적으로, 게이트 산화물은 디바이스의 PFET 또는 P-MOS 영역들에서 게르마늄 확산을 차단할 수 있다. 종래의 기술들은 흔히, 다른 산화 방법들과 함께 chemox와 같은 습식 산화 기법들을 사용하여 게이트 산화물을 형성한다. 종래의 기법들은 더 낮은 품질의 산화물 층들을 생성하고, 양호하게 제어되지 않을 수 있으며, 이는 핀으로 초과산화(over-oxidize)를 일으킬 수 있다. 이는, 열적 또는 전기적 응력들 하에 고장날 가능성이 더 높을 수 있는 덜 견고한 게르마늄 산화물 재료들을 생성할 수 있다. 본 기술은 정의된 실리콘-함유 재료들로부터 제어된 게이트 산화물 층들을 형성함으로써 이러한 문제들을 극복한다. 이러한 게이트 산화물 층들은 SiGe 핀 재료의 초과산화(over oxidation)를 제한할 수 있으며, 종래의 기법들에 비해 개선된 전기적 및 열적 성능을 제공할 수 있다.
[0018] 나머지 개시내용은 개시된 기술을 활용하는 특정 증착 및 처리 프로세스들을 통상적으로 식별할 것이지만, 시스템들 및 방법들이, 설명된 챔버들에서 발생할 수 있는 다양한 다른 프로세스들에 동등하게 적용가능하다는 것이 용이하게 이해될 것이다. 따라서, 본 기술은 설명된 처리 및 증착 프로세스들에 대한 사용으로만 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술에 따른 예시적인 프로세스 시퀀스의 동작들을 설명하기 전에, 증착 또는 처리 동작들의 특정 엘리먼트들을 수행하기 위해 본 기술과 함께 사용될 수 있는 하나의 가능한 시스템을 논의할 것이다. 본 기술은 설명된 장비로 제한되지 않으며 논의된 프로세스들은 임의의 수의 프로세싱 챔버들 및 시스템들에서 수행될 수 있음이 이해되어야 한다.
[0019] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및/또는 경화 챔버들로 구성된 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도 1에 도시된 툴 또는 프로세싱 시스템(100)은 복수의 프로세스 챔버들(114A-D), 이송 챔버(110), 서비스 챔버(116), 통합 계측 챔버(117), 및 한 쌍의 로드 록 챔버들(106A-B)을 포함할 수 있다. 프로세스 챔버들은 임의의 수의 구조들 또는 컴포넌트들뿐만 아니라 임의의 수의 프로세싱 챔버들 또는 프로세싱 챔버들의 임의의 조합을 포함할 수 있다. 시스템(100)은 아래에 설명된 프로세스들을 수행하기 위해 챔버들이 통합될 수 있는 툴들을 제한하도록 의도되지 않음이 이해되어야 한다. 본 기술의 일부 실시예들에 따라 임의의 수의 챔버들을 포함하는 임의의 툴이 또한 사용될 수 있다.
[0020] 챔버들 사이에서 기판들을 이송하기 위해, 이송 챔버(110)는 로봇 이송 메커니즘(113)을 포함할 수 있다. 이송 메커니즘(113)은 확장가능 아암들(113B)의 원단부들에 각각 부착된 한 쌍의 기판 이송 블레이드(blade)들(113A)을 가질 수 있다. 블레이드(113A)들은 개별 기판들을 프로세스 챔버들로 운반하고 프로세스 챔버들로부터 운반하기 위해 사용될 수 있다. 동작시, 이송 메커니즘(113)의 블레이드(113A)와 같은 기판 이송 블레이드들 중 하나는 챔버들(106A-B)과 같은 로드 록 챔버들 중 하나로부터 기판(W)을 리트리브할 수 있고, 기판(W)을 프로세싱의 제1 스테이지, 예컨대 아래에서 설명된 바와 같은 챔버들(114A-D)에서의 처리 프로세스로 운반할 수 있다. 챔버들은 설명된 기술의 개별적인 또는 결합된 동작들을 수행하기 위해 포함될 수 있다. 예컨대, 하나 이상의 챔버들이 증착 또는 형성 동작을 수행하도록 구성될 수 있는 한편, 하나 이상의 다른 챔버들은 전처리 동작 및/또는 설명된 후처리 동작들 중 하나 이상을 수행하도록 구성될 수 있다. 임의의 수의 구성들이 본 기술에 의해 포함되며, 이들은 또한, 반도체 프로세싱에서 전형적으로 수행되는 임의의 수의 추가적인 제조 동작들을 수행할 수 있다.
[0021] 만약 챔버가 점유되어 있으면, 로봇은, 프로세싱이 완료되고 그런 다음, 프로세싱된 기판을 하나의 블레이드(113A)를 이용하여 챔버로부터 제거하고 새로운 기판을 제2 블레이드(도시되지 않음)를 이용하여 삽입할 수 있을 때까지, 대기할 수 있다. 일단 기판이 프로세싱되면, 그 기판은 프로세싱의 제2 스테이지로 이동될 수 있다. 각각의 이동과 관련하여, 이송 메커니즘(113)은 일반적으로, 기판을 운반하는 하나의 블레이드 및 기판 교환을 실행하기 위해 비어 있는 하나의 블레이드를 가질 수 있다. 이송 메커니즘(113)은 교환이 달성될 수 있을 때까지 각각의 챔버에서 대기할 수 있다.
[0022] 일단 프로세싱이 프로세스 챔버들 내에서 완료되면, 이송 메커니즘(113)은 최종 프로세스 챔버로부터 기판(W)을 이동시킬 수 있고 기판(W)을 로드 록 챔버들(106A-B) 내의 카세트로 이송할 수 있다. 로드 록 챔버들(106A-B)로부터, 기판은 팩토리 인터페이스(104)로 이동할 수 있다. 팩토리 인터페이스(104)는 일반적으로, 로드 록 챔버들(106A-B)과 대기압 청정 환경(atmospheric pressure clean environment)의 포드 로더(pod loader)들(105A-D) 사이에서 기판들을 이송하도록 동작할 수 있다. 팩토리 인터페이스(104)의 청정 환경은 일반적으로, 예컨대 HEPA 여과와 같은 공기 여과 프로세스들을 통해 제공될 수 있다. 팩토리 인터페이스(104)는 또한, 프로세싱 전에 기판들을 적절히 정렬하기 위해 사용될 수 있는 기판 배향기(orienter)/정렬기(aligner)(도시되지 않음)를 포함할 수 있다. 로봇들(108A-B)과 같은 적어도 하나의 기판 로봇은, 팩토리 인터페이스(104) 내의 다양한 포지션들/위치들 사이에서 그리고 그와 연통하는(in communication) 다른 위치들로 기판들을 이송하기 위해 팩토리 인터페이스(104)에 포지셔닝될 수 있다. 로봇들(108A-B)은 팩토리 인터페이스(104) 내의 트랙 시스템을 따라 팩토리 인터페이스(104)의 제1 단부로부터 제2 단부로 이동하도록 구성될 수 있다.
[0023] 프로세싱 시스템(100)은, 제어 신호들을 제공하기 위한 통합된 계측 챔버(117)를 더 포함할 수 있으며, 통합된 계측 챔버(117)는 프로세싱 챔버들에서 수행되는 프로세스들 중 임의의 프로세스에 대한 적응 제어(adaptive control)를 제공할 수 있다. 통합된 계측 챔버(117)는, 다양한 필름 특성들, 이를테면, 두께, 거칠기, 조성을 측정하기 위한 다양한 계측 디바이스들 중 임의의 계측 디바이스를 포함할 수 있고, 계측 디바이스들은 추가로, 자동화된 방식으로 진공 하에서 임계 치수들, 측벽 각도, 및 피처 높이와 같은 격자 파라미터(grating parameter)들을 특징지을 수 있다.
[0024] 프로세싱 챔버들(114A-D) 각각은 반도체 구조의 제조에서 하나 이상의 프로세스 단계들을 수행하도록 구성될 수 있고, 임의의 수의 프로세싱 챔버들 및 프로세싱 챔버들의 조합들이 다중-챔버 프로세싱 시스템(100) 상에서 사용될 수 있다. 예컨대, 프로세싱 챔버들 중 임의의 프로세싱 챔버는, 순환 층 증착, 원자 층 증착, 화학 기상 증착, 물리 기상 증착을 포함하는 임의의 수의 증착 프로세스들을 포함하는 다수의 기판 프로세싱 동작들뿐만 아니라 에칭, 사전-세정, 전처리, 후처리, 어닐링, 플라즈마 프로세싱, 탈가스(degas), 배향, 및 다른 기판 프로세스들을 포함하는 다른 동작들을 수행하도록 구성될 수 있다. 챔버들 중 임의의 챔버 또는 챔버들의 임의의 조합에서 수행될 수 있는 일부 특정 프로세스들은 금속 증착, 표면 세정 및 준비, 급속 열적 프로세싱과 같은 열적 어닐링, 및 플라즈마 프로세싱일 수 있다. 당업자들에 의해 용이하게 인지될 바와 같이, 아래에 설명된 임의의 프로세스를 포함하여 다중-챔버 프로세싱 시스템(100)에 통합된 특정 챔버들에서 임의의 다른 프로세스들이 유사하게 수행될 수 있다.
[0025] 도 2는 반도체 구조를 형성하는 방법(200)을 예시하며, 방법(200)의 동작들은, 예컨대 이전에 설명된 바와 같은 다중-챔버 프로세싱 시스템(100) 또는 임의의 다른 다중-챔버 시스템 상에 통합된 하나 이상의 챔버들에서 수행될 수 있다. 방법(200)은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명된 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함하는, 설명된 방법 동작들의 개시 전의 하나 이상의 동작들을 포함할 수 있다. 방법은 도면에 나타낸 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법과 특정하게 연관될 수 있거나 또는 연관되지 않을 수 있다. 예컨대, 동작들 중 다수의 동작들은 더 광범위한 범위의 구조적 형성 프로세스를 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은 도 3a-도 3i에 개략적으로 도시된 동작들을 설명하며, 그 예시들은 방법(200)의 동작들과 함께 설명될 것이다. 도 3은 단지 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같은 양상들을 갖는 추가적인 재료들 및 임의의 수의 트랜지스터 섹션들을 포함할 수 있다는 것이 이해되어야 한다.
[0026] 방법(200)은 반도체 구조를 특정 제조 동작으로 개발하기 위한 선택적 동작들을 수반할 수 있다. 일부 실시예들에서, 방법(200)은 베이스 구조에 대해 수행될 수 있지만, 일부 실시예들에서, 방법은 다른 재료 형성에 후속하여 수행될 수 있다. 도 3a에 예시된 바와 같이, 반도체 구조는, 특정 프로세싱이 완료된 후의 디바이스(300)를 나타낼 수 있다. 예컨대, 기판(305)은 평면형 재료일 수 있거나, 또는 구조화된 디바이스일 수 있으며, 구조화된 디바이스는 본 기술에 의해 유사하게 포함되는 것으로 이해될 바와 같이 포스트들, 트렌치들, 또는 다른 구조들로 구성되거나 또는 이들을 정의하는 하나 이상의 재료들을 포함할 수 있다. 기판(305)은 실리콘, 실리콘 게르마늄, 또는 실리콘-함유 재료들, 이를테면, 실리콘의 산화물들, 질화물들, 및 탄화물들을 포함하는 임의의 수의 재료들뿐만 아니라 구조 내에 통합될 수 있는 임의의 다른 재료들을 포함할 수 있다. 본 기술에 의해 포함되는 일부 실시예들에서, 기판(305)은 이를테면, FinFET 구조와 연관될 수 있는 실리콘 게르마늄 핀의 일부일 수 있으며, P-MOS 영역의 일부일 수 있다. 방법(200) 전에, 실리콘 게르마늄 층이 실리콘 기판 또는 다른 기판 상에 형성될 수 있고, 핀 구조를 형성하도록 패터닝될 수 있다. 핀들 주위에 절연 유전체가 형성될 수 있고, 핀의 상부 부분들을 얇게 하기 위해 트림 동작(trim operation)이 수행될 수 있다. 도면은 임의의 특정 스케일에 대한 것이 아님이 이해되어야 한다.
[0027] 이 프로세싱에 후속하여 또는 기판 이송의 결과로서, 기판(305)은 도 3a에 예시된 바와 같이 실리콘 게르마늄의 표면 상에 자연 산화물(310) 또는 잔류 미립자 재료를 포함할 수 있다. 일부 실시예들에서, 기판(305)의 표면의 노출된 재료는 에칭되거나, 평탄화되거나, 또는 다른 방식으로 프로세싱되어 간헐적 패턴(intermittent pattern)을 생성할 수 있다. 단일 인스턴스로서 예시되었지만, 디바이스(300)는, 도시된 객체들과 유사하거나 상이할 수 있는 임의의 수의 추가적인 섹션들을 포함할 수 있는 더 큰 프로세스 통합의 작은 섹션을 포함할 수 있음이 이해되어야 한다. 예컨대, N-MOS 영역은 예시된 구조에 인접하게 포지셔닝될 수 있고, 설명된 방법과 함께 또는 별도로 수행되는 임의의 양의 패터닝 또는 동작들을 포함할 수 있다. 기판(305)은 반도체 프로세싱 챔버의 프로세싱 영역에 수납되거나 포지셔닝될 수 있고, 방법(200)은 기판 상에 반도체 재료, 이를테면, 하이-k 유전체 재료를 생성하기 위해 수행될 수 있다.
[0028] 방법(200)은 동작(205)에서 기판(305)으로부터 자연 산화물(310)을 제거하는 단계를 포함할 수 있다. 자연 산화물(310)을 제거하는 단계는 임의의 수의 프로세스들에 의해 수행될 수 있다. 예컨대, 수소-함유 전구체를 활용함으로써 환원이 발생할 수 있으며, 이는 산화물을 감소시켜 실리콘 게르마늄의 비교적 깨끗한 표면을 보장할 수 있다. 추가적으로, 프로세스는 플라즈마 프로세스 또는 처리를 포함할 수 있으며, 이는 불소-함유 전구체 및 수소-함유 전구체를 포함할 수 있다. 불소-함유 전구체들은 삼불화 질소뿐만 아니라 임의의 다른 불소-함유 전구체이거나 또는 이를 포함할 수 있다. 수소-함유 전구체들은 아민기(amine group) [-NH2], 또는 다른 질소-함유 또는 수소-함유기(hydrogen-containing group)를 특징으로 할 수 있다. 예컨대, 수소-함유 전구체들은 하나의 비-제한적인 예로서 암모니아와 같은 질소-및-수소-함유 전구체들이거나 또는 이를 포함할 수 있다. 플라즈마는 국부적으로, 또는 기판 프로세싱 영역과 유동적으로 커플링될 수 있는 원격 플라즈마 영역에서 생성될 수 있다. 불소-함유 전구체의 유량 및 수소-함유 전구체의 유량은 수소-대-불소 원자 유동비(flow ratio)를 1:2 미만으로 유지하도록 제어될 수 있다. 산화물(310) 또는 잔류 재료는 도 3b에 예시된 바와 같이 플라즈마 배출물들(315)에 의해 제거될 수 있으며, 그것의 프로세스는 또한, 에칭 프로세스로부터 부산물들을 제거하기 위한 열처리를 포함할 수 있다.
[0029] 동작(205)에서 자연 산화물을 제거하는 단계는, 기판 표면이 대기 또는 산소-함유 환경에 노출되지 않을 수 있는 인-시튜 건식 화학 프로세스에 의해 수행될 수 있다. 동작(205)에서 자연 산화물을 제거하는 단계는 방법(200)의 일부 실시예들에서 제1 프로세싱 챔버에서 수행될 수 있다. 방법(200)은 아래에서 설명될 바와 같이 하이-k 유전체 재료를 형성하기 전에 기판을 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송하는 단계를 포함할 수 있다. 방법(200)은, 이를테면, 방법(200)의 동작들을 위해 하나 이상의 챔버들 사이에서 기판을 이송하는 동안 시스템(100) 내에서 진공을 유지함으로써, 기판 표면을 대기 또는 공기에 노출시키지 않으면서 하나 이상의 프로세싱 챔버들에서 동작들을 수행하는 것을 포함할 수 있다. 통합 진공(integrated vacuum)을 유지하는 것은 원하지 않는 산화물 형성뿐만 아니라 표면 오염을 유리하게 감소시킬 수 있다. 이송하는 단계는 단일 플랫폼 상의 하나 이상의 챔버들 사이에서 발생할 수 있거나, 다수의 플랫폼들 상의 챔버들 사이에서 발생할 수 있다. 그러나, 단일 플랫폼을 활용함으로써, 산소 환경에 대한 기판 노출의 회피가 더 양호하게 보증될 수 있다.
[0030] 동작(210)에서, 전처리되거나 세정된 기판 표면 상에 실리콘-함유 재료가 형성되거나 증착될 수 있다. 예컨대, 도 3c에 예시된 바와 같이, 기판(305)의 표면 위에 놓이는 층(320)을 형성하기 위해, 실리콘, 실리콘-함유 재료, 이를테면, 도핑된 실리콘, 합금된 실리콘, 또는 실리콘-및-준금속 또는 실리콘-및-금속 재료의 층이 임의의 수의 방법들에 의해 형성되거나 증착될 수 있다. 일부 비-제한적인 실시예들에서, 실리콘은 실리콘 게르마늄 핀의 표면 상에 에피택셜방식으로(epitaxially) 성장될 수 있다. 에피택셜 층은 임의의 높이까지 형성될 수 있고, 비교적 고품질의 실리콘을 생성할 수 있다. 예컨대, 다양한 실시예들에서, 실리콘 층(320)은 수 옹스트롬 또는 수 나노미터의 높이까지 형성될 수 있다.
[0031] 실리콘 층의 형성에 후속하여, 동작(215)에서 층의 일부가 산화될 수 있다. 산화는 임의의 수의 방식들로 수행될 수 있지만, 산화는 실리콘 층을 완전히 관통해 확장되지 않을 수 있다. 산화 동작(215)은 실리콘 층(320)의 일부를 실리콘 산화물로 변환시킴으로써 희생 산화물(322)을 생성할 수 있다. 산화 동작(215)은 실리콘 층(320)의 일부를 반도체 기판(305)과 접촉한 상태로 적어도 부분적으로 유지하면서, 실리콘 층(320)의 일부를 산화시킬 수 있다. 예컨대, 실리콘-함유 층을 통한 산화의 확장을 제한하기 위해, 제어된 산화가 수행될 수 있다. 동작(215)은 인-시튜 증기(steam) 생성 프로세스와 같이 증기를 사용하는 열적 기반 반응을 포함하며, 이로써 산화는 종래의 열적 기법들과 비교하여 더 낮은 레이트로 발생할 수 있다. 추가적으로, 산화는 열적 산화 프로세스로서 수소 및 산소를 함께 활용할 뿐만 아니라 추가적인 전구체들을 활용할 수 있다. 예컨대, 일부 실시예들에서, 산소-함유 전구체, 이를테면, 질소-및-산소-함유 전구체가 사용될 수 있다. 예컨대, 아산화질소, 또는 일부 다른 질소-및-산소-함유 전구체, 및/또는 추가적인 전구체들, 이를테면, 예컨대 수소가 실리콘-함유 재료의 일부를 산화시키는 데 사용될 수 있다.
[0032] 질소는 산소를 위한 캐리어로서 기능할 수 있으며, 인터페이스 또는 기판의 일부가 되지 않을 수 있다. 프로세스는 또한 느리게 발생할 수 있으며, 이는 보다 제어된 산화를 생성할 수 있으며, 이는 기판(305)의 표면을 따라 특정 두께의 실리콘을 유지하도록 제어될 수 있다. 희생 산화물의 형성에 후속하여, 더미 폴리 마스크를 형성하고 그에 뒤따라 기판 상에 더미 게이트를 형성하는 것을 포함하는 다수의 다른 제조 동작들이 발생할 수 있다. 프로세싱이 수행된 후에, 게이트 산화물 형성 프로세스가 발생할 수 있다.
[0033] 유지된 실리콘(320) 위에 놓인 희생 산화물을 제거하기 위해, 동작(220)에서 하나 이상의 제거 동작들이 수행될 수 있다. 도 3e에 예시된 바와 같이, 유지된 실리콘은 실리콘 게르마늄 기판 재료 위에 커버리지를 유지하기에 충분한 두께를 특징으로 할 수 있다. 예컨대, 일부 실시예들에서, 실리콘 층(320)은 약 5 nm 이하로 유지될 수 있고, 약 4 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 약 1 nm 이하, 약 5 Å 이하, 또는 그 미만으로 유지될 수 있다. 제거 동작은 산화물-선택적 에칭과 같은 선택적 에칭을 포함할 수 있다. 일부 실시예들에서, 이를테면, 불소-함유 전구체 및 수소-함유 전구체를 이용하여, 플라즈마 에칭 프로세스가 수행될 수 있다. 제거 동작은, 이를테면, 추가적인 열처리 또는 승화 동작을 또한 포함할 수 있는 삼불화 질소 및 암모니아 플라즈마 에칭을 활용함으로써, 위에서 설명된 동작들 중 임의의 동작을 포함할 수 있다. 일부 실시예들에서, 추가적인 또는 대안적인 불소 및 수소-함유 전구체들이 또한 사용될 수 있다. 동작(220)에서 산화물-선택적 에칭 프로세스를 수행함으로써, 실리콘의 하부 부분이 유지되거나 또는 실질적으로 유지될 수 있다.
[0034] 실리콘 캡 재료가 노출된 후에, 실리콘 게르마늄 핀 위에 놓인 나머지 실리콘 재료 층을 산화시키기 위해 제2 산화 동작이 수행될 수 있다. 이전의 산화 동작들 중 임의의 산화 동작은, 동작(225)에서 도 3f에 예시된 바와 같은 산소-함유 재료(324), 이를테면, 실리콘 산화물을 생성하기 위해 수행될 수 있다. 일부 실시예들에서, 나머지 실리콘 재료는 실리콘 산화물로 완전히 변환될 수 있고, 어떤 잔류 실리콘 층도 남아 있지 않을 수 있다. 일부 실시예들에서, 산화는 위에서 설명된 바와 같이 아산화질소 및 수소를 활용할 수 있다. 이는, 실리콘 게르마늄 재료로의 초과산화를 제한하거나 방지하면서 산화가 실리콘 재료로 실질적으로 제한되도록 엄격하게 제어할 수 있다. 그러한 열적 산화 프로세스는 위에서 설명된 바와 같은 많은 이익들을 제공할 수 있다. 예컨대, 습식 산화와 달리, 예컨대 본 발명의 산화는 게르마늄 확산을 제한할 수 있는 고품질 산화물을 생성할 수 있다.
[0035] 추가적으로, 습식 및 건식 산화 프로세스들을 포함하는 일부 종래의 산화 프로세스들은 실리콘 게르마늄으로 초과산화될 수 있으며, 이는 게르마늄 산화물 재료들을 생성할 수 있다. 게르마늄 산화물은 실리콘 산화물과 비교하여 덜 안정적인 결합을 특징으로 할 수 있으며, 결과적으로, 후속 동작들이 산화 게르마늄 결합들을 끊을 수 있다. 이는 형성된 산화물을 손상시키거나 재료들 간의 인터페이스의 품질을 저하시킬 수 있으며, 이는 트랜지스터 효율을 제한하거나 디바이스를 손상시킬 수 있다. 고품질 산화물을 형성하는 것은 나중의 동작들 동안에도 구조를 유리하게 보호할 수 있다. 예컨대, 덜 조밀한(less dense) 산화물을 생성하는 종래의 프로세스들은 추가적인 제조 동작들로 추가로 저하될 수 있다. 아래에서 설명될 바와 같이, 고온 프로세스들을 포함할 수 있는 후속적인 제조뿐만 아니라 추가적인 하이-k 유전체 동작들이 수행될 수 있다. 예컨대, 제조의 어느 시점에서, 플래시 어닐링이 최대 1000℃에서 수행될 수 있다. 품질이 더 낮거나 덜 조밀한 산화물들의 경우, 이는 더 다공성의 산화물 구조로 인해 추가적인 게르마늄 확산을 촉진할 수 있다. 본 기술의 일부 실시예들에 따른 더 조밀한(more dense) 열적 산화물 프로세스들은 후속 제조 동작들 동안 확산을 방지할 수 있다. 본 기술의 실시예들에 따른 산화의 제어를 유지함으로써, 특정 깊이를 갖는 고품질 산화물 재료들이, 위에서 설명된 감소된 두께들 중 임의의 두께로 제공될 수 있다.
[0036] 형성된 산소-함유 재료는 고품질이고 고도로 질서정연할(ordered) 수 있으며, 이는 결함들이 없거나 또는 결함들이 실질적으로 없는 결정학적 구조(crystallographic structure)를 의미한다. 이는, 추가적인 재료들이 채널 영역에 가깝게 접근하는 것을 방지하여 누설을 방지할 수 있는 인터페이스를 제공할 수 있다. 결과적인 산소-함유 재료(324)는 실리콘 이산화물을 포함할 수 있다. 형성된 산소-함유 재료(324)는 최대 또는 약 5 Å의 두께를 가질 수 있고, 약 5 Å 이상, 약 10 Å 이상, 약 15 Å 이상, 약 20 Å 이상, 약 25 Å 이상, 약 30 Å 이상, 또는 그 초과의 두께를 가질 수 있다.
[0037] 방법(200)은 선택적인 동작(230)에서 전처리 전구체를 기판에 전달하는 단계를 포함할 수 있다. 전처리 전구체는 질소-함유 전구체 또는 산소-함유 전구체이거나 또는 이를 포함할 수 있다. 전구체는 기판과 접촉할 수 있고, 기판의 노출된 표면 상에 반응성 리간드들을 형성하거나 도입할 수 있으며, 이는 도 3g에서 리간드들(325)로서 도시된다. 종래 기술들과 달리, 본 기술은 후속 동작들에서 하이-k 유전체 재료의 질서정연한(orderly) 성장을 생성하도록 구성된 전처리를 활용할 수 있다.
[0038] 전처리 전구체는 임의의 질소-함유 또는 산소-함유 전구체이거나 또는 이를 포함할 수 있다. 산소-함유 전구체들은 기판 산소-함유 재료(324)의 표면 상에 통합될 수 있는 히드록실기 [-OH]를 특징으로 할 수 있다. 질소-함유 전구체들은 아민기 [-NH2], 또는 다른 질소-함유기를 특징으로 할 수 있다. 예컨대, 질소-함유 전구체들은 하나의 비-제한적인 예로서 암모니아와 같은 질소-및-수소-함유 전구체들, 또는 질소-및-산소-함유 전구체들, 또는 질소를 포함하는 임의의 다른 전구체이거나 또는 이를 포함할 수 있다.
[0039] 일부 실시예들에서 표면 종결부들은 히드록실기 또는 아민기로-종결된 표면이거나 또는 이를 포함할 수 있다. 그런 다음, 방법(200)은 동작(235)에서 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함할 수 있다. 본 기술은 하이-k 재료의 임의의 형성 또는 증착을 포함할 수 있지만, 일부 실시예들에서 형성 동작(235)은 임의의 수의 원자 층 증착 챔버를 활용할 수 있는 원자 층 증착이거나 또는 이를 포함할 수 있다. 형성은, 수행되는 경우, 기판 또는 산소-함유 재료 표면을 전처리한 직후에 수행될 수 있으며, 전처리와 동일한 챔버에서 또는 추가적인 챔버, 이를테면, 시스템(100)과 같은 동일한 시스템 상에 통합된 추가적인 챔버에서 수행될 수 있다. 일부 실시예들에서, 기판이 전처리 챔버로부터 증착 또는 형성 챔버로 이송되는 동안 진공 컨디션들이 유지될 수 있으며, 이는 공기에 대한 기판의 노출을 제한할 수 있다.
[0040] 하이-k 유전체 재료를 형성하기 위해 원자 층 증착 프로세스가 수행되는 경우, 금속-함유 전구체가 기판에 전달되어, 전처리된 표면과 반응할 수 있다. 예컨대, 전이-금속-함유 전구체, 불충분-금속-함유(poor-metal-containing) 전구체, 또는 란타나이드-금속-함유 전구체가 프로세싱 챔버에 전달되어, 전처리로부터 기판 상에 노출된 반응성 리간드들과 상호작용할 수 있다. 그런 다음, 산소-함유 전구체가, 이를테면, 금속-함유 전구체의 퍼지에 후속하여 제2 동작에서 전달될 수 있다. 이는 원자 층 증착에 의해 산화물 층, 이를테면, 도 3h에 예시된 바와 같은 층(330a)을 생성할 수 있다. 하나의 비-제한적인 예에서, 하프늄-함유 전구체는 제1 동작에서 전달될 수 있고, 산화제는 하프늄 산화물 필름을 생성하기 위한 제2 동작에서 전달될 수 있다. 추가적인 금속-함유 전구체들은 지르코늄-함유 재료들을 생성하기 위한 지르코늄-함유 전구체들뿐만 아니라 추가적인 금속 산화물 구조들을 생성하기 위한 임의의 다른 수의 금속-함유 전구체들을 포함할 수 있다. 하프늄-함유 전구체들의 경우 그리고 유사하게는 임의의 대체 금속들의 경우, 전구체들은 할로겐-함유 전구체들, 산소-함유 전구체들, 수소-함유 전구체들, 또는 탄소-함유 전구체들이거나 또는 이를 포함할 수 있으며, 그 중 임의의 것에 하프늄이 통합된다.
[0041] 산화제를 위해, 금속-함유 재료들과 반응할 수 있는 임의의 산소-함유 전구체가 사용될 수 있다. 예컨대, 산소-함유 전구체는 물, 이원자 산소, 오존, 히드록실-함유 전구체 또는 알코올, 질소-및-산소-함유 전구체들, 국부적으로 또는 원격으로 강화된 산소를 포함하는 플라즈마-강화 산소, 또는 기판 위에 놓이는 금속 산화물 재료 층을 생성하기 위해 하프늄과 같은 금속과 통합될 수 있는 산소를 포함하는 임의의 다른 재료이거나 또는 이를 포함할 수 있다. 다시 말하면, 위에서 언급된 금속-함유 재료들 중 임의의 것이 본 기술의 실시예들에서 사용될 수 있으며, 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄, 스트론튬, 또는 이러한 재료들의 조합들, 이를테면, 예컨대 하프늄 실리케이트를 포함할 수 있고 이에 제한되지 않을 수 있는 그룹화된 금속들 중 임의의 것을 포함할 수 있다.
[0042] 본 기술의 실시예들에 따른 전처리들이 수행될 때, 금속-함유 재료의 구조는 더 균일한 그레인(grain) 구조를 생성하기 위해 질서정연한 방식으로 형성되거나 증착될 수 있다. 이는 본 기술의 실시예들에 의해 생성된 더 고품질의 실리콘 또는 실리콘 산화물과 같은 더 구조화된 표면 재료 위에 전처리 전구체의 반응성 리간드들을 형성함으로써 생성될 수 있다. 추가적으로, 특정 컨디션들에서 전처리 노출을 수행함으로써, 추가적인 개선들이 제공될 수 있다.
[0043] 전처리는 기판의 표면 및/또는 전구체를 활성화하도록 구성된 온도로 수행될 수 있다. 예컨대, 질소-및-수소-함유 전구체가 전처리 전구체로서 사용될 수 있는 상황에서, 전구체를 전달하는 동안 기판은 약 300℃ 이상의 온도로 유지될 수 있다. 유사하게, 산소-함유 전구체를 이용한 전처리는 또한, 기판 온도를 약 300℃ 이상으로 유지하면서 수행될 수 있다. 임의의 전처리 동작을 위해, 기판은 또한, 약 400℃ 이상, 약 500℃ 이상, 약 600℃ 이상, 약 700℃ 이상, 약 800℃ 이상, 또는 그 초과의 온도로 유지될 수 있다. 전처리를 위한 온도가 약 500℃ 이하로 감소됨에 따라, 유효성이 감소될 수 있다. 유사하게, 온도가 약 700℃ 이상으로 증가됨에 따라, 핵형성이 개선되지 않을 수 있으며, 과잉 전구체가 표면에 통합될 수 있으며, 이는 디바이스의 이동성을 저하시킬 수 있다. 결과적으로, 일부 실시예들에서, 온도는 전처리 동안 약 500℃ 내지 약 700℃로 유지될 수 있다.
[0044] 유사한 온도 범위들은 산화 동작들 중 하나 또는 둘 모두의 동작에 영향을 미칠 수 있으며, 이는 제1 산화에서 유지되는 실리콘 캡 재료의 양을 주의깊게 제어할 수 있을 뿐만 아니라 제2 산화에서 초과산화를 제한할 수 있다. 산소가 실리콘 재료에 천천히 침투하는 것을 제어하기 위해, 온도는 약 900℃ 이하로 유지될 수 있고, 약 850℃ 이하, 약 800℃ 이하, 약 750℃ 이하, 약 700℃ 이하, 약 650℃ 이하, 약 600℃ 이하, 또는 그 미만으로 유지될 수 있다.
[0045] 유사하게, 노출 시간은 질소-함유 전구체 통합의 양에 영향을 미칠 수 있으며, 따라서, 생성된 디바이스의 이동성 손실들을 제한하기 위해, 전구체 노출은 약 3분 이하일 수 있으며, 일부 실시예들에서 노출 시간은 약 2.5분 이하, 약 2분 이하, 약 1.5분 이하, 약 1분 이하, 약 45초 이하, 약 30초 이하, 약 15초 이하, 또는 그 미만일 수 있다. 일단 적절한 양의 아민기들이 통합되면, 형성이 수행될 수 있다. 원자 층 형성을 포함하는 형성은 임의의 온도에서 수행될 수 있지만, 일부 실시예들에서 원자 층 증착은, 동작들이 동일한 챔버에서 수행되는지 또는 상이한 챔버들에서 수행되는지에 관계없이, 대략 전처리가 수행되는 온도 이하의 온도에서 수행될 수 있다. 예컨대, 원자 층 증착은 전처리 온도에 비해 제2 온도에서 수행될 수 있고, 형성 온도는 실시예들에서 약 500℃ 이하일 수 있고, 약 450℃ 이하, 약 400℃ 이하, 약 350℃ 이하, 약 300℃ 이하, 약 250℃ 이하, 또는 그 미만일 수 있다.
[0046] 하이-k 재료 층이 형성되거나 증착된 후에, 하나 이상의 후처리들이 수행될 수 있다. 일부 실시예들에서, 선택적 동작(240)에서, 재료들을 후처리하기 위해 기판은 증착 챔버로부터 다른 챔버로 또는 챔버들의 세트로 이송될 수 있다. 위에서 설명한 것과 유사하게, 이송은 다수의 챔버들을 갖는 단일 프로세싱 시스템 상에서 발생할 수 있으며, 그에 따라, 이송은, 진공 컨디션들을 유지하면서 이러한 챔버들 중 임의의 챔버로부터 또는 이러한 챔버들 중 임의의 챔버들 사이에서 수행될 수 있다. 그런 다음, 방법(200)은 선택적 동작(245)에 의해 언급된 바와 같이 하나 이상의 추가적인 후처리 동작들을 포함할 수 있다. 후처리 동작들은 동일한 클러스터 툴 상의 다수의 챔버들을 포함하여 하나 이상의 챔버들에서 수행되는 하나 이상의 동작들을 포함할 수 있다. 후처리 동작들은 산화, 질화 및/또는 열적 어닐링을 포함할 수 있다.
[0047] 위에서 언급된 바와 같이, 전처리 동작은, 과잉 전구체가 기판과 통합되는 것을 제한하면서, 이전에 설명된 균일한 성장을 제공하기에 충분한 말단 모이어티(terminal moiety)들을 제공하기 위해 수행될 수 있다. 예컨대, 통합된 질소 인터페이스는 생성된 트랜지스터의 이동성을 감소시키거나 또는 캐리어가 구조를 통해 이동할 수 있는 속도(how quickly)를 감소시킬 수 있다. 위에서 설명된 전처리가 하이-k 필름들의 스케일링을 추가로 개선할 수 있지만, 제어되지 않으면, 전처리는 실제로는 디바이스 이동성을 저하시킬 수 있다. 그러나, 일부 실시예들에서, 하나의 후처리는, 전처리 동작에서 사용될 수 있는 제1 산소-함유 전구체에 비해, 형성된 하이-k 재료를 제2 산소-함유 전구체로 산화시키는 것을 포함할 수 있다.
[0048] 예컨대, 위에서 언급된 산소-함유 전구체들 중 임의의 산소-함유 전구체를 활용하는 산화 동작은 형성 후에 필름을 추가로 산화시키기 위해 수행될 수 있다. 하이-k 필름의 증착 또는 형성은 다공성 필름, 또는 구조에 빈 자리(vacancy)들을 포함하는 필름을 생성할 수 있다. 산화 동작을 수행함으로써, 산소 종은 층(330b)에 의해 예시된 바와 같이 필름에 침투하여 빈 자리들을 채울 수 있을 뿐만 아니라, 위에서 설명된 이전의 동작들에서 형성되지 않은 경우 선택적 층(320)과 같은 하이-k 재료의 인터페이스에서 산화물 재료를 생성할 수 있다. 이는 아민 말단기(amine terminal group)들로부터의 하부 인터페이스를 개선할 수 있으며, 이는 디바이스의 이동성 성능을 증가시킬 수 있다. 하부 산화물 층 두께의 과잉 증가를 제한하기 위해, 산화 동작은 제한된 시간 기간 동안 수행될 수 있고, 이전에 언급된 시간 범위들 중 임의의 시간 범위 내에서 수행될 수 있다.
[0049] 후처리 동작들은 추가적으로, 사용될 때 전처리 질소-함유 전구체에 비해 기판을 제2 질소-함유 전구체와 추가로 접촉시키는 것을 포함할 수 있다. 제2 질소-함유 전구체는 위에서 설명된 임의의 질소-함유 전구체를 포함할 수 있고, 질소 가스뿐만 아니라 다른 곳에서 언급된 임의의 질소-함유 전구체를 포함할 수 있다. 제2 질소-함유 전구체는 플라즈마-활성화된 또는 강화된 질소-함유 전구체, 열적으로-활성화된 질소, 또는 일부 다른 질소 전구체를 포함할 수 있으며, 이는 질소 라디칼들 또는 질소 원자들이 하이-k 구조 내에 통합되는 것을 가능하게 할 수 있으며, 이는 필름을 안정화(stabilize)시키거나 필름을 평형 상태로 정착(settle)시킬 수 있다. 산화 동작과 달리, 질화는 실리콘 산화물과 같은 하부 층의 두께를 증가시키지 않을 수 있으며, 또한 생성된 필름의 k-값을 약간 증가시킬 수도 있다.
[0050] 구조적 및 전기적 특성들을 유지하기 위해, 필름 내의 통합을 제한하도록 질소 통합이 제어될 수 있다. 일부 실시예들에서, 후처리 질화는 하이-k 필름의 표면 영역에서 약 20 원자% 이하의 질소를 통합할 수 있고, 약 15 원자% 이하의 질소, 약 10 원자% 이하의 질소, 약 8 원자% 이하의 질소, 약 6 원자% 이하의 질소, 약 4 원자% 이하의 질소, 약 2 원자% 이하의 질소, 또는 그 미만을 통합할 수 있다. 일부 실시예들에서, 약 3 원자% 내지 약 7 원자%의 통합은 더 많은 질소 통합보다 더 높은 k-값을 유지할 수 있고, 더 적은 질소 통합보다 필름을 더 양호하게 안정화시킬 수 있다. 표면 영역은 재료의 노출된 표면을 의미할 수 있지만, 질소 통합은 필름 내의 임의의 거리까지 확장될 수 있고, 일관성이 있을 수 있거나, 또는 재료를 통해 감소 구배를 형성할 수 있다.
[0051] 후처리 산화 또는 질화는 이전에 언급된 온도들 중 임의의 온도에서 수행될 수 있지만, 일부 실시예들에서 후처리 산화 및/또는 질화는 약 500℃ 이하의 온도 범위에서 수행될 수 있고, 수행되는 동작에 따라 약 400℃ 이하, 약 300℃ 이하, 약 200℃ 이하, 약 100℃ 이하, 또는 그 미만의 온도 범위에서 수행될 수 있다.
[0052] 후처리 어닐링은, 언급된 후처리 동작들 중 임의의 후처리 동작을 포함하는 동작들 중 임의의 동작에 후속하여 수행될 수 있다. 후처리 어닐링은 이전의 동작이 수행된 임의의 챔버에서 수행될 수 있거나, 또는 상이한 챔버, 이를테면, 예컨대 급속 열적 어닐링 프로세스를 수행하도록 구성된 상이한 챔버로의 이송을 수반할 수 있다. 다시 말하면, 챔버는, 다른 챔버들과 동일한 플랫폼 상에 통합될 수 있으며, 이는 진공 컨디션들을 유지하면서 챔버들 사이에서의 이송을 가능하게 할 수 있다. 후처리 어닐링은 필름 결합을 추가로 정렬하고 필름을 추가로 안정화시킬 수 있다. 실시예들에서, 후처리 어닐링은 일부 실시예들에서의 증착 또는 산화 온도들을 초과할 수 있는 온도에서 수행될 수 있다. 예컨대, 후처리 어닐링은 약 400℃ 이상의 온도에서 수행될 수 있고, 실시예들에서는 약 500℃ 이상, 약 600℃ 이상, 약 700℃ 이상, 약 800℃ 이상, 약 900℃ 이상, 또는 그 초과의 온도에서 수행될 수 있다.
[0053] 본 기술의 실시예들에 따라 전처리, 산화들, 및/또는 후처리들을 수행함으로써, 개선된 하이-k 재료들 및 반도체 구조들이 생성될 수 있다. 하이-k 재료의 층은 최대 또는 약 수 나노미터를 포함하는 임의의 두께까지 생성될 수 있다. 그러나, 본 기술에 의해 생성된 바람직한 그레인 구조로 인해, 게이트 누설 성능에 대한 손실없이 더 얇은 유효 산화물 두께가 생성될 수 있다. 본 기술에 따라 생성된 하이-k 재료들은 약 10 이상의 k-값들을 특징으로 할 수 있고, 약 15 이상, 약 20 이상, 약 21 이상, 약 22 이상, 약 23 이상, 약 24 이상, 약 25 이상, 또는 그 초과의 k-값들을 특징으로 할 수 있다.
[0054] 본 기술은 추가로, 종래의 기술들과 비교하여 개선된 유전 상수들을 가능하게 한다. 추가적으로, 생성된 그레인 구조 때문에, 필름과 연관된 게이트 누설 전류들은 유사한 두께의 실리콘 산화물 필름의 게이트 누설 전류의 약 10분의 1 이하일 수 있으며, 게이트 누설 전류들은 유사한 두께의 실리콘 산화물 필름의 게이트 누설 전류의 약 100분의 1 이하, 유사한 두께의 실리콘 산화물 필름의 약 1,000분의 1 이하, 유사한 두께의 실리콘 산화물 필름의 약 1/5,000 이하, 유사한 두께의 실리콘 산화물 필름의 약 1/10,000 이하, 유사한 두께의 실리콘 산화물 필름의 약 1/20,000 이하, 유사한 두께의 실리콘 산화물 필름의 약 1/50,000 이하, 유사한 두께의 실리콘 산화물 필름의 약 1/100,000 이하, 또는 그 미만일 수 있다. 본 기술의 실시예들에 따라 필름들을 생성함으로써, 유익한 모폴로지를 갖는 형성된 필름들이 생성될 수 있으며, 이는 종래의 기술들과 비교하여 필름의 전기적 특징들을 향상시킬 수 있다.
[0055] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 이러한 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0056] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0057] 수치 범위가 주어진 경우, 그러한 수치 범위의 상한들과 하한들 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않는 한 하한의 단위의 최소 프랙션(smallest fraction)까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 그러한 소범위의 상한들과 하한들은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상한과 하한 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 그러한 소범위에서 제외되든지 간에, 임의의 한계값이 명시된 범위에서 구체적으로 제외된 것이 아닌 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0058] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지시대상들을 포함한다. 따라서, 예컨대, "층"에 대한 참조는 복수의 그러한 층들을 포함하고, "전구체"에 대한 참조는 하나 이상의 전구체들, 및 당업자들에게 알려져 있는 그 전구체들의 등가물들에 대한 참조를 포함하는 식이다.
[0059] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 기판 위에 실리콘 층을 형성하는 단계 ― 상기 반도체 기판은 실리콘 게르마늄을 포함함 ―;
    상기 실리콘 층의 일부를 상기 반도체 기판과 접촉한 상태로 유지하면서, 희생 산화물(sacrificial oxide)을 형성하기 위해 상기 실리콘 층의 일부를 산화시키는 단계;
    상기 희생 산화물을 제거하는 단계;
    산소-함유 재료를 형성하기 위해, 상기 반도체 기판과 접촉하는 상기 실리콘 층의 일부를 산화시키는 단계; 및
    상기 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 제거하는 단계는 인-시튜(in-situ) 건식 화학 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 제거하는 단계는 제1 프로세싱 챔버에서 수행되고, 그리고
    상기 방법은,
    상기 하이-k 유전체 재료를 형성하기 전에 상기 반도체 기판을 상기 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 방법은 상기 반도체 기판을 대기에 노출시키지 않으면서 하나 이상의 프로세싱 챔버들에서 수행되는,
    반도체 구조를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 실리콘 층은 상기 실리콘 게르마늄 위에 에피택셜방식으로(epitaxially) 형성되는,
    반도체 구조를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 희생 산화물을 형성하는 것은 제1 산화 프로세스를 포함하고, 그리고
    상기 반도체 기판과 접촉하는 상기 실리콘 층의 일부를 산화시키는 단계는 상기 제1 산화 프로세스와 상이한 제2 산화 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 반도체 기판과 접촉하는 상기 실리콘 층의 일부를 산화시키는 단계는 질소-및-산소 함유 전구체를 상기 반도체 기판에 전달하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 반도체 기판과 접촉하는 상기 실리콘 층의 일부를 산화시키는 단계는 750℃ 이하의 온도에서 발생하는,
    반도체 구조를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 하이-k 유전체 재료를 형성하기 전에, 질소-함유 전구체 또는 산소-함유 전구체를 이용하여 상기 산소-함유 재료 상에 반응성 리간드(reactive ligand)들을 도입하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 질소-함유 전구체는 암모니아를 포함하는,
    반도체 구조를 형성하는 방법.
  11. 제1 항에 있어서,
    상기 하이-k 유전체 재료는, 하프늄, 지르코늄, 실리콘, 란타넘, 알루미늄, 티타늄, 및 스트론튬으로 이루어진 그룹으로부터 선택된 적어도 하나의 엘리먼트를 포함하는,
    반도체 구조를 형성하는 방법.
  12. 반도체 프로세싱 챔버 내에 포함된 기판의 표면으로부터 산화물을 제거하는 단계 ― 상기 기판은 실리콘 게르마늄 핀(fin)을 포함함 ―;
    상기 기판의 표면 위에 실리콘 층을 형성하는 단계;
    상기 실리콘 층의 일부를 상기 기판과 접촉한 상태로 유지하면서, 희생 산화물을 형성하기 위해 상기 실리콘 층의 일부를 산화시키는 단계;
    상기 희생 산화물을 제거하는 단계;
    산소-함유 재료를 형성하기 위해 아산화질소를 상기 기판에 전달하는 단계;
    상기 기판을 질소-함유 전구체와 접촉시킴으로써 상기 산소-함유 재료를 전처리하는 단계; 및
    상기 전처리된 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 제거하는 단계는 인-시튜 건식 화학 프로세스를 포함하는,
    반도체 구조를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 제거하는 단계는 제1 프로세싱 챔버에서 수행되고, 그리고
    상기 방법은,
    상기 하이-k 유전체 재료를 형성하기 전에 상기 기판을 상기 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  15. 제12 항에 있어서,
    상기 희생 산화물을 형성하는 것은, 산소-함유 재료를 형성하기 위해 아산화질소를 상기 기판에 전달하는 것을 포함하는,
    반도체 구조를 형성하는 방법.
  16. 제12 항에 있어서,
    상기 희생 산화물을 형성하는 것은, 산소-함유 재료를 형성하기 위해 산소-함유 전구체 및 수소-함유 전구체를 상기 기판에 전달하는 것을 포함하는,
    반도체 구조를 형성하는 방법.
  17. 제12 항에 있어서,
    상기 산소-함유 재료를 형성하기 위해 아산화질소를 상기 기판에 전달하는 단계는 750℃ 이하의 온도에서 발생하는,
    반도체 구조를 형성하는 방법.
  18. 제12 항에 있어서,
    상기 산소-함유 재료를 전처리하는 단계는 상기 산소-함유 재료 상에 반응성 리간드들을 형성하는,
    반도체 구조를 형성하는 방법.
  19. 제12 항에 있어서,
    상기 하이-k 유전체 재료를 후처리하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  20. 반도체 프로세싱 챔버 내에 포함된 기판의 표면으로부터 자연 산화물(native oxide)을 제거하는 단계 ― 상기 기판은 실리콘 게르마늄을 포함함 ―;
    상기 기판의 표면 위에 실리콘 층을 형성하는 단계;
    상기 실리콘 층의 일부를 상기 기판과 접촉한 상태로 유지하면서, 희생 산화물을 형성하기 위해 상기 실리콘 층의 일부를 산화시키는 단계;
    상기 희생 산화물을 제거하는 단계;
    산소-함유 재료를 형성하기 위해, 상기 기판과 접촉하는 상기 실리콘 층의 일부를 산화시키는 단계; 및
    상기 산소-함유 재료 위에 놓이는 하이-k 유전체 재료를 형성하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
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